KR102454368B1 - 메모리 패키지 및 반도체 패키지 - Google Patents

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Abstract

메모리 패키지는 멀티 레벨 패키지 기판, 제1 메모리 칩, 제2 메모리 칩, 제1 대역 통과 필터 및 제2 대역 통과 필터를 포함한다. 멀티 레벨 패키지 기판은 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함한다. 제1 메모리 칩은 멀티 레벨 패키지 기판 상에 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함한다. 제2 메모리 칩은 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함한다. 제1 대역 통과 필터는 멀티 레벨 패키지 기판 내에 형성되고, 제1 수신기와 연결되며, 미리 정해진 제1 주파수 대역의 제1 데이터 신호를 통과시킨다. 제2 대역 통과 필터는 멀티 레벨 패키지 기판 내에 형성되고, 제2 수신기와 연결되며, 제1 주파수 대역의 제2 데이터 신호를 통과시킨다.

Description

메모리 패키지 및 반도체 패키지{MEMORY PACKAGE AND SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는 적어도 하나의 메모리 칩을 포함하는 메모리 패키지 및 메모리 칩과 다른 종류의 칩을 함께 포함하는 반도체 패키지에 관한 것이다.
반도체 메모리 장치의 동작 속도가 증가함에 따라, 반도체 메모리 장치와 메모리 컨트롤러 사이에서 송수신되는 신호의 스윙 폭이 감소하고 신호가 왜곡 및 반사되는 문제가 발생하고 있다. 이러한 신호 왜곡 문제를 해결하고 신호의 무결성(signal integrity)을 향상시키기 위해, 반도체 메모리 장치는 신호의 전송 라인에 터미네이션 저항 성분을 제공하는 온-다이 터미네이션(on-die termination; ODT) 회로를 포함할 수 있다. 온-다이 터미네이션 회로는 신호의 반사를 감쇠해주고 신호의 무결성 특성을 증가시키지만, 반도체 메모리 장치의 전력 소모의 대부분을 차지하는 문제가 있었다. 따라서 최근에는 전력 소모를 감소시키면서 신호의 무결성 특성을 향상시키기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 전력 소모가 감소되고 신호의 무결성 특성이 개선된 메모리 패키지를 제공하는 것이다.
본 발명의 다른 목적은 전력 소모가 감소되고 신호의 무결성 특성이 개선된 반도체 패키지를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 패키지는 멀티 레벨 패키지 기판, 제1 메모리 칩, 제2 메모리 칩, 제1 대역 통과 필터 및 제2 대역 통과 필터를 포함한다. 상기 멀티 레벨 패키지 기판은 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함한다. 상기 제1 메모리 칩은 상기 멀티 레벨 패키지 기판 상에 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함한다. 상기 제2 메모리 칩은 상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함한다. 상기 제1 대역 통과 필터는 상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 미리 정해진 제1 주파수 대역의 제1 데이터 신호를 통과시킨다. 상기 제2 대역 통과 필터는 상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 제1 주파수 대역의 제2 데이터 신호를 통과시킨다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 패키지는 멀티 레벨 패키지 기판, 컨트롤러 칩, 제1 메모리 칩, 제2 메모리 칩, 제1 대역 통과 필터 및 제2 대역 통과 필터를 포함한다. 상기 멀티 레벨 패키지 기판은 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함한다. 상기 컨트롤러 칩은 상기 멀티 레벨 패키지 기판 상에 형성되고, 제1 데이터 신호 및 제2 데이터 신호를 수신한다. 상기 제1 메모리 칩은 상기 멀티 레벨 패키지 기판 상에 상기 컨트롤러 칩과 이격되어 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함한다. 상기 제2 메모리 칩은 상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함한다. 상기 제1 대역 통과 필터는 상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 미리 정해진 제1 주파수 대역의 상기 제1 데이터 신호를 통과시킨다. 상기 제2 대역 통과 필터는 상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 상기 제1 주파수 대역의 상기 제2 데이터 신호를 통과시킨다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 패키지는 하부 패키지 기판, 컨트롤러 칩, 멀티 레벨 상부 패키지 기판, 제1 메모리 칩, 제2 메모리 칩, 제1 대역 통과 필터 및 제2 대역 통과 필터를 포함한다. 상기 컨트롤러 칩은 상기 하부 패키지 기판 상에 형성되고, 제1 데이터 신호 및 제2 데이터 신호를 수신한다. 상기 멀티 레벨 상부 패키지 기판은 상기 컨트롤러 칩이 형성된 상기 하부 패키지 기판 상에 형성되고, 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함한다. 상기 제1 메모리 칩은 상기 멀티 레벨 상부 패키지 기판 상에 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함한다. 상기 제2 메모리 칩은 상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함한다. 상기 제1 대역 통과 필터는 상기 멀티 레벨 상부 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 미리 정해진 제1 주파수 대역의 상기 제1 데이터 신호를 통과시킨다. 상기 제2 대역 통과 필터는 상기 멀티 레벨 상부 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 상기 제1 주파수 대역의 상기 제2 데이터 신호를 통과시킨다.
상기와 같은 본 발명의 실시예들에 따른 메모리 패키지 및 반도체 패키지에 포함되는 메모리 칩들은 온-다이 터미네이션 회로를 포함하지 않으며, 온-다이 터미네이션 회로가 대역 통과 필터들로 대체될 수 있다. 온-다이 터미네이션 회로와 다르게, 대역 통과 필터들은 메모리 칩들에 포함되지 않고 멀티 레벨 패키지 기판 내에 형성된다. 대역 통과 필터들을 사용함으로써 전력 소모가 감소되고 신호의 무결성 특성이 개선될 수 있다.
구체적으로, 대역 통과 필터들은 저항을 포함하지 않고 커패시터 및 인덕터의 수동 소자로만 이루어지기 때문에, 전원 전압과 접지 전압 사이에서 DC 전류 경로를 형성하지 않으며, 따라서 메모리 칩들의 전력 소모가 감소될 수 있다. 또한, 아이 오픈 비율의 증가, 인덕터 특성, 고주파 노이즈의 차단, 전체 커패시턴스 값의 감소 등에 의해 신호의 무결성 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 2 및 3은 본 발명의 실시예들에 따른 메모리 패키지에 포함되는 대역 통과 필터와 수신기의 연결을 나타내는 도면들이다.
도 4 및 5는 본 발명의 실시예들에 따른 메모리 패키지의 동작을 설명하기 위한 도면들이다.
도 6은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 7은 본 발명의 실시예들에 따른 메모리 패키지에 포함되는 메모리 칩의 일 예를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 메모리 패키지를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 9 및 10은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 11은 본 발명의 실시예들에 따른 메모리 패키지 및/또는 반도체 패키지를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다.
도 1을 참조하면, 메모리 패키지(100)는 멀티 레벨 패키지 기판(multi-level package substrate)(110), 제1 메모리 칩(120), 제2 메모리 칩(130), 제1 대역 통과 필터(BPF, band pass filter)(140) 및 제2 대역 통과 필터(150)를 포함한다. 메모리 패키지(100)는 복수의 접착 부재들(126, 136), 복수의 도전성 범프들(162, 164), 복수의 연결 배선들(CW1, CW2), 복수의 본딩 와이어들(BW1, BW2) 및 밀봉 부재(170)를 더 포함할 수 있다.
멀티 레벨 패키지 기판(110)은 교번적으로 적층되는 복수의 배선층들(ML1, ML2, Ml3) 및 복수의 절연층들(IL1, IL2)을 포함한다. 예를 들어, 멀티 레벨 패키지 기판(110)은 순차적으로 적층되는 제1, 제2 및 제3 배선층들(ML1, ML2, ML3), 제1 및 제2 배선층들(ML1, ML2) 사이에 배치되는 제1 절연층(IL1), 및 제2 및 제3 배선층들(ML2, ML3) 사이에 배치되는 제2 절연층(IL2)을 포함할 수 있다. 도 1에서는 멀티 레벨 패키지 기판(110)이 세 개의 배선층들 및 두 개의 절연층들을 포함하는 것으로 도시하였으나, 배선층 및 절연층의 개수는 이에 한정되지 않을 수 있다.
제1 메모리 칩(120)은 멀티 레벨 패키지 기판(110) 상에 형성되고, 제1 메모리 셀 어레이(122) 및 제1 수신기(RX, receiver)(124)를 포함한다. 제1 수신기(124)는 메모리 패키지(100)의 외부로부터 제공되는 제1 데이터 신호(D1)를 수신할 수 있다. 제1 메모리 셀 어레이(122)는 복수의 제1 메모리 셀들을 포함하고, 데이터(예를 들어, 수신된 제1 데이터 신호(D1)에 대응하는 제1 데이터)를 저장할 수 있다. 제1 메모리 칩(120)과 멀티 레벨 패키지 기판(110) 사이에 제1 접착 부재(126)가 개재될 수 있다.
제2 메모리 칩(130)은 제1 메모리 칩(120) 상에 형성된다. 다시 말하면, 제1 및 제2 메모리 칩들(120, 130)은 멀티 스택(multi-stack) 구조로 형성될 수 있다. 제2 메모리 칩(130)은 제2 메모리 셀 어레이(132) 및 제2 수신기(134)를 포함한다. 제2 수신기(134)는 외부로부터 제공되는 제2 데이터 신호(D2)를 수신할 수 있다. 제2 메모리 셀 어레이(132)는 복수의 제2 메모리 셀들을 포함하고, 데이터(예를 들어, 수신된 제2 데이터 신호(D2)에 대응하는 제2 데이터)를 저장할 수 있다. 제2 메모리 칩(130)과 제1 메모리 칩(120) 사이에 제2 접착 부재(136)가 개재될 수 있다.
일 실시예에서, 제1 메모리 칩(120) 및 제2 메모리 칩(130)은 서로 동일한 구조를 가질 수 있다. 일 실시예에서, 제1 메모리 칩(120) 및 제2 메모리 칩(130)은 DRAM(dynamic random access memory) 장치일 수 있으며, DRAM 장치의 구조는 도 7을 참조하여 상세하게 후술하도록 한다. 도 1에서는 본딩 와이어들(BW1, BW2)의 배치가 용이하도록 제1 및 제2 메모리 칩들(120, 130)이 계단 형태로 적층된 것으로 도시하였으나, 실시예에 따라서 제1 및 제2 메모리 칩들(120, 130)은 서로 완전히 중첩되도록 적층될 수도 있다.
일 실시예에서, 제1 접착 부재(126) 및 제2 접착 부재(136)는 절연성 접착 부재일 수 있다.
제1 대역 통과 필터(140)는 멀티 레벨 패키지 기판(110) 내에 형성되고, 제1 메모리 칩(120)의 제1 수신기(124)와 연결되며, 미리 정해진 제1 주파수 대역의 제1 데이터 신호(D1)를 통과시키는 기능을 수행한다. 제2 대역 통과 필터(150)는 멀티 레벨 패키지 기판(110) 내에 형성되고, 제2 메모리 칩(130)의 제2 수신기(134)와 연결되며, 상기 제1 주파수 대역의 제2 데이터 신호(D2)를 통과시키는 기능을 수행한다. 제1 및 제2 대역 통과 필터들(140, 150)은 서로 동일한 구조를 가질 수 있다.
일반적인 메모리 칩 또는 메모리 장치와 다르게, 본 발명의 실시예들에 따른 메모리 패키지(100)에 포함되는 메모리 칩들(120, 130)은 임피던스 매칭에 의해 신호의 반사를 억제하기 위한 온-다이 터미네이션(on-die termination; ODT) 회로를 포함하지 않으며, 온-다이 터미네이션 회로가 대역 통과 필터들(140, 150)로 대체될 수 있다. 온-다이 터미네이션 회로와 다르게, 대역 통과 필터들(140, 150)은 메모리 칩들(120, 130)에 포함되지 않고 멀티 레벨 패키지 기판(110) 내에 형성된다. 대역 통과 필터들(140, 150)을 사용함으로써 전력 소모가 감소되고 신호의 무결성 특성이 개선될 수 있으며, 이에 대해서는 도 2 내지 5를 참조하여 상세하게 후술하도록 한다.
일 실시예에서, 제1 및 제2 대역 통과 필터들(140, 150)은 수직형(vertical) 구조로 구현될 수 있다. 다시 말하면, 제1 및 제2 대역 통과 필터들(140, 150)은 두 개의 배선층들(예를 들어, 제1 및 제2 배선층들(ML1, ML2)) 모두에 포함되도록 멀티 레벨 패키지 기판(110)의 제1 면(110a)으로부터 수직으로 형성되는 적어도 하나의 수동 소자를 포함하여 구현될 수 있다.
구체적으로, 제1 대역 통과 필터(140)는 서로 병렬 연결되는 제1 커패시터(142) 및 제1 인덕터(144)를 포함할 수 있다. 다시 말하면, 제1 대역 통과 필터(140)는 LC 필터일 수 있다. 제1 커패시터(142)는 제1 배선층(ML1) 내에 형성되는 제1 전극(E11) 및 제2 배선층(ML2) 내에 형성되는 제2 전극(E12)을 포함할 수 있다. 제1 인덕터(144)는 제1 절연층(IL1)을 관통하여 형성될 수 있다.
제1 대역 통과 필터(140)는 제1 배선(W11) 및 제2 배선(W12)을 더 포함할 수 있다. 제1 배선(W11)은 제1 배선층(ML1) 내에 형성되고, 제1 커패시터(142)의 제1 전극(E11)과 제1 인덕터(144)의 제1 단을 연결할 수 있다. 제2 배선(W12)은 제2 배선층(ML2) 내에 형성되고, 제1 커패시터(142)의 제2 전극(E12)과 제1 인덕터(144)의 제2 단을 연결할 수 있다. 제1 및 제2 배선들(W11, W12)에 의해 제1 커패시터(142) 및 제1 인덕터(144)가 병렬 연결될 수 있다.
제1 대역 통과 필터(140)와 유사하게, 제2 대역 통과 필터(150)는 서로 병렬 연결되는 제2 커패시터(152) 및 제2 인덕터(154)를 포함하고, 제3 배선(W21) 및 제4 배선(W22)을 더 포함할 수 있다. 제2 커패시터(152)는 제1 배선층(ML1) 내에 형성되는 제3 전극(E21) 및 제2 배선층(ML2) 내에 형성되는 제4 전극(E22)을 포함할 수 있다. 제2 인덕터(154)는 제1 절연층(IL1)을 관통하여 형성될 수 있다. 제3 배선(W21)은 제1 배선층(ML1) 내에 형성되고, 제2 커패시터(152)의 제3 전극(E21)과 제2 인덕터(154)의 제1 단을 연결할 수 있다. 제4 배선(W22)은 제2 배선층(ML2) 내에 형성되고, 제2 커패시터(152)의 제4 전극(E22)과 제2 인덕터(154)의 제2 단을 연결할 수 있다.
일 실시예에서, 제1 및 제2 커패시터들(142, 152)은 MLCC(multi layer ceramic capacitor)일 수 있다. 일 실시예에서, 제1 및 제2 인덕터들(144, 154)은 제1 절연층(IL1)을 관통하는 비아(via) 또는 관통 전극을 포함할 수 있다.
멀티 레벨 패키지 기판(110)의 하면에는 외부 장치와의 전기적인 연결을 위한 복수의 도전성 범프들(162, 164)이 형성될 수 있다. 예를 들어, 제1 도전성 범프(162)는 외부로부터 제1 데이터 신호(D1) 및 제2 데이터 신호(D2)를 수신할 수 있다. 제2 도전성 범프(164)는 외부로부터 접지 전압(VSS)을 수신할 수 있다.
제1 연결 배선(CW1)은 제1 도전성 범프(162)와 제1 배선(W11) 및 제3 배선(W21)을 연결할 수 있다. 제2 연결 배선(CW2)은 제2 도전성 범프(164)와 제2 배선(W12) 및 제4 배선(W22)을 연결할 수 있다. 편의상 제1 및 제2 연결 배선들(CW1, CW2)을 선(line)들로 도시하였으나, 제1 및 제2 연결 배선들(CW1, CW2)은 적어도 하나의 배선 및 적어도 하나의 비아를 포함하여 구현될 수 있다.
제1 본딩 와이어(BW1)는 제1 대역 통과 필터(140)와 제1 메모리 칩(120)을 연결할 수 있다. 제2 본딩 와이어(BW2)는 제2 대역 통과 필터(150)와 제2 메모리 칩(130)을 연결할 수 있다. 예를 들어, 제1 본딩 와이어(BW1)는 제1 배선(W11)과 제1 수신기(124)를 연결하고, 제2 본딩 와이어(BW2)는 제3 배선(W21)과 제2 수신기(134)를 연결할 수 있다.
제1 및 제2 메모리 칩들(120, 130)과 제1 및 제2 본딩 와이어들(BW1, BW2)은 밀봉 부재(550)로 고정될 수 있다.
일 실시예에서, 제1 도전성 범프(162), 제1 연결 배선(CW1), 제1 배선(W11) 및 제1 본딩 와이어(BW1)는 제1 데이터 신호(D1)를 제1 수신기(124)에 전달하는 제1 경로(예를 들어, 도 2 및 3의 P1)에 포함될 수 있다. 제1 도전성 범프(162), 제1 연결 배선(CW1), 제3 배선(W21) 및 제2 본딩 와이어(BW2)는 제2 데이터 신호(D2)를 제2 수신기(134)에 전달하는 제2 경로에 포함될 수 있다. 도 1에서는 상기 제1 경로와 상기 제2 경로의 일부분(예를 들어, 제1 도전성 범프(162) 및 제1 연결 배선(CW1))이 공유되는 것으로 도시하였으나, 실시예에 따라서 상기 제1 경로 및 상기 제2 경로는 서로 완전히 구분될 수도 있으며, 이 경우 제1 및 제2 데이터 신호들(D1, D2)은 서로 다른 도전성 범프들을 통해 수신될 수 있다.
제2 도전성 범프(164)를 통해 수신된 접지 전압(VSS)은 제1 및 제2 대역 통과 필터들(140, 150)에 제공될 수 있다. 한편, 도시하지는 않았지만, 접지 전압(VSS)은 제1 및 제2 메모리 칩들(120, 130)에도 제공될 수 있다.
일 실시예에서, 배선들(W11, W12, W21, W22), 연결 배선들(CW1, CW2), 전극들(E11, E12, E21, E22) 및 인덕터들(144, 154)에 포함되는 비아들의 적어도 일부는 금속 물질, 폴리 실리콘 등과 같은 도전 물질들을 포함할 수 있다. 일 실시예에서, 절연층들(IL1, IL2)은 실리콘 산화물(silicon oxide)과 같은 절연 물질을 포함할 수 있다.
도 2 및 3은 본 발명의 실시예들에 따른 메모리 패키지에 포함되는 대역 통과 필터와 수신기의 연결을 나타내는 도면들이다. 도 2는 제1 메모리 칩(120)에 포함되는 제1 수신기(124), 제1 수신기(124)와 연결되는 제1 대역 통과 필터(140), 및 제1 데이터 신호(D1)를 제1 수신기(124)에 전달하는 제1 경로(P1)를 나타내는 블록도이다. 도 3은 도 2의 제1 수신기(124) 및 제1 대역 통과 필터(140)의 등가 회로를 나타내는 회로도이다.
도 1 및 2를 참조하면, 외부의 컨트롤러 칩(미도시)에 포함되는 송신기(50)로부터 제1 데이터 신호(D1)가 출력되며, 제1 데이터 신호(D1)는 제1 경로(P1)를 통해 제1 메모리 칩(120)의 제1 수신기(124)에 전달될 수 있다.
제1 경로(P1)는 채널(CH) 및 채널(CH)과 제1 수신기(124) 사이의 경로를 포함할 수 있다. 채널(CH)은 상기 컨트롤러 칩과 메모리 패키지(100) 사이에 형성되는 신호 경로를 나타낼 수 있다. 채널(CH)과 제1 수신기(124) 사이의 상기 경로는 도 1의 제1 도전성 범프(162), 제1 연결 배선(CW1), 제1 배선(W11) 및 제1 본딩 와이어(BW1)를 포함할 수 있다.
제1 대역 통과 필터(140)는 제1 데이터 신호(D1)를 제1 수신기(124)에 전달하는 제1 경로(P1) 상의 제1 노드(N1)와 연결되도록 형성될 수 있다. 예를 들어, 제1 대역 통과 필터(140)는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결될 수 있다.
제1 수신기(124)는 제1 데이터 신호(D1)를 수신하며, 전원 전압(VSS)과 접지 전압(VSS) 사이에 연결될 수 있다.
도 1 및 3을 참조하면, 제1 대역 통과 필터(140)는 제1 노드(N1)와 접지 전압(VSS) 사이에 병렬 연결되는 제1 커패시터(C1) 및 제1 인덕터(L1)를 포함할 수 있다. 제1 커패시터(C1) 및 제1 인덕터(L1)는 각각 도 1의 제1 커패시터(142) 및 제1 인덕터(144)에 대응할 수 있다. 제1 커패시터(C1)의 커패시턴스(capacitance) 값과 제1 인덕터(L1)의 인덕턴스(inductance) 값을 조절하여, 제1 데이터 신호(D1)를 통과시키기 위한 상기 제1 주파수 대역(즉, 통과 대역) 및 노이즈를 통과시키지 않기 위한 나머지 주파수 대역(즉, 정지 대역 또는 차단 대역)이 결정될 수 있다.
제1 수신기(124)는 전원 전압(VCC)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 트랜지스터(TR1) 및 제1 부하 커패시터(CL1)를 포함하는 등가 회로로 모델링될 수 있다. 제1 트랜지스터(TR1)는 전원 전압(VCC)과 연결되는 제1 전극, 제1 데이터 신호(D1)를 수신하는 제어 전극, 및 제2 전극을 포함할 수 있다. 제1 부하 커패시터(CL1)는 제1 트랜지스터(TR1)의 상기 제2 전극과 접지 전압(VSS) 사이에 연결될 수 있다. 제1 데이터 신호(D1)의 레벨에 따라 제1 수신기(124)를 흐르는 전류량이 달라지는 점을 이용하여, 수신된 제1 데이터 신호(D1)의 값을 센싱할 수 있다.
종래의 메모리 칩에 포함되는 온-다이 터미네이션 회로는 제1 노드(N1)와 접지 전압(VSS) 사이에 연결되는 터미네이션 저항을 포함하였다. 상기 터미네이션 저항은 신호의 반사를 감쇠해주고 신호의 무결성 특성을 증가시키는 역할을 수행하지만, 전원 전압(VCC)과 접지 전압(VSS) 사이에서 DC(direct current) 전류 경로를 형성함으로써, 메모리 칩의 전력 소모를 증가시키는 문제가 있었다.
본 발명의 실시예들에 따른 메모리 패키지는 온-다이 터미네이션 회로를 대체하는 대역 통과 필터(140)를 포함하여 구현되며, 이 때 대역 통과 필터(140)는 메모리 칩(120)에 포함되지 않고 메모리 칩(120) 외부의 멀티 레벨 패키지 기판(110) 내에 형성될 수 있다. 대역 통과 필터(140)는 저항을 포함하지 않고 커패시터(C1) 및 인덕터(L1)의 수동 소자로만 이루어지기 때문에, 전원 전압(VCC)과 접지 전압(VSS) 사이에서 DC 전류 경로를 형성하지 않을 수 있다. 다시 말하면, 대역 통과 필터(140)에 의해 DC 전류 경로가 형성되지 않으며, 따라서 메모리 칩(120)의 전력 소모가 감소될 수 있다. 시뮬레이션 결과 종래의 메모리 칩과 비교하여 약 62.5%의 평균 전류가 감소되는 효과를 나타내었다.
한편, 도시하지는 않았으나, 제2 메모리 칩(130)에 포함되는 제2 수신기(134), 제2 수신기(134)와 연결되는 제2 대역 통과 필터(150), 및 제2 데이터 신호(D2)를 제2 수신기(134)에 전달하는 제2 경로의 구조는, 도 2 및 3을 참조하여 상술한 제1 수신기(124), 제1 대역 통과 필터(140) 및 제1 경로(P1)의 구조와 실질적으로 동일할 수 있다. 실시예에 따라서, 제1 경로(P1) 및 상기 제2 경로는 동일한 하나의 채널(CH)을 공유할 수도 있고, 서로 다른 채널들과 연결될 수도 있다.
도 4 및 5는 본 발명의 실시예들에 따른 메모리 패키지의 동작을 설명하기 위한 도면들이다. 도 4는 터미네이션 동작을 수행하지 않는(즉, un-termination 조건의) 종래의 메모리 칩에서 수신되는 데이터 신호를 나타내는 아이 다이어그램(eye diagram)이다. 도 5는 도 1의 제1 대역 통과 필터(140)와 연결된 제1 메모리 칩(120)에서 수신되는 제1 데이터 신호(D1)를 나타내는 아이 다이어그램이다. 도 4 및 5에서, 수평 축은 시간(t)을 나타내고 수직 축은 데이터 신호의 전압 레벨(V)을 나타낸다.
도 1, 3, 4 및 5를 참조하면, 도 4의 종래의 메모리 칩의 아이 다이어그램에서 아이 오픈(eye opening) 비율(EO1)은 약 89.5%이고, 도 5의 본 발명의 실시예들에 따른 제1 메모리 칩(120)의 아이 다이어그램에서 아이 오픈 비율(EO2)은 약 93.4%로 증가하였으며, 이에 따라 신호의 무결성 특성이 향상됨을 확인할 수 있다.
또한, 도 4의 종래의 메모리 칩의 아이 다이어그램에서 상승 구간(rising time)에서 보이는 링잉(ringing)(도 4의 A부분)이 도 5의 본 발명의 실시예들에 따른 제1 메모리 칩(120)의 아이 다이어그램에서 사라졌으며, 제1 대역 통과 필터(140)에 포함되는 제1 인덕터(L1)에 의한 인덕터 특성(inductor behavior)과 제1 대역 통과 필터(140)의 고주파 노이즈의 차단으로 인해 신호의 무결성 특성이 향상됨을 확인할 수 있다.
추가적으로, 도 4의 종래의 메모리 칩의 아이 다이어그램에서 상승 구간의 기울기(slope)보다 도 5의 본 발명의 실시예들에 따른 제1 메모리 칩(120)의 아이 다이어그램에서 상승 구간의 기울기가 증가하였으며, 제1 수신기(124)에 포함되는 제1 부하 커패시터(CL1)와 제1 대역 통과 필터(140)에 포함되는 제1 커패시터(C1)의 직렬(series) 연결 효과로 전체 커패시턴스 값이 감소하여 상승 시점의 기울기가 증가함을 확인할 수 있다.
상술한 것처럼, 본 발명의 실시예들에 따라 메모리 칩(120)에 포함되는 수신기(124)에 대역 통과 필터(140)를 연결하는 경우에, 대역 통과 필터(140)의 패스(pass)/스탑(stop) 특성에 의해 메모리 칩(120)의 데이터 수신과 관련하여 신호의 무결성 특성이 전반적으로 개선될 수 있다.
도 6은 본 발명의 실시예들에 따른 메모리 패키지를 나타내는 단면도이다. 이하 도 1과 중복되는 설명은 생략하도록 한다.
도 6을 참조하면, 메모리 패키지(100a)는 멀티 레벨 패키지 기판(110), 제1 메모리 칩(120), 제2 메모리 칩(130), 제1 대역 통과 필터(140a) 및 제2 대역 통과 필터(150a)를 포함하며, 복수의 접착 부재들(126, 136), 복수의 도전성 범프들(162, 164), 복수의 연결 배선들(CW1, CW2), 복수의 본딩 와이어들(BW1, BW2) 및 밀봉 부재(170)를 더 포함할 수 있다.
제1 및 제2 대역 통과 필터들(140a, 150a)의 구조가 변경되는 것을 제외하면, 도 6의 메모리 패키지(100a)는 도 1의 메모리 패키지(100)와 실질적으로 동일할 수 있다.
일 실시예에서, 제1 및 제2 대역 통과 필터들(140a, 150a)은 평면형(planar) 구조로 구현될 수 있다. 다시 말하면, 제1 및 제2 대역 통과 필터들(140a, 150a)은 하나의 배선층(예를 들어, 제1 배선층(ML1))에 포함되도록 형성되는 적어도 하나의 수동 소자를 포함하여 구현될 수 있다.
구체적으로, 제1 대역 통과 필터(140a)는 서로 병렬 연결되는 제1 커패시터(C1) 및 제1 인덕터(L1)를 포함하고, 제2 대역 통과 필터(150a)는 제2 커패시터(C2) 및 제2 인덕터(L2)를 포함할 수 있다. 제1 및 제2 커패시터들(C1, C2)과 제1 및 제2 인덕터들(L1, L2)은 제1 배선층(ML1)에 형성될 수 있다. 예를 들어, 인덕터들(L1, L2)은 금속 트레이스(trace)를 이용하여 코일 형태로 구현될 수 있다.
상세하게 도시하지는 않았으나, 제1 및 제2 대역 통과 필터들(140a, 150a) 각각은 제1 및 제2 커패시터들(C1, C2)과 제1 및 제2 인덕터들(L1, L2)을 병렬 연결하기 위한 적어도 하나의 배선을 더 포함할 수 있다.
도 1 내지 6을 참조하여 메모리 패키지(100, 100a)가 적층되는 두 개의 메모리 칩들(120, 130)을 포함하는 것으로 설명하였으나, 본 발명은 이에 한정되지 않으며, 본 발명의 실시예들에 따른 메모리 패키지는 적층되는 임의의 개수의 메모리 칩들을 포함하는 멀티 스택 구조로 구현되고 각 메모리 칩이 멀티 레벨 패키지 기판(110) 내에 형성되는 적어도 하나의 대역 통과 필터와 연결되는 구조로 구현될 수 있다.
도 7은 본 발명의 실시예들에 따른 메모리 패키지에 포함되는 메모리 칩의 일 예를 나타내는 블록도이다.
도 7을 참조하면, 메모리 장치(200)는 제어 로직(210), 리프레쉬 제어 회로(215), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더, 컬럼 디코더, 메모리 셀 어레이, 센스 앰프부, 입출력 게이팅 회로(290), 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 포함할 수 있다.
일 실시예에서, 메모리 장치(200)는 도 1 및 6의 메모리 칩들(120, 130) 중 하나일 수 있고, 특히 휘발성 메모리 장치일 수 있다. 예를 들어, 메모리 장치(200)는 DRAM(dynamic random access memory), 모바일 DRAM, DDR(dual data rate) DRAM, LPDDR(low power DDR) DRAM, GDDR (graphic DDR) DRAM 등과 같은 임의의 휘발성 메모리 장치들 중 하나일 수 있으며, 특히 저전력이 요구되는 휘발성 메모리 장치일 수 있다.
상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 7에는 네 개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라서, 메모리 장치(200)는 임의의 수의 뱅크들을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(예를 들어, 도 8의 310)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
리프레쉬 제어 회로(215)는 리프레쉬 커맨드가 수신되는 경우 또는 셀프 리프레쉬 모드에 진입하는 경우에 리프레쉬 어드레스(REF_ADDR)를 발생할 수 있다. 예를 들어, 리프레쉬 제어 회로(215)는 리프레쉬 어드레스(REF_ADDR)를 상기 메모리 셀 어레이의 첫 번째 어드레스부터 마지막 어드레스까지 순차적으로 변경시키는 리프레쉬 카운터를 포함할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 제어 회로(215)로부터 리프레쉬 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.
제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.
제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295) 및 데이터 입출력 패드(299)를 통하여 상기 메모리 컨트롤러에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 상기 메모리 컨트롤러로부터 데이터 입출력 패드(299)를 통하여 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.
데이터 입출력 버퍼(295)는 데이터(DQ)를 출력하는 송신기(TX, transmitter)(296) 및 데이터(DQ)를 수신하는 수신기(297)를 포함할 수 있다. 수신기(297)는 도 1 및 6의 수신기들(124, 134) 중 하나에 대응할 수 있다. 상술한 것처럼, 본 발명의 실시예들에 따른 메모리 장치(200)는 데이터 입출력 버퍼(295)와 데이터 입출력 패드(299) 사이에 연결되는 온-다이 터미네이션 회로가 생략될 수 있다.
제어 로직(210)은 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(200)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 상기 메모리 컨트롤러로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클럭 신호(CLK) 및 클럭 인에이블 신호(/CKE)를 더 수신할 수 있다.
도 8은 본 발명의 실시예들에 따른 메모리 패키지를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 8을 참조하면, 메모리 시스템(300)은 메모리 컨트롤러(310) 및 메모리 장치(200)를 포함할 수 있다. 메모리 장치(200)는 도 7의 메모리 장치(200)일 수 있고, 도 1 및 6의 메모리 칩들(120, 130) 중 하나에 대응할 수 있다.
메모리 장치(200)는 메모리 컨트롤러(310)에 의해 제어되고 액세스될 수 있다. 예를 들어, 메모리 컨트롤러(310)는 호스트(미도시)의 요청에 따라 메모리 장치(200)에 데이터를 기입하거나 메모리 장치(200)로부터 데이터를 독출할 수 있다.
메모리 컨트롤러(310)는 제어 라인을 통해 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)에 전송하고, 데이터 입출력 라인을 통해 메모리 장치(200)와 데이터(DAT)를 주고받는다. 상기 제어 라인 및 상기 데이터 입출력 라인의 일부 또는 전부를 채널이라 부를 수 있다.
한편, 도시하지는 않았지만, 메모리 컨트롤러(310)는 상기 제어 라인을 통해 데이터 스트로브 신호(DQS), 칩 인에이블 신호(/CE), 기입 인에이블 신호(/WE), 독출 인에이블 신호(/RE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등을 포함하는 제어 신호를 메모리 장치(200)에 더 전송할 수도 있고, 전원 라인을 통해 전원 전압을 메모리 장치(200)에 더 전송할 수도 있다.
메모리 장치(200)는 본 발명의 실시예들에 따른 메모리 패키지의 형태로 구현될 수 있다. 온-다이 터미네이션 회로를 대체하고 멀티 레벨 패키지 기판(110) 내에 형성되는 대역 통과 필터들(140, 150)을 사용함으로써, 전력 소모가 감소되고 신호의 무결성 특성이 개선될 수 있다.
실시예에 따라서, 도 9 및 10을 참조하여 후술하는 것처럼 메모리 장치(200) 및 메모리 컨트롤러(310)가 하나의 패키지로 구현될 수도 있다.
도 9 및 10은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하 도 1과 중복되는 설명은 생략하도록 한다.
도 9를 참조하면, 반도체 패키지(500)는 멀티 레벨 패키지 기판(110), 컨트롤러 칩(610), 제1 메모리 칩(120), 제2 메모리 칩(130), 제1 대역 통과 필터(140) 및 제2 대역 통과 필터(150)를 포함하며, 복수의 접착 부재들(126, 136, 620), 복수의 도전성 범프들(162, 164), 복수의 연결 배선들(CW1, CW2, WA), 복수의 본딩 와이어들(BW1, BW2, BWA, BWB) 및 밀봉 부재(170)를 더 포함할 수 있다.
컨트롤러 칩(610) 및 이와 관련된 구성요소들(620, WA, BWA, BWB)을 더 포함하는 것을 제외하면, 도 9의 반도체 패키지(500)는 도 1 및 6의 메모리 패키지(100, 100a)와 유사한 구조를 가질 수 있다.
컨트롤러 칩(610)은 멀티 레벨 패키지 기판(110) 상에 제1 및 제2 메모리 칩들(120, 130)과 이격되어 형성되고, 제1 데이터 신호(D1) 및 제2 데이터 신호(D2)를 수신한다. 컨트롤러 칩(610)은 도 8의 메모리 컨트롤러(310)에 대응할 수 있다. 컨트롤러 칩(610)과 멀티 레벨 패키지 기판(110) 사이에 접착 부재(620)가 개재될 수 있다.
제1 도전성 범프(162)를 통해 수신된 제1 및 제2 데이터 신호들(D1, D2)은 연결 배선(WA) 및 본딩 와이어(BWA)를 통해 컨트롤러 칩(610)에 제공되고, 본딩 와이어(BWA), 연결 배선(CW1) 및 본딩 와이어들(BW1, BW2)을 통해 제1 및 제2 메모리 칩들(120, 130)의 제1 및 제2 수신기들(124, 134)에 제공될 수 있다. 제2 도전성 범프(164)를 통해 수신된 접지 전압(VSS)은 제1 및 제2 대역 통과 필터들(140, 150)에 제공될 수 있다. 도시하지는 않았지만, 접지 전압(VSS)은 제1 및 제2 메모리 칩들(120, 130) 및 컨트롤러 칩(610)에도 제공될 수 있다.
일 실시예에서, 본딩 와이어(BWB), 연결 배선(CW1) 및 본딩 와이어(BW1)는 제1 신호 경로에 포함되고, 본딩 와이어(BWB), 연결 배선(CW1) 및 본딩 와이어(BW2)는 제2 신호 경로에 포함될 수 있다. 상기 제1 신호 경로는 컨트롤러 칩(610)과 제1 메모리 칩(120)을 연결하고, 컨트롤러 칩(610)으로부터 출력되는 제1 데이터 신호(D1)를 제1 수신기(124)에 전달할 수 있다. 상기 제2 신호 경로는 컨트롤러 칩(610)과 제2 메모리 칩(130)을 연결하고, 컨트롤러 칩(610)으로부터 출력되는 제2 데이터 신호(D2)를 제2 수신기(134)에 전달할 수 있다.
일 실시예에서, 상기 제1 신호 경로 및 상기 제2 신호 경로의 적어도 일부는 멀티 레벨 패키지 기판(110) 내에 형성될 수 있다. 예를 들어, 상기 제1 신호 경로 및 상기 제2 신호 경로는 멀티 레벨 패키지 기판(110) 내에 형성되는 적어도 하나의 배선 및 적어도 하나의 비아를 포함하여 구현될 수 있다.
도 10을 참조하면, 반도체 패키지(700)는 하부 패키지 기판(810), 컨트롤러 칩(820), 멀티 레벨 상부 패키지 기판(110), 제1 메모리 칩(120), 제2 메모리 칩(130), 제1 대역 통과 필터(140) 및 제2 대역 통과 필터(150)를 포함하며, 복수의 접착 부재들(126, 136), 복수의 연결 배선들(LW1, LW2, LW3, CW1, CW2), 복수의 본딩 와이어들(BW1, BW2), 밀봉 부재(170), 복수의 연결 단자들(822), 복수의 비아들(832, 834), 몰드층(840) 및 복수의 도전성 범프들(852, 854)을 더 포함할 수 있다.
하부 패키지 기판(810), 컨트롤러 칩(820) 및 이와 관련된 구성요소들(822, 832, 834, 840, 852, 854, LW1, LW2, LW3)을 더 포함하는 것을 제외하면, 도 10의 반도체 패키지(700)는 도 1 및 6의 메모리 패키지(100, 100a)와 유사한 구조를 가질 수 있다.
하부 패키지 기판(810) 및 컨트롤러 칩(820)은 하부 패키지를 형성하고, 멀티 레벨 상부 패키지 기판(110), 제1 메모리 칩(120), 제2 메모리 칩(130), 제1 대역 통과 필터(140) 및 제2 대역 통과 필터(150)는 상부 패키지를 형성하며, 반도체 패키지(700)는 상기 하부 패키지 상에 상기 상부 패키지가 형성되는 패키지-온-패키지 타입의 반도체 패키지일 수 있다. 상기 상부 패키지는 도 1 및 6의 메모리 패키지(100, 100a)와 실질적으로 동일할 수 있다.
컨트롤러 칩(820)은 하부 패키지 기판(810) 상에 형성되고, 제1 데이터 신호(D1), 제2 데이터 신호(D2) 및 접지 전압(VSS)을 수신한다. 컨트롤러 칩(820)은 도 8의 메모리 컨트롤러(310)에 대응할 수 있다. 컨트롤러 칩(610)은 복수의 연결 단자들(822)을 통해 하부 패키지 기판(810)과 전기적으로 연결될 수 있다.
몰드층(840)은 컨트롤러 칩(820)을 감싸는 몰딩 역할을 할 수 있고, 하부 패키지 기판(810)과 컨트롤러 칩(820) 사이를 채우는 언더필링 역할을 할 수 있다.
복수의 비아들(832, 834)은 상기 하부 패키지와 상기 상부 패키지를 전기적으로 연결할 수 있다. 예를 들어, 몰드층(840)을 패터닝하여 복수의 비아 홀들을 형성하고, 상기 복수의 비아홀들에 복수의 비아들(832, 834)을 형성할 수 있다.
복수의 도전성 범프들(852, 854)은 도 1 및 6의 복수의 도전성 범프들(162, 164)과 실질적으로 동일할 수 있다.
제1 도전성 범프(852)를 통해 수신된 제1 및 제2 데이터 신호들(D1, D2)은 연결 배선(LW1) 및 연결 단자(822)를 통해 컨트롤러 칩(820)에 제공되고, 연결 배선(LW2), 비아(832), 연결 배선(CW1) 및 본딩 와이어들(BW1, BW2)을 통해 제1 및 제2 메모리 칩들(120, 130)의 제1 및 제2 수신기들(124, 134)에 제공될 수 있다. 제2 도전성 범프(854)를 통해 수신된 접지 전압(VSS)은 연결 배선(LW3), 연결 단자(822), 비아(834) 및 연결 배선(CW2)을 통해 컨트롤러 칩(820)과 제1 및 제2 대역 통과 필터들(140, 150)에 제공될 수 있다.
일 실시예에서, 연결 배선들(LW2, CW1) 및 본딩 와이어(BW1)는 제1 신호 경로에 포함되고, 연결 배선들(LW2, CW1) 및 본딩 와이어(BW2)는 제2 신호 경로에 포함될 수 있다.
일 실시예에서, 상기 제1 신호 경로 및 상기 제2 신호 경로의 적어도 일부는 하부 패키지 기판(810) 및 멀티 레벨 패키지 기판(110) 내에 형성될 수 있다.
한편, 도 9 및 10의 제1 및 제2 대역 통과 필터들(140, 150)은 도 1을 참조하여 상술한 것처럼 수직형 구조로 구현되거나 도 6을 참조하여 상술한 것처럼 평면형 구조로 구현될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(500, 700)는 도 1 내지 6을 참조하여 상술한 메모리 패키지(100, 100a)의 구조를 포함하면서 컨트롤러 칩과 메모리 칩들을 하나의 패키지로 구현할 수 있다. 따라서, 효율적으로 패키지를 구현하면서 전력 소모가 감소되고 신호의 무결성 특성이 개선될 수 있다.
도 11은 본 발명의 실시예들에 따른 메모리 패키지 및/또는 반도체 패키지를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 장치들(1334) 및 메모리 장치들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 장치들(1334)이 본 발명의 실시예들에 따른 메모리 패키지의 형태로 구현되거나, 메모리 장치들(1334) 및 메모리 컨트롤러(1332)가 본 발명의 실시예들에 따른 반도체 패키지의 형태로 구현될 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
본 발명의 실시예들은 메모리 장치 및 메모리 패키지를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(personal digital assistant), PMP(portable multimedia player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things) 기기, IoE(internet of everything) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함하는 멀티 레벨 패키지 기판;
    상기 멀티 레벨 패키지 기판의 제1 면 상에 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함하는 제1 메모리 칩;
    상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함하는 제2 메모리 칩;
    상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 미리 정해진 제1 주파수 대역의 제1 데이터 신호를 통과시키는 제1 대역 통과 필터; 및
    상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 제1 주파수 대역의 제2 데이터 신호를 통과시키는 제2 대역 통과 필터를 포함하고,
    상기 제1 및 제2 메모리 칩들은 상기 멀티 레벨 패키지 기판의 상기 제1 면 상에서 멀티 스택 구조로 형성되는 메모리 패키지.
  2. 제 1 항에 있어서,
    상기 멀티 레벨 패키지 기판은 제1 배선층, 제2 배선층 및 상기 제1 배선층과 상기 제2 배선층 사이에 배치되는 제1 절연층을 포함하고,
    상기 제1 대역 통과 필터는 상기 제1 배선층 및 상기 제2 배선층 모두에 포함되도록 상기 멀티 레벨 패키지 기판의 제1 면으로부터 수직으로 형성되는 적어도 하나의 수동 소자를 포함하는 것을 특징으로 하는 메모리 패키지.
  3. 제 2 항에 있어서, 상기 제1 대역 통과 필터는,
    상기 제1 배선층 내에 형성되는 제1 전극 및 상기 제2 배선층 내에 형성되는 제2 전극을 포함하는 제1 커패시터; 및
    상기 제1 절연층을 관통하여 형성되는 제1 인덕터를 포함하는 것을 특징으로 하는 메모리 패키지.
  4. 제 3 항에 있어서,
    상기 제1 커패시터와 상기 제1 인덕터는 서로 병렬 연결되는 것을 특징으로 하는 메모리 패키지.
  5. 제 4 항에 있어서, 상기 제1 대역 통과 필터는,
    상기 제1 배선층 내에 형성되고, 상기 제1 커패시터의 제1 전극과 상기 제1 인덕터의 제1 단을 연결하는 제1 배선; 및
    상기 제2 배선층 내에 형성되고, 상기 제1 커패시터의 제2 전극과 상기 제1 인덕터의 제2 단을 연결하는 제2 배선을 더 포함하는 것을 특징으로 하는 메모리 패키지.
  6. 제 1 항에 있어서,
    상기 멀티 레벨 패키지 기판은 제1 배선층, 제2 배선층 및 상기 제1 배선층과 상기 제2 배선층 사이에 배치되는 제1 절연층을 포함하고,
    상기 제1 대역 통과 필터는 상기 제1 배선층 및 상기 제2 배선층 중 하나에 포함되도록 형성되는 적어도 하나의 수동 소자를 포함하는 것을 특징으로 하는 메모리 패키지.
  7. 제 1 항에 있어서,
    상기 제1 대역 통과 필터는 상기 제1 데이터 신호를 상기 제1 수신기에 전달하는 제1 경로 상의 제1 노드와 연결되도록 형성되는 것을 특징으로 하는 메모리 패키지.
  8. 제 7 항에 있어서,
    상기 제1 대역 통과 필터에 의해 DC(direct current) 전류 경로가 형성되지 않는 것을 특징으로 하는 메모리 패키지.
  9. 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함하는 멀티 레벨 패키지 기판;
    상기 멀티 레벨 패키지 기판의 제1 면 상에 형성되고, 제1 데이터 신호 및 제2 데이터 신호를 수신하는 컨트롤러 칩;
    상기 멀티 레벨 패키지 기판의 상기 제1 면 상에 상기 컨트롤러 칩과 이격되어 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함하는 제1 메모리 칩;
    상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함하는 제2 메모리 칩;
    상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 미리 정해진 제1 주파수 대역의 상기 제1 데이터 신호를 통과시키는 제1 대역 통과 필터; 및
    상기 멀티 레벨 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 상기 제1 주파수 대역의 상기 제2 데이터 신호를 통과시키는 제2 대역 통과 필터를 포함하고,
    상기 제1 및 제2 메모리 칩들은 상기 멀티 레벨 패키지 기판의 상기 제1 면 상에서 멀티 스택 구조로 형성되고,
    상기 제1 및 제2 수신기들은 반도체 패키지 내에 포함되고 상기 제1 및 제2 메모리 칩들 내에 포함되는 반도체 패키지.
  10. 하부 패키지 기판;
    상기 하부 패키지 기판 상에 형성되고, 제1 데이터 신호 및 제2 데이터 신호를 수신하는 컨트롤러 칩;
    상기 컨트롤러 칩이 형성된 상기 하부 패키지 기판 상에 형성되고, 교번적으로 적층되는 복수의 배선층들 및 복수의 절연층들을 포함하는 멀티 레벨 상부 패키지 기판;
    상기 멀티 레벨 상부 패키지 기판의 제1 면 상에 형성되고, 복수의 제1 메모리 셀들 및 제1 수신기를 포함하는 제1 메모리 칩;
    상기 제1 메모리 칩 상에 형성되고, 복수의 제2 메모리 셀들 및 제2 수신기를 포함하는 제2 메모리 칩;
    상기 멀티 레벨 상부 패키지 기판 내에 형성되고, 상기 제1 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 미리 정해진 제1 주파수 대역의 상기 제1 데이터 신호를 통과시키는 제1 대역 통과 필터; 및
    상기 멀티 레벨 상부 패키지 기판 내에 형성되고, 상기 제2 수신기와 연결되며, 상기 컨트롤러 칩으로부터 출력되는 상기 제1 주파수 대역의 상기 제2 데이터 신호를 통과시키는 제2 대역 통과 필터를 포함하고,
    상기 제1 및 제2 메모리 칩들은 상기 멀티 레벨 상부 패키지 기판의 상기 제1 면 상에서 멀티 스택 구조로 형성되고,
    상기 제1 및 제2 수신기들은 반도체 패키지 내에 포함되고 상기 제1 및 제2 메모리 칩들 내에 포함되며,
    상기 제1 및 제2 메모리 칩들은 온-다이 터미네이션 회로 없이 상기 제1 및 제2 대역 통과 필터들을 사용하여 상기 제1 및 제2 데이터 신호들을 수신하는 반도체 패키지.
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