CN112927732B - 具有可调整tsv延迟的存储器 - Google Patents

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Abstract

本申请涉及一种具有可调整TSV延迟的存储器。本文公开了具有可调整硅通孔TSV延迟的存储器装置及系统以及相关联方法。在一个实施例中，一种设备包含多个存储器管芯和经配置以向所述多个存储器管芯传输信号或从所述多个存储器管芯接收信号的TSV。所述设备进一步包含电路，所述电路耦合到所述TSV并且经配置以将传播延迟引入到传输到或接收自所述TSV的信号上。在一些实施例中，所述设备包含附加电路，所述附加电路经配置以激活、去激活、调整所述电路的至少一部分或其任意组合，以改变所述传播延迟。以此方式，所述设备可以对准所述多个存储器管芯中的存储器管芯的内部时序。

Description

具有可调整TSV延迟的存储器
技术领域
本公开涉及存储器系统、装置以及相关联方法。具体地，本公开涉及具有可调整硅通孔(TSV)延迟的存储器装置。
背景技术
存储器装置被广泛用于存储与诸如计算机、无线通信装置、照相机、数字显示器等各种电子装置相关的信息。存储器装置经常被提供为计算机或其它电子装置中的内部、半导体、集成电路和/或外部可移动装置。有许多不同类型的存储器，包含易失性和非易失性存储器。包含静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)等的易失性存储器可能需要所施加的电源来维持其数据。相反，非易失性存储器即使在没有外部供电时也可以保持其存储的数据。非易失性存储器可用于多种技术中，包含快闪存储器(例如，NAND和NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻式随机存取存储器(RRAM)和磁性随机存取存储器(MRAM)。改进存储器装置通常可以包含增加存储器单元密度、增加读取/写入速度或以其它方式减少操作等待时间、增加可靠性、增加数据保持力、减少功率消耗或减少制造成本等。
发明内容
在一个方面，本申请涉及一种设备，其包括：多个存储器管芯；硅通孔(TSV)，其经配置以向多个存储器管芯中的每一存储器管芯发送信号并且从中接收信号；以及电路，其耦合到TSV并且经配置以在多个存储器管芯中的一或多个存储器管芯上将传播延迟引入到传输到和接收自TSV的信号上。
在另一方面，本申请涉及一种方法，其包括：确定通过硅通孔(TSV)发送到或接收自存储器管芯的信号或其任意组合的内部时序不同于通过TSV发送到或接收自其它存储器管芯的信号或其任意组合的内部时序；以及调整电路，其对应于存储器管芯以调整施加到通过TSV发送到或接收自存储器管芯的信号或其任意组合的传播延迟。
在又一方面，本申请涉及一种系统，其包括：主机装置；可操作地连接到主机装置的存储器装置，其中所述存储器装置包含多个存储器管芯和硅通孔(TSV)，所述硅通孔经配置以在多个存储器管芯中的至少两者之间，或在多个存储器管芯中的一或多个存储器管芯与主机装置之间，或在其任意组合之间传输信号；以及电路，其耦合到TSV并且经配置以将传播延迟引入到通过TSV传输的信号上。
附图说明
参考以下附图可以更好地理解本公开的许多方面。附图中的组件不一定按比例绘制。相反，重点在于清楚地说明本公开的原理。附图不应用于将本公开限制于所描述的特定实施例，而仅用于解释和理解。
图1A是示意性地示出根据本技术的各种实施例配置的存储器系统的框图。
图1B是示意性地示出根据本技术的各种实施例配置的存储器装置的框图。
图2是示意性地示出根据本技术的各种实施例配置的存储器管芯的框图。
图3是示出根据本技术的各种实施例配置的存储器装置的驱动强度补偿例程的流程图。
图4是包含根据本技术的各种实施例配置的存储器装置的系统的示意图。
具体实施方式
存储器管芯通常具有不同的驱动强度。存储器装置有时由具有相同或几乎相同驱动强度的存储器管芯构建。这确保去往/来自/在存储器管芯内的内部时序在存储器装置上是一致的。然而，更常见的是，在制造期间常常缺乏对存储器装置中包含特定存储器管芯的控制，并且已证明，确保存储器装置中的所有存储器管芯具有类似的驱动强度在技术上困难且成本高昂。因此，存储器装置通常固有地构建有具有不同驱动强度的存储器管芯。因此，去往/来自/在存储器装置的不同存储器管芯内的通信的内部时序可以不同。这在包含多个存储器管芯的装置中可能是有问题的，其中同一信号被发送到/来自/在两个或两个以上管芯内，诸如在使用主存储器管芯以将信号中继到三维堆叠(3DS)中的从存储器管芯的存储器装置中。具体地，存储器装置的性能和/或功能可能随着两个或两个以上存储器管芯的内部时序之间的(多个)差异的增加而恶化。
传统上，当存储器装置和/或3DS的存储器管芯相对于该装置或3DS内的其它存储器管芯需要不同的时序时，调整存储器装置的内部外围或阵列时序以补偿所需的不同时序。然而，以此方式调整存储器装置可由于不需要的(和未知的)时序结果而导致各种不合需要和/或无法预料的并发症。
因此，如下文更详细讨论的，本文所公开的技术涉及具有可调整硅通孔(TSV)延迟的存储器系统及装置。在一些实施例中，本文所公开的存储器系统和装置包含电耦合到与两个或两个以上存储器管芯(例如，3DS的)电连通的TSV的延迟元件。可以经由测试模式和/或熔丝选项来激活、去激活和/或调整延迟元件，以相对于存储器装置的其它TSV和/或存储器管芯来调整TSV和/或存储器管芯的时序，而不会出现改变存储器装置的内部外围或阵列时序的不合需要且无法预料的并发症。当存储器管芯的延迟元件被激活、去激活和/或调整以补偿存储器管芯的不同驱动强度时，存储器管芯的内部时序在存储器装置上保持一致，从而可以提高存储器装置的性能和功能。
本领域技术人员将理解，本技术可以具有额外的实施例，并且可以在没有下文参考图1A-4描述的实施例的几个细节的情况下实践本技术。在下文所示的实施例中，主要在布置于3DS中并且使用TSV以通信方式耦合的存储器管芯的上下文中描述存储器装置和系统。然而，根据本技术的其它实施例配置的存储器装置和系统可以包含其它三维堆叠布置(例如，使用线接合、直接芯片附接和/或其它堆叠技术以通信方式耦合的存储器管芯)和/或可以包含其它存储器管芯布置(例如，存储器管芯的非3DS布置)。因此，其它实施例的存储器装置和系统可以包含其它可调整信令延迟元件，其经配置以除了可调整TSV延迟元件之外或代替可调整TSV延迟元件而调整其它通信技术(例如，线接合、直接芯片附接等)的时序。
此外，在下文所示的实施例中，主要在并入有并入了DRAM存储介质的装置的装置的上下文中描述存储器装置和系统。然而，根据本技术的其它实施例配置的存储器装置可以包含并入有其它类型的存储介质的其它类型的存储器装置和系统，其它类型的存储介质包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电体、磁阻存储介质和其它存储介质，其它存储媒体包含非易失性、快闪(例如，NAND和/或NOR)存储介质。
图1A是示意性地示出根据本技术的各种实施例配置的存储器系统100的框图。存储器系统100可以包含存储器控制器101(例如，现场编程门阵列(FPGA)或其它合适的存储器控制器)和一或多个存储器装置104(例如，一或多个动态随机存取存储器(DRAM)装置)，其经由印刷电路板(PCB)102(例如，经由一或多个电触点和/或迹线)电连接到存储器控制器101。存储器控制器101可以经配置以控制存储器系统100的一或多个操作。
存储器系统100的单个存储器装置104可以包含封装衬底103和一或多个存储器管芯200。如图1A所示，存储器装置104中的每一个包含多个存储器管芯200(分别标记为第一存储器管芯到第四存储器管芯200a-200d)。每一存储器装置104的第一存储器管芯200a附接到封装衬底103，并且第二存储器管芯到第四存储器管芯200b-200d堆叠在第一存储器管芯200a的顶部上以形成三维堆叠(3DS)119。在一些实施例中，第一存储器管芯到第四存储器管芯200a-200d的各自电连接到封装衬底103(例如，经由一或多个电触点和/或迹线)，其又可以电连接到PCB 102。例如，第一存储器管芯200a可以经由形成于第一存储器管芯200a与封装衬底103之间的焊料凸块或其它电触点(例如，接合垫、线接合、管芯附接粘合剂等)电连接到封装衬底103。在这些和其它实施例中，第一存储器管芯200a和/或第二存储器管芯到第四存储器管芯200b-200d可以经由一或多个硅通孔(TSV)117电连接到封装衬底103。TSV 117可以延伸穿过存储器管芯200a-200d中的一或多个和/或穿过封装衬底103。在这些和其它实施例中，第二存储器管芯到第四存储器管芯200b-200d可以经由例如接合垫、线接合等其它电连接而电连接到封装衬底103。
存储器系统100可以连接到能够将存储器用于信息的临时或持久存储的多个电子装置中的任一者或其组件。例如，存储器系统100可以操作地连接到主机装置(未示出)。主机装置可以是计算装置，诸如台式或便携式计算机、服务器、手持装置(例如，移动电话、平板、数字读取器、数字媒体播放器)或其某些组件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可以是联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、器具、玩具或许多其它产品中的任一者。在一个实施例中，主机装置可以直接连接到存储器系统100，但在其它实施例中，主机装置可以间接连接到存储器系统100(例如，通过网络连接或通过中间装置)。
图1B是示意性地示出图1A的存储器装置104的框图。如图所示，在3DS 119中的存储器管芯200a-200d的每一个包含延迟元件226和延迟控制电路227。在一些实施例中，延迟元件226是经配置以将延迟引入到发送到和接收自TSV 117的信号上的电路。例如，延迟元件226可以包含门延迟(例如锁存器、反相器等)。在这些和其它实施例中，延迟元件226可以包含电阻器/电容器(RC)延迟。在操作中，延迟元件226经配置以将传播延迟(例如，时间延迟)引入到传输到和/或接收自TSV 117的信号上。
如下文更详细讨论的，每一存储器管芯200的延迟控制电路227经配置以激活、去激活和/或调整存储器管芯200的延迟元件226。例如，如果存储器管芯200的TSV 117的内部时序相对于3DS 119和/或存储器系统100中的存储器管芯200的其它TSV的内部时序更快，延迟控制电路227可以激活和/或调整存储器管芯200中的一或多个延迟元件226以将传播延迟引入到传输到和/或接收自TSV 117的信号上。在这些和其它实施例中，如果存储器管芯200的TSV 117的内部时序相对于3DS 119和/或存储器系统100中的存储器管芯200的其它TSV的内部时序较慢，延迟控制电路227可以去激活和/或调整存储器管芯200中的一或多个延迟元件226以从传输到和/或接收自TSV 117的信号上移除传播延迟。以此方式，可以调整存储器管芯200的内部时序，使得在3DS 119和/或存储器系统100上的存储器管芯200的内部时序可以对准和/或保持一致，而不管存储器管芯200的不同驱动强度。
尽管图1A和1B中所示的装置104各自示出为具有四个存储器管芯200a-200d，但根据本技术的其它实施例配置的一或多个存储器装置104可以包含比所示的更多或更少数目的存储器管芯200(例如，一个存储器管芯、两个存储器管芯、三个存储器管芯或多于四个存储器管芯)。在这些和其它实施例中，包含在存储器装置104中的存储器管芯200的取向可以不同。例如，图1A和1B中所示的第一存储器管芯到第四存储器管芯200a-200d各自以背对面朝下(例如，朝向封装衬底103)取向。在其它实施例中，第一存储器管芯到第四存储器管芯200a-200d中的任何一或多个可以朝上(例如，远离封装衬底103)取向，使得存储器管芯200a-200d中的两个或两个以上在封装衬底103上以面对背、面对面和/或背对背取向布置。在这些和其它实施例中，与图1A和1B中所示的堆叠布置相反，第一存储器管芯到第四存储器管芯200a-200d中的任何两个或两个以上可以并排布置在封装衬底103上。
此外，虽然在图1B中存储器装置104的存储器管芯200a-200d中的每一个示出为包含两个延迟元件226和延迟控制电路227，但在其它实施例中，存储器管芯200a-200d的全部或子集可以缺少延迟元件226和/或延迟控制电路227。另外或替代地，根据其它实施例配置的存储器管芯200可以在每TSV中包含与所示的不同数目的延迟元件226。例如，存储器管芯200可以包含第一数目(例如，零、一、二、三等)的延迟元件226，其经配置以将传播延迟引入到传输到TSV 117的信号上，以及第二数目(例如，零、一、二、三等)的延迟元件226，其经配置以将传播延迟引入到接收自TSV 117的信号上。在其它实施例中，延迟元件226和/或控制电路227可以位于存储器装置104和/或存储器系统100上的其它位置，诸如控制器101、PCB102和/或封装衬底103上。
在这些和其它实施例中，存储器管芯200的一或多个TSV和/或存储器装置104和/或存储器系统100的一或多个存储器管芯200可以共享延迟元件226和/或延迟控制电路227。例如，存储器装置104的数据TSV可以共享延迟元件226和/或延迟控制电路227，命令TSV可以共享延迟元件226和/或延迟控制电路227，和/或地址TSV可以共享延迟元件226和/或延迟控制电路227。作为另一实例，存储器装置104的第一存储器管芯200a可以是主存储器管芯，并且第二存储器管芯到第四存储器管芯200b-200d可以是从存储器管芯。在这些实施例中，外部命令和其它信号(例如，时钟、命令、地址和/或数据信号)经由第一存储器管芯200a发送到和/或接收自存储器管芯200b-200d。例如，时钟信号可以经由封装衬底103传输到第一存储器管芯200a，并且第一存储器管芯200a可以将时钟信号重新分配到存储器装置104的其余存储器管芯200b-200d。因此，第一(主)存储器管芯200a的延迟元件226和延迟控制电路227与第二到第四(从)存储器管芯200b-200d共享，使得激活和/或调整第一存储器管芯200a的延迟元件226在存储器管芯200a-200d中的每一个上引入和/或调整传播延迟。
图2是示意性地示出根据本技术的各种实施例配置的存储器装置200(例如，存储器管芯200，诸如图1A和1B的第一存储器管芯、第二存储器管芯、第三存储器管芯和/或第四存储器管芯200a-200d)的框图。存储器管芯200可以采用多个外部端子，其包含耦合到命令总线和地址总线的命令和地址端子，以分别接收命令信号CMD和地址信号ADDR。存储器装置可以进一步包含接收芯片选择信号CS的芯片选择端子、接收时钟信号CK和CKF的时钟端子、接收数据时钟信号WCK和WCKF的数据时钟端子、接收数据信号的数据端子DQ、RDQS、DBI和DMI，以及电源端子VDD、VSS和VDDQ。
可以向存储器管芯200的电源端子提供电源电势VDD和VSS。这些电源电势VDD和VSS可以提供到内部电压生成器电路270。内部电压生成器电路270可以基于电源电势VDD和VSS生成各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP可用于行译码器240，内部电势VOD和VARY可用于包含在存储器管芯200的存储器阵列250中的感测放大器，并且内部电势VPERI可用于许多其它电路区块。
还可以向电源端子提供电源电势VDDQ。电源电势VDDQ可以与电源电势VSS一起提供到IO电路260。电源电势VDDQ可以是与本技术的实施例中的电源电势VDD相同的电势。电源电势VDDQ可以是与本技术的另一实施例中的电源电势VDD不同的电势。然而，专用电源电势VDDQ可以用于IO电路260，使得由IO电路260生成的电源噪声不会传播到其它电路区块。
可以向时钟端子和数据时钟端子提供外部时钟信号和互补的外部时钟信号。外部时钟信号CK、CKF、WCK、WCKF可以提供到时钟输入电路220。CK和CKF信号可以是互补的，并且WCK和WCKF信号也可以是互补的。互补时钟信号可以具有相反的时钟电平并且同时在相反的时钟电平之间进行转换。例如，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，而当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。另外，当时钟信号从低时钟电平转换到高时钟电平时，互补时钟信号从高时钟电平转换到低时钟电平，而当时钟信号从高时钟电平转换到低时钟电平时，互补时钟信号从低时钟电平转换到高时钟电平。
包含在时钟输入电路220中的输入缓冲器可以接收外部时钟信号。例如，当由来自命令解码器215的CKE信号使能时，输入缓冲器可以接收CK和CKF信号以及WCK和WCKF信号。时钟输入电路220可以接收外部时钟信号以生成内部时钟信号ICLK。内部时钟信号ICLK可以提供到内部时钟电路230。内部时钟电路230可以基于所接收的内部时钟信号ICLK和来自命令解码器215的时钟使能信号CKE提供各种相位和频率控制的内部时钟信号。例如，内部时钟电路230可以包含时钟路径(图2中未示出)，其接收内部时钟信号ICLK并且将各种时钟信号提供到命令解码器215。内部时钟电路230可以进一步提供输入/输出(IO)时钟信号。IO时钟信号可以提供到输入/输出(IO)电路260，并且可以被用作用于确定读出数据的输出时序和写入数据的输入时序的时序信号。IO时钟信号可以以多个时钟频率提供，使得数据可以以不同的数据速率从存储器管芯200输出并输入其中。当需要高存储器速度时，可能需要较高的时钟频率。当需要较低的功耗时，可能需要较低的时钟频率。内部时钟信号ICLK信号也可以提供到时序生成器235，并且因此可以生成可由命令解码器215、列译码器245和/或存储器管芯200的其它组件使用的各种内部时钟信号。
存储器管芯200可以包含存储器单元阵列，诸如存储器阵列250。存储器阵列250的存储器单元可以布置在多个存储器区域中，并且每个存储器区域可以包含多个字线(WL)、多个位线(BL)，以及布置在字线和位线的交点处的多个存储器单元。在一些实施例中，存储器区域可以是一或多个存储体或存储器单元的另一布置。在这些和其它实施例中，存储器阵列250的存储器区域可以布置成一或多个群组(例如，存储体群组，一或多个逻辑存储器列或管芯等)。存储器阵列250中的存储器单元可以包含数个不同存储器媒体类型中的任一者，包含电容性、磁阻性、铁电性、相变等。字线WL的选择可以由行译码器240执行，而位线BL的选择可以由列译码器245执行。可以为相应的位线BL提供感测放大器(SAMP)，并将其连接到至少一个相应的本地I/O线对(LIOT/B)，该本地I/O线对又可以经由可以用作开关的传输门(TG)耦合到至少一个相应的主I/O线对(MIOT/B)。存储器阵列250还可以包含板线和用于管理其操作的对应电路。
可以从存储器管芯200外部向命令端子和地址端子提供地址信号和存储体地址信号。提供到地址端子的地址信号和存储体地址信号可以经由命令/地址输入电路205传送到地址解码器210。地址解码器210可以接收地址信号，并且将已解码的行地址信号(XADD)提供到行译码器240，并且将已解码的列地址信号(YADD)提供到列译码器245。地址解码器210还可以接收存储体地址信号(BADD)，并且将存储体地址信号提供到行译码器240和列译码器245。
可以向命令和地址端子提供命令信号CMD、地址信号ADDR，以及芯片选择信号CS(例如，来自存储器控制器101和/或主机装置)。命令信号可以表示各种存储器命令(例如，包含存取命令，其可以包含读取命令和写入命令)。选择信号CS可以用于选择存储器装置104和/或存储器管芯200以响应提供到命令和地址端子的命令和地址。当向存储器管芯200提供有效CS信号时，可以对命令和地址进行解码并且可以执行存储器操作。命令信号CMD可以作为内部命令信号ICMD经由命令/地址输入电路205提供到命令解码器215。命令解码器215可以包含对内部命令信号ICMD进行解码以生成用于执行存储器操作的各种内部信号和命令的电路，例如，用于选择字线的行命令信号和用于选择位线的列命令信号。内部命令信号还可以包含输出和输入激活命令，诸如到命令解码器215的时钟控制命令CMDCK(未示出)。命令解码器215可以进一步包含一或多个寄存器218，用于跟踪各种计数或值。
当发出读取命令并且及时向读取命令提供行地址和列地址时，可以从由行地址和列地址指定的存储器阵列250中的存储器单元读取读取数据。读取命令可以由命令解码器215接收，该命令解码器可以向IO电路260提供内部命令，从而可以根据RDQS时钟信号经由读取/写入(RW)放大器255和IO电路260从数据端子DQ、RDQS、DBI和DMI输出读取数据。可以在由读取等待时间信息RL界定的时间提供读取数据，读取等待时间信息RL可以例如在模式寄存器(图2中未示出)中编程于存储器管芯200中。可以根据CK时钟信号的时钟周期来界定读取等待时间信息RL。例如，读取等待时间信息RL可以是在存储器管芯200接收到读取命令之后当提供相关联的读取数据时CK信号的时钟周期的数目。
当发出写入命令并且及时向命令提供行地址和列地址时，可以根据WCK和WCKF时钟信号通过连接到存储器管芯200的DQ线将写入数据提供到数据端子DQ、DBI和DMI。写入命令可以由命令解码器215接收，该命令解码器可以向IO电路260提供内部命令，从而可以由IO电路260中的数据接收器接收写入数据，并且经由IO电路260和RW放大器255通过存储器管芯200的IO线提供到存储器阵列250。可以将写入数据写入由行地址和列地址指定的存储器单元中。可以在由写入等待时间WL信息界定的时间将写入数据提供到数据端子。写入等待时间信息WL可以例如在模式寄存器(图2中未示出)中编程于存储器管芯200中。可以根据CK时钟信号的时钟周期来界定写入等待时间WL信息。例如，写入等待时间信息WL可以是在存储器管芯200接收到写入命令之后当接收到相关联的写入数据时CK信号的时钟周期的数目。
可以刷新或维持存储器阵列250以防止由于电荷泄漏或印记效应而导致的数据丢失。刷新操作可以由存储器管芯200、存储器系统100(例如，由图1A的存储器控制器101)和/或主机装置启动，并且可以包含存取一或多行(例如，WL)并且将所存取行的单元放电到对应SAMP。当行打开时(例如，当所存取的WL被通电时)，SAMP可以将由放电单元产生的电压与基准进行比较。然后，对于给定的逻辑状态，SAMP可以将逻辑值写回(例如，对单元充电)到标称值。在一些情况下，该写回过程可以增加单元的电荷以改善上述放电问题。在其它情况下，写回过程可以反转单元的数据状态(例如，从高到低或从低到高)，以改善滞后偏移、材料去极化等。也可以采用其它刷新方案或方法。
在一种方法中，存储器管芯200可以经配置以同时刷新存储器阵列250的每一存储体中的同一行存储器单元。在另一方法中，存储器管芯200可以经配置以循序地刷新存储器阵列250的每一存储体中的同一行存储器单元。在又一方法中，存储器管芯200可以进一步包含经配置以跟踪行(例如，字线)地址的电路(例如，一或多个寄存器、锁存器、嵌入式存储器、计数器等)，行地址各自对应于存储器阵列250中的存储体之一。在该方法中，存储器管芯200不限于在刷新存储体之一中的另一行之前刷新存储器阵列250的每一存储体中的同一行。
不管刷新方法如何，存储器管芯200可以经配置以在给定刷新速率或称为tREF的时间窗口(例如，32ms、28ms、25ms、23ms、21ms、18ms、16ms、8ms等)内刷新存储器阵列250中的存储器单元。在这些实施例中，存储器装置104和/或存储器系统100可以经配置以根据指定的最小节奏tREFI向存储器管芯200提供刷新命令。例如，存储器装置104和/或存储器系统100可以经配置以至少每7.8μs向存储器管芯200提供一或多个刷新命令，使得大约最少4000个刷新命令在32ms的时间窗口内提供到存储器管芯200。
如图2所示，命令/地址输入电路205、时钟输入电路220、IO电路260，和/或内部电压生成器电路270可以包含延迟元件226。在一些实施例中，存储器管芯200每TSV 117包含一或多个延迟元件226(图1A和1B)。例如，对于存储器管芯200的每一TSV 117，存储器管芯200可以包含经配置以将传播延迟引入到接收自TSV 117的信号上的一或多个延迟元件226和/或经配置以将传播延迟引入到传输到TSV 117的信号上的一或多个延迟元件226。在其它实施例中，存储器管芯200可以包含在TSV 117之间共享的一或多个延迟元件226。例如，存储器管芯200可以包含在对应于存储器管芯的DQ端子的TSV117之间共享的一或多个延迟元件226、在对应于存储器管芯200的命令引脚的TSV 117之间共享的一或多个延迟元件22、在对应于存储器管芯200的时钟引脚的TSV 117之间共享的一或多个延迟元件226、在对应于存储器管芯200的地址引脚的TSV 117之间共享的一或多个延迟元件226，和/或在类似TSV 117的其它分组之间共享的一或多个延迟元件226。
存储器装置200(例如，单个存储器管芯200和/或具有一或多个存储器管芯200的存储器装置104)可以包含具有延迟控制电路227的熔丝阵列243。熔丝阵列243和/或延迟控制电路227可以包含反熔丝元件。反熔丝元件是在初始状态下绝缘的元件，并且当通过连接操作经受介质击穿时转换到导电状态。当通过连接操作转换到导电状态时，反熔丝元件不能返回到绝缘状态。因此，反熔丝元件可以用作非易失性且不可逆的存储元件，并且可以使用常规反熔丝编程电路进行编程。另外，或者替代地，延迟控制电路227可以是独立于熔丝阵列243和/或在存储器管芯200的测试模式期间可操作的一或多个电路。
如图2所示，延迟控制电路227与存储器管芯200的一或多个延迟元件226通信。使用熔丝阵列243的延迟控制电路227，可以调整发送到和/或接收自存储器管芯200的端子的信号(例如，发送到和/或接收自TSV 117或TSV组)的传播延迟，以考虑存储器管芯200的驱动强度。例如，在熔丝阵列243中的延迟控制电路227的反熔丝元件可以转换到其绝缘状态以激活、去激活和/或调整存储器管芯200的各种延迟元件226。另外，或者替代地，可以在存储器管芯200和/或存储器装置104的测试模式期间激活、去激活和/或调整(例如，使用厂商特定的/受限的命令)延迟元件226。进而，可以调整存储器管芯200的内部时序(例如，与存储器装置104和/或存储器系统100的其它存储器管芯200对准)。
图3是示出根据本技术的各种实施例配置的存储器装置的驱动强度补偿例程380的流程图。在一些实施例中，例程380可以至少部分地由存储器装置、可操作地连接到存储器装置的存储器控制器，和/或可操作地连接到存储器控制器和/或存储器装置的主机装置来执行。例如，例程380可以由延迟控制电路、熔丝阵列的反熔丝元件、命令/地址输入电路的延迟元件、时钟输入电路的延迟元件、IO电路的延迟元件，和/或电压生成器的延迟元件来执行。在这些和其它实施例中，例程380的所有步骤或步骤的子集可以由存储器装置的其它组件(例如，命令解码器)、由存储器控制器的组件、由主机装置的组件，和/或由含有存储器装置的存储器系统的其它组件来执行。
例程380在框381通过确定存储器管芯的一或多个内部时序而开始。在一些实施例中，例程380通过确定存储器管芯的驱动强度来确定存储器管芯的内部时序。在这些和其它实施例中，例程380进入存储器管芯的测试模式以确定存储器管芯的内部时序。在这些和其它实施例中，例程380响应于命令(例如，厂商特定的或受限的命令)确定存储器管芯的内部时序，和/或例程380自动确定存储器管芯的内部时序(例如，在存储器管芯加电时；在存储器装置中初始安装存储器管芯之后；在经过一段时间、启动周期、已处理命令等之后周期性地；和/或响应于其它事件)。在这些和其它实施例中，例程380确定存储器管芯的单个TSV和/或TSV群组(例如，类似TSV的群组)的内部时序。例如，例程380可以测量发送到和/或接收自TSV或TSV群组的信号的内部时序。
在框352，例程380确定在框381确定的存储器管芯的内部时序是否不同于存储器装置和/或存储器系统中的其它存储器管芯的对应内部时序。在一些实施例中，例程380通过将内部时序与期望的内部时序值和/或值范围进行比较来确定存储器管芯的内部时序是否不同。在一些实施例中，期望的内部时序值和/或值范围对应于被测的TSV和/或TSV群组。在这些和其它实施例中，例程380通过将内部时序与其它存储器管芯的一或多个测量的内部时序进行比较来确定存储器管芯的内部时序是否不同。例如，例程380可以将在框381确定的内部时序与存储器装置中的其它存储器管芯上的同一TSV和/或TSV群组的内部时序和/或与存储器系统中的其它存储器管芯上的类似TSV或TSV群组的内部时序进行比较。
如果例程380确定存储器管芯的内部时序不同于存储器装置和/或存储器系统中的其它存储器管芯的(多个)驱动强度，则例程380前进到框383以调整存储器管芯的延迟元件。否则，例程380返回到框381以确定同一存储器管芯(例如，同一存储器管芯的另一TSV或TSV群组)的内部时序和/或确定存储器装置和/或存储器系统的另一存储器管芯的内部时序。
在框383，例程380调整存储器管芯的延迟元件。调整后的延迟元件对应于TSV或TSV群组，例程380在框381从中确定驱动强度。在一些实施例中，例程380可以通过将存储器管芯/装置的熔丝阵列中的延迟控制电路的一或多个反熔丝元件转换到绝缘状态来激活、去激活和/或调整延迟元件。在这些和其它实施例中，例程380可以使用存储器管芯/装置的一或多个测试模式(例如，使用厂商特定的或受限的命令和/或延迟控制电路)来激活、去激活和/或调整延迟元件。
在框381确定的存储器管芯的TSV或TSV群组上的内部时序(例如，驱动强度)大于(例如，快于)其它存储器管芯的对应内部时序(例如，驱动强度)和/或期望的内部时序值的情况下，例程380可以激活和/或调整存储器管芯的一或多个对应的延迟元件，以增加引入到发送到和/或接收自TSV和/或TSV群组的信号上的传播延迟。以此方式，可以减慢通过TSV或TSV群组的存储器管芯的内部时序以与存储器装置和/或存储器系统的其它存储器管芯的内部时序对准。另一方面，在框381确定的存储器管芯的通过TSV或TSV群组的内部时序(例如，驱动强度)小于(例如，慢于)其它存储器管芯的对应内部时序(例如，驱动强度)和/或期望的内部时序值的情况下，例程380可以去激活和/或调整存储器管芯的一或多个对应的延迟元件，以减小引入到发送到和/接收自TSV和/或TSV群组的信号上的传播延迟。例如，在一些实施例中，可以默认激活和/或可以预先激活一或多个对应的延迟元件，使得可以默认或由于预先激活将传播延迟引入到发送到和/或接收自TSV和/或TSV群组的信号上。在这些和其它实施例中，例程380可以去激活(例如，旁路、关闭等)和/或调整激活的延迟元件中的一或多个，以减少引入到发送到/接收自TSV和/或TSV群组的信号上的传播延迟。以此方式，可以加快通过TSV或TSV群组的存储器管芯的内部时序以与存储器装置和/或存储器系统的其它存储器管芯的内部时序对准。在一些实施例中，例程380可以返回到框381以确定同一存储器管芯(例如，同一存储器管芯的同一或另一TSV或TSV群组)的内部时序和/或确定存储器装置和/或存储器系统的另一存储器管芯的驱动强度。
尽管以特定顺序讨论和示出了例程380的步骤，但是图3中的例程380所示的方法不限于此。在其它实施例中，可以以不同的顺序执行所述方法。在这些和其它实施例中，可以在例程380的任何其它步骤之前、期间和/或之后执行例程380的任何步骤。此外，相关领域的普通技术人员将容易地认识到，所示出的方法可以被改变并且仍然保持在本技术的这些和其它实施例中。例如，在一些实施例中可以省略和/或重复图3所示的例程380的一或多个步骤。
图4是根据本技术的实施例的包含存储器装置的系统的示意图。上文参考图1A-3描述的任何前述存储器装置可以并入到大量更大和/或更复杂的系统中的任何一者，其代表性实例是在图4中示意性示出的系统490。系统490可以包含半导体装置组合件400、电源492、驱动器494、处理器496和/或其它子系统和组件498。半导体装置组合件400可以包含大体上类似于上文参考图1A-3描述的存储器装置的特征的特征，并且因此可以包含存储器内容验证的各种特征。由此产生的系统490可以执行多种功能中的任何一种，诸如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统490可以包含但不限于手持装置(例如，移动电话、平板电脑、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统490的组件可以容纳在单个单元中或分布在多个互连单元上(例如，通过通信网络)。系统490的组件还可以包含远程装置和多种计算机可读介质中的任何一种。
结论
以上对本技术的实施例的详细描述并不旨在穷举或将本技术限于上文所公开的精确形式。尽管以上出于说明性目的描述了本技术的特定实施例和实例，但是如相关领域的技术人员将认识到的，在本技术的范围内可以进行各种等效修改。例如，虽然以给定的顺序呈现和/或讨论了步骤，但是替代实施例可以以不同的顺序执行步骤。此外，本文描述的各种实施例也可以组合以提供其它实施例。
根据前述内容，应当理解，为了说明的目的，在本文已经描述了本技术的特定实施例，但是没有详细示出或描述公知的结构和功能，以避免不必要模糊本技术的实施例的描述。在通过引用并入本文的任何材料与本公开冲突的程度上，以本公开为准。在上下文允许的情况下，单数或复数术语也可以分别包含复数或单数术语。此外，除非明确限制“或”一词仅指与两个或两个以上项目的列表中的其它项目互斥的单个项目，否则在此列表中使用“或”应被解释为包含(a)列表中的任何单个项目，(b)列表中的所有项目，或(c)列表中的项目的任何组合。在上下文允许的情况下，单数或复数术语也可以分别包含复数或单数术语。此外，如本文所用，如“A和/或B”中的短语“和/或”是指单独的A、单独的B、以及A和B两者。另外，术语“包括”，“包含”、“具有”和“具有”在全文中用于表示至少包含所列举的特征，使得不排除任何更多数量的同一特征和/或附加类型的其它特征。
根据前述内容，还将理解，在不脱离本技术的情况下可进行各种修改。例如，可以将本技术的各种组件进一步划分为子组件，或者可以组合和/或集成本技术的各种组件和功能。此外，尽管已经在那些实施例的上下文中描述了与本技术的某些实施例相关联的优点，但是其它实施例也可以表现出此些优点，并且并非所有实施例都需要表现出此些优点以落入本技术的范围内。因此，本公开和相关联技术可以包含在本文未明确示出或描述的其它实施例。

Claims (18)

1.一种存储器设备，其包括：
多个存储器管芯；
硅通孔TSV，其经配置以向所述多个存储器管芯中的每一存储器管芯发送信号或从中接收信号；
第一电路，其包含在所述多个存储器管芯中的一个存储器管芯上且耦合到所述TSV使得所述第一电路经配置以将传播延迟引入到仅在所述一个存储器管芯处传输到或接收自所述TSV的所述信号上；以及
第二电路，其经配置以激活、去激活或调整所述第一电路以至少部分地基于在所述多个存储器管芯中的另一个存储器管芯处传输到或接收自所述TSV的所述信号的内部时序来改变所述传播延迟。
2.根据权利要求1所述的存储器设备，其中所述第一电路包括一或多个门延迟元件、一或多个电阻器、一或多个电容器或其任意组合。
3.根据权利要求1所述的存储器设备，其中所述信号包括时钟信号、命令信号、地址信号、数据信号或其任意组合。
4.根据权利要求1所述的存储器设备，其中所述第二电路包含在所述一个存储器管芯上且进一步经配置以激活、去激活或调整所述第一电路以至少部分地基于在所述一个存储器管芯处传输到或接收自所述TSV的所述信号的内部时序来改变所述传播延迟。
5.根据权利要求1所述的存储器设备，其中所述第二电路经配置以使用所述设备的测试模式来激活、去激活或调整所述第一电路。
6.根据权利要求1所述的存储器设备，其进一步包括对应于所述一个存储器管芯，或对应于所述多个存储器管芯，或其任意组合的熔丝阵列。
7.根据权利要求6所述的存储器设备，其中所述第二电路经配置以使用所述熔丝阵列来激活、去激活或调整所述第一电路。
8.根据权利要求1所述的存储器设备，其中所述多个存储器管芯中的每一存储器管芯包括耦合到所述TSV并且经配置以引入传播延迟的第三电路，且其中包含在所述一个存储器管芯上的所述第三电路是所述第一电路。
9.根据权利要求1所述的存储器设备，其中：
所述TSV是第一TSV；
所述设备进一步包括第二TSV；以及
所述第一电路耦合到所述第一TSV和所述第二TSV两者使得所述第一电路经配置以将传播延迟引入到仅在所述一个存储器管芯处传输到和接收自所述第一TSV的信号上以及仅在所述一个存储器管芯处传输到和接收自所述第二TSV的信号上。
10.一种操作存储器设备的方法，其包括：
确定在存储器管芯处发送到或接收自硅通孔TSV的信号的内部时序不同于在另一个存储器管芯处发送到或接收自所述TSV的信号内部时序；以及
至少部分地基于所述确定，调整包含在所述存储器管芯上的电路以调整施加到仅在所述存储器管芯处发送到或接收自所述TSV的所述信号的传播延迟。
11.根据权利要求10所述的方法，其中：
所述确定包含确定在所述存储器管芯处发送到或接收自所述TSV的信号的所述内部时序快于在所述另一存储器管芯处发送到或接收自所述TSV的信号所述内部时序；以及
所述调整包含激活或调整所述电路的至少一部分，使得增加施加到仅在所述存储器管芯处发送到或接收自所述TSV的所述信号上的所述传播延迟。
12.根据权利要求10所述的方法，其中：
所述确定包含确定在所述存储器管芯处发送到或接收自所述TSV的信号的所述内部时序慢于在所述另一存储器管芯处发送到或接收自所述TSV的信号的所述内部时序；以及
所述调整包含去激活或调整所述电路的至少一部分，使得减小施加到仅在所述存储器管芯处发送到或接收自所述TSV的信号上的所述传播延迟。
13.根据权利要求10所述的方法，其中所述调整包含将对应于所述存储器管芯的熔丝阵列的反熔丝元件转换到其导电状态。
14.根据权利要求10所述的方法，其中所述调整包含进入所述存储器管芯或包含所述存储器管芯的存储器装置或其任意组合的测试模式。
15.一种存储器系统，其包括：
主机装置；
可操作地连接到所述主机装置的存储器装置，其中所述存储器装置包含多个存储器管芯和硅通孔TSV，所述硅通孔经配置以在所述多个存储器管芯中的至少两者之间，或在所述多个存储器管芯中的两或多个存储器管芯与所述主机装置之间，或在其任意组合之间传输信号；
第一电路，其包含在所述多个存储器管芯中的一个存储器管芯上且耦合到所述TSV使得所述第一电路经配置以将传播延迟引入到仅在所述一个存储器管芯处传输到或接收自所述TSV的所述的信号上；以及
第二电路，其经配置以激活、去激活或调整所述第一电路以至少部分地基于在所述多个存储器管芯中的另一个存储器管芯处传输到或接收自所述TSV的所述信号的内部时序来改变所述传播延迟。
16.根据权利要求15所述的存储器系统，其中所述存储器管芯进一步包含所述第二电路。
17.根据权利要求15所述的存储器系统，其中所述第二电路进一步经配置以激活、去激活或调整所述第一电路以至少部分地基于在所述存储器管芯处发送到或接收自所述TSV的所述信号的内部时序来改变所述传播延迟。
18.根据权利要求15所述的存储器系统，其中所述存储器装置进一步包含所述第二电路。
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