KR20120127500A - 내장-다이 코어리스 기판들을 이용한 패키지형 시스템 및 그것을 형성하는 프로세스 - Google Patents

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Abstract

장치는 코어리스 기판에 통합되는 내장 다이를 갖는 코어리스 기판, 및 코어리스 기판 상에 배치된 볼 그리드 어레이와 대향하는 표면 상에 조립된 적어도 하나의 디바이스를 포함한다. 장치는 표면 상에 조립된 적어도 하나의 디바이스를 보호하기 위한 오버몰드층을 포함할 수 있다.

Description

내장-다이 코어리스 기판들을 이용한 패키지형 시스템 및 그것을 형성하는 프로세스{SYSTEM-IN-PACKAGE USING EMBEDDED-DIE CORELESS SUBSTRATES, AND PROCESSES OF FORMING SAME}
개시된 실시예들은 반도체 마이크로전자 디바이스들 및 그것들을 패키징하는 프로세스에 관한 것이다.
실시예들이 얻어지는 방식을 이해하기 위해, 간단히 전술한 다양한 실시예들에 대한 보다 특정한 설명이, 첨부된 도면들을 참조하여 표현될 것이다. 이러한 도면들은 실시예들을 도시하는데, 이들은 반드시 실제 축척으로 도시된 것은 아니고, 본 발명의 범위는 제한하는 것은 아니다. 일부 실시예들은 첨부된 도면들을 이용하여 더 구체적이면서 세부적으로 기술 및 설명될 것이다.
도 1a는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치의 단면 입면도이다.
도 1b는 도 1a에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다.
도 1c는 도 1b에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다.
도 1d는 도 1c에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다.
도 2는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치의 단면 입면도이다.
도 3은 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치의 단면 입면도이다.
도 4는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치의 단면 입면도이다.
도 5는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치의 투시 및 컷어웨이(cut-away) 개략 입면도이다.
도 6은 예시적인 실시예에 따른 프로세스 및 방법 흐름도이다.
도 7은 소정의 실시예에 따른 컴퓨터 시스템의 개략도이다.
이하, 도면들을 참조로 하여 설명이 이루어질 것이며, 도면에 있어서, 유사한 구조들에는 유사한 참조 부호가 제공될 수 있다. 다양한 실시예들의 구조를 보다 명확히 제공하기 위해, 본 명세서에 포함된 도면들은 집적 회로 구조들의 개략적인 표현이다. 따라서, 예를 들면, 현미경 사진에서의, 제조된 집적 회로 구조들의 실제 외관은 예시된 실시예들의 청구된 구조들을 여전히 포함하면서도, 상이하게 나타날 수 있다. 더욱이, 도면들은 예시된 실시예들을 이해하는데 유용한 구조들만을 도시할 수 있다. 본 기술 분야에 알려진 추가적인 구조들은 도면들의 명료성을 유지하기 위해 포함되지 않을 수 있다.
도 1a는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치(100)의 단면 입면도이다. 코어리스 기판(110)은 랜드면(land side)(112) 및 디바이스 탑재면(device-mounting side)(114)을 포함한다. 랜드면(112)은 코어리스 기판(110)의 제1 표면(112)으로서 지칭될 수도 있다. 디바이스 탑재면(114)은 코어리스 기판(110)의 제2 표면(114)으로서 지칭될 수도 있다. 코어리스 기판은 층간 유전체 재료(106) 및 금속화부(metalization)(108)를 갖는 간략화된 형태로 표현된다. 금속화부(108)는 랜드면(112)과 디바이스 탑재부(114) 사이에서 통신한다. 금속화부(108)는 예시를 위해 간략화된 형태로 도시된다. 금속화부(108) 및 내장 다이(118)는 범프리스 형성층(bumpless build-up layer; BBUL) 패키지의 일부임을 알 수 있다. 따라서, 장치(100)는 BBUL 코어리스(BBUL-C) 패키지로서 지칭될 수도 있다.
볼 그리드 어레이가 랜드면(112) 상에 위치된다. 복수인 4개의 볼 패드(116)가 제1 표면(112) 상에 도시되지만, 그 갯수는 예시를 간략히 하기 위해 작게 한 것이다. 내장 다이(118)는 코어리스 기판(110)에 통합되도록 도시된다. 내장 다이(118)는 활성 표면(active surface)(120) 및 후면 표면(backside surface)(122)을 포함한다. 후면 표면(122)은 제1 표면(112)을 통해 노출된다. 수 개의 접촉 패드들이 디바이스 탑재면(114) 상에 도시된다. 예시된 실시예에서, 2개의 플립칩 패드(124) 및 2개의 와이어 본드 패드(126)가, 솔더 마스크(128)를 통해 제2 표면(114)에 구성된다. 수 개의 접촉 패드는 단지 예시적인 것이며, 도시된 단면도에 있어서 조차도, 4개보다 많은 것들이 제2 표면(114) 상에 배치될 수 있음을 이해할 수 있다.
제1 표면 상에서, 간략화를 위해 4개의 볼 패드(116)가 도시되지만, 볼 피치가 균일한 중심들 상에서 이격될 때, 보다 많은 수 개의 볼 패드가 X 방향을 따라 (그리고, 도면의 평면에 직교하는 Y 방향을 따라) 배치될 수 있음을 이해할 수 있다. 예를 들어, 도시된 단면이 내장 다이(118)에서 코어리스 기판(110)과 교차하는 곳에서, 4개의 볼 패드(116)가 보이지만, 단면이 코어리스 기판(110)과 교차하지만 코어리스 기판의 에지에서와 같이 내장 다이와 교차하지 않는 곳에서, 보다 많은 볼 패드가 교차될 수 있다. 소정의 실시예에서, 에지를 따른 볼 패드 갯수는 200 내지 700 개의 범위에 있다.
소정의 실시예에서, 층간 금속화부(130)가 제공되며, 명료성을 위해 간략화된 형태로 도시된다. 층간 금속화부(130)가 제공되어, 국부적인 전자기(electromagnetic; EM) 잡음을, 잡음원 근처에 남아 있는 영역들로 격리하는데 도움이 되는 차폐(shielding) 구조로서 기능한다. 예를 들어, 층간 금속화부(130)는 내장 다이(118)에서 생성된 EM 잡음이 층간 금속화부(130)의 아래에 유지되도록 하여, 제2 표면(114) 상에 배치된 디바이스들에 전달되는 신호들이 내장 다이(118)로부터 나오는 EM 잡음에 의해 영향을 덜 받게 할 수 있다.
이제, 층간 금속화부(130)와 같은 차폐는 금속화부(108) 내에 생성될 수 있는 EM 잡음을 격리하도록 Z 방향을 따라 몇 개의 위치에 위치될 수 있음을 이해할 수 있다. 소정의 실시예에서, 차폐는 특정한 필요성에 의해 X 방향을 따른 부분적인 배치들에 의해 달성될 수 있다. 예를 들어, 층간 금속화부(130)는 X 방향의 일부만을 가로지를 수 있다.
내장-다이 코어리스-기판 장치(100)의 제조는 BBUL-C 프로세스에 의해 수행될 수 있다. BBUL-C 프로세스 실시예에서, 내장 다이(118)는 캐비티 포함 동박(cavity-containing copper foil)과 같은 재료에서 후면 표면(122)과 함께 우선 놓여지고, 금속화부(108)를 활성 표면(120)에 결합한 후, 도시된 바와 같이 후면 표면(122)을 노출시키도록 재료를 제거하는 것을 포함하는 형성층(build-up layer)이 제조된다. 내장-다이 BBUL-C 실시예 결과이다.
도 1b는 도 1a에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다. 장치(101)는 제2 표면(114) 상에 배치된 적어도 하나의 디바이스를 포함하도록 처리되었다. 소정의 실시예에서, 제1 디바이스(132)는 제2 표면(114) 상에 플립칩 탑재된 메모리 칩(132)이다. 소정의 실시예에서, 후속 디바이스(134)는 제2 표면(114) 상에 와이어 본딩된 무선 주파수(radio-frequency; RF) 칩(134)이다. 후속 디바이스(134)는 솔더 마스크(128) 상에 배치되지만, 금속화부로 단락(shorting)되지 않고 후속 칩(134) 바로 아래에 존재할 수 있는 열 싱크(heat sink)와 같은 다른 구조체들 상에 놓여질 수 있음을 알 수 있다. 이제, 다수의 RF 다이 디바이스들이 제2 표면 상에 와이어 탑재 또는 플립칩 탑재될 수 있음을 이해할 수 있다. 도 1b는 와이어 본딩된 단지 하나의 RF 다이만을 도시하지만, 다수의 RF 디바이스가 와이어 본드 또는 플립칩 기법들 중 어느 하나 또는 둘다에 의해 제2 표면 상에 탑재될 수 있음을 이해할 수 있다.
도 1c는 도 1b에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다. 장치(102)는 제2 표면(114) 상에 배치된 적어도 하나의 디바이스를 보호하는 오버몰드층(overmold layer)(136)을 포함하도록 더 처리되었다. 오버몰드층(136)은 적어도 하나의 디바이스를 적어도 보호하는 것을 포함하며 전체 장치(102)에 추가적인 강도(stiffness)를 제공하는 다수의 효과를 제공한다.
도 1d는 도 1c에 도시된 장치의, 소정의 실시예에 따른 추가적인 처리 이후의 단면 입면도이다. 장치(103)는 볼 패드들(116)로 도시되는 볼 그리드 패드 어레이 상에 배치된 복수의 전기 범프(138)를 포함하도록 더 처리되었다.
장치(103)는 소정의 실시예에 따라 더 처리되었으며, 스마트폰 또는 핸드헬드(hand-held) 전자 장치용 보드와 같은 기판(140) 상에 탑재된다. 기판(140)은 내장-다이 BBUL-C 기판(110)을 수용하는 기초(foundation) 기판(140)으로서 지칭될 수 있다. 따라서, 랜드면(112)은 기판(140)과 대향한다. 소정의 실시예에서, 전기 범프(138)는, 내장 다이(118)가 기판(140)과 접촉하지 않도록 충분한 간격(clearance)을 갖게 하는 스탠드오프(standoff)(142)를 생성하도록 크기가 정해진다. 스탠드오프(142)는 큰 수율 손실없이, 유용한, 높은 볼륨의 생산이 가능하게 한다.
소정의 실시예에서, 스탠드오프(142)는, 내장 다이(118)의 후면(122)이 (도시되지 않은) 기판(140) 상으로 놓여져서, 추가적인 통합 강도가 달성되도록 한다. 프로세스 실시예에서, 전기 범프들(138)이 리플로우되어, 후면(122)이 기판(140)의 다이 풋프린트(die-footprint)(144) 상으로 놓여지도록 하지만, 주어진 스탠드오프(142)는 전기 범프들(138)의 리플로우 동안 (도시되지 않은) 지그(jig)를 홀딩함으로써 유지된다. 지그는 리플로우 이후에 스탠드오프(142)를 규정한다. 따라서, 후면(122)은 다이 풋프린트(144) 상으로 놓여질 수 있다. 소정의 실시예에서, 다이 풋프린트(144)는 기판(140)에 내장되며, 내장 다이(118)의 크기에 의해 규정될 수 있는 열 싱크(146)를 포함한다. 따라서, 유용한 스탠드오프(142)가 생성되어, 후면(122) 자체가 열 싱크(146)에서 기판(140) 상으로 놓여지도록 한다.
예시된 내장-다이 코어리스 실시예는 SiP(system-in-package) 실시예가 되도록 하는 고밀도 상호접속(high-density interconnect; HDI) 설계를 제공한다. 예시적인 실시예에서, 장치는 대부분의 처리 전력이 내장 다이(118)에 할당되고, 대부분의 메모리 캐싱 기능이 플립칩(132)에 할당되며, 대부분의 RF 듀티가 와이어 본드 칩(134)에 할당되는 스마트폰(103)이다. HDI 설계 규칙들의 예시적인 실시예는 10 ㎛ 내지 20㎛ 미만의 범위에 있는 라인/공간들을 포함한다. HDI 설계 규칙들의 예시적인 실시예는 30㎛ 내지 60㎛ 미만의 범위에 있는 비아 크기들을 포함한다. HDI 설계 규칙들의 예시적인 실시예는 100㎛ 내지 200㎛ 미만의 범위에 있는 상호접속 피치들을 포함한다.
도 2는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치(200)의 단면 입면도이다. 코어리스 기판(210)은 랜드면(212) 및 디바이스 탑재면(214)을 포함한다. 랜드면(212)은 코어리스 기판(210)의 제1 표면(212)으로서 지칭될 수도 있고, 디바이스 탑재면(214)은 코어리스 기판(210)의 제2 표면(214)으로서 지칭될 수도 있다. 내장 제1 다이(218) 및 내장 후속 다이(219)는 코어리스 기판(210)에 통합되도록 도시된다.
내장 제1 다이(218)는 그것이 내장 후속 다이(219) 뿐만 아니라, 코어리스 기판(210)에 통합되도록 도시된다. 각각의 내장 다이는 활성 표면(220, 221) 및 후면 표면(222, 223)을 각각 포함한다. 각각의 경우에 있어서, 각각의 후면 표면들(222, 223)은 제1 표면(212)을 통하여 노출된다.
금속화부(208)는 랜드면(212)과 디바이스 탑재면(214) 사이에서 통신한다. 금속화부(208)는 예시를 위해 간략화된 형태로 도시된다. 금속화부(208) 및 내장 다이들(218, 219)은 BBUL-C 패키지의 일부이다. 내장-다이 코어리스-기판 장치(200)의 제조는 BBUL-C 프로세스에 의해 수행될 수 있다.
볼 그리드 패드 어레이가 랜드면(212) 상에 위치되고, 복수인 6개의 볼 패드(216)가 제1 표면(212) 상에 도시된다. 수 개의 접촉 패드들이 디바이스 탑재면(214) 상에 도시된다. 예시된 실시예에서, 플립칩 패드들 및 와이어 본드 패드들이 솔더 마스크(228)를 통해 제2 표면(214)에 구성된다.
소정의 실시예에서, 층간 금속화부(230)가 제공되며, 명료성을 위해 간략화된 형태로 도시된다. 층간 금속화부(230)가 제공되어, 국부적인 EM 잡음을, 잡음원의 근처에 남아 있는 영역들로 격리하는데 도움이 되는 차폐 구조로서 기능한다. 이제, 층간 금속화부(230)와 같은 차폐는 금속화부(208) 내에 생성될 수 있는 EM 잡음을 격리하도록 Z 방향을 따라 수 개의 위치들에 위치될 수 있음을 이해할 수 있다. 소정의 실시예에서, 차폐는 특정한 필요성에 따라 X 방향을 따른 부분적인 배치들에 의해 달성될 수 있다. 예를 들어, 층간 금속화부(230)는 X 방향의 일부분을 가로지를 수 있다.
또한, 장치(200)는 제2 표면(214) 상에 배치된 적어도 하나의 디바이스를 갖는다. 소정의 실시예에서, 제1 디바이스(232)가 제2 표면(214) 상에 플립칩 탑재되었다. 소정의 실시예에서, 제2 디바이스(234)가 제2 표면(214) 상에 와이어 본딩되었다. 소정의 실시예에서, 후속 디바이스(250)가 제2 표면(214) 상에 플립칩 탑재되었다. 제2 디바이스(234)는 솔더 마스크(228) 상에 배치될 수 있지만, 제2 디바이스(234)의 바로 아래에 위치될 수 있는 열 싱크와 같은 다른 구조체들 상에 놓여질 수 있음을 알 수 있다. 소정의 실시예에서, 제2 디바이스(234)는 접지판에 접속되는 금속 패턴 상에 배치된다.
또한, 장치(200)는 제2 표면(214) 상에 배치된 적어도 하나의 디바이스를 보호하는 오버몰드층(236)을 갖는다. 오버몰드층(236)은 적어도 하나의 디바이스를 적어도 보호하는 것을 포함하며 전체 장치(200)에 추가적인 강도를 제공하는 다수의 효과를 제공한다.
또한, 장치(200)는 볼 패드들(216)로 도시되는 볼 그리드 패드 어레이 상에 배치된 복수의 전기 범프(238)를 포함하도록 처리되었다.
소정의 실시예에서, 장치(200)는 스마트폰 또는 핸드헬드 전자 장치용 보드와 같은 기판(240)에 조립되었다. 기판(240)은 BBUL-C 기판(210)을 수용하는 기초 기판(240)으로서 지칭될 수 있다. 따라서, 랜드면(212)은 기판(240)과 대향한다. 소정의 실시예에서, 전기 범프들(238)은, 내장 다이들(218, 219)이 기판(140)과 접촉하지 않도록 충분한 간격을 갖게 하는 스탠드오프(242)를 생성하도록 크기가 정해진다. 스탠드오프(242)는 큰 수율 손실없이, 유용한, 높은 볼륨의 생산이 가능하게 한다.
소정의 실시예에서, 스탠드오프(242)는, 내장 다이(218) 또는 내장 다이(219)의 적어도 하나의 후면(222 또는 223)이 (도시되지 않은) 기판(240) 상으로 놓여져서, 추가적인 통합 강도가 달성되도록 한다.
예시된 내장-다이 코어리스 실시예는 SiP 실시예가 되도록 하는 HDI 설계를 제공한다. 예시적인 실시예에서, 장치는 대부분의 처리 전력이 내장 제1 다이(218)에 할당되는 스마트폰(200)이다. 메모리 캐싱 기능이 플립칩(232)에 할당될 수 있고, 대부분의 RF 듀티가 와이어 본드 칩(234)에 할당되며, 후속 디바이스(250)는 내장 후속 다이(219)와 통신하는 메모리 칩일 수 있다.
도 3은 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치(300)의 단면 입면도이다. 코어리스 기판(310)은 랜드면(312) 및 디바이스 탑재면(314)을 포함한다. 랜드면(312)은 코어리스 기판(310)의 제1 표면(312)으로서 지칭될 수도 있으며, 디바이스 탑재면(314)은 코어리스 기판(310)의 제2 표면(314)으로서 지칭될 수도 있다. 내장 제1 다이(318) 및 내장 후속 다이(319)는 코어리스 기판(310)에 통합되도록 도시된다. 소정의 실시예에서, 내장 제1 다이(318)는 코어리스 제1 섹션(302)에 위치되고, 내장 후속 다이(319)는 코어리스 기판(310)의 코어리스 후속 섹션(304)에 위치된다.
내장 제1 다이(318)는 내장 후속 다이(319) 뿐만 아니라, 코어리스 기판(310)에 통합되도록 도시되지만, 내장 제1 다이는 활성 표면(320), 및 제1 표면(312)을 통해 노출되는 후면 표면(322)을 갖는다. 또한, 내장 후속 다이(319)는 활성 표면(321) 및 후면 표면(323)을 갖는다.
금속화부(308)는 랜드면(312)과 디바이스 탑재면(314) 사이에서 통신한다. 금속화부(308)는 예시를 위해 간략화된 형태로 도시된다. 금속화부(308) 및 내장 다이들(318, 319)은 BBUL-C 패키지의 일부임을 알 수 있다. 내장-다이 코어리스-기판 장치(300)의 제조는 BBUL-C 프로세스에 의해 수행될 수 있다. 프로세스 실시예에서, 내장 제1 다이(318)는 코어리스 제1 섹션(302)에서 조립되고, 내장 후속 다이(319)는 코어리스 후속 섹션(304)에서 조립되며, 그 이후에 코어리스 제1 섹션(302) 및 코어리스 후속 섹션(304)이 조립된다. 코어리스 제1 섹션(302) 및 코어리스 후속 섹션(304)의 결합을 위해 설계 규칙들이 조화를 이루어, 조립체가 내장-다이 코어리스-기판 장치(300)가 되도록 한다.
소정의 실시예에서, 코어리스 제1 섹션(302) 및 코어리스 후속 섹션(304)은, 당연한 것으로서 다이들(318, 319)의 순차적인 배치를 포함하는 BBUL-C 프로세싱에 의해 제조된다. 예를 들어, BBUL-C 프로세싱에서, 후속 다이(319)가 먼저 코어리스 중간 구조에 설치되고, BBUL-C 프로세싱은 금속화부 및 층간 유전체 재료를 계속해서 형성하고, 그 후 제1 다이(318)가 설치되며, 도 3에 도시된 바와 같은 구조의 반전이 뒤따른다.
볼 그리드 패드 어레이가 랜드면(312) 상에 위치되고, 복수의 볼 패드(316)가 제1 표면(312) 상에 도시된다. 수 개의 접촉 패드들이 디바이스 탑재면(314) 상에 도시된다. 예시된 실시예에서, 플립칩 패드들 및 와이어 본드 패드들이 솔더 마스크(328)를 통해 제2 표면(314)에 구성된다.
소정의 실시예에서, 층간 금속화부(330)가 제공되며, 명료성을 위해 간략화된 형태로 도시된다. 층간 금속화부(330)가 제공되어, 국부적인 EM 잡음을, 잡음원 근처에 남아 있는 영역들로 격리하는데 도움이 되는 차폐 구조로서 기능한다. 이제, 층간 금속화부(330)와 같은 차폐는 금속화부(308) 내에 생성될 수 있는 EM 잡음을 격리하도록 Z 방향을 따라 수 개의 위치에 위치될 수 있음을 이해할 수 있다. 도시된 바와 같이, 그리고 소정의 실시예에 따르면, 층간 금속화부(330)는 EM 차폐 뿐만 아니라, 내장 후속 다이(319)를 위한 후면 금속화부로서 기능한다.
또한, 장치(300)는 제2 표면(314) 상에 배치된 적어도 하나의 디바이스를 갖는다. 소정의 실시예에서, 제1 디바이스(332)가 제2 표면(314) 상에 플립칩 탑재되었다. 소정의 실시예에서, 후속 디바이스(334)가 제2 표면(314) 상에 와이어 본딩되었다. 후속 디바이스(334)는 솔더 마스크(328) 상에 배치되지만, 후속 디바이스(334) 바로 아래에 위치될 수 있는 열 싱크와 같은 다른 구조체 상에 놓여질 수 있음을 알 수 있다.
또한, 장치(300)는 제2 표면(314) 상에 배치된 적어도 하나의 디바이스를 보호하는 오버몰드층(336)을 갖는다. 오버몰드층(336)은 적어도 하나의 디바이스를 적어도 보호하는 것을 포함하며 전체 장치(300)에 추가적인 강도를 제공하는 다수의 효과를 제공한다.
또한, 장치(300)는 볼 패드들(316)로 도시되는 볼 그리드 패드 어레이 상에 배치된 복수의 전기 범프(338)를 포함하도록 처리되었다.
소정의 실시예에서, 장치(300)는 또한 스마트폰 또는 핸드헬드 전자 장치용 보드와 같은 기판(340)에 조립되었다. 기판(340)은 BBUL-C 기판을 수용하는 기초 기판(340)으로서 지칭될 수 있다. 따라서, 랜드면(312)은 기판(340)과 대향한다. 소정의 실시예에서, 전기 범프들(338)은 내장 다이(318)가 기판(340)과 접촉하지 않도록 충분한 간격을 갖게 하는 스탠드오프(342)를 생성하도록 크기가 정해진다. 스탠드오프(342)는 큰 수율 손실없이, 유용한, 높은 볼륨의 생산이 가능하게 한다.
소정의 실시예에서, 스탠드오프(342)는, 내장 다이(318)의 후면(322)이 (도시되지 않은) 기판(340) 상으로 놓여져서, 추가적인 통합 강도가 달성되도록 한다.
예시된 내장 다이 코어리스 실시예는 SiP 실시예가 되도록 하는 HDI 설계를 제공한다. 예시적인 실시예에서, 장치는 대부분의 처리 전력이 내장 제1 다이(318)에 할당되는 스마트폰(300)이다. 메모리 캐싱 기능이 플립칩(332)에 할당될 수 있다. 내장 후속 다이(319)는 (바로 아래에서 예시된 실시예에서) 와이어 본드 칩(334) 근처에 위치되고, 후속 다이(319)는 와이어 본드 칩(334)과 통신하는 메모리 칩일 수 있다.
도 4는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치(400)의 단면 입면도이다. 코어리스 기판(410)은 랜드면(412) 및 디바이스 탑재면(414)을 포함한다. 랜드면(412)은 코어리스 기판(410)의 제1 표면(412)으로서 지칭될 수도 있으며, 디바이스 탑재면(414)은 코어리스 기판(410)의 제2 표면(414)으로서 지칭될 수도 있다. 내장 다이(418)는 코어리스 기판(410)에 통합적으로 도시된다.
내장 다이(418)는 활성 표면(420) 및 후면 표면(422)을 포함한다. 후면 표면(422)은 제1 표면(412)을 통해 노출된다.
금속화부(408)는 랜드면(412)과 디바이스 탑재면(414) 사이에서 통신한다. 금속화부(408)는 예시를 위해 간략화된 형태로 도시된다. 금속화부(408) 및 내장 다이(418)는 BBUL-C 패키지의 일부임을 알 수 있다. 내장-다이 코어리스-기판 장치(400)의 제조는 BBUL-C 프로세스에 의해 수행될 수 있다.
볼 그리드 패드 어레이가 랜드면(412) 상에 위치되고, 복수의 볼 패드(416)가 제1 표면(412) 상에 도시된다. 수 개의 접촉 패드들이 디바이스 탑재면(414) 상에 도시된다. 예시된 실시예에서, 플립칩 패드들 및 와이어 본드 패드들이 솔더 마스크(428)를 통해 제2 표면(414)에 구성된다.
소정의 실시예에서, 층간 금속화부(430)가 제공되며, 명료성을 위해 간략화된 형태로 도시된다. 층간 금속화부(430)가 제공되어, 국부적인 EM 잡음을, 잡음원 근처에 남아 있는 영역들로 격리하는데 도움이 되는 차폐 구조로서 기능한다. 층간 금속화부(430)와 같은 차폐는 금속화부(408) 내에 생성될 수 있는 EM 잡음을 격리하도록 Z 방향을 따른 수 개의 위치에 위치될 수 있다. 소정의 실시예에서, 차폐는 특정한 필요성에 따라 X 방향을 따라 부분적인 배치들에 의해 달성될 수 있다. 예를 들어, 층간 금속화부(430)는 X 방향의 일부만을 가로지를 수 있다.
또한, 장치(400)는 제2 표면(414) 상에 배치된 적어도 하나의 디바이스를 갖는다. 소정의 실시예에서, 제1 디바이스(432)가 제2 표면(414) 상에 플립칩 탑재되었다. 소정의 실시예에서, 제2 디바이스(434)가 제2 표면(414) 상에 와이어 본딩되었다. 소정의 실시예에서, 후속 디바이스(452)가 제2 표면(414) 상에 플립칩 탑재되었다. 소정의 실시예에서, 제1 디바이스(432)는 플립칩 메모리 칩(432)이고, 제2 디바이스(434)는 RF 와이어 본딩 칩(434)이며, 후속 디바이스(452)는 인덕터(452)와 같은 수동 디바이스이다. 소정의 실시예에서, 후속 디바이스(452)는 캐패시터(452)와 같은 수동 디바이스이다. 소정의 실시예에서, 후속 디바이스(452)는 저항기(452)와 같은 수동 디바이스이다. 소정의 실시예에서, 후속 디바이스(452)는 대역 통과 필터(452)와 같은 집적 수동 디바이스(integrated passive device; IPD)이다. 대역 통과 필터(452)는 RF 와이어 본드 칩(434)에 결합되고, 소정의 실시예에 따라 RF 와이어 본드 칩(434)에 대한 지지(supporting) IPD이다. 소정의 실시예에서, 대역 통과 필터(452)는 RF 와이어 본드 칩(434)에 근접하여 위치된다. 소정의 실시예에서, "근접" 이란 대역 통과 필터(452)와 RF 와이어 본드 칩(434) 사이에 배치된 디바이스가 없다는 것을 의미한다. 소정의 실시예에서, IPD(452)는 저역 통과 필터이다. 소정의 실시예에서, IPD(452)는 고역 통과 필터이다. 소정의 실시예에서, IPD(452)는 다이플렉서(diplexer)이다. 소정의 실시예에서, IPD는 발룬(balun)이다. 이들 디바이스는 RF 디바이스에 접속되어 소정의 RF 지원 기능들을 수행함을 이해할 수 있다.
또한, 장치(400)는 제2 표면(414) 상에 배치된 적어도 하나의 디바이스를 보호하는 오버몰드층(436)을 갖는다. 오버몰드층(436)은 적어도 하나의 디바이스를 적어도 보호하는 것을 포함하며 전체 장치(400)에 추가적인 강도를 제공하는 다수의 효과를 제공한다.
또한, 장치(400)는 볼 패드들(416)로 도시되는 볼 그리드 패드 어레이 상에 배치된 복수의 전기 범프(438)를 포함하도록 처리되었다.
소정의 실시예에서, 장치(400)는 또한 스마트폰 또는 핸드헬드 전자 장치용 보드와 같은 기판(440)에 조립되었다. 기판(440)은 BBUL-C 기판(410)을 수용하는 기초 기판(440)으로서 지칭될 수 있다. 따라서, 랜드면(412)은 기판(440)과 대향한다. 소정의 실시예에서, 전기 범프들(438)은, 내장 다이가 기판(440)과 접촉하지 않도록 충분한 간격을 갖게 하는 스탠드오프(442)를 생성하도록 크기가 정해진다. 스탠드오프(442)는 큰 수율 손실없이, 유용한, 높은 볼륨의 생산이 가능하게 한다.
소정의 실시예에서, 스탠드오프(442)는, 내장 다이(218)의 후면(422)이 (도시되지 않은) 기판(440) 상으로 놓여져서, 추가적인 통합 강도가 달성되도록 한다.
예시된 내장-다이 코어리스 실시예는 SiP 실시예가 되도록 하는 HDI 설계를 제공한다. 소정의 실시예에서, 장치는 대부분의 처리 전력이 내장 제1 다이(418)에 할당되는 스마트폰(400)이다. 메모리 캐싱 기능이 플립칩(432)에 할당될 수 있고, 대부분의 RF 듀티가 와이어 본드 칩(434)에 할당되며, 후속 디바이스(452)는 인덕터일 수 있다. 소정의 실시예에서, 층간 금속화부(430) 이외에도 층간 금속화부(454)가 제공되어, 후속 디바이스(452)로부터 많이 나오는 EM 방출을 격리시킨다.
도 5는 예시적인 실시예에 따른 내장-다이 코어리스-기판 장치(500)의 투시 및 컷어웨이 개략 입면도이다. 코어리스 기판(510)을 나타내는 공간이 Z 방향에서 상승하는 것으로 도시된다. 코어리스 기판(510)은 랜드면(512) 및 디바이스 탑재면(도시되지 않음)으로 도시된다. 층간 유전체 재료 및 금속화부는 수 개의 내장 다이 및 탑재 디바이스의 배치의 명료성을 위해 도시되지 않는다. 랜드면(512)은 코어리스 기판(510)의 제1 표면(512)으로서 지칭될 수도 있으며, 디바이스 탑재면은 코어리스 기판(510)의 제2 표면으로서 지칭될 수도 있다. 내장 제1 다이(518) 및 내장 후속 다이(560)는 코어리스 기판(510)에 통합되도록 도시된다.
내장 제1 다이(518)는 내장 후속 다이(560) 뿐만 아니라, 코어리스 기판(510)에 통합적으로 되도록 도시된다. 각각의 내장 다이는 본 명세서의 내용에서 개시된 다른 실시예들과 유사하게, 활성 표면 및 후면 표면을 포함한다. 소정의 실시예에서, 내장 제1 다이(518)의 적어도 후면 표면은 제1 표면(512)을 통해 노출된다. 내장-다이 코어리스-기판 장치(500)의 제조는 BBUL-C 프로세스에 의해 수행될 수 있다. 볼 그리드 패드 어레이가 랜드면(512) 상에 위치되고, 복수의 볼 패드(516)가 제1 표면(512) 상에 도시된다.
소정의 실시예에서, 적어도 하나의 층간 금속화부가, 본 명세서의 내용에서 개시된 다른 예시된 실시예들과 유사하게 제공된다.
또한, 장치(500)는 제2 표면 상에 배치된 적어도 하나의 디바이스를 갖는다. 소정의 실시예에서, 제1 디바이스(532)는 제2 표면 상에 플립칩 탑재되었다. 소정의 실시예에서, 후속 디바이스(534)가 제2 표면 상에 와이어 본딩되었다.
소정의 실시예에서, 장치(500)는 또한 제2 표면 상에 배치된 적어도 하나의 디바이스를 보호하는 오버몰드층을 갖는다. 또한, 장치(500)는 볼 패드들(516)로 도시되는 볼 그리드 패드 어레이 상에 배치된 복수의 전기 범프(538)를 포함하도록 처리되었다.
도시된 바와 같이, X의 좌표는 E(East)로 대체되고, Y 좌표는 N(North)으로 대체된다. 따라서, 코어리스 기판(510)은 SE 코너(509)를 갖는다. 소정의 실시예에서, 내장 제1 다이(518)는 SE 코너 좌표(517)를 갖고, 내장 제2 다이(560)는 SE 코너 좌표(559)를 가지며, 그것들은 Z 및 E 치수(dimension)들에서는 유사하지만 N 치수에서는 상이하다. 소정의 실시예에서, 제1 디바이스(532)는 SE 코너 좌표(531)를 갖고, 후속 디바이스(534)는 SE 코너 좌표(533)를 가지며, 그것들은 Z 치수에서는 유사하지만 N 및 E 치수들에서는 각각 상이하다. 이제, 복수의 디바이스가 내장 다이 코어리스 기판의 Z 프로파일 내에서 구성될 수 있으며, 그것들은 유사한 좌표들을 공유하거나 또는 공유하지 않을 수 있음을 이해할 수 있다.
소정의 실시예에서, 장치(500)는 스마트폰 또는 핸드헬드 전자 장치용 보드와 같은 기판에 조립된다. 따라서, 랜드면(512)은 기판과 대향한다.
예시된 내장-다이 코어리스 실시예는 SiP 실시예가 되도록 하는 HDI 설계를 제공한다. 예시적인 실시예에서, 장치는 대부분의 처리 전력이 내장 제1 다이(518)에 할당되는 스마트폰(500)이다. 메모리 캐싱 기능이 플립칩(532)에 할당될 수 있고, 대부분의 RF 듀티가 와이어 본드 칩(534)에 할당되며, 내장 후속 다이(560)는 제2 프로세서이다.
도 6은 몇 가지의 실시예에 따른 프로세스 및 방법 흐름도(600)이다.
(610)에서, 본 방법은 BBUL-C 기판에 적어도 하나의 내장 다이를 조립하는 것을 포함한다. 비제한적인 예시적 실시예에서, 내장 다이(118)는 도 1a, 1b, 1c, 1d에 도시된 바와 같이 코어리스 기판(110) 내로 조립된다. 비제한적인 예시적 실시예에서, 내장 제1 다이(218) 및 내장 후속 다이(219)는 코어리스 기판(210)에 조립된다.
(612)에서, 본 방법은 랜드면과, 랜드면에 대향하는 디바이스 탑재면 사이에 적어도 하나의 내장 다이를 조립하는 것을 포함한다. 비제한적인 예시적 실시예에서, 내장 제1 다이(318) 및 내장 후속 다이(319)는 코어리스 기판(310)에 조립되며, 내장 후속 다이(319)는 랜드면(312)과 디바이스 탑재면(314) 사이에 내장된다.
(620)에서, 본 방법은 코어리스 기판의, 랜드면과는 대향하는 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 것을 포함한다. 비제한적인 예시적 실시예에서, 플립칩(132) 및 와이어 본드 칩(134)이 코어리스 기판의 디바이스 탑재면에 조립된다.
(630)에서, 본 방법은 디바이스 탑재면 상의 적어도 하나의 디바이스를 갖는 내장-다이, BBUL-C 기판을 기초 기판에 조립하는 것을 포함한다. 비제한적인 예시적 실시예에서, BBUL-C 기판(110)은 기초 기판(140)에 조립된다.
도 7은 소정의 실시예에 따른 컴퓨터 시스템(700)의 개략도이다. 컴퓨터 시스템(700)(전자 시스템(700)으로도 지칭됨)은 몇 가지의 개시된 실시예들 중 임의의 실시예 및 본 명세서의 내용에 개시된 바와 같은 그들의 균등물에 따라 랜드면에 대향하는 표면 상에 적어도 하나의 디바이스를 갖는 내장-다이 BBUL-C 기판을 구현할 수 있는 것으로 도시된다. 컴퓨터 시스템(700)은 넷북 컴퓨터와 같은 모바일 장치일 수 있다. 컴퓨터 시스템(700)은 무선 스마트폰과 같은 모바일 장치일 수 있다.
소정의 실시예에서, 전자 시스템(700)은 전자 시스템(700)의 다양한 구성요소들과 전기적으로 결합하기 위한 시스템 버스(720)를 포함하는 컴퓨터 시스템이다. 시스템 버스(720)는 단일 버스 또는 다양한 실시예에 따른 버스들의 임의의 조합이다. 전자 시스템(700)은 집적 회로(710)에 전력을 제공하는 전압원(730)을 포함한다. 몇몇 실시예에서, 전압원(730)은 시스템 버스(720)를 통해 전류를 집적 회로(710)에 공급한다.
집적 회로(710)는 시스템 버스(720)에 전기적으로 결합되며, 임의의 회로, 또는 소정의 실시예에 따른 회로들의 조합을 포함한다. 소정의 실시예에서, 집적 회로(710)는 임의의 유형일 수 있는 프로세서(712)를 포함한다. 본 명세서에서 이용된 바와 같이, 프로세서(712)는, 제한적인 것은 아니지만, 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 다른 프로세서와 같은 임의의 유형의 회로를 의미할 수 있다. 소정의 실시예에서, 프로세서(712)는 본 명세서에서 개시된 내장 다이이다. 소정의 실시예에서, SRAM 실시예들이 프로세서의 메모리 캐시들에서 발견된다. 집적 회로(710)에 포함될 수 있는 다른 유형의 회로들은 셀룰러 전화, 스마트폰, 페이저, 휴대용 컴퓨터, 양방향 라디오 및 유사한 전자 시스템들과 같은 무선 장치들에서 이용하기 위한 통신 회로(714)와 같은 커스텀 회로(custom circuit) 또는 ASIC(application-specific integrated circuit)이다. 소정의 실시예에서, 프로세서(710)는 SRAM(static random-access memory)과 같은 온다이(on-die) 메모리(716)를 포함한다. 소정의 실시예에서, 프로세서(710)는 eDRAM(embedded dynamic random-access memory)과 같은 내장 온다이 메모리(716)를 포함한다.
소정의 실시예에서, 집적 회로(710)는 내장 후속 다이 실시예와 같은 후속 집적 회로(711)와 상보형으로 된다. 듀얼 집적 회로(711)는 듀얼 프로세서(713), 듀얼 통신 회로(715), 및 SRAM과 같은 듀얼 온다이 메모리(717)를 포함한다. 소정의 실시예에서, 듀얼 집적 회로(710)는 eDRAM과 같은 내장 온다이 메모리(717)를 포함한다.
소정의 실시예에서, 전자 시스템(700)은 또한, RAM 형태의 메인 메모리(742), 하나 이상의 하드 드라이브(744), 및/또는 디스켓, 콤팩트 디스크(CD), DVD(digital variable disk), 플래시 메모리 드라이브, 및 본 기술 분야에 알려진 다른 착탈가능 매체와 같은 착탈가능 매체(746)를 처리하는 하나 이상의 드라이브와 같은 특정 응용에 적합한 하나 이상의 메모리 소자를 포함할 수 있는 외부 메모리(740)를 포함한다. 또한, 외부 메모리(740)는 소정의 실시예에 따른 BBUL-C 칩면 상의 플립칩 탑재 디바이스와 같은 내장 메모리(748)일 수 있다. 소정의 실시예에서, 다른 디바이스들이, 본 명세서의 내용에 개시된 RF 와이어 본드 다이 실시예와 같은 와이어 본드 RF 다이와 같은 집적 회로(710)에 결합된다.
소정의 실시예에서, 전자 시스템(700)은 또한 디스플레이 디바이스(750) 및 오디오 출력(760)을 포함한다. 소정의 실시예에서, 전자 시스템(700)은 키보드, 마우스, 트랙볼, 게임 컨트롤러, 마이크로폰, 음성 인식 장치, 또는 전자 시스템(700) 내로 정보를 입력하는 임의의 다른 입력 장치일 수 있는 컨트롤러(770)와 같은 입력 장치를 포함한다. 소정의 실시예에서, 입력 장치(770)는 카메라이다. 소정의 실시예에서, 입력 장치(770)는 디지털 사운드 레코더이다. 소정의 실시예에서, 입력 장치(770)는 카메라 및 디지털 사운드 레코더이다.
본 명세서에서 도시된 바와 같이, 집적 회로(710)는 몇 가지의 개시된 실시예들 중 임의의 실시예 및 그들의 균등물에 따른, 랜드면 장치에 대향하는 표면 상에 적어도 하나의 디바이스를 갖는 내장-다이 BBUL-C 기판, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 다양한 실시예에서 본 명세서에서 개시된 바와 같은 몇 가지의 개시된 실시예들 중 임의의 실시예 및 그들의 기술분야의 균등물에 따른, 랜드면 장치에 대향하는 표면 상에 적어도 하나의 디바이스를 갖는 내장-다이 BBUL-C 기판을 포함하는 전자 조립체를 제조하는 하나 이상의 방법을 포함하는 다수의 상이한 실시예들로 구현될 수 있다. 소자들, 재료들, 기하 구조들, 치수들 및 동작의 시퀀스 모두는, 랜드면 장치 실시예들 및 그들의 균등물과 대향하는 표면 상에 적어도 하나의 디바이스를 갖는 몇 개의 개시된 내장-다이 BBUL-C 기판 중 임의의 것에 따른 프로세서 탑재 기판에 내장된 마이크로전자 다이를 위한 어레이 접촉 카운트, 어레이 접촉 구성을 포함하는 특정 I/O 결합 요건들에 맞도록 변경될 수 있다.
내장 다이는 프로세서 칩을 지칭할 수 있고, RF 칩 또는 메모리 칩이 동일한 문장에서 언급될 수 있지만, 그들이 균등한 구조물인 것으로 이해되어서는 안된다. 본 명세서의 내용 전체를 통해, "일 실시예" 또는 "소정의 실시예"라는 표현은 실시예와 함께 기술된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함됨을 의미한다. 본 명세서의 내용을 통해 다양한 곳에서 "일 실시예에서" 또는 "소정의 실시예에서" 라는 문구들의 출현은, 그것이 모두 동일한 실시예를 나타내는 것은 아니다. 더욱이, 특정한 특징, 구조, 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.
"보다 상부의", "보다 하부의", "위에" 및 "아래에"와 같은 용어들은 예시된 X-Z 좌표들을 참조함으로써 이해할 수 있으며, "인접한"과 같은 용어는 X-Y 좌표들 또는 비(non)-Z 좌표들을 참조함으로써 이해할 수 있다.
본 명세서를 읽는 자가 기술적 개시 내용의 본질 및 요지를 신속하게 파악할 수 있게 하는 요약서를 요구하는 미국 연방 특허법 시행규칙 37 C.F.R. § 1.72(b)를 준수하기 위해 요약서가 제공된다. 그것은 특허청구범위의 영역 또는 의미를 해석하거나 제한하는데 이용되지 않을 것이라는 이해와 함께 제공되는 것이다.
전술한 상세한 설명에서, 개시 내용의 간소화를 목적으로 다양한 특징들이 하나의 실시예에서 함께 그룹화된다. 이러한 개시 방법은 본 발명의 청구된 실시예들이 각각의 청구항에서 명시적으로 인용된 것보다 많은 특징들을 요구한다는 의도를 반영하는 것으로 해석되어서는 안된다. 그보다는, 이하의 특허청구범위가 반영하듯이, 발명의 주된 내용은 하나의 개시된 실시예의 모든 특징들보다 적은 것에 있다. 따라서, 이하의 특허청구범위는 상세한 설명에 통합되는 것이며, 각각의 청구항은 그 자신을 별도의 바람직한 실시예로서 나타내는 것이다.
당업자라면, 보충된 청구항들에 표현된 바와 같은 본 발명의 원리 및 범위으로부터 벗어나지 않고서도, 본 발명의 본질을 설명하기 위해 기술되고 도시된 부분들 및 방법 단계들의 세부사항, 자료 및 배열에 있어서 다양한 다른 변경이 가능함을 쉽게 이해할 것이다.

Claims (20)

  1. 코어리스 기판과,
    상기 코어리스 기판의 제1 표면 상에 배치된 볼 그리드 패드 어레이(ball-grid pad array)와,
    상기 코어리스 기판에 내장되어 통합되는 다이 - 상기 다이는 활성 표면(active surface) 및 후면 표면(backside surface)을 포함하고, 상기 후면 표면은 상기 제1 표면을 통해 노출됨 - 와,
    상기 제1 표면과 대향하는 제2 표면 상에 배치된 플립칩(flip-chip)과,
    상기 제2 표면 상에 배치된 와이어 본드 칩(wire-bond chip)과,
    상기 코어리스 기판에 내장되어 통합되는 상기 다이와 상기 플립칩 및 와이어 본드 칩 사이의 전기 접속부들 - 상기 전기 접속부들 모두 상기 코어리스 기판에 통합적으로 배치됨 - 을 포함하는
    장치.
  2. 제1항에 있어서,
    상기 볼 그리드 패드 어레이는 복수의 전기 범프를 포함하고, 상기 복수의 전기 범프는 제1 스탠드오프(standoff)를 나타내고, 상기 후면 표면은 제2 스탠드오프를 나타내며, 상기 제1 스탠드오프는 상기 제2 스탠드오프를 초과하는
    장치.
  3. 제1항에 있어서,
    상기 제1 표면과 상기 제2 표면 사이에 배치된 금속 차폐면 사이에서 통신하는 층간 금속화부들을 더 포함하는
    장치.
  4. 제1항에 있어서,
    상기 제1 표면과 상기 제2 표면 사이에서 통신하는 층간 금속화부들을 더 포함하고, 상기 층간 금속화부들은 또한 상기 제1 표면 및 상기 제2 표면 중 적어도 하나에 상기 내장된 다이를 결합시키는
    장치.
  5. 제1항에 있어서,
    상기 코어리스 기판에 내장되어 통합되는 상기 다이는 제1 다이이고, 상기 장치는 상기 코어리스 기판에 내장되어 통합되는 제2 다이를 더 포함하는
    장치.
  6. 제1항에 있어서,
    상기 적어도 하나의 디바이스는 저항기(resistor), 캐패시터(capacitor), 저역 통과 필터(low-pass filter), 고역 통과 필터(high pass filter), 다이플렉서(diplexer), 발룬(balun) 및 인덕터(inductor)로부터 선택된 수동 디바이스를 포함하는
    장치.
  7. 제1항에 있어서,
    상기 적어도 하나의 디바이스는 무선 주파수 디바이스에 결합된 대역 통과 필터를 포함하는
    장치.
  8. 제1항에 있어서,
    상기 적어도 하나의 디바이스는 무선 주파수 디바이스에 근접하여 배치되고 결합되는 대역 통과 필터를 포함하는
    장치.
  9. 적어도 하나의 내장 다이를 BBUL-C(corelsee, bumpless build-up layer) 기판 내로 조립하는 단계 - 상기 BBUL-C 기판은 랜드면, 및 상기 랜드면에 대향하는 디바이스 탑재면을 갖고, 상기 내장 다이는 활성 표면 및 후면 표면을 가지며, 상기 내장 다이의 후면 표면은 상기 랜드면을 통해 노출됨 - 와,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계와,
    상기 내장 다이를 상기 적어도 하나의 디바이스에 결합하는 단계 - 상기 결합은 상기 BBUL-C 기판에 내부적으로 라우팅됨 -를 포함하는
    방법.
  10. 제9항에 있어서,
    상기 내장 다이는 내장된 제1 다이이며, 상기 방법은 내장된 후속 다이를 상기 BBUL-C 기판 내로 조립하는 단계를 더 포함하는
    방법.
  11. 제9항에 있어서,
    상기 내장 다이는 내장된 제1 다이이며,
    상기 방법은 내장된 후속 다이를 상기 BBUL-C 기판 내로 조립하는 단계를 더 포함하고, 상기 내장된 후속 다이는 상기 BBUL-C 기판 내로 완전히 내부적으로 조립되는
    방법.
  12. 제9항에 있어서,
    상기 BBUL-C 기판을 기초(foundation) 기판에 조립하는 단계를 더 포함하는
    방법.
  13. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 플립칩을 상기 디바이스 탑재면 상에 탑재하는 것을 포함하는
    방법.
  14. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 와이어 본드 칩을 상기 디바이스 탑재면 상에 탑재하는 것을 포함하는
    방법.
  15. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 수동 디바이스를 상기 디바이스 탑재면 상에 탑재하는 것을 포함하는
    방법.
  16. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 무선 주파수 디바이스에 결합되는 대역 통과 필터를 조립하는 것을 포함하는
    방법.
  17. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 무선 주파수 디바이스에 결합되며 상기 무선 주파수 디바이스에 근접하는 대역 통과 필터를 조립하는 것을 포함하는
    방법.
  18. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 플립칩, 와이어 본드 칩 및 수동 디바이스 중 적어도 2개를 상기 디바이스 탑재면 상에 탑재하는 것을 포함하는
    방법.
  19. 제9항에 있어서,
    상기 디바이스 탑재면 상에 적어도 하나의 디바이스를 조립하는 단계는 플립칩, 와이어 본드 칩 및 수동 디바이스 중 적어도 2개를 상기 디바이스 탑재면 상에 탑재하는 것을 포함하고, 상기 방법은 BBUL-C 기판을 기초 기판에 조립하는 단계를 더 포함하는
    방법.
  20. 코어리스 기판과,
    상기 코어리스 기판의 제1 표면 상에 배치된 볼 그리드 어레이와,
    상기 코어리스 기판에 내장되어 통합되는 다이와,
    상기 제1 표면과 대향하는 제2 표면 상에 배치된 적어도 하나의 디바이스 - 상기 적어도 하나의 디바이스는 무선 주파수 디바이스에 근접하여 배치되고 상기 무선 주파수 디바이스에 결합되는 대역 통과 필터를 포함함 - 와,
    상기 코어리스 기판에 결합된 기초 기판을 포함하는
    컴퓨팅 시스템.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071101A (zh) * 2018-01-22 2019-07-30 三星电子株式会社 存储器封装件和相关的半导体封装件

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9490196B2 (en) 2011-10-31 2016-11-08 Intel Corporation Multi die package having a die and a spacer layer in a recess
WO2013089673A1 (en) * 2011-12-13 2013-06-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
US9741645B2 (en) * 2011-12-21 2017-08-22 Intel Corporation Dense interconnect with solder cap (DISC) formation with laser ablation and resulting semiconductor structures and packages
US9601421B2 (en) * 2011-12-30 2017-03-21 Intel Corporation BBUL material integration in-plane with embedded die for warpage control
WO2013101156A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Integration of laminate mems in bbul coreless package
JP5574068B2 (ja) * 2012-02-17 2014-08-20 株式会社村田製作所 部品内蔵基板
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
WO2013184145A1 (en) 2012-06-08 2013-12-12 Intel Corporation Microelectronic package having non-coplanar, encapsulated microelectronic devices and a bumpless build-up layer
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9190380B2 (en) 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9502336B2 (en) * 2013-03-13 2016-11-22 Intel Corporation Coreless substrate with passive device pads
US9832883B2 (en) 2013-04-25 2017-11-28 Intel Corporation Integrated circuit package substrate
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
US9418926B1 (en) * 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9837484B2 (en) * 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
WO2017095419A1 (en) 2015-12-03 2017-06-08 Intel Corporation A hybrid microelectronic substrate and methods for fabricating the same
WO2017099750A1 (en) 2015-12-09 2017-06-15 Intel Corporation Hybrid microelectronic substrate and methods for fabricating the same
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
US11081448B2 (en) 2017-03-29 2021-08-03 Intel Corporation Embedded die microelectronic device with molded component
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
KR20200044497A (ko) * 2018-10-19 2020-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN111092062B (zh) * 2018-10-24 2021-06-08 欣兴电子股份有限公司 晶片封装结构及其制造方法
US11309295B2 (en) * 2019-08-26 2022-04-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11482481B2 (en) * 2019-09-27 2022-10-25 Intel Corporation Semiconductor device and system
CN110767606B (zh) * 2019-12-24 2020-04-17 杭州见闻录科技有限公司 一种具有复合功能的电子元器件及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
US20070035013A1 (en) 2003-05-09 2007-02-15 Hiroyuki Handa Module with built-in circuit elements
JP4418250B2 (ja) * 2004-02-05 2010-02-17 株式会社ルネサステクノロジ 高周波回路モジュール
JP4602208B2 (ja) * 2004-12-15 2010-12-22 新光電気工業株式会社 電子部品実装構造体及びその製造方法
US7515434B2 (en) * 2004-12-20 2009-04-07 Nortel Networks Limited Technique for enhancing circuit density and performance
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
TWI283462B (en) * 2005-09-27 2007-07-01 Via Tech Inc Bumpless chip package and fabricating process thereof
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
JP4906047B2 (ja) * 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
TWI397933B (zh) * 2008-02-22 2013-06-01 Ind Tech Res Inst 電容器模組
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110071101A (zh) * 2018-01-22 2019-07-30 三星电子株式会社 存储器封装件和相关的半导体封装件
KR20190089282A (ko) * 2018-01-22 2019-07-31 삼성전자주식회사 메모리 패키지 및 반도체 패키지

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