CN102812550B - 采用嵌入管芯无芯衬底的系统级封装及其形成过程 - Google Patents

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Abstract

一种设备包括无芯衬底，所述无芯衬底具有与之一体的嵌入管芯，所述设备还包括在与设置在所述无芯衬底上的球栅阵列相对的表面上组装的至少一个器件。所述设备可以包括保护组装在所述表面上的至少一个器件的包胶模层。

Description

采用嵌入管芯无芯衬底的系统级封装及其形成过程
技术领域
所公开的实施例涉及半导体微电子器件及其封装过程。
附图说明
为了理解获得实施例的方式，将参考附图给出对上文简要描述的各实施例的更加具体的描述。这些附图描绘的实施例未必是按比例绘制的，不应认为其构成范围的限制。将通过采用附图以额外的特异性和细节对一些实施例进行描述和解释，其中：
图1a是根据示范性实施例的嵌入式管芯无芯衬底设备的截面正视图；
图1b是根据实施例做进一步处理之后的图1a所示的设备的截面正视图；
图1c是根据实施例做进一步处理之后的图1b所示的设备的截面正视图；
图1d是根据实施例做进一步处理之后的图1c所示的设备的截面正视图；
图2是根据示范性实施例的嵌入式管芯无芯衬底设备的截面正视图；
图3是根据示范性实施例的嵌入式管芯无芯衬底设备的截面正视图；
图4是根据示范性实施例的嵌入式管芯无芯衬底设备的截面正视图；
图5是根据示范性实施例的嵌入式管芯无芯衬底设备的示意性透视剖开正视图；
图6是根据示范性实施例的过程和方法流程图；以及
图7是根据实施例的计算机系统的示意图。
具体实施方式
现在将参考附图，其中，可以为类似的结构提供类似的后缀附图标记。为了更为清晰地示出各种实施例的结构，这里包括的附图都是集成电路结构的示意性表示。因而，所制造的集成电路结构的实际外观，例如，显微照片中的外观可能看起来与此不同，但是其仍然包含了所示的实施例的所主张保护的结构。此外，附图可以仅示出对理解所示的实施例有用的结构。为了保持附图的清晰性，可能没有包含本领域已知的额外结构。
图1a是根据示范性实施例的嵌入式管芯无芯衬底设备100的截面正视图。无芯衬底110包括焊盘（land）侧112和器件安装侧114。也可以将焊盘侧112称为无芯衬底110的第一表面112。也可以将器件安装侧114称为无芯衬底110的第二表面114。通过简化的形式将所述无芯衬底表示为具有层间电介质材料106和金属化部件（metallization）108。所述金属化部件108连通于焊盘侧112和器件安装侧114之间。出于举例说明的目的以简化的形式示出了金属化部件108。可以看出，金属化部件108和嵌入管芯118是内建无凹凸层（BBUL）封装的部分。因此，可以将设备100称为BBUL无芯（BBUL-C）封装。
球栅焊盘阵列位于焊盘侧112上。在第一表面112上示出了四个球焊盘（ball pad）116，但是该数量只是为了举例说明简单而给出的一个小数量。嵌入管芯118被示为与无芯衬底110为一体。嵌入管芯118包括有源表面120和背面表面122。背面表面122通过第一表面112露出。在器件安装侧114上示出了几个接触焊盘。在图示的实施例中，穿过焊料掩模128将两个倒装芯片焊盘124和两个引线键合焊盘126配置在第二表面114。可以理解，所述的几个接触焊盘只是示范性的，即使是在所描绘的截面图中也可以在第二表面114上设置四个以上的焊盘。
在所述第一表面上，为简单起见示出了四个球焊盘116，但是应当理解，可以沿X方向（以及沿与附图的平面正交的Y方向）多布置几个球焊盘，此时球间距在均匀的中心上隔开。例如，当图示的截面在嵌入管芯118处与无芯衬底110相交时，可以看到四个球焊盘116，但是截面可以与无芯衬底110相交但不与嵌入管芯相交，例如，在无芯衬底的边缘处，在这种情况下将会与更多的球焊盘相交。在实施例中，沿边缘的球焊盘数量处于200到700的范围内。
在实施例中，设置层间金属化部件130，为了清晰起见采取简化形式对其给出了图示。设置所述层间金属化部件130的目的在于使其充当屏蔽结构，以有助于为与噪声源保持近距离的区域隔绝本地电磁（EM）噪声。例如，所述层间金属化部件130可以使在嵌入管芯118处生成的EM噪声保持在层间金属化部件130以下，从而使传输到设置在第二表面114上的器件的信号受到由嵌入管芯118发出的EM噪声的影响更小。
现在可以理解，可以沿Z方向在几个位置放置诸如层间金属化部件130的屏蔽件，从而隔绝可能在金属化部件108内生成的EM噪声。在实施例中，可以根据具体需要沿X方向局部放置，以实现屏蔽。例如，层间金属化部件130可以只横贯X方向的一部分。
可以通过BBUL-C工艺完成嵌入管芯无芯衬底设备100的制造。在BBUL-C工艺的实施例中，首先使嵌入管芯118经由其背面表面122安装到诸如含有腔的铜箔的材料内，并制造构建层，其包括使金属化部件108耦合到有源表面120上，随后清除所述材料，从而如图所示使所述背面表面122露出。从而得到了嵌入管芯BBUL-C实施例。
图1b是根据实施例做进一步处理之后的图1a所示的设备的截面正视图。对设备101进行了处理，使之包含至少一个设置在第二表面114上的器件。在实施例中，第一器件132是芯片倒装安装到第二表面114上的存储芯片132。在实施例中，后继器件134是引线键合到第二表面114上的射频（RF）芯片134。可以看出，将后继芯片134设置到了焊料掩模128上，但是也可以将其设置到其他结构上，例如，热沉，其将直接处于后继芯片134的下面而无需短接到所述金属化部件内。现在可以理解，多个RF管芯器件可以引线键合安装到所述第二表面上，也可以倒装安装到所述第二表面上。尽管图1b仅示出了一个引线键合的RF管芯，但是现在可以理解，可以通过引线键合技术或倒装技术或者通过这两种技术在所述第二表面上安装多个RF器件。
图1c是根据实施例做进一步处理之后的图1b所示的设备的截面正视图。设备102受到了进一步的处理，因而包含保护设置在所述第二表面114上的至少一个器件的包胶模层（overmold）136。包胶模层136提供了多种效果，包括至少保护所述至少一个器件以及为整个设备102提供额外的刚度。
图1d是根据实施例做进一步处理之后的图1c所示的设备的截面正视图。所述设备103受到了进一步的处理，因而包括多个设置在球栅焊盘阵列上的电凸起138，其中，所述球栅焊盘阵列是以球焊盘116举例说明的。
根据实施例对设备103进行了进一步的处理，从而将其安装到了衬底140上，例如，所述衬底是用于智能电话或者手持电子装置的板。可以将衬底140称为容纳嵌入管芯BBUL-C衬底110的基础衬底140。因而，焊盘侧112面对衬底140。在实施例中，将电凸起138的尺寸设定为建立离板间隙（standoff）142，从而使嵌入管芯118具有充分的余隙确保不会与衬底140发生接触。离板间隙142能够实现在没有显著的成品率损失的情况下进行有用的大批量生产。
在实施例中，离板间隙142允许嵌入管芯118的背面122安装到衬底140（未示出）上，从而实现额外的整体刚度。在一个处理实施例中，使电凸起138回流，从而允许背面122安装到衬底140的管芯覆盖区144上，但是通过在电凸起138的回流过程中固定夹具（未示出）而保持既定的离板间隙142。所述夹具界定了回流之后的离板间隙142。因此，可以使背面122安装到管芯覆盖区144上。在实施例中，管芯覆盖区144包括嵌入到衬底140内的热沉146，并且所述管芯覆盖区可以由嵌入管芯118的尺寸界定。因此，建立了有用的离板间隙142，其允许背面122使其自身在热沉146所在处安装到衬底140上。
图示的嵌入管芯无芯实施例提供了高密度互连（HDI）设计，由其得到了系统级封装（SiP）实施例。在示范性实施例中，所述设备是一种智能电话103，其大部分处理能力分配给了嵌入管芯118，大部分存储器高速缓存功能分配给了倒装芯片132，大部分RF职能分配给了引线键合芯片134。一个具有HDI设计规则的示范性实施例包括处于10μm到不足20μm的范围内的线路/空间。一个具有HDI设计规则的示范性实施例包括处于30μm到不足60μm的范围内的通孔尺寸。一个具有HDI设计规则的示范性实施例包括处于100μm到不足200μm的范围内的管芯互连间距。
图2是根据示范性实施例的嵌入式管芯无芯衬底设备200的截面正视图。无芯衬底210包括焊盘侧212和器件安装侧214。焊盘侧212也可以称为无芯衬底210的第一表面212，器件安装侧214也可以称为无芯衬底210的第二表面214。将所嵌入的第一管芯218和所嵌入的后继管芯219绘制为与无芯衬底210是一体的。
所嵌入的第一管芯218被示为与无芯衬底以及所嵌入的后继管芯219是一体的。每一嵌入管芯分别包括有源表面220、221和背面表面222、223。在每种情况下，相应的背面表面222和223穿过所述第一表面212露出。
金属化部件208连通于焊盘侧212和器件安装侧214之间。出于举例说明的目的以简化的形式示出了金属化部件208。可以看出，金属化部件208和嵌入管芯218、219都是BBUL-C封装的部分。可以通过BBUL-C工艺完成嵌入管芯无芯衬底设备200的制造。
球栅焊盘阵列位于焊盘侧212上，在第一表面212上示出了六个球焊盘216。在器件安装侧214上示出了几个接触焊盘。在图示的实施例中，穿过焊料掩模228将倒装芯片焊盘和引线键合焊盘配置到第二表面214上。
在实施例中，设置层间金属化部件230，为了清晰起见采取简化形式对其给出了图示。设置所述层间金属化部件230的目的在于使其充当屏蔽结构，其有助于为与噪声源保持近距离的区域隔绝本地EM噪声。现在可以理解，可以沿Z方向在几个位置放置诸如层间金属化部件230的屏蔽件，从而隔绝可能在金属化部件208内生成的EM噪声。在实施例中，可以根据具体需要沿X方向局部放置，以实现屏蔽。例如，层间金属化部件230可以只横贯X方向的一部分。
设备200还具有至少一个设置在第二表面214上的器件。在实施例中，第一器件232是被倒装安装到第二表面214上的。在实施例中，第二器件234被引线键合安装到了第二表面214上。在实施例中，后继器件250被倒装安装到了第二表面214上。可以看出，第二器件234被设置到了焊料掩模228上，但是可以将其设置到诸如热沉的其他结构上，使得所述结构将直接位于所述第二器件234的下面。在实施例中，将第二器件234设置到连接至地平面的金属图案上。
设备200还具有保护设置在所述第二表面214上的至少一个器件的包胶模层236。包胶模层236提供了多种效果，包括至少保护所述至少一个器件以及为整个设备200提供额外的刚度。
设备200也受到过处理，从而包含多个设置在球栅焊盘阵列上的电凸起238，其中，采用球焊盘216对所述球栅焊盘阵列举例说明。
在实施例中，设备200还被组装到了衬底240上，例如，衬底240是用于智能电话或手提电子装置的板。可以将衬底240称为容纳BBUL-C衬底210的基础衬底240。因而，焊盘侧212面对衬底240。在实施例中，将电凸起238的尺寸设定为建立离板间隙242，从而使嵌入管芯218和219具有充分的余隙确保其不会与衬底240发生接触。离板间隙242能够实现在没有显著的成品率损失的情况下进行有用的大批量生产。
在实施例中，离板间隙242允许嵌入管芯218或嵌入管芯219的至少一个背面222或223安装到衬底240（未示出）上，从而实现额外的总体刚度。
图示的嵌入管芯无芯实施例提供了得到SiP实施例的HDI设计。在示范性实施例中，所述设备是一种智能电话200，其大部分处理能力分配给了嵌入的第一管芯218。其中，可以将存储器高速缓存功能分配给倒装芯片232，将大部分RF职能分配给引线键合芯片234，后继器件250可以是与所嵌入的后继管芯219通信的存储芯片。
图3是根据示范性实施例的嵌入管芯无芯衬底设备300的截面正视图。无芯衬底310包括焊盘侧312和器件安装侧314。焊盘侧312也可以称为无芯衬底310的第一表面312，器件安装侧314也可以称为无芯衬底310的第二表面314。将所嵌入的第一管芯318和所嵌入的后继管芯319绘制为与无芯衬底310是一体的。在实施例中，所嵌入的第一管芯318位于无芯第一部分302内，所嵌入的后继管芯319位于所述无芯衬底310的无芯的后继部分304内。
所嵌入的第一管芯318被示为与无芯衬底310以及所嵌入的后继管芯319是一体的，但是所嵌入的第一管芯具有有源表面320和穿过所述第一表面露出的背面表面322。所嵌入的后继管芯319也具有有源表面321和背面表面323。
金属化部件308连通于焊盘侧312和器件安装侧314之间。出于举例说明的目的以简化的形式示出了金属化部件308。可以看出，金属化部件308和嵌入管芯318、319都是BBUL-C封装的部分。可以通过BBUL-C工艺完成嵌入管芯无芯衬底设备300的制造。在处理实施例中，将所嵌入的第一管芯318组装到无芯第一部分302内，将所嵌入的后继管芯319组装到无芯后继部分304内，此后将无芯第一部分302与无芯后继部分304组装起来。协调设计规则，从而使无芯第一部分302和无芯后继部分304结合起来，从而允许所述组件变为嵌入管芯无芯衬底设备300。
在实施例中，通过BBUL-C处理工艺制造无芯第一部分302和无芯后继部分304，当然该处理工艺包括管芯318和319的顺序放置。例如，在BBUL-C处理工艺中，首先将后继管芯319安装到无芯中间结构内，之后BBUL-C处理工艺继续进行，以形成金属化部件和层间电介质材料，随后进行第一管芯318的安装，随后进行所述结构的反转，如图3所示。
球栅焊盘阵列位于焊盘侧312上，在第一表面312上示出了多个球焊盘316。在器件安装侧314上示出了几个接触焊盘。在图示的实施例中，穿过焊料掩模328将倒装芯片焊盘和引线键合焊盘配置到第二表面314上。
在实施例中，设置层间金属化部件330，为了清晰起见采取简化形式对其给出了图示。设置所述层间金属化部件330的目的在于使其充当屏蔽结构，其有助于为与噪声源保持近距离的区域隔绝本地EM噪声。现在可以理解，可以沿Z方向在几个位置放置诸如层间金属化部件330的屏蔽件，从而隔绝可能在金属化部件308内生成的EM噪声。如图所示，根据一个实施例，所述层间金属化部件330起着用于所嵌入的后继管芯319的背面金属化部件以及EM屏蔽的作用。
设备300还具有至少一个设置在第二表面314上的器件。在实施例中，第一器件332是被倒装安装到第二表面314上的。在实施例中，后继器件334被引线键合安装到了第二表面314上。可以看出，后继器件334被设置到了焊料掩模328上，但是可以将其设置到诸如热沉的其他结构上，这样所述结构将直接位于所述后继器件334的下面。
设备300还具有保护设置在所述第二表面314上的至少一个器件的包胶模层336。包胶模层336提供了多种效果，包括至少保护所述至少一个器件以及为整个设备300提供额外的刚度。
设备300也进行过处理，从而包含多个设置在球栅焊盘阵列上的电凸起338，其中，采用球焊盘316对所述球栅焊盘阵列举例说明。
在实施例中，设备300还被组装到了衬底340上，例如，衬底340是用于智能电话或手持电子装置的板。可以将衬底340称为容纳BBUL-C衬底的基础衬底340。因而，焊盘侧312面对衬底340。在实施例中，将电凸起338的尺寸设定为建立离板间隙342，从而使嵌入管芯318具有充分的余隙确保其不会与衬底340发生接触。离板间隙342能够实现在没有显著的成品率损失的情况下进行有用的大批量生产。
在实施例中，离板间隙342允许嵌入管芯318的背面322安装到衬底340（未示出）上，从而实现额外的整体刚度。
图示的嵌入管芯无芯实施例提供了得到SiP实施例的HDI设计。在示范性实施例中，所述设备是一种智能电话300，其大部分处理能力分配给了嵌入的第一管芯318。其中，可以将存储器高速缓存功能分配给倒装芯片332。所嵌入的后继管芯319位于引线键合芯片334的附近（在图示的实施例中直接位于其下面），后继管芯319可以是与引线键合芯片334通信的存储芯片。
图4是根据示范性实施例的嵌入管芯无芯衬底设备400的截面正视图。无芯衬底410包括焊盘侧412和器件安装侧414。焊盘侧412也可以称为无芯衬底410的第一表面412，器件安装侧414也可以称为无芯衬底410的第二表面414。嵌入管芯418被绘制为与无芯衬底410是一体的。
嵌入管芯418包括有源表面420和背面表面422。背面表面422穿过第一表面412露出。
金属化部件408连通于焊盘侧412和器件安装侧414之间。出于举例说明的目的以简化的形式示出了金属化部件408。可以看出，金属化部件408和嵌入管芯418都是BBUL-C封装的部分。可以通过BBUL-C工艺完成嵌入管芯无芯衬底设备400的制造。
球栅焊盘阵列位于焊盘侧412上，在第一表面412上示出了多个球焊盘416。在器件安装侧414上示出了几个接触焊盘。在图示的实施例中，穿过焊料掩模428将倒装芯片焊盘和引线键合焊盘配置到第二表面414上。
在实施例中，设置层间金属化部件430，为了清晰起见采取简化形式对其给出了图示。设置所述层间金属化部件430的目的在于使其充当屏蔽结构，其有助于为与噪声源保持近距离的区域隔绝本地EM噪声。现在可以理解，可以沿Z方向在几个位置放置诸如层间金属化部件430的屏蔽件，从而隔绝可能在金属化部件408内生成的EM噪声。在实施例中，可以根据具体需要沿X方向局部放置，以实现屏蔽。例如，层间金属化部件430可以只横贯X方向的一部分。
设备400还具有至少一个设置在第二表面414上的器件。在实施例中，第一器件432是被倒装安装到第二表面414上的。在实施例中，第二器件434被引线键合安装到了第二表面414上。在实施例中，后继器件452是被倒装安装到第二表面414上的。在实施例中，第一器件是倒装存储芯片432，第二器件434是RF引线键合芯片434，后继器件452是诸如电感器452的无源器件。在实施例中，后继器件452是诸如电容器452的无源器件。在实施例中，后继器件452是诸如电阻器452的无源器件。在一个实施例中，后继器件452是诸如带通滤波器452的集成无源器件（IPD）。根据一个实施例，带通滤波器452耦合至RF引线键合芯片434，并且是所述RF引线键合芯片434的支持IPD。在实施例中，带通滤波器452处于紧邻引线键合芯片434的位置。在实施例中，“紧邻”是指在带通滤波器452和RF引线键合芯片434之间没有设置任何器件。在一个实施例中，IPD 452是低通滤波器。在一个实施例中，IPD 452是高通滤波器。在一个实施例中，IPD 452是双工器。在一个实施例中，IPD 452是平衡-不平衡变换器。可以理解，可以将这些器件连接至RF器件，以执行某些RF支持功能。
设备400还具有保护设置在所述第二表面414上的至少一个器件的包胶模层436。包胶模层436提供了多种效果，包括至少保护所述至少一个器件以及为整个设备400提供额外的刚度。
设备400还进行过处理，从而包含多个设置在球栅焊盘阵列上的电凸起438，其中，采用球焊盘416对所述球栅焊盘阵列举例说明。
在实施例中，设备400还被组装到了衬底440上，例如，衬底440是用于智能电话或手持电子装置的板。可以将衬底440称为容纳BBUL-C衬底410的基础衬底440。因而，焊盘侧412面对衬底440。在实施例中，将电凸起438的尺寸设定为建立离板间隙442，从而使嵌入管芯具有充分的余隙确保其不会与衬底440发生接触。离板间隙442能够实现在没有显著的成品率损失的情况下进行有用的大批量生产。
在实施例中，离板间隙3442允许嵌入管芯218的背面422安装到衬底440（未示出）上，从而实现额外的整体刚度。
图示的嵌入管芯无芯实施例提供了得到SiP实施例的HDI设计。在示范性实施例中，所述设备是一种智能电话400，其大部分处理能力分配给了嵌入的第一管芯418。其中，可以将存储器高速缓存功能分配给倒装芯片432，可以将大部分RF职能分配给引线键合芯片434，后继器件452可以是电感器。在一个实施例中，除了层间金属化部件430之外还提供了层间金属化部件454，以抵御从后继器件452发出的显著的EM发射。
图5是根据示范性实施例的嵌入管芯无芯衬底设备500的示意性透视剖开正视图。代表无芯衬底510的空间被示为沿Z方向上升。无芯衬底510被示为具有焊盘侧512和器件安装侧（未画出）。为了几个嵌入管芯和所安装的器件的放置的清晰度起见，没有示出层间电介质材料和金属化部件。也可以将焊盘侧512称为无芯衬底510的第一表面512，也可以将器件安装侧称为无芯衬底510的第二表面。将所嵌入的第一管芯518和所嵌入的后继管芯560绘制为与无芯衬底510是一体的。
所嵌入的第一管芯518被示为与无芯衬底510以及所嵌入的后继管芯560是一体的。与本公开中阐述的其他实施例类似，每一嵌入的管芯包括有源表面和背面表面。在实施例中，至少所嵌入的第一管芯518的背面表面穿过所述第一表面512露出。可以通过BBUL-C工艺完成嵌入管芯无芯衬底设备500的制造。球栅焊盘阵列位于焊盘侧512上，在第一表面512上示出了多个球焊盘516。
在一个实施例中，与本公开中阐述的其他图示的实施例类似，设置至少一个层间金属化部件。
设备500还具有至少一个设置在第二表面的器件。在一个实施例中，第一器件532是被倒装安装到第二表面上的。在实施例中，后继器件534被引线键合安装到了第二表面上。
在一个实施例中，设备500还具有保护设置在所述第二表面上的至少一个器件的包胶模层。设备500也进行过处理，从而包含多个设置在球栅焊盘阵列上的电凸起538，其中，采用球焊盘516对所述球栅焊盘阵列举例说明。
如图所示，采用东（E）替代X坐标，采用北（N）给出Y坐标。因此，无芯衬底510具有东南角509。在实施例中，所嵌入的第一管芯518具有东南角坐标517，所嵌入的第二管芯560具有东南角坐标559，它们沿Z和E维度相似，但是在N维度内不同。在实施例中，第一器件532具有东南角坐标531，后继器件534具有东南角坐标533，它们在Z维度内相似，但是每者在N和E维度内都不同。现在可以理解，可以将多个器件配置到嵌入管芯无芯衬底的Z剖面（profile）内，它们可以共享类似的坐标，也可以不共享类似的坐标。
在实施例中，将设备500组装到衬底上，例如，所述衬底是用于智能电话或手持电子装置的板。因而，焊盘侧512面对所述衬底。
图示的嵌入管芯无芯实施例提供了得到SiP实施例的HDI设计。在示范性实施例中，所述设备是一种智能电话500，其大部分处理能力分配给了嵌入的第一管芯518。其中，可以将存储器高速缓存功能分配给倒装芯片532，可以将大部分RF职能分配给引线键合芯片534，所嵌入的后继管芯560为第二处理器。
图6是根据几个实施例的过程和方法流程图600。
在610中，所述方法包括将至少一个嵌入管芯组装到BBUL-C衬底中。在一个非限制示范性实施例中，将嵌入管芯118组装到无芯衬底110内，如图1a、1b、1c和1d所示。在一个非限制示范性实施例中，将所嵌入的第一管芯218和所嵌入的后继管芯219组装到无芯衬底210内。
在612中，所述方法包括将至少一个嵌入管芯组装到焊盘侧和与焊盘侧相对的器件安装侧之间。在一个非限制示范性实施例中，将所嵌入的第一管芯318和所嵌入的后继管芯319组装到无芯衬底310内，其中，所嵌入的后继管芯319嵌入于焊盘侧312和器件安装侧314之间。
在620中，所述方法包括将至少一个器件组装到无芯衬底的器件安装侧上，其中，器件安装侧与焊盘侧相对。在一个非限制示范性实施例中，将倒装芯片132和引线键合芯片134组装到无芯衬底的器件安装侧上。
在630中，所述方法包括将在器件安装侧上具有至少一个器件的嵌入管芯BBUL-C衬底组装到基础衬底上。在一个非限制示范性实施例中，将BBUL-C衬底110组装到基础衬底140上。
图7是根据实施例的计算机系统700的示意图。如图所示的计算机系统700（又称为电子系统700）可以包含根据所公开的几个实施例以及在本公开中阐述的所述实施例的等价方案中的任何一个所述的在与焊盘侧相对的表面上具有至少一个器件的嵌入管芯BBUL-C衬底。所述计算机系统700可以是诸如笔记本电脑的移动装置。所述计算机系统700可以是诸如无线智能电话的移动装置。
在一个实施例中，电子系统700是包括将电子系统700的各个部件电耦合起来的系统总线720的计算机系统。根据各实施例，系统总线720为单条总线或者任意总线组合。电子系统700包括向集成电路710供电的电压源730。在一些实施例中，电压源730通过系统总线720向集成电路710供应电流。
根据一个实施例，将集成电路710电耦合至系统总线720，集成电路710包括任何电路或电路组合。在实施例中，集成电路710包括可以具有任何类型的处理器712。文中采用的处理器712可以指任何类型的电路，例如，其可以是但不限于微处理器、微控制器、图形处理器、数字信号处理器或其他处理器。在一个实施例中，处理器712是文中公开的嵌入管芯。在一个实施例中，在处理器的存储器高速缓冲中提供SRAM实施例。可以包含在集成电路710中的其他类型的电路为定制电路或专用集成电路（ASIC），例如，供无线装置使用的通信电路714，例如所述无线装置为蜂窝电话、智能电话、寻呼机、便携式计算机、双向无线电设备和类似的电子系统。在一个实施例中，处理器710包括诸如静态随机存取存储器（SRAM）的管芯上存储器716。在一个实施例中，处理器710包括诸如嵌入式动态随机存取存储器（eDRAM）的嵌入式管芯上存储器716。
在一个实施例中，采用后继的集成电路711，例如，后继的嵌入管芯实施例对集成电路710加以补充。双集成电路711包括双处理器713、双通信电路715和诸如SRAM的双管芯上存储器717。在一个实施例中，所述双集成电路710包括诸如eDRAM的嵌入式管芯上存储器717。
在一个实施例中，电子系统700还包括外部存储器740，所述外部储存器又可以包括一个或多个适于特定应用的存储元件，例如，具有RAM的形式的主存储器742、一个或多个硬盘驱动器744、和/或操纵移除介质的一个或多个驱动器746，例如，所述可移除介质为软盘、紧致磁盘（CD）、数字变量盘（DVD）、闪速存储器驱动器以及本领域已知的其他可移除介质。根据一个实施例，所述外部储存器740还可以是嵌入式存储器748，例如，倒装安装到BBUL-C芯片侧上的器件。在一个实施例中，将其他器件连接到集成电路710上，例如，所述集成电路为引线键合RF管芯，例如，其为本公开中阐述的引线键合管芯实施例。
在一个实施例中，电子系统700还包括显示装置750和音频输出760。在一个实施例中，电子系统700包括诸如控制器770的输入装置，其可以是键盘、鼠标、跟踪球、游戏控制器、麦克风、语音识别装置或者任何其他向电子系统700输入信息的输入装置。在一个实施例中，输入装置770为照相机。在一个实施例中，输入装置770为数字录音机。在一个实施例中，输入装置770为照相机和数字录音机。
如文中所示，可以通过很多种不同的实施例实现集成电路710，包括根据所公开的几个实施例及其等同方案中的任何一个所述的在与焊盘侧相对的表面上具有至少一个器件的嵌入管芯BBUL-C衬底、电子系统、计算机系统、一种或多种集成电路制造方法、一种或多种制造电子组件的方法，所述电子组件包括根据在文中通过各个实施例阐述的所公开的实施例以及其在本领域能够认识到的等价方案中的任何一个所述的在与焊盘侧设备相对的表面上具有至少一个器件的嵌入管芯BBUL-C衬底。所述元件、材料、几何形状、尺寸和操作顺序可以发生变化，以满足具体的I/O耦合要求，包括阵列接触数量以及根据所公开的几个在与焊盘侧设备实施例及其等价方案相对的表面上具有至少一个器件的嵌入管芯BBUL-C衬底中的任何一个做出的针对嵌入到处理器安装衬底内的微电子管芯的接触配置。
尽管可能在同一句话内提到嵌入管芯可以指处理器芯片、RF芯片或存储芯片，但是不应将其理解为它们具有等同的结构。在本公开的全文当中，凡提及“一个实施例”或“实施例”都表示结合所述实施例描述的具体特征、结构或特点包含于本发明的至少一个实施例内。在本公开全文的不同地方出现的短语“在一个实施例中”或“在实施例中”未必都是指同一实施例。此外，可以在一个或多个实施例中通过任何适当的方式结合所述具体特征、结构或特点。
可以参考图示的X-Z坐标理解诸如“上”、“下”、“之上”、“之下”的词语，可以参考X-Y坐标或者非Z坐标理解诸如“相邻”的词语。
提供了满足37C.F.R.§1.72(b)的摘要，其中，37C.F.R.§1.72(b)要求读者能够通过摘要迅速确定技术公开的本质和要点。提交所述摘要的前提是，不应采用其解释或限制权利要求的范围和含义。
在上述具体实施方式中，为了理顺本公开，在单个实施例中集中了各种特征。不应将这种公开方法解释成反映了这样的意图，即所要求保护的本发明的实施例所需要的特征比每一权利要求中明确表述的特征多。相反，如下述权利要求所反映的，本发明的主题存在于所公开的前述单个实施例的所有特征中的部分特征中。因而，在此将下述权利要求包含到所述的具体实施方式当中，其中每一权利要求自身代表独立的优选实施例。
本领域技术人员将容易地理解，在不偏离所附权利要求表述的本发明的原理和范围的情况下，可以对为了解释本发明的实质而描述和图示的细节、材料、部分布局和方法阶段做出各种其他改变。

Claims (19)

1.一种半导体微电子设备，包括：
无芯衬底；
设置在所述无芯衬底的第一表面上的球栅焊盘阵列；
嵌入到所述无芯衬底中并与之成为一体的管芯，其中，所述管芯包括有源表面和背面表面，并且其中，所述背面表面穿过所述第一表面露出；
设置在与所述第一表面相对的第二表面上的倒装芯片；
设置在所述第二表面上的引线键合芯片；
嵌入到所述无芯衬底中并与之成为一体的管芯与所述倒装芯片和引线键合芯片之间的电连接件，并且其中，所有的所述电连接件均设置于所述无芯衬底之内；以及
通过多个电凸起电连接到所述球栅焊盘阵列的基础衬底，其中，所述基础衬底包括嵌入在所述基础衬底中、与所述管芯的所述背面表面相邻的热沉。
2.根据权利要求1所述的设备，其中，所述球栅焊盘阵列包括多个电凸起，其中，所述多个电凸起表现出第一离板间隙，所述背面表面表现出第二离板间隙，并且其中，所述第一离板间隙超过所述第二离板间隙。
3.根据权利要求1所述的设备，还包括层间金属化部件，其连通于设置在所述第一表面和所述第二表面之间的金属屏蔽平面之间。
4.根据权利要求1所述的设备，还包括连通于所述第一表面和所述第二表面之间的层间金属化部件，并且其中，所述层间金属化部件还将所述嵌入管芯耦合到所述第一表面和所述第二表面的至少其中之一。
5.根据权利要求1所述的设备，其中，嵌入到所述无芯衬底内并与之成为一体的所述管芯是第一管芯，所述设备还包括嵌入到所述无芯衬底内并与之成为一体的第二管芯。
6.根据权利要求1所述的设备，其中，所述倒装芯片和所述引线键合芯片中的至少一个包括选自电阻器、电容器、低通滤波器、高通滤波器、双工器、平衡-不平衡变换器和电感器的无源器件。
7.根据权利要求1所述的设备，其中，所述倒装芯片和所述引线键合芯片中的至少一个包括耦合到射频器件的带通滤波器。
8.根据权利要求1所述的设备，其中，所述倒装芯片和所述引线键合芯片中的至少一个包括被设置成紧邻射频器件并与之耦合的带通滤波器。
9.一种用于形成半导体微电子设备的方法，包括：
将至少一个嵌入管芯组装到无芯内建无凹凸层(BBUL-C)衬底内，其中，所述无芯内建无凹凸层衬底具有焊盘侧和与所述焊盘侧相对的器件安装侧，并且其中，所述嵌入管芯具有有源表面和背面表面，并且其中，所述嵌入管芯背面表面穿过所述焊盘侧露出；
将至少一个器件组装到所述器件安装侧上；
将所述嵌入管芯耦合到所述至少一个器件上，其中，在所述无芯内建无凹凸层衬底的内部设置所述耦合的路径；以及
将所述无芯内建无凹凸层衬底组装到基础衬底上，其中，所述基础衬底包括嵌入在所述基础衬底中、与所述嵌入管芯的所述背面表面相邻的热沉。
10.根据权利要求9所述的方法，其中，所述嵌入管芯是所嵌入的第一管芯，所述方法还包括将所嵌入的后继管芯组装到所述无芯内建无凹凸层衬底内。
11.根据权利要求9所述的方法，其中，所述嵌入管芯是所嵌入的第一管芯，所述方法还包括：
将所嵌入的后继管芯组装到所述无芯内建无凹凸层衬底内，并且其中，所嵌入的所述后继管芯完全内部组装到所述无芯内建无凹凸层衬底内。
12.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括在其上安装倒装芯片。
13.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括在其上安装引线键合芯片。
14.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括在其上安装无源器件。
15.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括组装耦合到射频器件的带通滤波器。
16.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括组装耦合到射频器件并与之紧邻的带通滤波器。
17.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括在其上安装倒装芯片、引线键合芯片和无源器件中的至少两者。
18.根据权利要求9所述的方法，其中，将至少一个器件组装到所述器件安装侧上包括在其上安装倒装芯片、引线键合芯片和无源器件中的至少两者，所述方法还包括将所述无芯内建无凹凸层衬底组装到基础衬底上。
19.一种采用嵌入管芯无芯衬底的计算系统，包括：
无芯衬底；
设置在所述无芯衬底的第一表面上的球栅阵列；
嵌入到所述无芯衬底内中与之成为一体的管芯，其中，所述管芯包括有源表面和背面表面，并且其中，所述背面表面穿过所述第一表面露出；以及
设置在与所述第一表面相对的第二表面上的至少一个器件，并且其中，所述至少一个器件包括紧邻射频器件设置并与之耦合的带通滤波器；以及
耦合至所述无芯衬底的基础衬底，其中，所述基础衬底包括嵌入在所述基础衬底中、与所述管芯的所述背面表面相邻的热沉。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9490196B2 (en) 2011-10-31 2016-11-08 Intel Corporation Multi die package having a die and a spacer layer in a recess
US9162867B2 (en) * 2011-12-13 2015-10-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
WO2013095442A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Dense interconnect with solder cap (disc) formation with laser ablation and resulting semiconductor structures and packages
WO2013101156A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Integration of laminate mems in bbul coreless package
US9601421B2 (en) * 2011-12-30 2017-03-21 Intel Corporation BBUL material integration in-plane with embedded die for warpage control
CN104094679B (zh) * 2012-02-17 2017-08-29 株式会社村田制作所 元器件内置基板
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
DE112012006469B4 (de) 2012-06-08 2022-05-05 Intel Corporation Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9502336B2 (en) * 2013-03-13 2016-11-22 Intel Corporation Coreless substrate with passive device pads
US9832883B2 (en) 2013-04-25 2017-11-28 Intel Corporation Integrated circuit package substrate
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
US9418926B1 (en) 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
WO2017095419A1 (en) 2015-12-03 2017-06-08 Intel Corporation A hybrid microelectronic substrate and methods for fabricating the same
WO2017099750A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Hybrid microelectronic substrate and methods for fabricating the same
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
WO2018182595A1 (en) 2017-03-29 2018-10-04 Intel Corporation Embedded die microelectronic device with molded component
KR102454368B1 (ko) * 2018-01-22 2022-10-14 삼성전자주식회사 메모리 패키지 및 반도체 패키지
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
KR20200044497A (ko) * 2018-10-19 2020-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN111092062B (zh) * 2018-10-24 2021-06-08 欣兴电子股份有限公司 晶片封装结构及其制造方法
US11309295B2 (en) * 2019-08-26 2022-04-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11482481B2 (en) * 2019-09-27 2022-10-25 Intel Corporation Semiconductor device and system
CN110767606B (zh) * 2019-12-24 2020-04-17 杭州见闻录科技有限公司 一种具有复合功能的电子元器件及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1784785A (zh) * 2003-05-09 2006-06-07 松下电器产业株式会社 电路元件内置模块

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
JP4418250B2 (ja) * 2004-02-05 2010-02-17 株式会社ルネサステクノロジ 高周波回路モジュール
JP4602208B2 (ja) * 2004-12-15 2010-12-22 新光電気工業株式会社 電子部品実装構造体及びその製造方法
US7515434B2 (en) * 2004-12-20 2009-04-07 Nortel Networks Limited Technique for enhancing circuit density and performance
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
TWI283462B (en) * 2005-09-27 2007-07-01 Via Tech Inc Bumpless chip package and fabricating process thereof
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
JP4906047B2 (ja) * 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
US8125761B2 (en) * 2008-02-22 2012-02-28 Industrial Technology Research Institute Capacitor devices with co-coupling electrode planes
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1784785A (zh) * 2003-05-09 2006-06-07 松下电器产业株式会社 电路元件内置模块

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Publication number Publication date
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