TWI546904B - 使用嵌入式晶粒無核心基體之系統級封裝體及其形成方法 - Google Patents

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TWI546904B
TWI546904B TW100108727A TW100108727A TWI546904B TW I546904 B TWI546904 B TW I546904B TW 100108727 A TW100108727 A TW 100108727A TW 100108727 A TW100108727 A TW 100108727A TW I546904 B TWI546904 B TW I546904B
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Description

使用嵌入式晶粒無核心基體之系統級封裝體及其形成方法
此處所揭示之實施例係有關於半導體微電子裝置及其封裝方法。
發明背景
本發明所屬技術領域既有之關於半導體微電子裝置及其封裝方法尚待改進。
發明概要
依據本發明之一實施例，係特地提出一種運算裝置，其係包含：一無核心基體；配置在該無核心基體之一第一表面上的一球柵襯墊陣列；嵌入在且整合至該無核心基體之一晶粒，其中該晶粒包括一作用中表面及一背側表面，及其中該背側表面係經組配來係經由第一表面暴露出；配置在與該第一表面相反的一第二表面上之一覆晶晶片；配置在該第二表面上之一打線接合晶片；在該嵌入在且整合至該無核心基體之晶粒與覆晶晶片及打線接合晶片間之電氣連結，及其中全部該等電氣連結係配置在該無核心基體內部。
圖式簡單說明
為求瞭解其中獲得實施例之方式，前文簡短描述之多個實施例之更明確細節描述將參考附圖而呈現。此等圖式顯示之實施例並非必要照比例繪製，也未視為限制本發明 之範圍。透過使用附圖將以額外特異性及細節描述及解釋若干實施例中，附圖中：第1a圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第1b圖為依據一實施例一種第1a圖所示裝置經進一步處理後之剖面圖；第1c圖為依據一實施例一種第1b圖所示裝置經進一步處理後之剖面圖；第1d圖為依據一實施例一種第1c圖所示裝置經進一步處理後之剖面圖；第2圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第3圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第4圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第5圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之透視與切除示意平面圖；第6圖為依據一具體實施例一種處理程序及方法流程圖；及第7圖為依據一實施例之電腦系統之示意圖。
較佳實施例之詳細說明
現在將參考附圖，其中類似結構具有類似的後綴元件 符號標示。為了更清楚顯示多個實施例之結構，此處含括之圖式為積體電路結構之略圖表示型態。如此，例如所製造之積體電路結構在顯微相片中之實際外觀顯然有差異，但仍然結合該等具體實施例所述結構。此外，附圖可能只顯示可用來瞭解具體實施例之結構。可無需含括技藝界已知之其它結構以維持圖式的清晰。
第1a圖為依據一具體實施例嵌入式晶粒無核心基體裝置100之剖面圖。無核心基體110包括一陸地側112及一元件安裝側114。陸地側112也稱作為無核心基體110之第一表面112。元件安裝側114也稱作為無核心基體110之第二表面114。無核心基體係針對層間介電材料106及金屬化體108而以簡化形式表示。金屬化體108可在陸地側112與元件安裝側114間連結。金屬化體108係以簡化形式用於例示說明目的。可知金屬化體108及嵌入式晶粒118乃無凸塊堆積層(BBUL)封裝體之一部分。因而，裝置100可稱作BBUL無核心(BBUL-C)基體。
球柵襯墊陣列係設置在陸地側112上。多數四個球襯墊116係顯示於第一表面112上，但數目小只為了例示說明的簡單。嵌入式晶粒118係顯示為其係整合於無核心基體無核心基體110。嵌入式晶粒118包括一作用中表面120及一背側表面122。背側表面122係通過第一表面112而暴露出。數個接觸襯墊係顯示在元件安裝側114。於該具體實施例中，二個覆晶襯墊124及二個打線接合襯墊126係透過一阻焊層128而組配在第二表面114。須瞭解數個接觸襯墊僅供舉例 說明之用，而多於四個可配置在第二表面114上，即便在所示剖面圖亦如此。
在第一表面上，顯示四個球襯墊116以求簡明，但須瞭解當球襯墊係以一致中心隔開時，更多個球襯墊可沿X方向設置(及沿Y方向，該方向係正交於圖式平面)。舉例言之，截面顯示在嵌入式晶粒118交叉無核心基體110，可知四個球襯墊116；但當截面可能交叉無核心基體110而非嵌入式晶粒，諸如在無核心基體邊緣時，將交叉更多球襯墊。於一實施例中，沿一緣的球襯墊數目係在200至700之範圍。
於一實施例中，設置金屬屏蔽平面130，及以簡化形式顯示以求清晰。金屬屏蔽平面130之設置係作為屏蔽結構用來針對維持接近雜訊源的區域協助阻絕本地電磁(EM)雜訊。舉例言之，金屬屏蔽平面130可能使得在嵌入式晶粒118所產生的電磁雜訊維持在金屬屏蔽平面130下方，使得連結給配置在第二表面114的信號較不易受從嵌入式晶粒118發出的電磁雜訊影響。
今日瞭解屏蔽諸如金屬屏蔽平面130可位在沿Z方向之數個位置來隔離可能在金屬化體108內部產生的電磁雜訊。於一實施例中，藉由依據特定需求而沿X方向部分配置可達成屏蔽。舉例言之，金屬屏蔽平面130只能橫過X方向之一部分。如圖1a所示，金屬化體108可延伸穿過金屬屏蔽平面130而不接觸金屬屏蔽平面130。
嵌入式晶粒無核心基體裝置100之製造可藉BBUL-C方法進行。於BBUL-C方法實施例中，嵌入式晶粒118首先係 座落在背側表面122的材質諸如含空腔銅箔，及堆積層係製造成包括金屬化體108耦接至作用中表面120，及接著移除材料來暴露出背側表面122，如圖所示。獲得嵌入式晶粒BBUL-C實施例。
第1b圖為依據一實施例第1a圖所示裝置經進一步處理後之剖面圖。裝置101已經處理來包括配置在第二表面114上之至少一個元件。於一實施例中，第一元件132為已經覆晶安裝在第二表面114上的記憶體晶片132。於一實施例中，隨後元件134為已經打線接合第二表面114上的射頻(RF)晶片134。可知隨後晶片134係配置在阻焊層128上，但也可設置在其它結構諸如散熱座上，該散熱座係緊鄰隨後晶片134下方而未短路至金屬化體。現在瞭解多個RF晶粒元件可打線安裝或覆晶安裝在第二表面上。即便第1b圖顯示只有一個RF晶粒係打線接合，今日瞭解多個RF元件可藉打線接合或覆晶技術中之任一者或二者而安裝在第二表面上。
第1c圖為依據一實施例第1b圖所示裝置經進一步處理後之剖面圖。裝置102已經接受進一步處理來包括一上方模製層136來保護配置在第二表面114上的至少一個元件。上方模製層136遞送多個效果，包括至少保護該至少一個元件，及提供額外勁度給整個裝置102。
第1d圖為依據一實施例第1c圖所示裝置經進一步處理後之剖面圖。裝置103業已接受進一步處理來包括配置在球柵襯墊陣列，其係以球襯墊116舉例說明上的多個電氣凸塊138。
裝置103已經依據一實施例進一步處理在安裝在基體140上，諸如智慧型手機或掌上型電子裝置的板子。基體140可稱作為接納嵌入式晶粒BBUL-C基體110之基礎基體140。如此陸地側112係面對基體140。於一實施例中，電氣凸塊138之尺寸係形成一離地高度142，使得嵌入式晶粒118具有足夠餘隙，因而不會接觸基體140。離地高度142允許有用的高體積製造而無顯著良率損耗。
於一實施例中，離地高度142允許嵌入式晶粒118之背側122座落在基體140(圖中未顯示)上，因而達成額外整合勁度。於一方法實施例中，電氣凸塊138經再流來允許背側122座落在基體140之晶粒占用面積144上，但於電氣凸塊138的再流期間，係藉一夾具(圖中未顯示)來維持一給定離地高度142。再流之後，該夾具界定離地高度142。結果背側122可座落在晶粒占用面積144上。於一實施例中，晶粒占用面積144包括一散熱座146，其係嵌置在基體140內，且可由嵌入式晶粒118之大小界定。結果，形成有用的離地高度142，其允許背側122本身座落在散熱座146之基體140上。
例示說明性嵌入式晶粒無核心實施例提供高密度互連體(HDI)設計，其導致系統於封裝體(SiP)實施例。於一具體實施例中，裝置為智慧型手機103，針對大部分處理功率分派給嵌入式晶粒118，大部分記憶體快取功能分派給覆晶132，及大部分RF工作分派給打線接合晶片134。HDI設計規則之具體實施例包括自10微米至小於20微米之範圍的線/間。HDI設計規則之具體實施例包括自30微米至小於60微 米之通孔大小。HDI設計規則之具體實施例包括自100微米至小於200微米之互連結構間距。
第2圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置200之剖面圖。無核心基體210包括一陸地側212及一元件安裝側214。陸地側212也可稱作為無核心基體210之第一表面212，而元件安裝側214也可稱作為無核心基體210之第二表面214。嵌入式第一晶粒218及嵌入式隨後晶粒219係顯示為整合至無核心基體210。
嵌入式第一晶粒218係顯示為其係整合無核心基體210及嵌入式隨後晶粒219。各個嵌入式晶粒分別包括一作用中表面220及221及一背側表面222及223。各種情況下，背側表面222及223係經由第一表面212暴露出。
金屬化體208係在陸地側212與元件安裝側214間連通。金屬化體208係以簡化形式闡釋用於舉例說明目的。可知金屬化體208及嵌入式晶粒218及219屬於BBUL-C封裝體之一部分。嵌入式晶粒無核心基體裝置200之製造可藉BBUL-C方法進行。
球柵襯墊陣列係定位在陸地側212上，多數6個球襯墊216係例示說明於第一表面212。數個接觸襯墊係例示說明在元件安裝側214上。於該具體實施例中，覆晶襯墊及打線接合襯墊係透過阻焊層228而組配在第二表面214。
於一實施例中，提出金屬屏蔽平面230及其係以簡化形式舉例說明以求清晰。金屬屏蔽平面230係供用作為屏蔽結構來對維持接近雜訊源之區協助阻隔本地電磁雜訊。今日 瞭解屏蔽諸如金屬屏蔽平面230可配置在沿Z方向之數個位置來阻絕可能在金屬化體208內部產生的電磁雜訊。於一實施例中，依據特定需求藉由沿X方向部分配置可達成屏蔽。舉例言之，金屬屏蔽平面230只能橫過部分X方向。如圖2所示，金屬化體208可延伸穿過金屬屏蔽平面230而不接觸金屬屏蔽平面230。
裝置200也可具有配置在第二表面214上的至少一個元件。於一實施例中，第一元件232已經覆晶安裝在第二表面214上。於一實施例中，第二元件234已經打線接合在第二表面214上。於一實施例中，隨後元件250已經覆晶安裝在第二表面214上。可知第二元件234係配置在阻焊層228上，但也可固定在緊鄰位在第二元件234下方的其它結構諸如散熱座上。於一實施例中，第二元件234係配置在連結接地平面之一金屬圖案。
裝置200也具有保護配置在該第二元件234上的至少一個元件之上方模製層236。上方模製層236遞送多項效果包括至少保護該至少一個元件及提供額外勁度給整個裝置200。
裝置200也已經處理來含括設置在球柵襯墊陣列，其係以球襯墊216舉例說明上的多個電氣凸塊238。
於一實施例中，裝置200也已經組裝至基體240，諸如智慧型手機或掌上型電子裝置的板子。基體240可稱作為接納BBUL-C基體210之基礎基體240。如此陸地側212係面對基體240。於一實施例中，電氣凸塊238之尺寸係形成一離 地高度242使得嵌入式晶粒218及219具有足夠餘隙因而不會接觸基體240。離地高度242允許有用的高體積製造而無顯著良率損耗。
於一實施例中，離地高度242允許嵌入式晶粒218或嵌入式晶粒219之背側222或223座落在基體240(圖中未顯示)上，因而達成額外整合勁度。
例示說明性嵌入式晶粒無核心實施例提供高密度互連體(HDI)設計，其導致系統於封裝體(SiP)實施例。於一具體實施例中，裝置為智慧型手機200，針對大部分處理功率分派給嵌入式第一晶粒218。此處記憶體快取功能分派給覆晶232，及大部分RF工作分派給打線接合晶片234，隨後元件250可為與嵌入式隨後晶粒219聯結之記憶體晶片。
第3圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置300之剖面圖。無核心基體310包括一陸地側312及一元件安裝側314。陸地側312也可稱作為無核心基體310之第一表面312，而元件安裝側314也可稱作為無核心基體310之第二表面314。嵌入式第一晶粒318及嵌入式隨後晶粒319係顯示為整合至無核心基體310。於一實施例中，嵌入式第一晶粒318係位在無核心基體310的無核心第一區段302，及嵌入式隨後晶粒319係位在無核心第二區段304。
嵌入式第一晶粒318係顯示為其係整合無核心基體310及嵌入式隨後晶粒319，但嵌入式第一晶粒具有作用中表面320及背側表面322係經由第一表面312暴露出。嵌入式隨後晶粒319也具有一作用中表面321及一背側表面323。
金屬化體308係在陸地側312與元件安裝側314間連通。金屬化體308係以簡化形式闡釋用於舉例說明目的。可知金屬化體308及嵌入式晶粒318及319屬於BBUL-C封裝體之一部分。嵌入式晶粒無核心基體裝置300之製造可藉BBUL-C方法進行。於一方法實施例中，嵌入式第一晶粒318係組裝在無核心第一區段302，嵌入式隨後晶粒319係組裝在無核心隨後區段304，然後將無核心第一區段302與無核心隨後區段304組裝。設計規則係經調諧用來共同接合無核心第一區段302與無核心隨後區段304，而允許總成變成嵌入式晶粒無核心基體裝置300。
於一實施例中，無核心第一區段302與無核心隨後區段304係藉BBUL-C處理製造，其當然包括隨後設置晶粒318及319。例如於BBUL-C處理中，隨後晶粒319首先係安裝在無核心中間結構，及BBUL-C處理持續進行而形成金屬化體及層間介電材料，接著為安裝第一晶粒318，接著為顛倒結構，如第3圖所示。
球柵襯墊陣列係定位在陸地側312上，多個球襯墊316係例示說明於第一表面312。數個接觸襯墊係例示說明在元件安裝側314上。於該具體實施例中，覆晶襯墊及打線接合襯墊係透過阻焊層328而組配在第二表面314。
於一實施例中，提出金屬屏蔽平面330及其係以簡化形式舉例說明以求清晰。金屬屏蔽平面330係供用作為屏蔽結構來對維持接近雜訊源之區協助阻隔本地電磁雜訊。今日瞭解屏蔽諸如金屬屏蔽平面330可配置在沿Z方向之數個位 置來阻絕可能在金屬化體308內部產生的電磁雜訊。如所舉例說明及依據一實施例，金屬屏蔽平面330係作為嵌入式隨後晶粒319之背側金屬化體以及電磁屏蔽。如圖3所示，金屬化體308可延伸穿過金屬屏蔽平面330而不接觸金屬屏蔽平面330。
裝置300也可具有配置在第二表面314上的至少一個元件。於一實施例中，第一元件332已經覆晶安裝在第二表面314上。於一實施例中，第二元件334已經打線接合在第二表面314上。於一實施例中，隨後元件334係配置在阻焊層328上，但也可固定在緊鄰位在隨後元件334下方的其它結構諸如散熱座上。
裝置300也具有保護配置在該第二表面314上的至少一個元件之上方模製層336。上方模製層336遞送多項效果，包括至少保護該至少一個元件及提供額外勁度給整個裝置300。
裝置300也已經處理來含括設置在球柵襯墊陣列(其係以球襯墊316舉例說明)上的多個電氣凸塊338。
於一實施例中，裝置300也已經組裝至基體340，諸如智慧型手機或掌上型電子裝置的板子。基體340可稱作為接納BBUL-C基體之基礎基體340。如此，陸地側312係面對基體340。於一實施例中，電氣凸塊338之尺寸係形成一離地高度342使得嵌入式晶粒318具有足夠餘隙，因而不會接觸基體340。離地高度342允許有用的高體積製造而無顯著良率損耗。
於一實施例中，離地高度342允許嵌入式晶粒318之背側322座落在基體340(圖中未顯示)上，因而達成額外整合勁度。
例示說明性嵌入式晶粒無核心實施例提供高密度互連體(HDI)設計，其導致系統於封裝體(SiP)實施例。於一具體實施例中，裝置為智慧型手機300，針對大部分處理功率分派給嵌入式第一晶粒318。此處記憶體快取功能分派給覆晶332。嵌入式隨後晶粒319位置靠近(於該具體實施例中係緊鄰下方)打線接合晶片334，及隨後晶粒319可以是與打線接合晶片334聯結之記憶體晶片。
第4圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置400之剖面圖。無核心基體410包括一陸地側412及一元件安裝側414。陸地側412也可稱作為無核心基體410之第一表面412，而元件安裝側414也可稱作為無核心基體410之第二表面414。嵌入式晶粒418係顯示為整合至無核心基體410。
嵌入式晶粒418係包括一作用中表面420及一背側表面422。背側表面422係經由第一表面412暴露出。
金屬化體408係在陸地側412與元件安裝側414間連通。金屬化體408係以簡化形式闡釋用於舉例說明目的。可知金屬化體408及嵌入式晶粒418屬於BBUL-C封裝體之一部分。嵌入式晶粒無核心基體裝置400之製造可藉BBUL-C方法進行。
球柵襯墊陣列係定位在陸地側412上，多個球襯墊416 係例示說明於第一表面412。於該具體實施例中，覆晶襯墊及打線接合襯墊係透過阻焊層428而組配在第二表面414。
於一實施例中，提出金屬屏蔽平面430及其係以簡化形式舉例說明以求清晰。金屬屏蔽平面430係供用作為屏蔽結構來對維持接近雜訊源之區協助阻隔本地電磁雜訊。今日瞭解屏蔽諸如金屬屏蔽平面430可配置在沿Z方向之數個位置來阻絕可能在金屬化體408內部產生的電磁雜訊。於一實施例中，依據特定需求藉由沿X方向部分配置可達成屏蔽。舉例言之，金屬屏蔽平面430只能橫過部分X方向。如圖4所示，金屬化體408可延伸穿過金屬屏蔽平面430而不接觸金屬屏蔽平面430。
裝置400也可具有配置在第二表面414上的至少一個元件。於一實施例中，第一元件432已經覆晶安裝在第二表面414上。於一實施例中，第二元件434已經打線接合在第二表面414上。於一實施例中，隨後元件452已經覆晶安裝在第二表面414上。於一實施例中，第一元件432為覆晶記憶體晶片432，第二元件434為RF打線接合晶片434，及隨後元件452為被動元件諸如電感器452。於一實施例中，隨後元件452為被動元件諸如電容器452。於一實施例中，隨後元件452為被動元件諸如電阻器452。於一實施例中，隨後元件452為整合型被動元件(IPD)諸如帶通濾波器452。帶通濾波器452係耦接至RF打線接合晶片434，依據一實施例係支承IPD至該RF打線接合晶片434。於一實施例中，帶通濾波器452之位置係鄰近RF打線接合晶片434。於一實施例中， 「鄰近」表示在帶通濾波器452與RF打線接合晶片434間並未設置任何元件。於一實施例中，IPD 452為帶通濾波器。於一實施例中，IPD 452為高通濾波器。於一實施例中，IPD 452為雙工器。於一實施例中，IPD為平衡-不平衡轉換器(balun)。可瞭解此等元件係連結至RF元件來執行某些RF支承功能。
裝置400也具有保護配置在該第二表面414上的至少一個元件之上方模製層436。上方模製層436遞送多項效果包括至少保護該至少一個元件及提供額外勁度給整個裝置400。
裝置400也已經處理來含括設置在球柵襯墊陣列，其係以球襯墊416舉例說明上的多個電氣凸塊438。
於一實施例中，裝置400也已經組裝至基體440，諸如智慧型手機或掌上型電子裝置的板子。基體440可稱作為接納BBUL-C基體210之基礎基體440。如此，陸地側412係面對基體440。於一實施例中，電氣凸塊438之尺寸係形成一離地高度442使得嵌入式晶粒具有足夠餘隙因而不會接觸基體440。離地高度442允許有用的高體積製造而無顯著良率損耗。
於一實施例中，離地高度442允許嵌入式晶粒218之背側422座落在基體440(圖中未顯示)上，因而達成額外整合勁度。
例示說明性嵌入式晶粒無核心實施例提供高密度互連體(HDI)設計，其導致系統於封裝體(SiP)實施例。於一具體 實施例中，裝置為智慧型手機400，針對大部分處理功率分派給嵌入式第一晶粒418。此處記憶體快取功能分派給覆晶242，及大部分RF工作分派給打線接合晶片434，隨後元件452可為電感器。於一實施例中，除了金屬化體430之外，提供金屬屏蔽平面454來對抗顯著發射自隨後元件452之電磁輻射。
第5圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置500之透視與切除示意平面圖。表示無核心基體510之空間顯示於Z方向升高。無核心基體510顯示具有陸地側512及元件安裝側(圖中未顯示)。未顯示層間介電材料及金屬化體以求數個嵌入式晶粒及安裝元件的清晰。陸地側512也可稱作為無核心基體510之第一表面512及元件安裝側也可稱作為無核心基體510之第二表面。嵌入式第一晶粒518及嵌入式隨後晶粒560係闡釋為整合至無核心基體510。
嵌入式第一晶粒518係顯示為其係整合至無核心基體510及嵌入式隨後晶粒560。類似本文揭示所陳述的其它實施例，各個嵌入式晶粒包括一作用中表面及一背側表面。於一實施例中，至少該嵌入式第一晶粒518之背側表面係透過第一表面512而暴露出。嵌入式晶粒無核心基體裝置500之製造可藉BBUL-C方法進行。球柵襯墊陣列係位在陸地側512，及多個球襯墊516顯示為位在第一表面512上。
於一實施例中，類似本文揭示所陳述的其它具體實施例提出至少一種金屬屏蔽平面。
裝置500也具有配置在第二表面上之至少一個元件。於 一實施例中，第一元件532覆晶安裝在第二表面上。於一實施例中，隨後元件534打線接合在第二表面上。
於一實施例中，裝置500也具有過模製層，其保護配置在第二表面上之至少一個元件。裝置500也經處理而含括設置在以球襯墊516舉例說明之球柵襯墊陣列上的多個電氣凸塊538。
如圖所示，X座標係以東(E)替代，及Y座標係以北(N)標示。因而無核心基體510具有東南(SE)角509。於一實施例中，嵌入式第一晶粒518具有SE角座標517，及嵌入式第二晶粒560具有SE角座標559，其於Z維及E維為類似但於N維不同。於一實施例中，第一元件532具有SE角座標531，及隨後元件534具有SE角座標533，其於Z維為類似但於N及E維不同。今日瞭解多個元件可經組配在嵌入式晶粒無核心基體之Z輪廓內部，及其可或可未共享類似的座標。
於一實施例中，裝置500係組裝至一基體諸如智慧型手機或掌上型電子元件之板子。如此陸地側512係面對基體。
例示說明之嵌入式晶粒無核心基體實施例提供導致SiP實施例之HDI設計。於一具體實施例中，裝置為智慧型手機，大部分處理功率係分派給嵌入式第一晶粒518。記憶體快取功能可分派給覆晶晶片532，及大部分RF工作分派給打線接合晶片534，嵌入式隨後晶粒560為第二處理器。
第6圖為依據若干實施例之處理程序及方法流程圖600。
於610，該方法包括組裝至少一個嵌入式晶粒於 BBUL-C基體。於一非限制性具體實施例中，嵌入式晶粒118係組裝入無核心基體110，如第1a、1b、1c及1d圖所示。於一非限制性具體實施例中，嵌入式第一晶粒218及嵌入式隨後晶粒219係組裝入無核心基體210。
於612，該方法包括將至少一個嵌入式晶粒組裝在該陸地側與該陸地側相對之元件安裝側間。於一非限制性具體實施例中，嵌入式第一晶粒318及嵌入式隨後晶粒319係組裝入無核心基體310，而嵌入式隨後晶粒319係嵌入陸地側312與元件安裝側314間。
於620，該方法包括組裝至少一個元件在該無核心基體之元件安裝側上，此處該元件安裝側係與該陸地側相對。於一非限制性具體實施例中，覆晶晶片132及打線接合晶片134係組裝至該無核心基體之元件安裝側。
於630，該方法包括將嵌入式晶粒、BBUL-C基體帶有至少一個元件在其元件安裝側上組裝至基礎基體。於一非限制性具體實施例中，BBUL-C基體110係組裝至基礎基體140。
第7圖為依據一實施例電腦系統700之示意圖。依據如本文揭示陳述之若干所揭示之實施例及其相當例中之任一者，如所闡示之電腦系統700(亦稱電子系統700)可具體實施為嵌入式晶粒BBUL-C基體，帶有至少一個元件位在陸地側的反側上。電腦系統700可為行動裝置諸如筆記型電腦。電腦系統700可為行動裝置諸如無線智慧型電話。
於一實施例中，電子系統700為電腦系統，其包括電氣 耦接該電子系統700之各個組件的系統匯流排720。系統匯流排720為依據多個實施例之單一匯流排或匯流排之任一種組合。電子系統700包括供電給積體電路710之電壓源730。於若干實施例中，電壓源730透過系統匯流排720供應電流給積體電路710。
積體電路710係電氣耦接系統匯流排720，及包括依據一實施例之任一種電路或電路之組合。於一實施例中，積體電路710包括可屬任一類型的處理器712。如此處使用，處理器712表示任一型電路，諸如但非限於微處理器、微控制器、繪圖處理器、數位信號處理器、或其它處理器。於一實施例中，處理器712為此處揭示之嵌入式晶粒。於一實施例中，SRAM實施例係出現在處理器之快取記憶體。可含括在積體電路710之其它類型電路為客製電路或特定應用積體電路(ASIC)，諸如用在無線裝置諸如行動電路、智慧型電話、呼叫器、可攜式電腦、雙向無線電、及類似之電子系統的通訊電路714。於一實施例中，積體電路710包括晶粒上記憶體716，諸如靜態隨機存取記憶體(SRAM)。於一實施例中，積體電路710包括嵌入式晶粒上記憶體716，諸如嵌入式動態隨機存取記憶體(eDRAM)。
於一實施例中，積體電路710係以隨後積體電路711諸如嵌入式隨後晶粒實施例補償。雙積體電路711包括雙處理器713及雙通訊電路715及雙晶粒上記憶體717諸如SRAM。於一實施例中，積體電路710包括雙晶粒上記憶體717諸如eDRAM。
於一實施例中，電子系統700也包括一外部記憶體740，其又可包括適合特定應用的一或多個記憶體元件，諸如呈RAM形式之主記憶體742、一或多個硬碟機744、及/或一或多個處理活動式媒體746，諸如軟碟、光碟(CD)、數位影音碟(DVD)、快閃記憶體驅動器及技藝界已知之其它活動式媒體之驅動器。依據一實施例，外部記憶體740也可為嵌入式記憶體748，諸如在BBUL-C晶片側上的覆晶安裝元件。於一實施例中，其它元件係繫結至積體電路710，諸如打線接合RF晶片諸如本文揭示陳述之RF打線接合晶粒。
於一實施例中，電子系統700也包括一顯示裝置750一音訊輸出端760。於一實施例中，電子系統700包括輸入裝置，諸如控制器770其可為鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或將資訊輸入電子系統700之任何其它輸入裝置。於一實施例中，輸入裝置770為相機。於一實施例中，輸入裝置770為數位聲音記錄器。於一實施例中，輸入裝置770為相機及數位聲音記錄器。
如此處所示，積體電路710可以多個不同實施例實現，包括依據若干所揭示之實施例及其相當例中之任一者帶有至少一個元件在陸地側反側表面上的嵌入式晶粒BBUL-C基體、電子系統、電腦系統、一或多種積體電路之製造方法、及一或多種電子總成包括如此處陳述之多個實施例及技藝界認知之相當例中，依據若干所揭示之實施例中之任一者，帶有至少一個元件在陸地側反側表面上的嵌入式晶粒BBUL-C基體之製造方法。元件、材料、幾何形狀、尺寸、 及操作順序全部皆可改變來適合特定I/O耦接要求，包括依據若干所揭示之帶有至少一個元件在陸地側反側表面上的嵌入式晶粒BBUL-C基體裝置實施例及其相當例中之任一者，針對嵌在處理器安裝基體內之一微電子晶粒的陣列接點數目、陣列接點組態。
雖然嵌入式晶粒在同一句子可指處理器晶片、RF晶片或記憶體晶片，但不應解譯為相當結構。本揭示全文述及「一個實施例」或「一實施例」關聯該實施例所描述之特定特徵、結構或特性係含括於本發明之至少一個實施例。本揭示全文各處出現「一個實施例」或「一實施例」等詞並非絕對必然係指相同實施例。此外，特定特徵、結構或特性可以任一種適當方式組合在一或多個實施例中。
術語諸如「上」及「下」、「上方」及「下方」可參考所示X-Z座標而瞭解，及術語諸如「相鄰」可參考所示X-Y座標或非Z座標而瞭解。
摘要說明部分係遵照37 C.F.R.§1.72(B)要求摘要說明將允許讀者快速確定技術揭示之本質及主旨而提供。係瞭解其將不用來解譯或限制申請專利範圍之範圍或意義而提交。
前文詳細說明部分中，各項特徵係共同集結在單一實施例中用以使得揭示內容流暢化。本揭示方法絕非解譯為反映出意圖本發明所請求專利之實施例要求比較申請專利範圍各項所明確引述者更多的特徵。反而如下申請專利範圍各項反映，本發明主旨係源自單一所揭示實施例之全部特徵更少的特徵。如此，下列申請專利範圍各項係藉此而 併入詳細說明部分，申請專利範圍各項代表其本身為一分開的較佳實施例。
熟諳技藝人士方便瞭解可未悖離如隨附之申請專利範圍表示之本發明之原理及範圍而就已經描述及舉例說明之細節、材料及部件與方法步驟之排列方面做出多個其它變化。
100、101、102、103、200、300、400、500‧‧‧嵌入式晶粒無核心基體裝置
106‧‧‧層間介電材料
108、208、308、408‧‧‧金屬化體
110、210、310、410、510‧‧‧無核心基體、BBUL-C基體
112、212、312、412、512‧‧‧陸地側、第一表面
114、214、314、414‧‧‧元件安裝側、第二表面
116、216、316、416、516‧‧‧球襯墊
118、418‧‧‧嵌入式晶粒
120、220、221、320、321、420‧‧‧作用中表面
122、222、223、322、323、422‧‧‧背側表面
124‧‧‧覆晶襯墊
126‧‧‧打線接合襯墊
128、228、328、428‧‧‧阻焊層
130、230、330、430、454‧‧‧金屬屏蔽平面
132、432、532‧‧‧第一元件、記憶體晶片
134、434、534‧‧‧隨後晶片、射頻(RF)晶片
136、236、336、436‧‧‧上方模製層
138、238、338、438、538‧‧‧電氣凸塊
140、240、340、440‧‧‧基礎基體、基體
142、242、342、442‧‧‧離地高度
144‧‧‧晶粒占用面積
146‧‧‧散熱座
218、318、518‧‧‧嵌入式第一晶粒
219、319、560‧‧‧嵌入式隨後晶粒
232、332‧‧‧第一元件、覆晶
234、334‧‧‧第二元件、打線接合晶片
250‧‧‧隨後元件
302‧‧‧無核心第一區段
304‧‧‧無核心隨後區段
452‧‧‧隨後元件、IPD
509‧‧‧東南(SE)角
517、531、533、559‧‧‧東南(SE)角座標
600‧‧‧處理程序及方法流程圖
610、612、620、630‧‧‧方法步驟、處理方塊
700‧‧‧電腦系統、電子系統
710‧‧‧積體電路
711‧‧‧隨後積體電路
712‧‧‧處理器
713‧‧‧雙處理器
714‧‧‧通訊電路
715‧‧‧雙通訊電路
716‧‧‧嵌入式晶粒上記憶體
717‧‧‧雙晶粒上記憶體
720‧‧‧系統匯流排
730‧‧‧電壓源
740‧‧‧外部記憶體
742‧‧‧主記憶體
744‧‧‧硬碟機
746‧‧‧活動式媒體
748‧‧‧嵌入式記憶體
750‧‧‧顯示裝置
760‧‧‧音訊輸出裝置
770‧‧‧輸入裝置
第1a圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第1b圖為依據一實施例一種第1a圖所示裝置經進一步處理後之剖面圖；第1c圖為依據一實施例一種第1b圖所示裝置經進一步處理後之剖面圖；第1d圖為依據一實施例一種第1c圖所示裝置經進一步處理後之剖面圖；第2圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第3圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第4圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之剖面圖；第5圖為依據一具體實施例一種嵌入式晶粒無核心基體裝置之透視與切除示意平面圖；第6圖為依據一具體實施例一種處理程序及方法流程圖；及 第7圖為依據一實施例之電腦系統之示意圖。
103‧‧‧嵌入式晶粒無核心基體裝置
106‧‧‧層間介電材料
108‧‧‧金屬化體
110‧‧‧無核心基體
112‧‧‧陸地側、第一表面
116‧‧‧球襯墊
122‧‧‧背側表面
128‧‧‧阻焊層
130‧‧‧金屬屏蔽平面
132‧‧‧第一元件、記憶體晶片
134‧‧‧隨後元件、射頻(RF)晶片
136‧‧‧上方模製層
138‧‧‧電氣凸塊
140‧‧‧基體、基礎基體
142‧‧‧離地高度
144‧‧‧晶粒占用面積
146‧‧‧散熱座

Claims (21)

  1. 一種運算裝置，其係包含：一無核心基體；配置在該無核心基體之一第一表面上的一球柵襯墊陣列；嵌入在且整合至該無核心基體之一晶粒，其中該晶粒包括一作用中表面及一背側表面，及其中該背側表面係經由該第一表面而暴露出；配置在與該第一表面相反的一第二表面上之一覆晶晶片；配置在該第二表面上之一打線接合晶片；金屬化體，其係連通穿過但不接觸配置在該第一表面及該第二表面間之一金屬屏蔽平面；在該嵌入在且整合至該無核心基體之晶粒與覆晶晶片及打線接合晶片間藉由該等金屬化體所形成之電氣連結，及其中全部該等電氣連結係配置在該無核心基體內部；以及經由多個電氣凸塊而電氣連接至該球柵襯墊陣列之一基礎基體，其中該基礎基體包括嵌入在其中鄰近該晶粒背側表面之一散熱座。
  2. 一種運算裝置，其係包含：一無核心基體；配置在該無核心基體之一第一表面上的一球柵襯墊陣列； 嵌入在且整合至該無核心基體之一晶粒，其中該晶粒包括一作用中表面及一背側表面，及其中該背側表面係經由該第一表面而暴露出；配置在與該第一表面相反的一第二表面上之至少一個元件；金屬化體，其係連通穿過但不接觸配置在該第一表面及該第二表面間之一金屬屏蔽平面；以及經由多個電氣凸塊而電氣連接至該球柵襯墊陣列之一基礎基體，其中該基礎基體包括嵌入在其中鄰近該晶粒背側表面之一散熱座。
  3. 如申請專利範圍第1或2項之運算裝置，其中該等多個電氣凸塊具有一第一離地高度(standoff)及該背側表面具有一第二離地高度，及其中該第一離地高度係超過該第二離地高度。
  4. 如申請專利範圍第1或2項之運算裝置，其中該等金屬化體也將嵌入式晶粒耦接至該第一表面及該第二表面中之至少一者。
  5. 如申請專利範圍第1或2項之運算裝置，其中該嵌入在且整合至該無核心基體之晶粒係一第一晶粒，該裝置進一步包括嵌入在且整合至該無核心基體之一第二晶粒。
  6. 如申請專利範圍第1或2項之運算裝置，其中該至少一個元件包括選自一電阻器、一電容器、一低通濾波器、一高通濾波器、一雙工器、一平衡-不平衡轉換器(balun)、及一電感器之一被動元件。
  7. 如申請專利範圍第1或2項之運算裝置，其中該至少一個元件包括耦接至一射頻元件之一帶通濾波器。
  8. 如申請專利範圍第1或2項之運算裝置，其中該至少一個元件包括配置在鄰近於且耦接至一射頻元件之一帶通濾波器。
  9. 一種形成一運算裝置之方法，包含：將至少一個嵌入式晶粒組裝入無核心無凸塊堆積層(BBUL-C)基體，其中該BBUL-C基體具有一陸地側及與該陸地側相對的一元件安裝側和金屬化體，其係連通穿過但不接觸配置在該陸地側及該元件安裝側間之一金屬屏蔽平面，其中該嵌入式晶粒具有一作用中表面及一背側表面，及其中該嵌入式晶粒背側表面係經由該陸地側而暴露出；將該至少一個元件組裝在該元件安裝側上；以該等金屬化體耦接該嵌入式晶粒至該至少一個元件，其中該耦接係在內部路由安排至該BBUL-C基體；以及將該BBUL-C基體組裝至一基礎基體，其中該基礎基體包括嵌入在其中鄰近該晶粒背側表面之一散熱座。
  10. 如申請專利範圍第9項之方法，其中該嵌入式晶粒為一嵌入式第一晶粒，該方法進一步包括將一嵌入式隨後晶粒組裝入該BBUL-C基體內。
  11. 如申請專利範圍第9項之方法，其中該嵌入式晶粒為一嵌入式第一晶粒，該方法進一步包括： 將一嵌入式隨後晶粒組裝入該BBUL-C基體內，及其中該嵌入式隨後晶粒係完全組裝入該BBUL-C基體內部。
  12. 如申請專利範圍第9項之方法，其中將至少一個元件組裝在元件安裝基體上包括安裝一覆晶晶片於其上。
  13. 如申請專利範圍第9項之方法，其中將至少一個元件組裝在元件安裝基體上包括安裝一打線接合晶片於其上。
  14. 如申請專利範圍第9項之方法，其中將至少一個元件組裝在元件安裝基體上包括安裝一被動元件於其上。
  15. 如申請專利範圍第9項之方法，其中將至少一個元件組裝在元件安裝基體上包括組裝一帶通濾波器，其係耦接至一射頻元件。
  16. 如申請專利範圍第9項之方法，其中將至少一個元件組裝在元件安裝基體上包括組裝一帶通濾波器，其係耦接至且鄰近於一射頻元件。
  17. 如申請專利範圍第9項之方法，其中組裝至少一個元件在元件安裝基體上包括安裝一覆晶晶片、一打線接合晶片、及一被動元件中之至少二者於其上。
  18. 一種運算系統，其係包含：一無核心基體；配置在該無核心基體之一第一表面上的一球柵陣列；嵌入在且整合至該無核心基體之一晶粒，其中該晶粒包括一作用中表面及一背側表面，且其中該背側表面 係經由該第一表面而暴露出；配置在與該第一表面相反的一第二表面上之至少一個元件；金屬化體，其係連通穿過但不接觸配置在該第一表面及該第二表面間之一金屬屏蔽平面；及耦接至該無核心基體之一基礎基體，其中該基礎基體包括嵌入在其中鄰近該晶粒背側表面之一散熱座。
  19. 如申請專利範圍第18項之運算系統，其中該至少一個元件包括配置在鄰近於且耦接至一射頻元件之一帶通濾波器。
  20. 如申請專利範圍第18項之運算系統，其進一步包括耦接至該嵌入式晶粒之外部記憶體。
  21. 如申請專利範圍第18項之運算系統，其中該運算系統係蜂巢式電話、呼叫器、可攜式電腦、桌上型電腦及雙向無線電中之一者的部件。
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Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901724B2 (en) * 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
US8742561B2 (en) 2009-12-29 2014-06-03 Intel Corporation Recessed and embedded die coreless package
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same
US8535989B2 (en) * 2010-04-02 2013-09-17 Intel Corporation Embedded semiconductive chips in reconstituted wafers, and systems containing same
US8319318B2 (en) 2010-04-06 2012-11-27 Intel Corporation Forming metal filled die back-side film for electromagnetic interference shielding with coreless packages
US8618652B2 (en) 2010-04-16 2013-12-31 Intel Corporation Forming functionalized carrier structures with coreless packages
US9847308B2 (en) 2010-04-28 2017-12-19 Intel Corporation Magnetic intermetallic compound interconnect
US8939347B2 (en) 2010-04-28 2015-01-27 Intel Corporation Magnetic intermetallic compound interconnect
US8313958B2 (en) 2010-05-12 2012-11-20 Intel Corporation Magnetic microelectronic device attachment
US8434668B2 (en) 2010-05-12 2013-05-07 Intel Corporation Magnetic attachment structure
US8609532B2 (en) 2010-05-26 2013-12-17 Intel Corporation Magnetically sintered conductive via
US8264849B2 (en) * 2010-06-23 2012-09-11 Intel Corporation Mold compounds in improved embedded-die coreless substrates, and processes of forming same
US20120001339A1 (en) 2010-06-30 2012-01-05 Pramod Malatkar Bumpless build-up layer package design with an interposer
US20120032337A1 (en) * 2010-08-06 2012-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Flip Chip Substrate Package Assembly and Process for Making Same
US8754516B2 (en) 2010-08-26 2014-06-17 Intel Corporation Bumpless build-up layer package with pre-stacked microelectronic devices
US8304913B2 (en) 2010-09-24 2012-11-06 Intel Corporation Methods of forming fully embedded bumpless build-up layer packages and structures formed thereby
US8624392B2 (en) 2011-06-03 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US8937382B2 (en) 2011-06-27 2015-01-20 Intel Corporation Secondary device integration into coreless microelectronic device packages
US8848380B2 (en) 2011-06-30 2014-09-30 Intel Corporation Bumpless build-up layer package warpage reduction
US8912668B2 (en) 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
US9548281B2 (en) 2011-10-07 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connection for chip scale packaging
US9490196B2 (en) 2011-10-31 2016-11-08 Intel Corporation Multi die package having a die and a spacer layer in a recess
US9162867B2 (en) * 2011-12-13 2015-10-20 Intel Corporation Through-silicon via resonators in chip packages and methods of assembling same
US9224674B2 (en) * 2011-12-15 2015-12-29 Intel Corporation Packaged semiconductor die with bumpless die-package interface for bumpless build-up layer (BBUL) packages
WO2013095442A1 (en) * 2011-12-21 2013-06-27 Intel Corporation Dense interconnect with solder cap (disc) formation with laser ablation and resulting semiconductor structures and packages
WO2013101156A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Integration of laminate mems in bbul coreless package
US9601421B2 (en) * 2011-12-30 2017-03-21 Intel Corporation BBUL material integration in-plane with embedded die for warpage control
CN104094679B (zh) * 2012-02-17 2017-08-29 株式会社村田制作所 元器件内置基板
WO2013172814A1 (en) 2012-05-14 2013-11-21 Intel Corporation Microelectronic package utilizing multiple bumpless build-up structures and through-silicon vias
DE112012006469B4 (de) 2012-06-08 2022-05-05 Intel Corporation Mikroelektronisches Gehäuse mit nicht komplanaren gekapselten mikroelektronischen Bauelementen und einer Aufbauschicht ohne Kontaktierhügel
US9196573B2 (en) 2012-07-31 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Bump on pad (BOP) bonding structure
US8829673B2 (en) 2012-08-17 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9673161B2 (en) 2012-08-17 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded structures for package and substrate
US9136236B2 (en) 2012-09-28 2015-09-15 Intel Corporation Localized high density substrate routing
US9190380B2 (en) * 2012-12-06 2015-11-17 Intel Corporation High density substrate routing in BBUL package
US9502336B2 (en) * 2013-03-13 2016-11-22 Intel Corporation Coreless substrate with passive device pads
US9832883B2 (en) 2013-04-25 2017-11-28 Intel Corporation Integrated circuit package substrate
KR102192356B1 (ko) 2013-07-29 2020-12-18 삼성전자주식회사 반도체 패키지
US9349703B2 (en) 2013-09-25 2016-05-24 Intel Corporation Method for making high density substrate interconnect using inkjet printing
US9159690B2 (en) 2013-09-25 2015-10-13 Intel Corporation Tall solders for through-mold interconnect
KR102250997B1 (ko) 2014-05-02 2021-05-12 삼성전자주식회사 반도체 패키지
US9418926B1 (en) 2015-05-18 2016-08-16 Micron Technology, Inc. Package-on-package semiconductor assemblies and methods of manufacturing the same
KR101651362B1 (ko) * 2015-05-22 2016-08-25 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US9837484B2 (en) 2015-05-27 2017-12-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming substrate including embedded component with symmetrical structure
US20170092594A1 (en) * 2015-09-25 2017-03-30 Qualcomm Incorporated Low profile package with passive device
WO2017095419A1 (en) 2015-12-03 2017-06-08 Intel Corporation A hybrid microelectronic substrate and methods for fabricating the same
WO2017099750A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Hybrid microelectronic substrate and methods for fabricating the same
KR102556052B1 (ko) 2015-12-23 2023-07-14 삼성전자주식회사 시스템 모듈과 이를 포함하는 모바일 컴퓨팅 장치
CN107275197A (zh) * 2016-04-08 2017-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
WO2018182595A1 (en) 2017-03-29 2018-10-04 Intel Corporation Embedded die microelectronic device with molded component
KR102454368B1 (ko) * 2018-01-22 2022-10-14 삼성전자주식회사 메모리 패키지 및 반도체 패키지
US10424530B1 (en) 2018-06-21 2019-09-24 Intel Corporation Electrical interconnections with improved compliance due to stress relaxation and method of making
KR20200044497A (ko) * 2018-10-19 2020-04-29 삼성전기주식회사 팬-아웃 반도체 패키지
CN111092062B (zh) * 2018-10-24 2021-06-08 欣兴电子股份有限公司 晶片封装结构及其制造方法
US11309295B2 (en) * 2019-08-26 2022-04-19 Advanced Semiconductor Engineering, Inc. Semiconductor device package
US11482481B2 (en) * 2019-09-27 2022-10-25 Intel Corporation Semiconductor device and system
CN110767606B (zh) * 2019-12-24 2020-04-17 杭州见闻录科技有限公司 一种具有复合功能的电子元器件及其制造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331722B1 (en) 1997-01-18 2001-12-18 Semiconductor Energy Laboratory Co., Ltd. Hybrid circuit and electronic device using same
JP2002252297A (ja) * 2001-02-23 2002-09-06 Hitachi Ltd 多層回路基板を用いた電子回路装置
TWI236117B (en) * 2003-02-26 2005-07-11 Advanced Semiconductor Eng Semiconductor package with a heat sink
WO2004100264A1 (ja) * 2003-05-09 2004-11-18 Matsushita Electric Industrial Co. Ltd. 回路素子内蔵モジュール
JP4418250B2 (ja) * 2004-02-05 2010-02-17 株式会社ルネサステクノロジ 高周波回路モジュール
JP4602208B2 (ja) * 2004-12-15 2010-12-22 新光電気工業株式会社 電子部品実装構造体及びその製造方法
US7515434B2 (en) * 2004-12-20 2009-04-07 Nortel Networks Limited Technique for enhancing circuit density and performance
JP4736451B2 (ja) * 2005-02-03 2011-07-27 パナソニック株式会社 多層配線基板とその製造方法、および多層配線基板を用いた半導体パッケージと電子機器
TWI283462B (en) * 2005-09-27 2007-07-01 Via Tech Inc Bumpless chip package and fabricating process thereof
JP4819471B2 (ja) * 2005-10-12 2011-11-24 日本電気株式会社 配線基板及び配線基板を用いた半導体装置並びにその製造方法
JP2007123524A (ja) * 2005-10-27 2007-05-17 Shinko Electric Ind Co Ltd 電子部品内蔵基板
JP4906047B2 (ja) * 2005-11-28 2012-03-28 ルネサスエレクトロニクス株式会社 半導体装置
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US9941245B2 (en) 2007-09-25 2018-04-10 Intel Corporation Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate
US8258614B2 (en) * 2007-11-12 2012-09-04 Stats Chippac Ltd. Integrated circuit package system with package integration
US8125761B2 (en) * 2008-02-22 2012-02-28 Industrial Technology Research Institute Capacitor devices with co-coupling electrode planes
JP4828559B2 (ja) * 2008-03-24 2011-11-30 新光電気工業株式会社 配線基板の製造方法及び電子装置の製造方法
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system
US8110920B2 (en) * 2009-06-05 2012-02-07 Intel Corporation In-package microelectronic apparatus, and methods of using same
US8891246B2 (en) 2010-03-17 2014-11-18 Intel Corporation System-in-package using embedded-die coreless substrates, and processes of forming same

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