KR101355681B1 - 용량-결합 크로스토크 소거 - Google Patents

Abstract

본 개시물은 용량 결합 회로를 이용하여 인덕턴스-지배 크로스토크를 소거하는 방법을 제시하고; 또한, 본 개시물은 각각의 공격자 신호의 파생물을 각각의 피해자 신호에 부가시키기 위해 결합에 사용되는 커패시턴스 값을 캘리브레이팅하고, 선택하고 그리고 프로그래밍하여, 이에 따라 다른 방식으로 소정의 수신기에 의해 관찰되는 크로스토크를 없애는 방법을 제시한다. 다수의-라인 버스의 맥락에서는, 교차-결합 회로는 각각의 특정 송신기-수신기 쌍에 대해 이용되고 캘리브레이팅된 값을 가지고 "가장 가까운 이웃들"의 각각의 쌍 사이에서 이용될 수도 있다. 또한, 예를 들어, 차동 시그널링 시스템에서의 이용과 가장 가까운 이웃들이 아닌 라인들 사이에서 유도된 크로스토크를 다루는 실시형태들이 표현된다.

Description

용량-결합 크로스토크 소거{CAPACITIVE-COUPLED CROSSTALK CANCELATION}

근접하게 배치된 다수의 통신 라인들을 갖는 시스템에서, 이 통신 라인들 중 임의의 하나의 라인에서의 시그널링은 다른 통신 라인에 쉐도우 신호 (shadow signal) 를 여기시킬 수도 있으며, 이는 "크로스토크 (crosstalk)" 로 알려진 현상이다. 크로스토크는 통신 라인 상의 시그널링 마진 (즉, 이 통신 라인 상의 송신 신호에서 허용가능한 타이밍 및/또는 진폭 에러) 을 축소시키는 경향이 있고, 이에 따라, 시그널링 레이트가 증가하고 진폭이 축소함에 따라서 일반적으로 이 크로스토크는 점차 문제가 되고, 궁극적으로 시그널링 대역폭을 제한하게 된다.

수많은 접근방식이 크로스토크를 다루기 위해 개발되었지만; 이들 접근방식은 매 주어진 상황에서 바람직할 수도 있고 그렇지 않을 수도 있으며 바람직하게 동작할 수도 있고 바람직하게 동작하지 않을 수도 있다. 따라서, 크로스토크 문제를 다루기 위한 접근방식에 대한 필요성이 여전히 존재한다.

본 발명은 이러한 필요성을 다루고, 추가적인 관련된 이점을 제공한다.

도 1 은 송신 라인 상에서 원단 크로스토크 (far-end crosstalk) 의 문제를 설명하기 위해 이용된다. 이 예시에서, 제 1 라인 (103) 은 "공격자 (aggressor)" 라인이고, (사인파 심볼 121, 123 및 125 로 표현된) 크로스토크를 제 2 "피해자 (victim)" 라인 (105) 상으로 발생시킨다. 피해자 라인 (105) 은 그 길이의 적어도 일부가 공격자 라인 (103) 과 병렬로 구동하고; 결과적으로 크로스토크에 의해 제공된 "채널간 간섭 (interchannel interference)" ("ICI") 이 도 1 의 우측에 있는 참조 부호 131 로 나타낸 2 개 신호의 중첩으로 도시된다.
도 2 는, 원단 크로스토크의 영향을 없애기 (negate) 위해 용량 결합 회로 (227) 를 이용하는 말하자면 통신 시스템의 일 실시형태의 개략도이다. 용량 결합 회로는, 자칭 공격자 신호 (219) 의 표현을 신호 파생의 형태로 제 2 라인 (209) (즉, 피해자 라인) 에 결합한다. 특히, 용량 결합 회로 (227) 의 커패시턴스 및 그 출력 임피던스는, 원단 크로스토크가 수신기 (205) 에 나타남에 따라, 그 원단 크로스토크를 감소시키도록 정의될 수도 있다.
도 3 은, 특정 버스 구성이 주어진 수신기에서 원단 크로스토크를 소거하기 위해 필요한 커패시턴스의 양을 결정하기 위한 캘리브레이션 (calibration) 을 수행하는 일 방법을 나타내는 블록도이다. 2 개의 점선 옵션 블록 (303 및 304) 으로 표시된 바와 같이, 도 3 의 방법은 블록들 중 하나의 블록 (303) 으로 나타난 마스터 디바이스 (예를 들어, 메모리 제어기) 또는 다른 하나의 블록 (304) 으로 나타난 슬레이브 디바이스 (예를 들어, 메모리 디바이스) 둘 중 하나로 커패시턴스 값을 설정하도록 수행될 수도 있다.
도 4 는 송신기 (403) 를 수신기 (405) 에 연결하는 5 개의 송신 라인을 포함하는 버스를 도시하는 개략도이다. 제 2 라인 (411) 은 2 개 점선 화살표 (421) 로 표시되어 공격자로서 도시된다. 도 4 에서, 각각의 드라이버 (예를 들어, 드라이버 (417)) 는 부호 쌍 (427/428 또는 429/430) 각각으로 예시된 용량-결합 회로에 의해 2 개의 제일 가까운 이웃들에 결합된다. 버스 (예를 들어, 제 1 라인 (409)) 의 에지에서의 라인들은, 가장 가까운 하나의 이웃만을 갖고, (부호 쌍 (425/426) 으로 예시된) 단일 용량 결합 회로에 의해 가장 가까운 하나의 이웃에만 결합된다.
도 5 는, 각각의 가장 가까운 이웃 쌍에 연결할 수도 있는 것과 같은, 용량-결합 회로에 대한 일 실시형태의 개략도이다. 도 5 의 실시형태는, 도면의 우측에서 보여지는, 프로그래밍가능 드라이브 및 출력 임피던스 컴포넌트 (503) 및 수많은 추가적인 커패시턴스 초이스 (505) 를 포함한다.
도 6 은, 커패시턴스 초이스를 선택하고, 구동 강도를 튜닝하고, 다른 경우에는 용량-결합 회로가 이웃 신호 라인 또는 경로의 전압에 영향을 미치는 방식으로 조절되도록 이용될 수도 있는 조절가능한 출력 임피던스 회로의 일 실시형태의 개략도이다. 예를 들어, 도 6 에 도시된 회로는 도 5 에 도시된 하나 이상의 조절가능한 임피던스 회로 (511, 513 또는 515) 로서 이용될 수도 있다.
도 7 은 도 6 의 실시형태에 대한 대안인 조절가능한 출력 임피던스 회로의 제 2 실시형태의 개략도이다.
도 8 은 송신하는 N 개의 신호들 (여기서, N 은 16 개 라인의 병렬 버스를 위한 16 개와 같은 임의의 수) 에 대한 용량-결합을 설정하기 위해 마스터 디바이스 (예를 들어, 메모리 제어기) 에 대한 방법 (801) 의 흐름을 나타내지만 도 3 과 유사한 블록도이다. 도 8 로 도시된 바와 같이, 마스터 디바이스는 구성 모드에서 수신기로부터 측정된 크로스토크를 나타내는 캘리브레이션 신호를 수신할 수도 있고; 그후, 마스터 디바이스는 각각의 수신기에 대한 각각의 용량 결합 회로 (ii) 에 대한 결과 (i) 를 저장할 수도 있다.
도 9 는, 슬레이브 디바이스 (예를 들어, 메모리 디바이스) 에서 방법 (901) 의 흐름을 나타내지만 도 8 과 유사한 다른 블록도이다. 도 9 의 블록도는 도 8 에 비해 약간 더 간단한데, 이 실시형태의 경우에서, 슬레이브 디바이스가 오직 하나의 마스터 디바이스 (따라서, 그 커패시턴스 값이 모든 아웃고잉 (outgoing) 송신에 대해 일정하게 유지함) 와 통신한다. 참조 부호 (913) 로 표시된 바와 같이, 슬레이브 디바이스는 그 슬레이브 디바이스의 하나 이상의 레지스터로 프로그래밍되고 마스터 디바이스에 의해 측정된 커패시턴스 값 (및 출력 임피던스 값) 을 가질 수도 있다.
도 10 은, 가장 가까운 이웃 (즉, 실질적으로 평탄한 버스에서 소정의 라인의 양 측에 2 개씩) 4 개까지에 대한 용량 결합 크로스토크 감소 회로를 제공하는 실시형태 (1001) 의 개략도이다. 예로서, 도 10 에서, 드라이버 (1017) 는 인접 이웃 라인 (각각 부호 1009 로 나타냄) 뿐만 아니라 (부호 1011 의 2 개의 예시로 나타낸) "2 오버" 라인에 결합되는 구동 신호의 표현 (representation) 을 갖는다. 도 10 하단의 확대 단면도 (1045) 는 "마이크로-스트립" 버스로서의 버스의 구성을 도시한다.
도 11 은 상부 (1103) 및 하부 (1105) 를 나타내는 2-부분 그래프 (1101) 이다. 상부 (1103) 는 6 개의 커브를 플로팅하고, 이들 커브 각각은 공격자 라인의 로직/전압 파형을 나타내고, 이들 각각은 상이한 라인 패턴을 이용하여 도시된다. 하부 (1105) 는, 상부에 이용되는 것과 동일한 라인 패턴을 이용하여, 대응하는 크로스토크/전압 파형이 피해자 라인 상에 나타나는 것으로 도시된다. 도 11 에서 각각의 라인 패턴 쌍은 0 fF (femtofarad), 50 fF, 100 fF, 150 fF, 200 fF 및 250 fF 로 식별되는 상이한 교차-결합 커패시턴스에 해당한다. 도 11 의 그래프는 단지 예시적이고, 즉, 이웃 선들 사이의 크로스토크를 없애기 위해 사실상 필요한 실제 커패시턴스는 버스 길이, 배선들 사이의 분리, 쉴딩 (shielding) 이 버스 내에서 사용되는지의 여부, 및 수많은 다른 인자들에 기초하여 변화할 것이다.
도 12 는 일 실시형태 (1201) 를 나타내는 개략 블록도이고, 여기서, 메모리 제어기 (1203) 및 2 개의 메모리 디바이스 (1205 및 1207) 각각은, 이들 디바이스들 (제어기 또는 메모리 디바이스 둘 중 하나) 이 송신기로서 기능할 때, 크로스토크를 감소시키는데 이용되는 용량-결합 회로를 갖는다. 메모리 제어기는, 각각의 메모리 디바이스에 대한 경로 루팅에 전용된 커패시턴스 값을 홀딩할 수도 있고, 칩 선택 신호 (1219) 의 제어 하에서 용량성 교차-결합 회로를 설정할 수도 있는데 반해, 메모리 디바이스의 커패시턴스 값은 정지하여 (적어도 후속의 재-캘리브레이션까지) 유지된다.
도 13 은 상이한 시그널링 환경에서 용량성 교차-결합 회로를 이용하는 일 실시형태를 도시하지만, 도 4 와 유사한 도면이다.

열거된 청구범위에 의해 정의되는 청구물은 이하의 상세한 설명을 참조하여 더 이해될 수도 있고, 상세한 설명은 첨부된 도면과 관련하여 판독되어야만 한다. 청구범위에 의해 설명된 기술의 다양한 구현을 설계하고 이용하는 것을 가능하게 하는 후술되는 하나 이상의 특정 실시형태들의 설명은 열거된 청구범위를 한정하도록 의도되지 않지만, 특정 방법 및 디바이스에 대해 그 어플리케이션을 예시하는 것으로 의도된다. 이하 설명된 상세한 설명은, (i) 하나의 신호 경로를 구동하는데 사용되는 신호의 표현을 다른 (병렬) 신호 경로에 용량 결합하기 위한 커패시턴스 회로, 및 이러한 커패시턴스 회로에 기초한 시스템을 활용하는 송신기, 및 (ii) 캘리브레이션 값에 응답하여 용량 결합 회로를 설정하는 단계를 포함하는 송신 시스템에서의 동작 방법을 예시하고; 더욱 구체적으로는, 이러한 송신기 및 동작 방법 각각은 용량 결합을 이용하여 크로스토크를 없애기 위해 이하 설명되는 실시형태에 이용될 수도 있다. 이러한 구체적인 실시예들이 설명되는 동안, 본 명세서에 설명된 원리들도 마찬가지로 다른 방법 및 디바이스에 적용될 수도 있다.

1. 서론

본 개시물은, 송신기가 수신기에 신호를 전송하는 시그널링 시스템에 관한 것이다. 일반적으로 말하자면, 데이터 라인상에서 디바이스들 사이에서 송신되는 신호는 다른 주변 라인들상에서 신호의 품질을 저하시킬 수 있는 이 다른 주변 라인들상의 쉐도우 신호 또는 "크로스토크" 을 생성하는 경향을 갖는데; 사실상, 라인들이 서로 충분히 가깝게 이격된 경우에, 수많은 라인들 상에서 또는 모든 라인들 상에서 신호를 해석할 수 있는 능력을 크로스토크가 간섭한다는 의미로, 크로스토크는 공통이다.

본 명세서에 개시된 실시형태들은, 수신기에 의해 경험되는 것과 같은 크로스토크를 없애는 효과를 가질, 예를 들어, "이웃" 경로들상에 소거 신호를 고의로 위치시킴으로써 포함하는 크로스토크를 감소시키기 위해 용량 결합을 활용한다. 크로스토크는 시그널링 컴포넌트들과 관련된 다양한 조건들, 신호 경로 길이에 의해 생성되고, 감소되고 또는 악화될 수 있으며, 방법 경로는 컴포넌트들, 온도, 제조 변화, 환경 변화 및 다른 요인들 사이에서 루팅되고; 따라서, 본 개시물은 문제가 되는 레이아웃을 가정하여 제공되는 용량 결합의 양 (그리고, 바람직한 경우, 그 결합을 적용하는 시간) 을 평가하기 위해, 특정 신호 경로 및 조건의 캘리브레이션을 통해서 이 가변성에 대처하기 위한 원리를 제공한다. 이와 함께, 이러한 원리들은 유도성 크로스토크에 의해 지배된 시그널링 환경에 특히 유용한 크로스토크 문제에 저비용 고효율 솔루션을 제공한다.

도 1 은 시그널링 시스템 (101) 을 도시하도록 이용된다. 통상적으로, 일 세트의 통신 경로, 또는 "버스" 는 다양한 전자 컴포넌트들 사이의 통신을 루팅하는데 이용된다 (도 1 에는 미도시). 이 버스는, 병렬 또는 직렬 링크, 데이터 송신 라인 또는 제어 또는 어드레스 라인, 클록 또는 다른 특정 목적의 신호를 포함하는 임의의 유형의 통신 경로 또는 라인을 포함할 수 있다. 예를 들어, 이 버스는 단일-종단, 차동, 인코딩된, 멀티-레벨 또는 다른 형태의 통신에 대해 한정하지 않고 구성될 수 있고, 양-방향 또는 단-방향 시그널링을 위해 이용될 수도 있다. 이 버스는, 2 개의 전자 컴포넌트들 (즉, 2 개의 전자 컴포넌트들 사이에 결합된 하나 이상의 포인트-투-포인트 시그널링 링크) 사이의 통신에 전용될 수도 있고, 2 개 이상의 전자 컴포넌트들 (예를 들어, 3 개 이상의 전자 컴포넌트들 사이에 결합된 하나 이상의 멀티-드롭 시그널링 링크들) 사이의 통신을 인에이블하는데 사용된 공유 리소스일 수도 있다. 앞서 언급한 바와 같이, 디지털 전자기기의 크기가 계속해서 작아지고 이와 함께 신호 경로가 가깝게 정해짐에 따라, 크로스토크 문제는 증가된다. 도 1 은 오직 2 개의 라인 (103 및 105) 을 이용하여 이러한 문제를 도시하도록 이용된다. 이 예시에서, 제 1 라인 (103) 을 통해 제 1 디지털 파형 (107) 및 제 2 라인 (105) 을 통해 제 2 디지털 파형 (109) 을 송신하는 것이 바람직하다. 통상적으로, 제 2 신호는 사실상 사각 파형 펄스가 될 것이지만, 전이가 순간적이지 않고 (즉, 0 이 아닌 상승 및 하강 시간을 나타내지 않고) 운반되는 데이터의 값 (즉, 이진 신호의 경우에는 하나의 비트 또는 멀티-레벨 신호 또는 심볼 당 단일 비트 이상을 운반하는 신호의 다른 유형의 경우에는 멀티플 비트) 이 현재의 논의의 목적을 위해 임의의 상태를 취할 수도 있다는 것을 나타내기 위해 "데이터 아이 (data eye)" 심볼 (즉, 데이터 유효 인터벌) 을 이용하여 도시된다. 이 예시에서, 2 개의 신호 라인들은 그들의 길이의 적어도 일부를 따라서 가까운 관계로 서로 병렬로 배치된다고 가정되며, 이에 따라 크로스토크는 발생한다. 병렬 이동의 영역은 점선 박스 (111) 로 도 1 에서 나타나고, 발생하는 크로스토크는 유도성 크로스토크 (112) 의 형태뿐만 아니라 용량성 크로스토크 (113) 의 형태도 취하는 것으로 가정되어야만 한다.

유도성 크로스토크 및 용량성 크로스토크는, 일반적으로 반대 극성을 갖는 유도성 크로스토크 및 용량성 크로스토크로, 임의의 유형의 신호 라인에 존재할 것이다. 둘 중 어느 하나의 유형의 크로스토크가 다른 하나의 유형보다 더욱 현저하게 될 때는 언제나 ICI 가 발생한다. 컴퓨터 제조에 통상적으로 사용되는 다른 루팅 및 인쇄 회로 기판의 특정 유형에 대해, 유도성 크로스토크가 지배적인 경향이 있고, 그 결과는 송신기로부터 이격된 버스의 원단에서 순방향 크로스토크으로부터의 간섭이 (공격자 신호의 전이의 방향에 대해 반대 극성인) 유도성 결합에 의해 지배된다는 것이다.

각각의 송신 라인은 기준 평면 또는 복귀 경로 (예를 들어, 삼각형 심볼 (119) 로 나타냄) 에 라인을 결합하는, 인덕터 (115) 및 커패시터 (117) 를 포함하는 각각의 유닛을 갖는, 일련의 유닛으로서 모델링될 수도 있다. 수많은 버스 루팅 체계에서, 신호 라인들은 인접하는 이웃 경로들 사이에서 약간 일관된 경로 치수 및 간격을 갖는 것과 같이 특징화될 수 있고, 이에 따라, 이에 따라, 도 1 에 도시된 바와 같이, 순방향 크로스토크 효과는 부가적이고 2 개의 라인 (103 및 105) 의 병렬 루팅의 길이 위에 설계된다. 이러한 크로스토크의 부가적인 영향은 참조 부호 (121, 123 및 125) 로 나타난 3 개의 사인 파형 심볼 (또는 신호들의 합) 으로 표현된다.

따라서, 제 1 송신 라인 (103) 의 원단 (127) 으로의 제 1 신호 (107) 의 송신은 제 2 신호 라인 (105) 상에 크로스토크를 유도할 것이고, 이 크로스토크는 그 경로상에서 송신되는 신호 (109) 를 간섭한다. 그 결과, 제 2 신호 (109) 는 그 목적지 (129) 에 도달하지만, 부호 (131) 로 나타내고 합계와 관련된 채널간 간섭을 갖는다.

제 2 신호 (129) 를 해석하는 것을 렌더링하기 어렵게 하는 원단 크로스토크는, 순방향 크로스토크 결합 계수

, 라인들 사이의 결합 시간의 지속기간

, 및 공격자 신호의 편차

의 곱으로 이하의 식 (1) 에서 수학적으로 제공된다.

공격자 신호

는 도 1 의 송신 신호 (107) 를 나타낸다. 순방향 크로스토크 결합 계수는, 용량성-결합으로 인한 크로스토크를 나타내는

, 및 유도성 결합으로 인한 크로스토크를 나타내는

에 의해 식 (2) 에서 수학적으로 제공된다. 따라서, 공격자 신호 V_a 에 대해, 원단 크로스토크는, 용량 결합이 결합 라인을 지배하는 경우에는 양극 신호의 형태를 취하고, 유도성 결합이 결합 라인을 지배하는 경우에는 음극 신호의 형태를 취하며, 용량 결합 및 유도성 결합이 균형을 이루는 경우에는 무시가능하고 또한 존재하지 않는다.

신호 라인의 특정 유형에서, 유도성 결합은 용량 결합을 지배하는 경향이 있고, 이러한 지배의 결과는 신호 경로 길이, 버스 교차 단면 기하학적 형상, 온도 및 다른 조건에 기초하여 설계되는 수신기에 의해 관찰되는 음의 쉐도우 신호이다. 불행히도, 언급한 바와 같이, 이러한 지배는 마이크로-스트립 버스가 사용되는 곳을 포함하여 경로를 정하는 인쇄 회로 기판의 수많은 유형에 대해 공통인 경향이 있다. 마이크로-스트립 버스는 수많은 유형의 인쇄 회로 기판 통신에 사용되고, 통상적으로 금속성 기준 평면, 접지 평면 상부의 절연체, 및 절연체 꼭대기에 금속성 통신 라인을 피쳐링하고; 마이크로-스트립 버스는 용이하고 저렴하게 제조되지만, 크로스토크를 포함하는 신호 간섭의 특정 유형에 대해 차폐 디자인이 제공되는 상대적으로 더 큰 보호가 부족하다.

따라서, 제 1 신호 파형 (107) 은 공격자 전이의 네거티브를 발생시킨다고 가정되어; 참조 부호 (121, 123 및 125) 를 이용하여 도 1 에 상징적으로 도시된다. 순방향 크로스토크가 축적하고, 비-포화하기 때문에, 전자기장 영향, 그리고 제 2 신호 라인 (105) 상에 그 영향은 2 개의 라인 (103 및 105) 의 병렬 이동의 길이를 따라서 더욱 더 현저하게 될 것이다. 제 1 송신 라인 (103) 은 이 예시에서 "공격자" 채널인 반면에, 제 2 라인을 따라서 전송된 데이터 (109) 를 해석하는 능력을 간섭하는 채널간 간섭 ("ICI") 를 경험한다는 의미에서, 제 2 신호 또는 송신 라인 (105) 은 "피해자" 채널이다.

도 2 는 바람직하지 않은 원단 크로스토크를 없애기 위해 용량 결합 신호를 적용하는 실시형태 (201) 를 나타낸다. 예를 들어, 인덕턴스-지배 송신 경로에 대해, 도 2 의 실시형태는 식 (2) 의 항들을 효과적으로 밸런싱하고 대략적으로 0 인 원단 크로스토크를 생성하기 위한 용량-결합 신호의 고의적인 주입을 특징으로 한다. 이러한 접근방식은, 모두 함께 크로스토크가 발생하는 것을 예방하도록 시도하는 크로스토크 문제를 다루는 몇몇 다른 시도와는 상이하다.

도 2 는 제 1 송신 라인 (207) 을 통해서 수신기 (205) 에 송신하는 송신기 (203) 를 도시한다. 이 송신 라인 (207) 은, 공통의 송신 경로 (211) 를 통해서 제 2 라인 (209) 에 상대적으로 가깝게 통과하는 것으로 관찰되며, 이에 따라, 수신기 (205) 에 바람직하지 않은 순방향 크로스토크를 잠재적으로 생성하게 한다. 이 예시에서, 크로스토크가 인덕턴스-지배 크로스토크라고 가정되어, 마이크로-스트립 라인 버스에서 관찰될 수도 있기 때문에, 크로스토크를 없애는 것이 바람직하다. 드라이버 (217) 는 수신기의 제 1 슬라이서 (221) 에 의한 수신을 위해 제 1 송신 라인 (207) 상으로 입력 신호 (219) 를 구동시키고; 제 2 슬라이서 (223) 는 (동일한 송신기에서 기원할 수도 있고 또는 기원하지 않을 수도 있는) 제 2 라인 (209) 을 따라서 송신되는 신호를 수신한다. 도 2 에서 관찰되는 바와 같이, 송신기는, 크로스토크가 수신기에 나타남에 따라서, 크로스토크의 유도성 및 반응성 (용량성) 영향을 효과적으로 밸런싱하도록, 제 2 라인 (209) 상으로 입력 신호 (219) 의 표현을 결합하기 위해 용량 결합 회로 (227) 를 사용한다. 용량 결합 회로 (227) 는 (예를 들어, 유도성 크로스토크가 병렬 송신 라인들의 전체 길이를 따라서 선형이 아닌 경우, 지연 엘리먼트를 잠재적으로 포함하는) 제 2 라인상으로 순방향 크로스토크에 대한 보충량을 위치시키는 기능을 달성하기 위해 필요한 임의의 회로일 수도 있지만, 이 실시예에서는 드라이버 및 커패시터를 포함하는 것으로 상징화된다.

사인 파형 심볼 (229) 은 송신기 내의 용량 결합 회로에 인접하여 도시되고, 도 1 에서의 순방향 크로스토크를 집합시키도록 도시하는데 이용된 심볼 (즉, 참조 부호 (131) 로 부분적으로 나타난 사인파) 의 정확한 네거티브를 나타낸다. 즉, 유도성 크로스토크의 영향은, 송신기로부터의 거리 및 다른 요인들에 의존하여, 병렬 송신 라인들의 길이를 따라서 부가되고, 이에 따라, 천천히 형성되고, 각각의 수신기에 대해 고유하며; "총계 (lump sum)" 소거 신호 (예를 들어, 오리지널 드라이버 신호의 포지티브 파생) 에 부가됨으로써, 도 2 의 실시형태는 (식 (1) 로 앞서 나타난 바와 같은) 전체 크로스토크를 0 으로 구동시키도록 시도하는 특정 수신기에서 관찰될 누적 유도성 크로스토크 영향들을 밸런싱하는 방식으로 이웃 신호들을 효과적으로 혼란시킨다. 관련 결합 신호는, 억제되지 않은 제 1 신호 (231) 로부터 발생하는 크로스토크가 제 2 라인 (209) 과 병렬 이동의 길이에 걸쳐서 결합 신호를 증분적으로 소거하는 방식으로, 제 2 라인 (209) 상에서 송신되는 임의의 신호에 부가될 것이다. 그 결과는 슬라이서 (223) 에서 원하는 오리지널 신호를 이상적으로 정확하게 생성하는 것; 즉, 도 2 의 참조 부호 (233) 로 나타난 바와 같이, 결합된 신호의 영향이 제 1 송신 라인으로부터의 크로스토크에 의해 약화되어 채널간 간섭을 감소시키고 또는 제거하는 것이다.

또한, 전술한 원리들을 이용하여 용량성 크로스토크의 효과를 없애는 것이 가능하며; 용량성 크로스토크가 양극 신호를 이웃 라인들에 결합하기 때문에, 용량 결합 회로는 상보 신호 (즉, 반대 극) 를 이웃 라인으로 결합하여 크로스토크의 이러한 형태에 대해 보상할 수 있다. 후술되는 실시예에서, 이 크로스토크 문제가 마이크로-스트립 버스를 포함하는 수많은 송신 라인의 경우에 지배적인 경향이 있기 때문에, 이하의 논의는 인덕턴스-지배 크로스토크의 감소에 주로 포커싱될 것이지만, 본 명세서에 논의된 원리들을 적용하여 다른 형태의 크로스토크를 없애는 것도 또한 가능하다.

언급한 바와 같이, 크로스토크의 효과는 경로 루팅을 포함하는 수많은 요인들에 의존한다. 수많은 수신기들이 하나의 송신기와 통신하고 (예를 들어, 상이한 위치에 있는 수많은 메모리 디바이스들이 메모리 제어기로부터 신호를 수신함) 또는 수많은 송신기가 하나의 수신기와 통신하는 (예를 들어, 상이한 위치에 있는 수많은 메모리 디바이스들이 하나의 제어기에 신호를 전송함) 상황에서, 크로스토크는 각각의 송신기-수신기 경로에 대해 변화할 수도 있고; 즉, 도 2 의 실시형태에 의해 제공된 용량 결합은 특정 송신기-수신기 구성에 따라서 튜닝되어 (또는 매핑 또는 캘리브레이팅 또는 다른 방식으로 구체적으로 조절되어) 가능한 한 효과적으로 인덕턴스-지배 크로스토크를 소거시킬 수 있다.

도 3 은 이러한 튜닝을 수행하는 방법의 일 실시형태 (301) 를 나타낸다. 이 방법은 마스터 디바이스인 송신기, 또는 슬레이브 디바이스인 송신기에서 구현될 수도 있다. 예를 들어, 메모리 시스템에서, 메모리 제어기는, 통상적으로, 메모리 디바이스들에 의해 공유되지 않는 하드웨어 및 펌웨어를 포함하는 상당한 제어 로직을 가질 것이다. 따라서, 제어기 내에서 하나 이상의 용량 결합 기능들을 설정하고 및/또는 메모리 디바이스 내에서 하나 이상의 용량 결합 기능들을 설정하기 위한 제어를 제공하는 캘리브레이션 기능을 구현하기 위해 제어기를 이용하는 것은 실현가능할 수도 있다.

도 3 에 나타난 바와 같이, 마스터 디바이스는 제 1 점선 블록 (303) 당, 슬레이브 디바이스로부터의 값을 수신한다. 이 "캘리브레이션 값" 은 하나 이상의 그 용량 결합 회로로 하여금 크로스토크를 감소시키도록 설정하는 송신기로서 마스터 디바이스에 유용한 임의의 데이터일 수 있고; 예를 들어, 데이터는 수신기에 의해 경험되는 것과 같은 크로스토크의 효과 또는 크기를 나타내는 전압값 또는 코드를 포함할 수도 있다. 이러한 값들에 응답하여, 시스템 (예를 들어, 마스터 디바이스) 은 적절한 커패시턴스 및 구동 강도/출력 임피던스를 결정할 수도 있고, 마스터 디바이스 내에 하나 이상의 커패시턴스 회로를 설정하여 이들 값들을 적용하고 다음으로 "피해자" 신호 경로가 될 값들에 이러한 값들을 이용하여 획득된 신호 파생물의 표현을 결합할 수도 있다. 이러한 기능들은 도 3 의 참조 부호 (305, 307 및 309) 로 나타낸다.

이와 다르게, 도 3 으로 나타난 것과 같이, 마스터 디바이스는 자신이 원격의 송신기 (예를 들어, 데이터 판독 신호를 제공하는 메모리 디바이스) 로부터의 공격자 신호에 의해 생성되는 것과 같은 크로스토크를 직접 측정할 수 있고; 이러한 직접 측정은 점선 블록 (304) 으로 표현된다. 다음으로, 마스터 디바이스는 커패시턴스를 선택 (예를 들어, 결정) 하고, 원격의 송신기 내의 하나 이상의 커패시턴스 회로로 하여금 적절한 값을 갖도록 설정 (예를 들어, 프로그래밍) 하여, 인덕턴스-지배 크로스토크를 소거시키도록 진행할 수도 있고; 또한, 이 프로세싱은 참조 부호 (305 및 307) 로 표현된다. 따라서, 참조 부호 (309) 당 슬레이브 디바이스는 그 신호를 각각의 피해자 경로에 용량 결합하여 마스터 디바이스 (즉, 제어기) 에 의해 관찰되는 크로스토크를 없앤다.

이렇게 나타난 인덕턴스-지배 송신 시스템 내의 순방향 크로스토크를 감소시키기 위해 용량 결합을 이용하는 실시형태를 통해서, 마스터-슬레이브 구현과 관련된 추가적인 세부사항이 도 4 내지 도 10 을 참조하여 이하 설명될 것이다.

II . 마스터- 슬레이브 환경에서의 구현.

A. 구현.

도 4 는, 송신기 (403), 수신기 (405), 및 그 송신기와 수신기를 연결하는 버스 (407) 의 수많은 라인을 포함하는 실시형태 (401) 를 나타낸다. 이 라인들은, 클록, 칩 셀렉트, 인터럽트, 데이터 마스크 및 다른 제어 라인을 포함하는 제어 및 어드레스 ("CA") 라인, 데이터 조회 라인 ("DQ") 및 통신에 이용되는 다른 라인을 포함할 수도 있다. 후술되는 논의에서, 구현되는 실시예는 데이터 버스에 관련하여 설명될 것이지만, 실시형태는 송신기와 수신기를 연결하는 임의의 라인, 및 임의의 서브세트 또는 라인들의 조합에 적용될 수도 있다는 것을 이해해야만 한다.

도 4 는, N 개의 라인 병렬 데이터 버스 (407) 의 4 개의 라인 (409, 411, 413 및 415) 을 나타낸다 (여기서, N 은 예를 들어 16 또는 32 개일 수도 있다). 이들 라인들 중 두번째 라인 (411) 과 관련하여, 드라이버 (417) 는 슬라이서 (419) (즉, 라인 (411) 상에 운반된 심볼을 따라서 하나 이상의 이진 비트를 생성하는 수신기 회로) 에 통신하는 라인으로 단일 또는 다중-레벨 신호를 스위칭할 것이다. 2 개의 점선 화살표 (421) 는 도 4 에 도시되며, 각각의 화살표는 제 2 라인 (411) 으로부터 이웃 라인 (409 및 413) 상으로 유도된 바람직하지 않은 크로스토크를 나타낸다. 특히, 바람직하지 않은 크로스토크는 다른 라인 (예를 들어, 도 4 의 가장 아래있는 라인 (415) 과 같은 가장 가까운 이웃보다 더 알려진 라인, 또는 "2 오버" 라인들) 로부터 발생할 수 있지만, 크로스토크는 일반적으로 거리의 제곱에 따라 감쇠되고, 이에 따라, 가장 가까운 이웃 라인들 이외의 라인으로부터의 크로스토크는 도 4 의 실시형태를 논의하는 목적으로 무시될 것이다. 다른 라인으로부터의 크로스토크는 도 10 과 관련하여 이하 논의될 것이다. 논의의 용이함을 위해, 제 2 라인 (411) 만이 송신하고 공격자로서 작용하고 오직 제 1 라인 및 제 3 라인 (409 및 413) 은 피해자가 되는 것처럼, 도 4 에서 오직 2 개의 점선 화살표 (421) 가 관찰된다.

이 예시에서, 각각의 신호 라인의 드라이버는 그 드라이버의 입력 신호와 가장 가까운 이웃 드라이버의 출력을 연결하는 용량 결합 회로를 갖는다. 즉, 예를 들어, 제 2 라인 (411) 의 드라이버 (417) 는 입력 신호 (418) 를 수신하고, 이 신호의 표현을 각각의 가장 가까운 이웃 라인 (409 및 413) 상으로 용량 결합하여, 제 2 라인 (411) 의 전자기장 효과로부터 발생하는 라인상의 크로스토크의 영향을 없앤다. 이러한 효과를 위해서, 신호 (418) 의 각각의 표현은 프로그래밍가능 임피던스 또는 구동 강도 (427 및 429) 및 조절가능한 또는 가변 커패시턴스 (428 또는 430) 를 갖는 드라이버를 포함하는 프로그래밍가능 용량-결합 회로를 통과한다. 커패시턴스의 양은 (이들 라인의 수신기단에 위치된) 각각의 슬라이서 (431 및 432) 에서 관찰되는 것과 같이 가장 가까운 이웃 라인 (409 및 413) 상의 크로스토크를 가능한 한 밀접하게 없애도록 캘리브레이션 모드 동안 송신기에 의해 캘리브레이팅되고; 그 결합 커패시턴스로부터 생성된 파생 신호의 관련 구동 강도 및 각각의 수신기에 대한 결합 커패시턴스를 선택함으로써, 송신기는 버스 상의 상대적인 위치 및 다른 버스 컨디션이 주어진 특정 수신기의 필요성에 적합하게 하기 위해 크로스토크를 효과적으로 등화한다 (equalize).

특히, 드라이버의 신호 경로에 의해 관찰되는 것과 같은 효과적인 출력 임피던스를 유지하고 또는 조절하는 것이 바람직할 수도 있고; 이를 달성하기 위해, 도 4 의 실시형태에서 신호들을 이웃 라인들로 용량 결합하는데 이용된 드라이버 (425/427/429) 는 데이터 버스에 대해 이용된 모든 N 개의 드라이버 (또, 이들 중 4 개만이 도 4 에 도시됨) 의 일치하는 출력 임피던스를 확보하도록 캘리브레이팅될 수도 있는 적절한 출력 임피던스를 갖는다. 다른 회로 및 수단이 이러한 목적을 달성하기 위해 동등하게 채용될 수도 있지만, 이러한 임무에 적절한 예시적인 조절가능한 드라이버는 도 5 및 도 6 과 관련하여 이하 설명될 것이다.

특정 수신기에 대한 크로스토크를 등화하는데 이용된 커패시턴스의 캘리브레이션은, 도 4 의 부호 (433 및 434) 로 나타나고, 또는 슬라이서 (419, 431 및 432) 를 이용하여, 수신기 내에서 데이터 샘플러, 전압 샘플러, 에지 샘플러, 임시-로빙 (temporally-roving) 샘플러, 또는 다른 디바이스의 수단을 통해서 수행될 수도 있다. 이와 관련하여, 슬라이서에 의해 수신된 각각의 신호의 카피는 이러한 디바이스에 의해 샘플링될 수도 있고 입력 레벨 또는 다른 정보를 송신기 (403) 로 다시 제공하는데 이용될 수도 있다. 필요한 경우, 크로스토크를 나타내는 디지털 값은 격리 상태 또는 집합적인 상태 둘 중 하나의 송신기 (403) 로 다시 통과하기 전에 임시 저장을 위해 수신기 내의 내부 버스 (435) 에 의해 레지스터 (436) 로 공급될 수도 있다.

송신기가 마스터 디바이스인 상황에서, 마스터 디바이스는 도 4 의 부호 (439) 로 나타난 제어 로직에 의한 해석 또는 저장을 위해 복귀 데이터 링크 (437) 를 통해서 제공될 수도 있다. 필요한 경우, 제어 기능은 (도 4 의 디스크 심볼 (445) 로 나타난) 소프트웨어에 의해 부분적으로 구현될 수도 있고, 또는 이와 다르게, 하드웨어 로직 (또는 실행되는 소프트웨어 또는 하드웨어 로직의 조합) 은 각각의 용량 결합 회로에 대한 적절한 커패시턴스를 격리하고 선택하는데 이용될 수도 있고 선택된 값을 레지스터 (441) 에 로딩하는데 이용될 수도 있다. 참조 부호 (443) 로 나타낸 것과 같이, 이 레지스터는 각각의 커패시턴스 회로의 가변 커패시턴스 및 프로그래밍가능 출력 임피던스를 제어하는데 이용될 수도 있다 (이 제어는 도 4 의 가장 아래있는 신호 라인 (415) 에 대해서만 도시되며, 여기서, 드라이버의 조합/프로그래밍가능 출력 임피던스/조절가능 커패시턴스 조합이 가장 가까운 이웃 경로에 대해 박스 레벨링된 "C" 로 나타난다).

전술한 것으로부터 명백한 것과 같이, 도 4 의 송신기 (403) 와 같은 마스터 디바이스는, 캘리브레이션 또는 구성 모드에서, 테스트 신호를 각각의 비트 라인으로 순서대로 구동할 수도 있고, 가장 가까운 이웃 라인상의 크로스토크의 크기를 측정할 수도 있으며; 사실상 수신기 (405) 는 그 관점으로부터 관찰되는 크로스토크를 나타내기 위해 측정을 픽싱 (fix) 하고, 그후, 캘리브레이션 신호의 형태로 제어기에 이 정보를 다시 통과시킨다. 도 8 및 도 9 와 관련하여 이하 설명되는 바와 같이, 캘리브레이션을 수행하기 위해 마스터 디바이스에 의해 이용될 수도 있는 일 방법은 간단하게 선택될 수도 있는 소정의 커패시턴스 값들의 세트를 통해서 사이클시키고 이웃 라인들상에 유도된 최소 크로스토크를 검출하기 위해 캘리브레이션 신호를 모니터링하는 것이다. 각각의 비트 라인을 순서대로 테스팅함으로써, 제어기는 구동 신호의 표현을 임의의 인접 비트 라인에 연결하는데 이용된 각각의 용량 결합 회로에 적합한 커패시턴스 값을 획득할 수도 있다. 8 개의 라인 데이터 버스의 경우, 이와 같은 회로 14 개가 이용될 수 있고; 16 개 라인 데이터 버스의 경우, 이러한 회로 30 개가 이용될 수 있다 (즉, 데이터 버스의 중간에 각각의 신호 라인이 2 개의 가장 가까운 이웃과 용량성-결합되어 있지만, 라인 (409) 과 같은 말단의 라인은 도 4 의 컴포넌트들 (427 및 428) 과 같은 오직 하나의 가장 가까운 이웃으로부터의 결합을 수신할 것이다).

도 5 는, (25 fF (femtofarad) 커패시터의 유닛상에 설계된 8 개의 가능한 커패시턴스 값의 선택을 포함하는 조절가능한 임피던스를 제공하는), 즉, 용량 결합 회로 (501) 의 일 실시형태에 대한 회로도를 도시한다. 이 회로는, 도 5 의 좌측에 있는 가변 구동부 및 도 5 의 우측에 있는 가변 커패시턴스 부를 포함하는, 2 개의 부분 (503 및 505) 을 포함하는 것으로서 관찰될 수도 있다. 이러한 2 개의 부분은 출력 (509) 으로서 입력 신호 (507) 의 파생물을 구동시키기 위해 이웃 라인으로 조합한다. 이러한 실시형태에서의 가변 드라이브는 3 개의 개별적인 구동 컴포넌트 (511, 513 및 515) 를 포함하고, 이들 각각은 마스터의 하드웨어 또는 소프트웨어 로직의 제어하에서 턴 "온" 되고 튜닝될 수도 있다. (도 5 에는 도시되지 않은) 레지스터가 각각의 회로에 대한 값들을 저장하고 그리고 업데이트시 또는 재-캘리브레이션시 사이에서 이러한 값들을 홀딩하기 위해 이용될 수도 있다. 도 5 의 우측은 3 개의 대응 커패시턴스 네트워크 (512, 514 및 516) 를 나타내고, 각각의 네트워크는 수많은 25fF 커패시터 (517) 들을 포함한다. 병렬 커패시턴스가 부가적이기 때문에, 도 5 의 우측에 있는 구조는 25fF 증분으로 0fF - 175fF 사이의 선택가능한 커패시턴스의 범위를 제공하기 위해 100 fF (4 개의 커패시터), 50fF (2 개의 커패시터) 및 25fF (1 개의 커패시터) 의 추가적인 조합을 허용할 수 있다. 3 개의 구동 회로 및 3 개의 브릿지 보다 많은 구동회로 및 브릿지를 제공함으로써 (예를 들어, 동일한 값의 8 개의 병렬 커패시터를 갖는 4 개의 브릿지를 제공함으로써), 회로는 16 개 이상의 선택가능 커패시턴스 (예를 들어, 8 개의 추가적인 커패시터가 제공된 경우에는 0 내지 375fF) 에 대해 제공되는 것으로 이루어질 수 있다.

25fF 커패시터의 이용이 단지 예시적이고, 회로 설계자가 구현에 의존하여 상이한 베이스 커패시턴스 값들 선택할 수도 있다는 것에 유의해야만 한다. 유사하게, 도 5 에서 관찰되는 특정 회로 구성은 단지 예시적이고, 동일하거나 또는 유사한 기능을 제공하기 위해 채용될 수도 있는 수많은 상이한 회로 설계들이 있다.

가장 아래있는 구동 회로 (515) 는, 전압원 (519) 및 가변 출력 임피던스 제어 (521) 를 포함하는 2 개의 컴포넌트들을 포함하도록 개념적으로 관찰되고, 이들 2 개의 컴포넌트들은 용량 결합 회로에 대해 조절가능한 출력 드라이브를 제공하기 위해 (즉, 관련 커패시턴스 네트워크 (511, 513 또는 515) 는 네트워크가 결합된 이웃 라인상의 전압 레벨에 영향을 주는 방법을 튜닝할 뿐만 아니라 출력 (509) 의 투시로부터 관찰되는 신호 강도 및 슬루 레이트 (slew-rate) 를 변경하기 위해) 협력한다. 이러한 컴포넌트들은 도 6 을 참조하여 더 논의될 것이다. 앞서 나타난 바와 같이, 필요한 경우, 구동 회로는 크로스토크 없애는 것을 지원하기 위해 필요한 다른 엘리먼트들을 포함할 수도 있고; 예를 들어, 크로스토크 효과가 전이의 길이에 따라서 비선형인 시스템에서, 크로스토크의 타이밍은 지연될 수도 있어서, 각각의 용량 결함 회로에 프로그래밍가능 지연 엘리먼트를 부가하는 것이 유용할 수도 있다. 특정 구현에 대해 필요한 경우, 이러한 다른 회로 엘리먼트의 부가는 본 명세서에서 논의된 다른 프로세스와 유사하고 디지털 디자인 엔지니어의 통상적인 기술 수준 내에 있다.

도 6 은 도 5 (511, 513 또는 515) 또는 도 4 (예를 들어, 컴포넌트 (425, 427 또는 429)) 에서 관찰되는 구동 컴포넌트들 중 하나로서 이용하는데 적절한 구동 회로 (601) 의 일 실시형태를 도시한다. 특히, 도 6 의 구동 회로의 기능은 입력 신호 (603) 를 출력 (605) 에 선택적으로 결합하고, 이에 따라 입력 신호 (603) 를 이웃 라인에 용량 결합하도록 링크된 커패시터들을 턴 "온" 하며 (도 6 에는 커패시터들이 도시되지 않음); 더욱 구체적으로, 구동 회로는 용량 결합에 이용될 출력 신호의 진폭을 효율적으로 정의하기 위해 디지털-프로그래밍된 저항기를 제공한다. 도 6 의 실시형태는 (각각 부호 607 및 609 로 일반적으로 나타난) 각각 A_P, B_P, C_P 그리고 A_N, B_N, 및 C_N 로 라벨링된 6 개 이상의 제어 신호의 이용을 통해서 이러한 제어를 제공한다. 각각의 제어 신호 (각각 A_P, B_P, C_P 그리고 A_N, B_N, 및 C_N) 은 도 6 의 회로의 구동 강도를 증분적으로 결정하도록 이용되고, (도 6 에 도시되지 않은) 제어 레지스터의 도움으로 "하이 (high)" 또는 "로우 (low)" 로 홀딩된다. 도 6 의 우측에서 관찰되는 연장 도트로 나타난 바와 같이, 구동 회로 (601) 의 출력 특성을 조절하는데 있어서 보다 더 큰 해결책을 달성하도록 추가적인 제어 신호 및 트랜지스터 세그먼트가 제공될 수도 있다.

입력 신호 (603) 의 로직 레벨은 FET (611 또는 613) 를 이용하여, 하이 로직 레벨 또는 로우 로직 레벨에 출력하는 결합에 의해 출력 (605) 을 구동시키는데 효과적으로 이용된다.

입력 신호가 하이 로직 레벨인 경우, 제 1 FET (611) 는 활성일 것이고, (추가적인 트랜지스터 세그먼트들이 이용되는지의 여부에 기초하는 잠재적인 다른 nMOSFET 뿐만 아니라) 3 개의 pMOSFET (617, 619 및 621) 의 공통 노드 (613) 에 출력 (605) 을 결합할 것이다. 신호 A_P, B_P, C_P 의 임의의 조합이 이용되어 공통 노드 (613) 를 하이 전압 레벨 (623) 에 결합할 수도 있고; 구동 회로와 관련된 특정 커패시턴스 (도 6 에는 미도시) 를 "턴 오프" 하는 것이 바람직한 경우, 이에 따라, 모든 3 개의 제어 신호 A_P, B_P, C_P 는 하이에서 홀딩되며, 구동 회로와 관련된 특정 커패시턴스를 "턴 온" 하는 것이 바람직한 경우, 하나 이상의 제어 신호가 제어 레지스터 설정에 의해 로직 로우 레벨에 홀딩된다.

유사하게, 입력 신호 (603) 가 로직 로우 레벨인 경우, 제 2 FET (613) 는 활성일 것이고, 이에 따라, 출력 (605) 을 제 2 노드 (625) 에 결합하며; pMOSFET (627, 629 및 631) 의 가역쌍 (reciprocal pair) 은 이러한 제 2 노드를 라인 (633) 에 의해 반송된 로직 로우 레벨에 결합한다. 일반적으로, 제어 신호의 각각의 쌍 (A_P-A_N, B_P-B_N 및 C_P-C_N) 은, 입력 신호 (603) 가 로직 하이인지 또는 로직 로우인지를 일치 출력 임피던스에 제공하기 위한 서로에 대한 논리적 반전일 것이며; 그러나, 이 결과는 꼭 이러한 경우여야만 할 필요는 없다. 예를 들어, nMOS 및 pMOS 디바이스는 상이한 임피던스 또는 스위칭 특성을 나타낼 수도 있고, 일반적으로 로직 하이 전압 레벨 및 로직 로우 전압 레벨에 대한 임피던스 연결을 통한 개별적인 제어의 규정은 (예를 들어, 상승 에지 레이트 및 하강 에지 레이트의 개별적인 제어를 가능하게 하는) 구동 컴포넌트 (601) 를 통해서 뿐만 아니라 전체 가장 가까운 이웃 신호 경로를 통해서도 더 많은 제어를 용이하게 한다. 구동 컴포넌트 (및 전반적인 용량 결합 회로) 의 출력 임피던스를 튜닝하는데 있어서의 유연성 및 제어를 제공함으로써, 도 6 으로 나타난 디자인은 다양한 목적을 위해 본 개시물에 의해 제공되는 회로 및 원리들을 이용하여 회로 디자이너에게 더 많은 유연성을 제공한다.

도 7 은 구동 컴포넌트의 대안의 구현 (701) 을 나타낸다. 앞서 나타난 실시형태의 경우에서와 같이, 도 7 에서 관찰되는 회로는 이웃 라인의 투시로부터 관찰되는 구동 전류 및 커패시턴스의 양 모두에 대한 제어를 갖는 시스템을 제공한다. 도 7 의 입력 노드 (703) 는 (예를 들어, 병렬 데이터 버스의 비트 라인을 따라서 출력을 위해 드라이버에 공급되는 것과 같은) 구동 신호의 표현을 수신하고; (도 7 에서 A_P, B_P, A_N 및 B_N 로 라벨링된) 인에이블 신호는 이러한 표현을 (도 7 에 도시되지 않은 관련 커패시턴스 네트워크 에 대한) 출력 (705) 으로 선택적으로 결합하고 그리고 (도 7 에서 707, 709, 711 및 713 로 라벨링된) nMOS 및 pMOS 트랜지스터들의 제어를 통해서 조절가능한 드라이브를 제공하도록 이용된다. 도 7 은 도 6 과는 상이하며, 도 7 은 오직 2 개의 트랜지스터 스테이지 "A" 및 "B" 가 도시되어 있지만, 제 3 의 또는 추가적인 스테이지가 부가될 수 있고 (예를 들어, 스테이지 "C"); 이러한 확장 가능성은 2 개의 일련의 연속 도트 (717) 로 나타난다.

다시 도 5 로 돌아가서, 회로 (501) 는 3 개의 드라이브 컴포넌트들 (511, 513 및 515) 를 포함하는 것으로 도시되고; 일반적으로, 드라이브 컴포넌트에 대한 결함 출력 임피던스는, 용량 결합의 목적을 위해 선택된 커패시턴스의 양에도 불구하고 일치 저항 대 커패시턴스 (R/C) 비율을 유지하기 위해, 출력 (509) 을 능동적으로 구동시키기 위해 얼마나 많은 구동 컴포넌트들이 이용되는지에 기초하여 변화될 것이다. 따라서, 제 1 구동 컴포넌트 (511) 만이 초기에 활성이지만 시스템이 커패시턴스를 재-캘리브레이팅하고 제 2 구동 컴포넌트 (513) 를 활성화하는 것으로 결정하는 경우, 각각의 구동 컴포넌트 (도 6 또는 도 7 의 A_P, B_P, C_P 및 A_N, B_N 및 C_N) 에 대한 제어 입력은 이에 대응하여 상이한 값들로 리셋되어 원하는 일정한 구동 강도를 유지할 수도 있다.

B. 구성 모드의 이용.

전술한 바와 같이, 용량 결합 회로에 의해 제공되는 용량 결합 및 구동 강도의 다양한 레벨들은 각각의 드라이버/이웃 라인 쌍 뿐만 아니라 소정의 송신기가 "통신 (talk to)" 할 수도 있는 각각의 수신기에 대해 캘리브레이팅 및 프로그래밍될 수도 있다. 커패시턴스는 특정 수신기에서 원단, 인덕턴스-지배 크로스토크의 영향을 소거하기 위해 커패시턴스가 이상적으로 선택되고, 어떠한 크로스토크도 없는 이상적인 상황을 모방하도록 일치 전압 응답을 제공하기 위해 출력 드라이브가 선택되며; 출력 구동 강도 (및 출력 임피던스) 에 걸친 제어가 이용되어 시스템의 다양한 신호 경로에 걸친 추가적인 제어를 시스템 디자이너에게 제공할 수도 있다. 도 8 및 도 9 는, 각각의 구동/이웃 라인 쌍이 커패시턴스의 "적절한 양" 을 선택하도록 캘리브레이팅될 수도 있는 2 개의 방법을 도시한다.

특히, 도 8 은 마스터 디바이스가 그 자신의 드라이버들에 대한 용량 결합 회로를 설정하기 위해 이러한 캘리브레이션을 수행할 수도 있는 방법의 일 예 (801) 를 나타낸다. 이하 후술되는 목적을 위해, 마스터 디바이스는 먼저 (부호 (803) 로 나타난 것과 같은) 구성 모드로 진입하고 이를 슬레이브 디바이스로 식별한다. 구성 모드는, 슬레이브 디바이스를 마주보는 성능을 튜닝하기 위해 마스터 디바이스, 예를 들어, 일반적인 타이밍 또는 회로 캘리브레이션이 수행된 주기적인 캘리브레이션의 일부일 수도 있다.

도 8 의 예시에서, 슬레이브 디바이스 (예를 들어, 메모리 디바이스) 는 보통 버스의 모든 라인 (예를 들어, 도 4 에 의해 도입된 예시와 비교하여, 병렬 데이터 버스의 모든 라인) 에 걸친 통신에 응답하고, 구성 모드는 메모리 디바이스로 하여금 그 다양한 슬라이서 각각에 의해 경험된 크로스토크의 측정을 지원하는 것을 가능하도록 설정된다. 마스터 디바이스 (예를 들어, 제어기) 는 각각의 개별적인 라인 상에 테스트 신호를 도입함으로써 캘리브레이션을 초기화하고, 슬레이브 디바이스는, 특히 (바람직하지 않은 순방향 크로스토크의 예측된 문제일 수 있는) 이웃 라인을 포함하는, 버스의 각각의 라인상의 응답을 모니터링한다. 예를 들어, 참조 부호 (805) 로 나타난 것과 같이, 마스터 디바이스는 N 개의 시트 와이드 데이터 버스의 N 개의 라인 각각에 테스트 신호를 순차적으로 위치시킬 수도 있다.

이러한 구성을 수행하기 위해 마스터 디바이스에 의해 이용될 수도 있는 수많은 상이한 방법이 있다. 예를 들어, 일 접근 방식은 각각의 가능한 커패시턴스 값을 순서대로 선택하고 각각의 값에 대한 테스트 신호를 한 번씩 반복하는 것이다. 예를 들어, (또, 커패시턴스에 대한 8 개의 가능한 선택들을 나타내는 도 5 의 예시를 이용하여) 도 8 의 참조 부호 (809 및 810) 에 의해 언급되는 바와 같이, 마스터 디바이스는 각각의 신호 라인에 대한 테스트 신호를 8 회 간단하게 반복할 수도 있고, 매회에는 상이한 결합 회로 커패시턴스를 가지며; 기능 블록 (807) 으로 나타난 바와 같이, 슬레이브 디바이스는 슬레이브 디바이스에 의한 크로스토크 경험의 측정을 나타내는 "캘리브레이션 신호" 를 복귀하며, 마스터 디바이스는 각각의 이웃 라인상의 크로스토크의 효과를 가장 완화시키는 커패시턴스 값들 중 특정 값을 간단하게 격리시킬 수도 있다. 필요한 경우, 마스터 디바이스는 구동 강도를 재-캘리브레이팅할 수도 있고, (도 8 에서의 점선 블록 (811) 으로 나타난 것과 같은) 이웃 라인에 의해 보여지는 효과적인 출력을 조절할 수도 있다. 기능 블록 (813) 으로 나타나는 것과 같이, 마스터 디바이스가 각각의 용량 결합 회로에 대한 커패시턴스 값을 선택하면, 구동-시간 동작 동안의 이용을 위해 적절한 레지스터 내에 값을 저장한다. 다수의 수신기들이 소정의 송신기에 연결되는 환경에서, 상이한 수신기가 선택될 수도 있고, 복귀 화살표 (812) 로 나타난 것과 같이, 구성 프로세스는 반복될 수도 있다.

언급된 바와 같이, 다른 구성 방법이 이용될 수도 있다. 예를 들어, 각각의 가능한 커패시턴스 값을 통한 진행 대신에, 마스터 디바이스는 사전의 또는 디폴트 값에 비해 커패시턴스를 증가시키는 그리고 감소시키는 영향을 "테스팅" 할 수도 있고, 증가 또는 감소 영향이 크로스토크를 증가시키는 경우 기존의 커패시턴스 값을 유지할 수도 있어서; 다음으로, 마스터 디바이스는 다음의 드라이버/이웃 라인 구성으로 이동할 것이다. 바람직한 경우, 마스터 디바이스는 또한 후속 용량 결합 회로의 테스팅을 위해 시작점 (starting point) 으로서 사전 라인의 캘리브레이션으로부터의 설정을 유지할 수도 있다. 또한, 테스팅은 소정의 시스템 (예를 들어, 시스템 초기화 시점에서) 에 대해 오직 한 번만 수행되고 또는 온도 및 다른 환경적 요인들이 변화함에 따라서 시스템을 재구성하기 위해 주기적으로 재수행될 수도 있다. 대안으로, 초기 캘리브레이션에 후속하여, 수학적 모델 (또는 알고리즘) 이 이용되어 회로 테스팅을 수행하지 않고 커패시턴스 또는 구동 강도를 변화시킬 수도 있다. 최종적으로, 시행 착오 프로세스 대신에, 수많은 최적화 알고리즘 (예를 들어, LMS 또는 최소 평균 제곱법 (least-mean-squares)) 이 캘리브레이션을 지원하기 위해 이용될 수도 있다.

도 9 는 적절한 커패시턴스를 식별하기 위해 이용될 수도 있는 방법의 제 2 예시 (901) 를 나타내고, 이 방법은 송신기로서 동작할 때의 시간 동안 슬레이브 디바이스 (예를 들어, 메모리 디바이스) 에 의해 이용될 용량 결합 회로를 프로그래밍하는데 이용된다. 특히, 디바이스가 부호 (903) 당 메모리 제어기와 같은 마스터 디바이스로부터 설정된 구성 모드를 갖고; 몇몇 비메모리 어플리케이션이 슬레이브 디바이스에 의해 구체적으로 요청된 구성 모드를 피쳐링할 수도 있지만, 도 9 의 실시형태에서는, 마스터 디바이스가 시스템의 제어를 가정하고 구성 모드와 같은 동작의 특정 모드를 명령하는 "브레인 (brain)", 즉, 하드웨어 및 명령 로직 (instructional logic) 을 갖는다고 가정되어야만 한다. 모드는, 사이드밴드 링크 (sideband link) 를 통해서 슬레이브 디바이스를 명령하고, 슬레이브 디바이스 내의 제어 레지스터에 적절한 값을 기록하고, 또는 인터럽트와 같은 특정 비트 라인을 설정하거나 또는 몇몇 다른 방법에 의해서와 같이 잘-알려진 수많은 방법 중 임의의 방법에 의해 설정될 수도 있다. 이에 따라, 슬레이브 디바이스는 동시에 하나 이상의 비트 라인을 테스팅하는, 저장된 소정의 테스트 신호의 시퀀스를 생성하는 회로를 구성한다. 캘리브레이션을 구현하는 일 방법에서, 마스터 디바이스는 크로스토크의 대략적인 크기를 검출하고 또는 크로스토크가 음의 신호에서 양의 신호로 전이하는 때를 검출하거나 또는 그 반대를 검출하기 dnl해 수신된 신호 레벨을 다수의 임계값들과 비교할 수 있고; 다른 방법에서는, 마스터 디바이스는 시간의 특정 단위에서 전압 레벨을 구체적으로 측정하고 검출하기 위해 데이터 샘플러를 이용할 수 있다. 다른 방법에서, 디자이너는 더욱 복잡한 파형 분석을 제공할 수도 있다. 특정 방법 용도와 상관없이, 테스팅은 캘리브레이션의 목적이 되는 임의의 수의 라인, 예를 들어, 16 개의 비트 너비의 병렬 데이터 버스의 16 개 라인에 대해 수행된다. 각각의 데이터 라인상에 캘리브레이션 데이터가 제공되고, 마스터 디바이스는 크로스토크의 최소 레벨을 검출하고, 이에 응답하여 (도 9 에서 부호 (905 및 907) 로 나타난 것과 같이) 관련 커패시턴스 값을 선택하기 위해 이 최소값을 생성한 테스트 패턴을 슬레이브 디바이스에 식별한다. 또한, 앞서 언급된 바와 같이, 마스터 디바이스는 적절한 커패시턴스를 검출하기 위해 라인상의 테스트 신호를 위치시키는 디바이스에 다시 캘리브레이션 데이터의 다른 형태를 전송할 수도 있다. 최종적으로, 결정된 적절한 커패시턴스를 통해서, 이 방법은 각각의 용량 결합 회로와 관련된 구동 강도의 조절을 위해 요청할 수도 있고, 마스터 디바이스는 (부호 (911 및 913) 에 의해 나타난 것과 같은) 슬레이브 디바이스와 관련된 레지스터에 커패시턴스를 포함하는 적절한 값을 프로그래밍할 수도 있다. 마스터 디바이스는 다른 캘리브레이션 임무로 진행할 수도 있고, 또는 구성 모드 이외의 슬레이브 디바이스를 취할 수도 있다.

C. 제 2 또는 하위 순차 크로스토크를 감소시키기 위한 결합.

이해의 용이함을 위해, 실시형태들은 가장 가까운 이웃 라인들로부터 발생하는 크로스토크만을 크로스토크 소거의 이슈로 다루어 나타내었다. 예를 들어 도 4 를 참조하여, 2 개의 주변 이웃 라인들 (409 및 413) 로 구동되는 하나의 송신 라인, 예를 들어, 라인 (411) 에 의해 생성된 쉐도우 신호와 관련하여 크로스토크가 설명되었고; 이 크로스토크를 어드레싱하기 위해, 송신 라인 (411) 을 구동하는데 이용된 신호의 표현은 이웃 라인 (409 및 413) 까지 용량 결합되고 인덕턴스-지배 크로스토크를 소거시키기 위해 용량 결합 회로 (도 5 내지 도 7 에서 예시됨) 를 이용하여 구동되었다.

사실상, 크로스토크는 가장 가까운 이웃 이외의 라인으로부터 발생할 수 있다. 16 개의 라인 버스의 예시를 이용하여, 5 번째 최상위 비트 ("MSB (most significant bit)") 에 영향을 주는 크로스토크는 1 번째, 2 번째, 3 번째, 4 번째, 6 번째, 7 번째, 8 번째 MSB 등을 포함하는 버스에서 잠재적인 임의의 라인상에서 발생하는 신호로부터 발생할 수 있다. 일반적으로, (예를 들어, 마이크로-스트립 버스를 이용하는 것과 같은) 수많은 환경에서 일치 스페이싱 "x" 가 버스 내의 각각의 라인 그리고 그 이웃 라인 또는 이웃 라인들 사이에서 이용되어, 대략적으로 "2x" 스페이싱이 "2 오버 (two over)" 인 라인들 사이에 존재하게 되고, "3 오버 (three over)" 인 라인들 사이에는 "3x" 등이 존재하게 된다. 일반적으로, 통상적인 마이크로-스트립 버스 설비에서, 라인들 사이의공통 스페이싱은 300 미트론일 수도 있고, 각각의 라인은 대략 100 미크론의 경로 폭을 갖는다. 크로스토크가 라인들 사이의 거리의 제곱으로 저하되기 때문에, 마이크로-스트립 버스 내의 "2 오버" 라인들로부터 발생하는 크로스토크는 가장 가까운 이웃 크로스토크에서와 마찬가지로 약 1/4 정도만이 되도록 기대될 수 있고, "3 오버" 로부터 발생하는 크로스토크는 가장 가까운 이웃 크로스토크에서와 마찬가지로 약 1/9 정도만이 되도록 기대될 수 있다. 간단한 구조를 통해서 가장 가까운 이웃 크로스토크 소거를 밸런싱하기 때문에, 그리고 덜 중요한 크로스토크 영향 (예를 들어, 가장 가깝지 않은 이웃 라인으로부터의 크로스토크 영향) 을 처리하지 않기 때문에, 도 4 에 설명된 실시형태는 특정 이점들을 나타낸다.

그럼에도 불구하고, 몇몇 실시형태에서, (후술되는, 차동 시스템과 같은) 더욱 복잡한 루팅 패턴을 피쳐링하는 실시형태와 같은 몇몇 실시형태에서, 가장 가깝지 않은 이웃들 사이의 신호들을 용량성-결합하는 것이 바람직할 수도 있고; 유사하게, 기술이 진보를 계속함에 따라, 데이터 아이 타이밍 (data eye timing) 이 충분히 엄격하게 되어 제 2 또는 제 3 순차의 크로스토크가 중요해질 것이다.

도 10 은 "2 오버" (또는, 앞서 이용된 용어인 "가장 까까운 이웃" 이외의 임의의 라인을 갖는) 라인들로부터 발생하는 크로스토크를 처리하는 예시적인 실시형태를 설명하도록 제공된다. 도 10 의 실시형태에 이용된 접근방식은, (신호가 버스의 말단에 있고, "내부에 있는 것" 인지, 또는 버스의 중간에 있는지의 여부에 기초하여) 각각의 구동 신호의 표현이 용량성-결합되고 2 개, 3 개 또는 4 개의 라인으로 구동되는 것을 제외하고는, 도 4 와 관련하여 설명된 것과 유사하다. 이러한 라인들로부터 발생하는 크로스토크가 거리의 제곱에 따라서 감소하기 때문에, 임의의 소정의 라인에 대해, 소정의 라인에 대한 입력 신호에 "2 오버" 라인을 용량 결합하는데 사용된 커패시턴스는, 가장 가까운 이웃을 결합하는데 이용된 커패시턴스와 비교하여 (a) 소정의 라인과 "2 오버" 라인 사이의 거리 대 (b) 동일한 방향에서 소정의 라인과 가장 가까운 이웃 사이의 거리의 비율 보다 기껏해야 크지 않을 것으로 기대할 수 있다. 즉, 라인들이 서로 일관되게 이격된 실시형태 (예를 들어, 마이크로-스트립 루팅) 에서, "2 오버" 라인에 대한 커패시턴스는 가장 가까운 이웃 라인들을 용량 결합하는데 이용된 커패시턴스의 1/2 보다 크면 안되고, 그 커패시턴스의 약 1/4 인 것이 일반적일 것이다.

도 10 은, 중심 라인 (1007), (중심 라인에 대해) 2 개의 가장 가까운 이웃 (1009), 및 중심 라인으로부터 "2 오버" 인 2 개의 라인 (1011) 을 포함하는 5 개의 비트 라인을 갖는 예시적인 버스 (1005) 및 송신기 (1003) 를 도시한다. 이해를 용이하게 하기 위해, 중심 라인에 위치된 신호들로부터 발생하는 크로스토크가 주로 논의되지만, 크로스토크는 도 10 에 나타낸 2 개의 라인의 임의의 조합 사이에서도 발생할 수도 있다는 것에 유의해야만 하고; 도 10 의 실시형태는 각각의 송신 신호의 파생물을 그 하나의 또는 2 개의 가장 가까운 이웃에 그리고 가장 가깝지 않은 이웃들 중 하나 또는 2 개의 이웃으로 결합하기 위해 용량 결합 회로를 이용함으로써 크로스토크 이슈를 다루도록 요청한다. 따라서, 도 10 에 도시된 회로에서, 송신기는 14 개의 용량 결합 회로 (2*(2N-3) 에 대응하고, 여기서, "N" 은 "2 오버" 용량 결합 시스템내에 용량 결합되는 데이터 라인의 수임) 를 포함한다. 도 10 에서, 크로스토크의 영향은 가장 가까운 이웃들의 쌍으로 중심 라인 (1007) 상의 송신에 의해 퇴거했고, "2 오버" 이웃들의 쌍은 각각 1013 및 1015 로 라벨링된 화살표들의 2 개의 쌍으로 표현된다.

도 10 의 송신기 (1003) 는 5 개의 드라이버 (1017, 1019, 1021, 1025 및 1027) 각각을 포함하는 것으로 관찰되고, 드라이버 각각은 전술한 신호 라인들 중 하나를 구동한다. 전술한 바와 같이, 중심 라인이 입력 신호를 수신하도록 구동하는 드라이버 (1017) 는 4 개의 용량 결합 회로를 이용하여 4 개의 가장 가까운 라인으로 용량 결합되는데; 제 1 용량 결합 회로 (1029) 는, 부호 (1031) 로 나타난 것과 같이, 파생 신호를 제 1 가장 가까운 이웃 라인에 결합하고; 제 2 용량 결합 회로 (1033) 는 제 2 파생 신호 (1035) 를 "2 오버" 라인으로 결합하며; 제 3 용량 결합 회로 (1037) 는 경로 (1039) 를 통해서 입력 (1018) 의 파생물을 다른 가장 가까운 이웃으로 구동하며; 마지막으로, 제 4 용량 결합 회로 (1041) 는 경로 (1043) 로 나타난 것과 같이, 입력 신호의 파생물을 제 2 "2 오버" 라인으로 구동시킨다. 일반적으로, 일관된 라인 스페이싱을 갖는 시스템에서, 중심 라인에 대한 가장 가까운 이웃으로 신호를 구동하는 22 개의 용량 결합 회로 (1029 및 1037) 는 상대적으로 강하고 유사하고 또는 동일한 커패시턴스 값을 가질 것이고, "2 오버 라인들" 을 결합하는 2 개의 회로 (1033 및 1041) 는 가장 가까운 이웃들에 대해 사용된 것에 비해 일반적으로 대략 1/4 이하인 훨씬 약한 커패시턴스 및 구동 강도를 가질 것이다.

도 10 의 바닥에는 마이크로-스트립 버스의 구성에서 구현되는 버스 (1005) 의 클로즈-업 단면도 (1045) 를 도시한다. 마이크로-스트립-버스는, 접지면 (1047), (그 접지면 꼭대기에 놓인) 기판 층 (1049), 및 캡슐화 층 (1051) 을 포함하고, 캡슐화 층 (1051) 은 서로로부터 그리고 (도 10 에 도시된 시스템 외부의) 다른 전기적 컴포넌트들로부터 각각의 개별적인 신호 라인 (1011, 1009, 1007, 1009 및 1011) 을 절연하는데 이용된다.

앞서 나타난 바와 같이, 크로스토크는 거리에 따라 무시가능하게 되고; 수많은 시스템 실시형태에서, 각각의 라인에 가장 가까운 이웃들 이외의 라인들 사이에서 크로스토크를 처리할 필요는 없을 수도 있고, 도 10 으로 나타난 실시형태는 필요에 따라 라인들을 결합 (또는 교차-결합) 하기 위해 용량 결합 회로를 이용함으로써 시스템 내의 임의의 수의 라인들 사이에서 연장될 수도 있는 프레임워크를 나타낸다.

D. 재고된 용량 결합의 적절한 양을 적용.

도 11 은, 전술한 실시형태에 의해 제공된 용량 결합의 어플리케이션의 예시를 나타내는 그래프 (1101) 를 도시한다. 도 11 은, 사실상, 마이크로-스트립 버스의 예시를 이용하여, (전압은 Y 축으로 나타남) 시간에 대한 6 개의 상이한 커브를 플로팅하는 상부 절반 (1103), 및 (여기서의 전압은 또한 Y 축으로 나타남) 가장 가까운 이웃의 크로스토크를 플로팅하는 하부 절반 (1105) 을 갖는 2 개 부분의 그래프이다. 상부 절반 및 하부 절반 모두는 나노초 (ns) 의 시간을 나타내는 공통의 X-축을 이용한다.

상부 절반 (1103) 의 6 개의 커브는 하부 절반 (1105) 의 6 개의 커브에 대응하고, 대응 라인 점선 패턴을 이용하여 도시된다.

예시로서, 제 1 라인 패턴은 어떠한 용량 결합도 없는 것을 나타내고 도 11 의 상부 절반 및 하부 절반 (1103 및 1105) 모두에 참조 부호 (1107) 로 표현된다. 상부 절반에서 도시되는 바와 같이, 송신 신호는 1.65 나노초에서 로직 "0" (대략 0.9 볼트) 으로부터 상승하면서 시작하고, 약 1.73 나노초에서 로직 "1" (대략 1.7 볼트) 로 레벨 오프한다. 각각의 이웃 라인에 유도된 인덕턴스-지배 크로스토크는 도 11 의 하부 절반으로 나타나고, 부호 (1107) 로 표현된 바와 같이, 각각의 이웃 라인의 전압 레벨에서 거의 0.3 볼트의 음의 "깊이 (dip)" 를 초래하고; 좌측은 확인되지 않으며, 이 크로스토크는 그 라인을 따라서 동일한 시간에 전송된 송신 신호를 간섭할 수 있다. 이 간섭은, 로직 "1" 또는 로직 "0" 이 그 라인상에 존재하는지의 여부를 결정하는 것뿐만 아니라 에지 전이가 발생하는지의 여부 그리고 언제 에지 전이가 발생하는지를 결정하는 것을 어렵게 만든다.

제 2 예시로서, 제 6 번째 라인 패턴은 250 fF 가 되도록 선택된 커패시턴스를 이용하는 용량 결합을 나타내고, 참조 부호 (1109) 에 의해 도 11 의 상부 절반 및 하부 절반 (1103 및 1105) 으로 나타낸다. 도 11 의 하부 절반 (1105) 에서 관찰되는 바와 같이, 이 커패시턴스는 부호 (1107) 로 나타난 전압 강하를 거의 소거시키는 파생 신호 (카운터펄스) 를 초래하고; 사실상, 선택된 커패시턴스는 도 11 에서 관찰된 상대적인 결과로 도시되어 약간 "너무 강한" 이며, 이웃 라인상의 대략 0.08 볼트의 약간 양의 신호를 초래한다. 또한, 이러한 과잉 결합은 이웃 라인 송신 해석을 어렵게 할 수 있고, 그래서 도 11 을 참조하여, 더 나은 선택 (이용가능한 경우) 은 가능한 한 로직 "로우" 상태 (0.9 볼트) 와 비교하여 0 의 크로스토크에 가깝게 생성하여, 크로스토크를 추가적으로 최소화시키는 커패시턴스일 수도 있는 것으로 관찰된다. 이 최소화는, 대략 200 fF, 즉, 참조 부호 (1111) 로 나타난 커브가 되는 것으로 도 11 에서 관찰된다.

III . 메모리 시스템에의 적용.

A. 메모리 제어기 및 다수의 메모리 디바이스 .

용량 결합에 이용되는 적절한 커패시턴스 값을 선택하는 것은, 거의 완전하게 임의의 특정 수신기에 의해 관찰되는 크로스토크를 없애도록 커패시턴스를 조절하는 직접적인 방식을 제공한다. (특히, 도 5 에서 관찰된 실시형태에서 전술된 실시형태에 의해 예시된 바와 같이) 연속적인 또는 이산적인 커패시턴스 값인지의 여부에 대해 커패시턴스를 조절함으로써, 본 명세서에 기재된 기술은 시스템으로 하여금 각각의 통신에 대해 임의의 특정 수신기로 빠르게 조율하는 것을 용이하게 한다.

후술하는 실시형태에서, 이러한 원리는 멀티-수신기 시스템에서 각각의 수신기에 대한 커패시턴스 및 출력 임피던스를 빠르게 변화시키는 시스템에 적용될 것이며; 또한, 이용될 예시는 다수의 메모리 디바이스와 통신하는 송신기로서 동작하는 메모리 제어기이며, 이 다수의 메모리 디바이스들 중 임의의 하나의 디바이스는 (메모리 디바이스들 (또는 메모리 디바이스들의 그룹) 의 어느 것이 다뤄지는지에 따라) 수신기일 수도 있다. 이러한 예시에서의 각각의 수신기는 (신호 경로 루팅, 종단, 온도, 및 수많은 다른 요인들에 기초하여) 송신기에 비해 약간 상이한 위치에 있기 때문에, 상이한 수신기에 적용되는 경우에, 하나의 수신기에 대해 결정된 커패시턴스 값은 부적절하게 밸런싱된 크로스토크를 초래하며; 따라서, 후술되는 실시형태는 상이한 수신기로의 (예를 들어, 각각의 특정 메모리 디바이스로의) 모든 송신을 위해 송신기에 의해 업데이트되는 상이한 빠르게 로딩된 커패시턴스 값 및 구동 값을 이용한다.

도 12 는, 메모리 제어기 (1203) 및 2 개의 메모리 디바이스 (1205 및 1207) 를 갖는 메모리 시스템 (1201) 을 도시한다. 제어기는, 소정의 시간에 각각의 메모리 디바이스 (데이터는 선택된 메모리 디바이스로부터 판독되고 선택된 메모리 디바이스에 기입됨) 와 양방향으로 통신하고, 각각의 디바이스는 송신기 또는 수신기로서 작용할 수도 있다. 디바이스는 명령 및 어드레스 ("CA") 버스 (1209) 뿐만 아니라 병렬 데이터 버스 (1211) 에 의해 공통으로 결합되는 것으로 관찰된다. 앞서 도입된 용량 결합 원리가 적용되어 임의의 라인들 사이의 크로스토크를 감소시킬 수도 있고, 교차-결합 신호 (1213) 는 제어기를 가지고 도시되며, 각각의 디바이스는 관련 디바이스가 송신기로서 동작할 때 배선의 쌍들 사이에서 교차-결합으로 나타난다.

도 12 의 예시에서, 메모리 제어기는 메모리 디바이스 중 하나와 상호작용할 수도 있고, 선택되는 메모리 디바이스에 기초하여 각각의 용량 결합 회로에 대한 커패시턴스 및 구동 강도 값을 저장하기 위해 레지스터 (1215) 를 이용하고; 각각의 메모리 디바이스는 또한 커패시턴스 및 구동 강도 값을 저장하는 레지스터 (1217) 를 갖지만, 이들 디바이스들이 오직 (즉, 도 12 의 실시형태에서의) 제어기와 통신하기 때문에, 이들 레지스터는 각각의 용량-결합 회로에 대한 하나의 스태틱 값을 저장할 필요가 있다. 도 12 의 참조 부호 (1219) 로 나타난 바와 같이, 제어기는 칩 선택 ("CS") 신호를 이용하여 레지스터 값들 사이를 구별하고 칩 선택을 이용하여 어드레싱되는 디바이스에서의 크로스토크를 등화시키기에 적절한 커패시턴스 값으로 용량 결합 회로를 로딩할 수도 있다.

다수의 레지스터 값들 및 칩 선택을 이용하여 상이한 수신기들 사이를 구별하는 일 구체적인 예시가 설명되고, 구성 모드 동안 또는 구동-시간 동안에, 특정 수신기에 커패시턴스 값들의 테일러링을 허용하는 통상적인 시스템에 수많은 다른 메커니즘이 존재한다.

도 12 로 나타난 예시는 임의의 수의 송신기 및 수신기로 확대될 수도 있고, 이들 송신기 및 수신기는 각각 다수의 디바이스와 또는 오직 단일의 디바이스와 통신한다.

B. 차동 시스템으로의 적용.

도 13 은 차동 데이터 송신 시스템의 환경에 대해, 설명된 용량 결합 원리들, 및 캘리브레이션 및 구성 방법을 설명하도록 이용된다. 차동 시스템은 한 번에 로직 상태들 모두를 송신하는 2 개의 라인을 이용하는 것이고, 시스템 구현의 특정 유형에 이점을 제공하며; 예를 들어, 차동 시그널링은 (인코딩, 임베디드 클록 신호의 이용을 포함하는) 인코딩의 특정 유형, 일관된 스위칭 특성 및 일관된 전력 소모 특징의 이용을 용이하게 할 수 있다. 때때로, 배선의 차동 쌍은, 하나 이상의 "트위스트" 가 차동 쌍의 경로 길이를 따라서 제공되는 전술한 방식으로 루팅되어 크로스토크 및 다른 전자기장 아티팩트를 최소화할 것이다.

특히, 도 13 은 송신기 (1303), 수신기 (1305) 및 버스 (1307) 를 포함하는 시스템 (1301) 을 나타낸다. 쌍 (1309/1310, 1311/1312 및 1313/1314) 와 같은 배선의 각각의 쌍은 구체적인 차동 드라이버 (이들 드라이버는 각각 도 13 에서 1317, 1319 및 1321 로 라벨링됨) 에 의해 구동된다. 크로스토크의 경향은, 화살표 (1323 및 1324) 의 쌍으로 도 13 에서 심볼화되고, 각각의 화살표는 상이한 소스로부터의 (즉, 송신 라인 (1311) 의 경우에서는 신호 라인 (1310) 으로부의, 그리고 송신 라인 (1312) 의 경우에서는 신호 라인 (1313) 으로부터의) 유도성 크로스토크를 나타낸다. 따라서, 차동 크로스토크는, 예를 들어, 에지 검출에 대한 차동 신호를 이용하여 에러를 생성할 수도 있는 라인 (1311 및 1312) 과 같은 차동 쌍에 대해 생성될 수도 있다 (예를 들어, 각각의 소정의 차동 신호는 크로스토크에 의해 붕괴되거나 또는 파열될 수도 있다).

도 13 의 실시형태는 이웃 차동 쌍의 가장 가까운 라인으로 송신 신호의 버전 또는 표현을 용량 결합하기 위해 용량 결합 회로를 이용함으로써 이러한 이슈들을 어드레싱한다. 예를 들어, 도 13 의 좌측에 도시된 바와 같이, 제 2 드라이버 (1319) 에 대한 구동 신호의 파생물은 신호 경로 (1310) 로 결합될 수도 있고, 파생물은 또한 부호 (1325 및 1327) 로 각각 도시된 것과 같이, 경로 (1313) 에 결합될 수도 있다.

도 13 에는 도시되지 않았지만, 인덕턴스-지배 크로스토크에 대한 상승을 제공하는 방식으로, 각각의 쌍에서의 상이한 라인이 다른 신호에 더 가깝게 이동하도록, 각각의 차동 쌍이 수신기로 가는 도중에 꼬일 수도 있는 경우, "2 오버" 용량 결합 회로는 도 10 에 대해 전술한 방식으로 이용될 수도 있다. 이러한 환경 하에서, "2 오버" 라인들에 대한 커패시턴스 및 구동 강도 ("2 오버" 라인들이 가장 가까운 이웃들에 인접하기 때문에, 그리고 이들이 가장 가까운 이웃과 공통의 동일한 차동 쌍의 일부를 형성하기 때문에) 가장 가까운 이웃에 의해 이용된 값들에 훨씬 가깝게 될 것이고, 적어도 몇몇 경우에서는, 동일한 값들이 이용될 수도 있다. 그러나, 중요하게, 앞서 나타낸 원리들은 수신기 위치에 기초하여 각각의 신호 라인 쌍들 사이에서 발생하는 원단 크로스토크의 자동화된 캘리브레이션을 허용하고, 이에 따라, 차동 쌍이 꼬이는지의 여부에는 관계없고, 즉, 송신기는 크로스토크를 가장 잘 없애는 캐피서턴스 값들을 측정하고 로딩하며 적절한 경우 각각의 신호 경로상에 신호들을 송신하는 커패시턴스 값들을 간단하게 이용할 수 있다.

IV . 결론.

수신기에서 공격자 신호에 의해 유도된 크로스토크를 매칭하고 직접 소거하도록 채택된 방식으로 하나 이상의 피해자 라인상으로 공격자 신호의 표현을 구동함으로써 크로스토크를 감소시키기 위한 디바이스 및 방법이 설명되어 있다. 또한, 구성 방법은 이러한 등화를 수행하기 위해 이용될 수도 있는 커패시턴스 값들을 획득하기 위한 것으로 설명되었다. 다른 어플리케이션들은 앞서 제공된 교시의 관점에서 또는 후술하는 청구범위에 의해 정의된 본 발명의 관점에서 당업자에게 용이하게 발생할 것이다. 또한, 전술한 실시형태들 중 임의의 실시형태의 특징 및 양태가 이에 상응하는 피쳐 또는 양태를 대신하여 또는 전술한 실시형태들 중 임의의 다른 양태들을 조합하여 실행가능한 곳에 적용될 수도 있다.

따라서, 전술한 논의는 설명적인 것으로만 의도되고; 당업자에게는 다른 디자인, 용도, 대안, 변형 및 개선방안이, 이하의 청구범위 및 그 등가물에 의해서만 제한되고 정의되는 본 개시물의 사상 및 범위 내에서 발생할 것이다.

Claims (33)

1. 적어도 제 1 신호 라인 및 제 2 신호 라인을 포함하는 병렬 버스를 통해 수신기에 신호들을 전달하기 위한 송신기로서,
   상기 제 1 신호 라인에 제 1 신호를 송신하기 위한 제 1 드라이버;
   상기 제 2 신호 라인에 제 2 신호를 송신하기 위한 제 2 드라이버;
   상기 제 1 신호의 표현을 상기 제 2 신호 라인에 용량 결합하기 위한 제 1 결합 회로; 및
   상기 제 2 신호의 표현을 상기 제 1 신호 라인에 용량 결합하기 위한 제 2 결합 회로를 포함하고,
   상기 제 1 결합 회로 및 상기 제 2 결합 회로 각각은,
   액티브 드라이버; 및
   상기 액티브 드라이버의 출력을 신호 라인에 결합하는 커패시턴스 회로를 포함하는, 송신기.
2. 제 1 항에 있어서,
   상기 병렬 버스는 마이크로-스트립 (micro-strip) 라인 버스로서 구현되는, 송신기.
3. 삭제
4. 삭제
5. 제 1 항에 있어서,
   상기 커패시턴스 회로 각각은 조절가능한 커패시턴스를 가지며,
   상기 조절가능한 커패시턴스는 동적으로 프로그래밍가능한, 송신기.
6. 제 1 항에 있어서,
   상기 제 1 결합 회로 및 상기 제 2 결합 회로 각각은 조절가능한 구동 강도를 갖는, 송신기.
7. 제 1 항에 있어서,
   상기 병렬 버스는 또한 적어도 제 3 신호 라인을 포함하고,
   상기 송신기는,
   상기 제 3 신호 라인에 제 3 신호를 송신하기 위한 제 3 드라이버;
   상기 제 3 신호의 표현을 상기 제 1 신호 라인에 용량 결합하기 위한 제 3 결합 회로; 및
   상기 제 3 신호의 표현을 상기 제 2 신호 라인에 용량 결합하기 위한 제 4 결합 회로를 더 포함하는, 송신기.
8. 제 1 항에 있어서,
   상기 송신기는, 측정된 원단 크로스토크 (far end crosstalk) 를 나타내는 상기 수신기로부터의 피드백을 수신하고, 그리고 상기 제 1 결합 회로에 대한 용량 결합 값을 동적으로 프로그래밍하도록 구성된, 송신기.
9. 제 1 항에 있어서,
   상기 신호들은, 상기 제 1 신호 라인을 통해 송신되는 제 1 비트 값 및 상기 제 2 신호 라인을 통해 송신되는 제 2 비트 값을 갖는 멀티비트 심볼들을 포함하고,
   상기 송신기는 상기 제 1 비트 값 및 상기 제 2 비트 값을 동시에 송신하는, 송신기.
10. 제 1 항에 있어서,
    상기 제 1 결합 회로는,
    조절가능한 구동 강도를 제공하도록 선택적으로 제어되는 복수의 MOSFET; 및
    상기 복수의 MOSFET의 집합 출력을 상기 제 2 신호 라인과 결합하는 프로그래밍가능 커패시턴스 회로를 포함하는, 송신기.
11. 송신기 회로;
    수신기 회로;
    상기 송신기 회로와 상기 수신기 회로를 연결하며, 적어도 2 개의 신호 라인들을 포함하는 병렬 버스로서, 상기 송신기 회로는 상기 수신기 회로에 개별 신호를 송신하기 위한 각각의 신호 라인에 대한 드라이버를 갖는, 상기 병렬 버스; 및
    복수의 결합 회로로서, 각각의 결합 회로는 상기 병렬 버스의 적어도 하나의 이웃 라인에 각각의 개별 신호를 용량 결합하는, 상기 복수의 결합 회로를 포함하고,
    상기 복수의 결합 회로 각각은,
    액티브 드라이버; 및
    상기 액티브 드라이버의 출력을 신호 라인에 결합하는 커패시턴스 회로를 포함하는, 시스템.
12. 제 11 항에 있어서,
    상기 병렬 버스는 마이크로-스트립 라인 버스를 포함하는, 시스템.
13. 제 11 항에 있어서,
    테스트 모드를 더 포함하고, 상기 테스트 모드에서 상기 송신기 회로가 원단 크로스토크의 영향에 대해 상기 병렬 버스의 각각의 신호 라인을 캘리브레이팅하는, 시스템.
14. 적어도 4개의 구성 신호 라인들을 포함하는 병렬 버스를 통해 수신기에 신호들을 전달하기 위한 송신기로서,
    상기 송신기는,
    개별 신호를 송신하기 위한 각각의 신호 라인에 대한 드라이버; 및
    상기 적어도 4개의 구성 신호 라인들 중에서의 적어도 하나의 이웃 신호 라인에 각각의 개별 신호의 표현을 용량 결합하기 위한 결합 회로를 포함하고,
    상기 결합 회로는,
    액티브 드라이버; 및
    상기 액티브 드라이버의 출력을 신호 라인에 결합하는 커패시턴스 회로를 포함하는, 송신기.
15. 제 14 항에 있어서,
    상기 적어도 4개의 구성 신호 라인들은 2개의 차동 쌍들로서 조직되는, 송신기.
16. 제 15 항에 있어서,
    상기 적어도 4개의 구성 신호 라인들 중에서의 상기 적어도 하나의 이웃 신호 라인 옆에 있는 적어도 하나의 신호 라인에 각각의 개별 신호의 표현을 용량 결합하기 위한 결합 회로를 더 포함하는, 송신기.
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