JP7320255B2 - クロストーク・キャンセル回路、送信装置および送受信システム - Google Patents

クロストーク・キャンセル回路、送信装置および送受信システム Download PDF

Info

Publication number
JP7320255B2
JP7320255B2 JP2019152624A JP2019152624A JP7320255B2 JP 7320255 B2 JP7320255 B2 JP 7320255B2 JP 2019152624 A JP2019152624 A JP 2019152624A JP 2019152624 A JP2019152624 A JP 2019152624A JP 7320255 B2 JP7320255 B2 JP 7320255B2
Authority
JP
Japan
Prior art keywords
signal
current
circuit
input
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019152624A
Other languages
English (en)
Other versions
JP2021034856A (ja
Inventor
悠介 藤田
賢 三浦
哲也 飯塚
奈悟 高橋
徳彦 中里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
THine Electronics Inc
Original Assignee
THine Electronics Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by THine Electronics Inc filed Critical THine Electronics Inc
Priority to JP2019152624A priority Critical patent/JP7320255B2/ja
Priority to US16/997,076 priority patent/US11394376B2/en
Priority to KR1020200103695A priority patent/KR20210023729A/ko
Priority to CN202010836099.4A priority patent/CN112422107A/zh
Publication of JP2021034856A publication Critical patent/JP2021034856A/ja
Application granted granted Critical
Publication of JP7320255B2 publication Critical patent/JP7320255B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
    • H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/32—Reducing cross-talk, e.g. by compensating
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/125—Discriminating pulses
    • H03K5/1252—Suppression or limitation of noise or interference
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/189—High frequency amplifiers, e.g. radio frequency amplifiers
    • H03F3/19—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
    • H03F3/193—High frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/21—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only
    • H03F3/211—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers with semiconductor devices only using a combination of several amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/20—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers
    • H03F3/24—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages
    • H03F3/245—Power amplifiers, e.g. Class B amplifiers, Class C amplifiers of transmitter output stages with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/02—Transmitters
    • H04B1/04—Circuits
    • H04B1/0475—Circuits with means for limiting noise, interference or distortion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B3/00—Line transmission systems
    • H04B3/02—Details
    • H04B3/04—Control of transmission; Equalising
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H03K2005/00058—Variable delay controlled by a digital setting
    • H03K2005/00071—Variable delay controlled by a digital setting by adding capacitance as a load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00078—Fixed delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00156—Layout of the delay element using opamps, comparators, voltage multipliers or other analog building blocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00195—Layout of the delay element using FET's
    • H03K2005/00208—Layout of the delay element using FET's using differential stages

Description

本発明は、クロストーク・キャンセル回路、送信装置および送受信システムに関するものである。
送信装置および受信装置を備える送受信システムにおいて、送信装置と受信装置との間に複数の信号線が並行して設けられる場合がある。例えばＦＦＣ（Flexible Flat Cable）は、複数の信号線が一定間隔で並行配置されたものであり、テレビ受像機等の機器内でよく使用される。複数の信号線が並行して配置されていると、隣り合う信号線の間で生じるクロストークにより、各信号線により送信される信号には、隣の信号線により送信される信号に起因するノイズが重畳される。受信装置に到達する時点での遠端クロストーク（ＦＥＸＴ： far-end crosstalk）の大きさ（ノイズ振幅）は、信号線の長さ及び並行配置の間隔に依存する。信号線が長いほど、ＦＥＸＴのノイズ振幅は大きくなる。また、信号線の並行配置の間隔が狭いほど、ＦＥＸＴのノイズ振幅は大きくなる。
隣り合う信号線により送信される信号のうち、クロストークの影響を受けてノイズが重畳される信号をビクティム（victim）信号といい、そのクロストークの影響をビクティム信号に与える信号をアグレッサ（aggressor）信号という。なお、隣り合う信号線により送信される信号の間でクロストークは双方向に生じるので、各信号はビクティム信号およびアグレッサ信号の何れにもなり得る。
アグレッサ信号と、このアグレッサ信号からのクロストークに因りビクティム信号に重畳されたノイズとは、同じ速さで並走し、同時に受信装置に到達する。したがって、ビクティム信号に重畳されたノイズは、信号線を進んで行くに従い振幅が大きくなっていく。ただし、ノイズ幅は、アグレッサ信号の立上り時間または立下り時間と略同じであり、信号線を進んで行く間において実質的に変化がない。ビクティム信号に重畳されたノイズの波形は、アグレッサ信号の微分波形に対して振幅および遅延を調整した波形で近似され得る。
送受信システムにおける信号伝送の高速化に伴い、クロストークの問題が大きくなりつつある。例えば、テレビ受像機内ではコントローラとディスプレイのドライバとの間でシリアル信号が伝送され、４Ｋまたは８Ｋ等の高解像度化により、テレビ受像機内の信号伝送は高速化している。テレビ受像機内でよく使用されるＦＦＣは、高速になるほど信号の減衰が大きくなる特性を有しており、受信端での信号電圧とＦＥＸＴのノイズ電圧とが略同程度の大きさになる。これにより、信号伝送のマージンが減少し、コストが増加することになる。このように、信号伝送が高速化していくと、クロストークをキャンセルすることが重要になってくる。
クロストーク・キャンセル（ＸＴＣ： crosstalk cancel）のための幾つかの技術が知られている。
ＸＴＣの第１の従来技術は、受信装置においてビクティム信号に重畳されたノイズを除去するものである（非特許文献１参照）。第１の従来技術では、受信装置に到達したアグレッサ信号の微分波形を有する微分信号をハイパスフィルタにより作成し、この微分信号の振幅を調整することで、受信装置に到達したビクティム信号に重畳されたノイズを模擬的に作成する。そして、この模擬的に作成したノイズを用いて、ビクティム信号に重畳されたノイズを相殺する。このようなＸＴＣ回路を受信装置に設けて、ＸＴＣ回路後のビクティム信号のビットエラーレート測定値が最小になるようにすることで、クロストークの大きさ（信号線の長さ及び間隔）に応じてＸＴＣの設定（振幅調整）を最適化することができる。
この第１の従来技術では、より高精度にＸＴＣを行うためには、ビクティム信号に重畳されたノイズと、アグレッサ信号から模擬的に作成したノイズとの間で、位相を一致させる必要がある。しかし、アナログ信号であるノイズの位相を調整するための遅延回路の実現は困難である。非特許文献１では、利得等化器を用いてノイズの位相を調整しようとしているが、消費電力が大きいので好ましくない。
ＸＴＣの第２の従来技術は、受信装置に到達した時点でビクティム信号に重畳されるノイズを送信装置において予めビクティム信号に加えておくものである（特許文献１参照）。第２の従来技術では、送信装置において、アグレッサ信号に対し遅延回路により遅延を与えた後、アグレッサ信号の微分波形を有する微分信号をハイパスフィルタにより生成し、この微分信号の振幅を調整することで、模擬的なノイズを作成する。そして、この模擬的なノイズをビクティム信号に加えて、その後のビクティム信号を送信装置から送出する。デジタル信号であるアグレッサ信号に遅延を与えるための遅延回路の実現は容易である。
この第２の従来技術では、受信装置に到達した時点でビクティム信号に重畳されるノイズの波形を把握して、送信装置においてアグレッサ信号から模擬的にノイズを作成する際の遅延量および振幅調整量を決定する必要がある。テレビ受像機等のクローズドなシステムであれば、そのシステムの設計時に遅延量および振幅調整量を決定することができる。クローズドな機器内で高速な信号伝送を行う場合には、この第２の従来技術は有効である。
特許文献１に記載されたＸＴＣ回路では、ドライバの出力端に直列に容量素子を設けた容量結合駆動ドライバを用い、アグレッサ信号をドライバに入力させる。ドライバの出力インピーダンスと、これに直列に接続された容量素子とが、ハイパスフィルタとなって、アグレッサ信号の微分波形を有する微分信号を作成する。また、容量素子の容量値を可変とすることで、微分信号の振幅調整を可能とする。そして、振幅調整された後の模擬的なノイズを容量結合によりビクティム信号に加える。
米国特許第９１６６６５０号明細書
Cosimo Aprile, et al, "AnEight-Lane 7-Gb/s/pin Source Synchronous Single-Ended RX With Equalization andFar-End Crosstalk Cancellation for Backplane Channels," JSSC, vol.53, No.3, Mar 2018.
受信装置側においてＸＴＣを行う第１の従来技術と比べて、送信装置側においてＸＴＣを行う第２の従来技術は、模擬的なノイズの位相調整を容易に行うことができる点で好ましい。しかし、送信装置の出力端にＴコイルが設けられる場合には、第２の従来技術には次のような問題点がある。
送信装置の出力端に設けられるＴコイルは、その出力端に付く負荷容量（例えばＥＳＤ保護用ダイオード等の容量）をキャンセルして、送信装置の出力のリターンロスやインサーションロスを改善することができ、送信装置の出力信号帯域を改善することができる。大凡１０Ｇｂｐｓを超えるような高速な信号伝送では、送信装置にＸＴＣ回路を設けると出力信号帯域が悪化することになるので、これを防止するためにＴコイルを設けることが必要になる。上記の第２の従来技術のＸＴＣ回路は、出力端に大きな負荷容量を有するので、高速信号伝送を行うためにはＴコイルを設けることが不可欠となる。
Ｔコイルのインダクタンスは、キャンセルしたい負荷容量の大きさに応じて最適値に設計される。ところが、上記の第２の従来技術のＸＴＣ回路では、振幅調整の為に容量素子の容量値を変更すると、Ｔコイルのインダクタンスは最適ではなくなってしまい、Ｔコイルによる通常信号特性を十分に改善することができない事態が生じる場合がある。このように、Ｔコイルによる通常信号特性の改善およびＸＴＣ特性の改善は、両立が困難である。
本発明は、上記問題点を解消する為になされたものであり、出力端にＴコイルが設けられる場合であっても好適なクロストーク・キャンセル（ＸＴＣ）を行うことができるクロストーク・キャンセル回路（ＸＴＣ回路）を提供することを目的とする。また、本発明は、このようなＸＴＣ回路を備える送信装置、および、このような送信装置と受信装置とを備える送受信システムを提供することをも目的とする。
本発明のクロストーク・キャンセル回路（ＸＴＣ回路）は、複数本の信号線を介して複数の信号を受信装置へ送信する送信装置に設けられるＸＴＣ回路であって、(1) 複数の信号のうちの第１信号（アグレッサ信号）の位相を調整する遅延回路と、(2) 遅延回路により位相調整された第１信号の微分波形を有する微分信号を作成する微分信号作成回路と、(3) 微分信号作成回路により作成された微分信号の振幅を調整して当該振幅調整後の微分信号を電流信号とし、当該振幅調整後の微分信号を複数の信号のうちの第２信号（ビクティム信号）に電流加算して、その加算後の第２信号を出力する振幅調整加算回路と、を備える。なお、複数の信号それぞれは、シングルエンド信号であってもよいし、差動信号であってもよい。
振幅調整加算回路は、電圧信号を入力する入力端と、オン設定時に電圧信号に応じた電流信号を出力しオフ設定時に電流信号を出力しない出力端と、を各々有する複数の増幅器を含み、微分信号作成回路により作成された微分信号を複数の増幅器それぞれの入力端に入力し、複数の増幅器それぞれの出力端から出力した電流信号の総和を第２信号に電流加算し、複数の増幅器それぞれのオン／オフの設定により微分信号の振幅調整量を設定するのが好適である。
複数の増幅器それぞれは、第１電位端と出力端との間に設けられた電流源と、第２電位端と出力端との間に設けられたＭＯＳトランジスタと、ＭＯＳトランジスタのゲートと入力端との間に設けられた容量素子と、を含む構成とすることができる。或いは、複数の増幅器それぞれは、電源電位端と出力端との間に設けられたＰＭＯＳトランジスタと、接地電位端と出力端との間に設けられたＮＭＯＳトランジスタと、ＰＭＯＳトランジスタのゲートと入力端との間に設けられた第１容量素子と、ＮＭＯＳトランジスタのゲートと入力端との間に設けられた第２容量素子と、を含む構成とすることができる。なお、第１電位端および第２電位端のうち一方は電源電位端であり、他方は接地電位端である。また、入出力信号が差動信号である場合には、この回路構成を対にして設ければよい。
複数の増幅器それぞれは、入力される電圧信号が第１電圧信号および第２電圧信号からなる差動信号であって、出力する電流信号が第１電流信号および第２電流信号からなる差動信号である場合、次のような回路構成であってもよい。複数の増幅器それぞれは、第１電位端と第１電流信号を出力する第１出力端との間に設けられた第１電流源と、第１電位端と第２電流信号を出力する第２出力端との間に設けられた第２電流源と、第２電位端と接続された第３電流源と、第１電圧信号が入力される第１入力端に接続されたゲートを有し第３電流源と第１出力端との間に設けられた第１ＭＯＳトランジスタと、第２電圧信号が入力される第２入力端に接続されたゲートを有し第３電流源と第２出力端との間に設けられた第２ＭＯＳトランジスタと、を含む構成とすることができる。なお、第１電位端および第２電位端のうち一方は電源電位端であり、他方は接地電位端である。
或いは、複数の増幅器それぞれは、入力される電圧信号が第１電圧信号および第２電圧信号からなる差動信号であって、出力する電流信号が第１電流信号および第２電流信号からなる差動信号である場合、次のような回路構成であってもよい。複数の増幅器それぞれは、電源電位端と接続された第１電流源と、接地電位端と接続された第２電流源と、第１電圧信号が入力される第１入力端に接続されたゲートを有し第１電流源と第１電流信号を出力する第１出力端との間に設けられた第１ＰＭＯＳトランジスタと、第２電圧信号が入力される第２入力端に接続されたゲートを有し第１電流源と第２電流信号を出力する第２出力端との間に設けられた第２ＰＭＯＳトランジスタと、第１入力端に接続されたゲートを有し第２電流源と第１出力端との間に設けられた第１ＮＭＯＳトランジスタと、第２入力端に接続されたゲートを有し第２電流源と第２出力端との間に設けられた第２ＮＭＯＳトランジスタと、を含む構成とすることができる。
本発明の送信装置は、上記の本発明のクロストーク・キャンセル回路を備える。本発明の送受信システムは、上記の本発明の送信装置と、送信装置から複数の信号を受信する受信装置と、を備える。
本発明によれば、出力端にＴコイルが設けられる場合であっても好適なクロストーク・キャンセルを行うことができる。
図１は、送受信システム１の構成を示す図である。 図２は、ＸＴＣ回路１０の構成を示す図である。 図３は、遅延回路１２および微分信号作成回路１３の回路構成の一例を示す図である。 図４は、振幅調整加算回路１４の構成を示す図である。 図５は、利得可変増幅器２１の構成を示す図である。 図６は、増幅器３１およびオンオフ設定回路４１の回路構成の一例を示す図である。 図７は、利得可変増幅器２１における振幅調整量と信号伝送速度との関係についてシミュレーションを行って得られた結果を示すグラフである。 図８は、ＸＴＣ回路１０の動作についてシミュレーションを行って得られた結果を示す図である。（ａ）はクロストークがない場合、（ｂ）クロストークがあるがＸＴＣを行わない場合、（ｃ）クロストークがありＸＴＣを行う場合を示す。 図９は、ＸＴＣ回路１０Ａの構成を示す図である。 図１０は、増幅器の他の回路構成例を示す図である。 図１１は、増幅器の他の回路構成例を示す図である。 図１２は、増幅器の他の回路構成例を示す図である。 図１３は、増幅器の他の回路構成例を示す図である。 図１４は、増幅器の他の回路構成例を示す図である。
以下、添付図面を参照して、本発明を実施するための形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。本発明は、これらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
図１は、送受信システム１の構成を示す図である。送受信システム１は、送信装置２および受信装置３を備える。送信装置２と受信装置３との間に複数の信号線４が並行して設けられている。送受信システム１は、送信装置２から複数の信号線４を介して受信装置３へ複数の信号を送信する。複数の信号線４は、一定間隔で並行配置されており、例えばＦＦＣである。
このような送受信システムは、例えばテレビ受像機等の機器内に見られる。この例では、コントローラ（送信装置）においてパラレル信号（映像信号）がシリアル信号に変換され、このシリアル信号がコントローラから信号線を経てディスプレイのドライバ（受信装置）へ伝送される。そして、ドライバにおいてシリアル信号からパラレル信号に変換されて、このパラレル信号に基づいてディスプレイに映像が表示される。
送信装置２は、ＸＴＣ回路１０を備える。ＸＴＣ回路１０は、複数の信号線４により送信される複数の信号線（特に、隣り合う信号線により送信される信号線）の間のクロストークをキャンセルするものである。ＸＴＣ回路１０は、受信装置３に到達した時点でビクティム信号に重畳されるノイズをアグレッサ信号に基づいて作成し、この作成したノイズをビクティム信号に予め加えておく。
ビクティム信号は、クロストークの影響を受けてノイズが重畳される信号である。アグレッサ信号は、そのクロストークの影響をビクティム信号に与える信号である。各信号はビクティム信号およびアグレッサ信号の何れにもなり得る。
図２は、ＸＴＣ回路１０の構成を示す図である。この図では、３つの信号Ｄａ，Ｄｂ，Ｄｃの間でＸＴＣを行う場合を示している。３つの信号Ｄａ，Ｄｂ，Ｄｃを送信する３本の信号線が順に配列されているとして、隣り合う信号線の間のクロストークをキャンセルするものとする。
３本の信号線のうち中央の信号線により伝送される信号Ｄｂをビクティム信号としたとき、両隣の２本の信号線により送信される信号Ｄａ，Ｄｃがアグレッサ信号となる。このとき、一方のアグレッサ信号である信号Ｄａは、遅延回路１２ａｂにより遅延が付与（位相調整）された後に微分信号作成回路１３ａｂに入力されて、微分信号作成回路１３ａｂにより信号Ｄａの微分波形を有する微分信号が作成される。他方のアグレッサ信号である信号Ｄｃは、遅延回路１２ｃｂにより遅延が付与（位相調整）された後に微分信号作成回路１３ｃｂに入力されて、微分信号作成回路１３ｃｂにより信号Ｄｃの微分波形を有する微分信号が作成される。
ビクティム信号である信号Ｄｂは、バッファ１１ｂを経た後に振幅調整加算回路１４ｂに入力される。振幅調整加算回路１４ｂでは、微分信号作成回路１３ａｂにより作成された微分信号の振幅が調整されて電流信号とされるとともに、微分信号作成回路１３ｃｂにより作成された微分信号の振幅が調整されて電流信号とされ、これら２つの振幅調整後の微分信号が信号Ｄｂに電流加算される。
信号Ｄａをビクティム信号としたとき、信号Ｄｂがアグレッサ信号となる。アグレッサ信号である信号Ｄｂは、遅延回路１２ｂａにより遅延が付与（位相調整）された後に微分信号作成回路１３ｂａに入力されて、微分信号作成回路１３ｂａにより信号Ｄｂの微分波形を有する微分信号が作成される。ビクティム信号である信号Ｄａは、バッファ１１ａを経た後に振幅調整加算回路１４ａに入力される。振幅調整加算回路１４ａでは、微分信号作成回路１３ｂａにより作成された微分信号の振幅が調整されて電流信号とされ、この振幅調整後の微分信号が信号Ｄａに電流加算される。
信号Ｄｃをビクティム信号としたとき、信号Ｄｂがアグレッサ信号となる。アグレッサ信号である信号Ｄｂは、遅延回路１２ｂｃにより遅延が付与（位相調整）された後に微分信号作成回路１３ｂｃに入力されて、微分信号作成回路１３ｂｃにより信号Ｄｂの微分波形を有する微分信号が作成される。ビクティム信号である信号Ｄｃは、バッファ１１ｃを経た後に振幅調整加算回路１４ｃに入力される。振幅調整加算回路１４ｃでは、微分信号作成回路１３ｂｃにより作成された微分信号の振幅が調整されて電流信号とされ、この振幅調整後の微分信号が信号Ｄｃに電流加算される。
バッファ１１ａ，１１ｂ，１１ｃは共通の構成を有することができる。遅延回路１２ａｂ，１２ｂａ，１２ｂｃ，１２ｃｂは、共通の構成を有することができ、以下では遅延回路１２とする。微分信号作成回路１３ａｂ，１３ｂａ，１３ｂｃ，１３ｃｂは、共通の構成を有することができ、以下では微分信号作成回路１３とする。振幅調整加算回路１４ａ，１４ｃは共通の構成を有することができる。振幅調整加算回路１４ｂは、振幅調整加算回路１４ａ，１４ｃと比較すると電流加算する微分信号の数が相違するものの、同様の構成とすることができ、これを以下では振幅調整加算回路１４とする。遅延回路１２、微分信号作成回路１３および振幅調整加算回路１４の具体的な回路構成例について以下に説明する。
図３は、遅延回路１２および微分信号作成回路１３の回路構成の一例を示す図である。遅延回路１２は、６個のインバータＩｎｖ１～Ｉｎｖ６および４個のスイッチＳｗ１～Ｓｗ４を含む。６個のインバータＩｎｖ１～Ｉｎｖ６は直列的に接続されている。スイッチＳｗ１は、遅延回路１２の入力端と遅延回路１２の出力端との間に設けられている。スイッチＳｗ２は、第２段のインバータＩｎｖ２の出力端と遅延回路１２の出力端との間に設けられている。スイッチＳｗ３は、第４段のインバータＩｎｖ４の出力端と遅延回路１２の出力端との間に設けられている。スイッチＳｗ４は、最終段のインバータＩｎｖ６の出力端と遅延回路１２の出力端との間に設けられている。スイッチＳｗ１～Ｓｗ４のうち何れか１個のスイッチがオン状態であるとき、他のスイッチはオフ状態となる。スイッチＳｗ１～Ｓｗ４のうち何れのスイッチをオン状態とするかによって、遅延回路１２の入力端から出力端までに通過するインバータの個数を異ならせることができ、アグレッサ信号に与える遅延を可変とすることができる。
微分信号作成回路１３は、容量素子Ｃおよび抵抗器Ｒを含む。容量素子Ｃは、微分信号作成回路１３の入力端と出力端との間に設けられている。抵抗器Ｒは、微分信号作成回路１３の出力端と接地電位端との間に設けられている。このように構成される微分信号作成回路１３は、ハイパスフィルタとして動作するものであるが、入力される信号の微分波形を近似した波形を有する信号（微分信号）を作成することができる。一例として、容量素子Ｃの容量値は３７ｆＦであり、抵抗器Ｒの抵抗値は３００Ωである。
図４は、振幅調整加算回路１４の構成を示す図である。振幅調整加算回路１４は、利得可変増幅器２１ａ，２１ｃおよび加算器２２を含む。利得可変増幅器２１ａは、微分信号作成回路１３ａｂにより作成された微分信号の振幅を調整して、振幅調整後の微分信号を電流信号として出力する。利得可変増幅器２１ｃは、微分信号作成回路１３ｃｂにより作成された微分信号の振幅を調整して、振幅調整後の微分信号を電流信号として出力する。利得可変増幅器２１ａ，２１ｃにおける振幅調整量（ゲイン）は、可変であり、１より大きい場合だけでなく、１以下の場合もあり、負の値である場合もある。加算器２２は、利得可変増幅器２１ａ，２１ｃそれぞれから振幅調整されて出力された微分信号（電流信号）をビクティム信号に電流加算して、その加算後のビクティム信号を出力する。
この図には、ＥＳＤ保護用ダイオード２３，２４およびインダクタ２５，２６も示されている。ＥＳＤ保護用ダイオード２３は、加算器２２の出力端と電源電位端との間に設けられている。ＥＳＤ保護用ダイオード２４は、加算器２２の出力端と接地電位端との間に設けられている。インダクタ２５は、加算器２２に入力されるビクティム信号の経路上に設けられている。インダクタ２６は、加算器２２から出力されるビクティム信号の経路上に設けられている。インダクタ２５，２６は、Ｔコイルを構成するものであり、加算器２２の出力端（すなわち、ＸＴＣ回路１０の出力端）に付く負荷容量（ＥＳＤ保護用ダイオード２３，２４等の容量）をキャンセルし、出力のリターンロスやインサーションロスを改善して、出力信号帯域を改善することができる。
利得可変増幅器２１ａ，２１ｃは、共通の構成を有することができ、以下では利得可変増幅器２１とする。図５は、利得可変増幅器２１の構成を示す図である。利得可変増幅器２１は、８個の増幅器３１～３８および８個のオンオフ設定回路４１～４８を含む。８個の増幅器３１～３８は共通の構成を有することができ、８個のオンオフ設定回路４１～４８も共通の構成を有することができる。８個のオンオフ設定回路４１～４８は一部の部分回路を共有していてもよい。
増幅器３１～３８それぞれの入力端は、利得可変増幅器２１の入力端と接続されており、微分信号（電圧信号Ｖ）を入力する。増幅器３１～３８それぞれの出力端は、利得可変増幅器２１の出力端と接続されている。増幅器３１～３８それぞれは、オンオフ設定回路４１～４８のうちの対応するオンオフ設定回路により、オン／オフの設定が可能である。増幅器３１～３８それぞれは、オン設定時に入力電圧信号Ｖに応じた電流信号Ｉを出力端から出力し、オフ設定時に電流信号を出力端から出力しない。増幅器３１～３８のうちオン設定されている増幅器の個数をｎとすると、利得可変増幅器２１の出力端から出力される電流信号はｎＩとなる。利得可変増幅器２１は、増幅器３１～３８それぞれのオン／オフの設定により、微分信号の振幅調整量を設定することができる。
図６は、増幅器３１およびオンオフ設定回路４１の回路構成の一例を示す図である。なお、ここでは、アグレッサ信号およびビクティム信号は差動信号であるとし、これらの信号から作成される各信号も差動信号であるとする。
増幅器３１は、電流源Ｉ１，Ｉ２、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２、容量素子Ｃ１，Ｃ２および抵抗器Ｒ１，Ｒ２を含む。電流源Ｉ１は、電源電位端とＮＭＯＳトランジスタＭＮ１１のドレインとの間に設けられている。電流源Ｉ２は、電源電位端とＮＭＯＳトランジスタＭＮ１２のドレインとの間に設けられている。電流源Ｉ１，Ｉ２それぞれはＰＭＯＳトランジスタを含んで実現され得る。ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２それぞれのソースは接地電位端と接続されている。
電流源Ｉ１，Ｉ２が流す電流の大きさは、オンオフ設定回路４１から与えられるバイアス電圧によって制御される。ＮＭＯＳトランジスタＭＮ１１のゲートは、オンオフ設定回路４１から抵抗器Ｒ１を介してバイアス電圧が加えられる。ＮＭＯＳトランジスタＭＮ１２のゲートは、オンオフ設定回路４１から抵抗器Ｒ２を介してバイアス電圧が加えられる。
容量素子Ｃ１は、入力差動信号の一方の信号（＋Ｖ）を入力する入力端とＮＭＯＳトランジスタＭＮ１１のゲートとの間に設けられている。容量素子Ｃ２は、入力差動信号の他方の信号（－Ｖ）を入力する入力端とＮＭＯＳトランジスタＭＮ１２のゲートとの間に設けられている。ＮＭＯＳトランジスタＭＮ１１のドレインは、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＮＭＯＳトランジスタＭＮ１２のドレインは、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。
オンオフ設定回路４１は、インバータＩｎｖ、電流源Ｉ２０、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２１，ＭＰ２２、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２およびスイッチＳｗ１１，Ｓｗ１２，Ｓｗ２１，Ｓｗ２２，Ｓｗ３１，Ｓｗ３２を含む。これらのうち電流源Ｉ２０およびＰＭＯＳトランジスタＭＰ２０は、８個のオンオフ設定回路４１～４８が共有することができる。
ＰＭＯＳトランジスタＭＰ２０，ＭＰ２１，ＭＰ２２それぞれのソースは、電源電位端と接続されている。ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２それぞれのソースは、接地電位端と接続されている。
ＰＭＯＳトランジスタＭＰ２０のドレインは、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２１，ＭＰ２２それぞれのゲートと接続され、スイッチＳｗ３１と接続されている。スイッチＳｗ３２は、スイッチＳｗ３１と電源電位端との間に設けられている。電流源Ｉ２０は、ＰＭＯＳトランジスタＭＰ２０のドレインと接地電位端との間に設けられている。
ＮＭＯＳトランジスタＭＮ２１のドレインは、ＰＭＯＳトランジスタＭＰ２１のドレイン、ＮＭＯＳトランジスタＭＮ２１のゲートおよびスイッチＳｗ１１と接続されている。スイッチＳｗ１２は、スイッチＳｗ１１と接地電位端との間に設けられている。
ＮＭＯＳトランジスタＭＮ２２のドレインは、ＰＭＯＳトランジスタＭＰ２２のドレイン、ＮＭＯＳトランジスタＭＮ２２のゲートおよびスイッチＳｗ２１と接続されている。スイッチＳｗ２２は、スイッチＳｗ２１と接地電位端との間に設けられている。
電流源Ｉ２０、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２１およびＮＭＯＳトランジスタＭＮ２１は、カレントミラー回路を構成している。電流源Ｉ２０、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２２およびＮＭＯＳトランジスタＭＮ２２は、カレントミラー回路を構成している。
インバータＩｎｖは、オンオフ設定信号ＥＮを論理反転した信号を作成する。スイッチＳｗ１１，Ｓｗ１２，Ｓｗ２１，Ｓｗ２２，Ｓｗ３１，Ｓｗ３２それぞれは、オンオフ設定信号ＥＮのレベルに応じてオン／オフの何れかの状態となる。スイッチＳｗ１１，Ｓｗ２１，Ｓｗ３１は、オンオフ設定信号ＥＮがハイレベルであるときにオン状態となる。スイッチＳｗ１２，Ｓｗ２２，Ｓｗ３２は、オンオフ設定信号ＥＮがローレベルであるとき（すなわち、インバータＩｎｖから与えられる信号がハイレベルであるとき）にオン状態となる。
増幅器３１とオンオフ設定回路４１との間の関係は次のとおりである。スイッチＳｗ１１とスイッチＳｗ１２との接続点は、増幅器３１の抵抗器Ｒ１を介してＮＭＯＳトランジスタＭＮ１１のゲートと接続されている。スイッチＳｗ２１とスイッチＳｗ２２との接続点は、増幅器３１の抵抗器Ｒ２を介してＮＭＯＳトランジスタＭＮ１２のゲートと接続されている。スイッチＳｗ３１とスイッチＳｗ３２との接続点は、増幅器３１の電流源Ｉ１，Ｉ２と接続されている。
オンオフ設定信号ＥＮがローレベルであるとき、スイッチＳｗ１１，Ｓｗ２１，Ｓｗ３１がオフ状態となって、スイッチＳｗ１２，Ｓｗ２２，Ｓｗ３２がオン状態となる。このとき、増幅器３１においては、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２それぞれのゲートに接地電位が与えられる。また、電流源Ｉ１，Ｉ２を構成する各ＰＭＯＳトランジスタのゲートに電源電位が与えられる。したがって、増幅器３１は、オフ状態に設定され、入力端に信号（±Ｖ）が入力されても、出力端から出力される信号のレベルΔＩは０である。
オンオフ設定信号ＥＮがハイレベルであるとき、スイッチＳｗ１１，Ｓｗ２１，Ｓｗ３１がオン状態となって、スイッチＳｗ１２，Ｓｗ２２，Ｓｗ３２がオフ状態となる。このとき、増幅器３１においては、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２それぞれのゲートには、ＮＭＯＳトランジスタＭＮ２１，ＭＮ２２それぞれのゲート電位と同じ電位がバイアスとして与えられる。また、電流源Ｉ１，Ｉ２を構成する各ＰＭＯＳトランジスタのゲートには、ＰＭＯＳトランジスタＭＰ２０，ＭＰ２１，ＭＰ２２それぞれのゲート電位と同じ電位が与えられる。したがって、増幅器３１は、オン状態に設定され、入力端に信号（±Ｖ）が入力されると、その入力信号に応じた信号（±Ｉ）が出力端から出力する。
８個のオンオフ設定回路４１～４８のうち、ｎ個のオンオフ設定回路に入力されるオンオフ設定信号ＥＮをハイレベルとし、他のオンオフ設定回路に入力されるオンオフ設定信号ＥＮをローレベルとすれば、利得可変増幅器２１の出力端から出力される電流信号は、オン設定された増幅器それぞれから出力された電流信号の総和であるｎＩとなる。したがって、ｎの値を変更することにより、利得可変増幅器２１における微分信号の振幅調整量を設定することができる。
図７は、利得可変増幅器２１における振幅調整量と信号伝送速度との関係についてシミュレーションを行って得られた結果を示すグラフである。利得可変増幅器２１は図５及び図６に示されるような回路構成を有するものとし、オンオフ設定回路の電流源Ｉ２０が流す電流の大きさを１００μＡとし、オン設定時に増幅器の電流源Ｉ１，Ｉ２それぞれが流す電流の大きさを０.５ｍＡとした。出力される電流信号を後段の出力バッファ内の終端抵抗により電圧信号として観測し、この観測した電圧信号と入力電圧信号との比を振幅調整量（ゲイン）とした。この図は、横軸を信号伝送速度とし、縦軸を振幅調整量として、ｎ＝１～８の各値について振幅調整量と信号伝送速度との関係を示している。このグラフに示されるとおり、オン設定されている増幅器の個数ｎが多いほど、振幅調整楼は大きい。例えば、信号伝送速度が８Ｇｂｐｓである場合、ｎ＝１のとき振幅調整量は０.０７８倍であるのに対して、ｎ＝８のとき振幅調整量は０.５３倍である。
図８は、ＸＴＣ回路１０の動作についてシミュレーションを行って得られた結果を示す図である。図８（ａ）は、クロストークがない場合の受信装置における利得等化後の信号のアイパターンを示す。図８（ｂ），（ｃ）は、並行配置された３本の信号線の間でクロストークがある場合の受信装置における中央の信号線の信号のアイパターンを示す。図８（ｂ）は、ＸＴＣを行わなかった場合のアイパターンを示す。図８（ｃ）が、本実施形態によるＸＴＣを行った場合のアイパターンを示す。図８（ｂ）のアイパターンと比較して、図８（ｃ）のアイパターンは、ＦＥＸＴがキャンセルされたものとなっており、アイが開き、マージンが回復している。
本実施形態のＸＴＣ回路１０は、出力端にＴコイル（インダクタ２５，２６）が設けられる場合であっても好適なＸＴＣを行うことができる。すなわち、利得可変増幅器２１においてアグレッサ信号の微分信号の振幅調整量を適切に設定する為に、利得可変増幅器２１に含まれる複数の増幅器３１～３８のうちオン設定にする増幅器の個数ｎを変更したとしても、出力端に付く負荷容量は変わることはない。したがって、Ｔコイルによる通常信号特性の改善およびＸＴＣ特性の改善の両立が可能である。このＸＴＣ回路１０は送信装置２に好適に設けられ得る。また、送信装置２および受信装置３を備える送受信システム１は、ＴＶ受像機等の機器内に好適に設けられ得る。
本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。以下では、本実施形態の変形例について説明する。
図９は、ＸＴＣ回路１０Ａの構成を示す図である。図２に示されたＸＴＣ回路１０の構成と比較すると、図９に示されるＸＴＣ回路１０Ａは、微分信号作成回路１３ａｂおよび微分信号作成回路１３ｃｂそれぞれから出力される微分信号を加算する加算回路１５を更に備える点で相違する。加算回路１５は、２つの微分信号を容量結合により加算することができる。振幅調整加算回路１４ｂでは、この加算回路１５により加算されて出力された微分信号の振幅が調整されて電流信号とされ、この振幅調整後の微分信号が信号Ｄｂに電流加算される。振幅調整加算回路１４ｂは、振幅調整加算回路１４ａ，１４ｃと同様の構成とすることができる。図２に示されたＸＴＣ回路１０Ａの振幅調整加算回路１４ｂは２つの利得可変増幅器２１を備えていたのに対して、図９に示されるＸＴＣ回路１０Ａの振幅調整加算回路１４ｂは、１つの利得可変増幅器２１を備えるだけでよいが、より広い入出力ダイナミックレンジが必要になる。
図１０～図１４は、増幅器３１～３８の他の回路構成例を示す図である。なお、図１０に示される増幅器の回路構成例は、図６中に示された増幅器の回路構成例に対し、導電型を逆にしたものに相当する。また、図１３に示される増幅器の回路構成例は、図１２に示される増幅器の回路構成例に対し、導電型を逆にしたものに相当する。
図１０に示される回路構成例の増幅器は、電流源Ｉ３，Ｉ４、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２、容量素子Ｃ３，Ｃ４および抵抗器Ｒ３，Ｒ４を含む。電流源Ｉ３は、接地電位端とＰＭＯＳトランジスタＭＰ１１のドレインとの間に設けられている。電流源Ｉ４は、接地電位端とＰＭＯＳトランジスタＭＰ１２のドレインとの間に設けられている。電流源Ｉ３，Ｉ４それぞれはＮＭＯＳトランジスタを含んで実現され得る。ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２それぞれのソースは電源電位端と接続されている。
電流源Ｉ３，Ｉ４が流す電流の大きさは、オンオフ設定回路から与えられるバイアス電圧によって制御される。ＰＭＯＳトランジスタＭＰ１１のゲートは、オンオフ設定回路から抵抗器Ｒ３を介してバイアス電圧が加えられる。ＰＭＯＳトランジスタＭＰ１２のゲートは、オンオフ設定回路から抵抗器Ｒ４を介してバイアス電圧が加えられる。
容量素子Ｃ３は、入力差動信号の一方の信号（＋Ｖ）を入力する入力端とＰＭＯＳトランジスタＭＰ１１のゲートとの間に設けられている。容量素子Ｃ４は、入力差動信号の他方の信号（－Ｖ）を入力する入力端とＰＭＯＳトランジスタＭＰ１２のゲートとの間に設けられている。ＰＭＯＳトランジスタＭＰ１１のドレインは、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＰＭＯＳトランジスタＭＰ１２のドレインは、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。
図１１に示される回路構成例の増幅器は、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２、ＰＭＯＳトランジスタＭＰ１１，ＭＰ１２、容量素子Ｃ１～Ｃ４および抵抗器Ｒ１～Ｒ４を含む。電源電位端と接地電位端との間に、ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１が直列に設けられ、ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２が直列に設けられている。
ＮＭＯＳトランジスタＭＮ１１のゲートは、オンオフ設定回路から抵抗器Ｒ１を介してバイアス電圧が加えられる。ＮＭＯＳトランジスタＭＮ１２のゲートは、オンオフ設定回路から抵抗器Ｒ２を介してバイアス電圧が加えられる。ＰＭＯＳトランジスタＭＰ１１のゲートは、オンオフ設定回路から抵抗器Ｒ３を介してバイアス電圧が加えられる。ＰＭＯＳトランジスタＭＰ１２のゲートは、オンオフ設定回路から抵抗器Ｒ４を介してバイアス電圧が加えられる。
容量素子Ｃ１は、入力差動信号の一方の信号（＋Ｖ）を入力する入力端とＮＭＯＳトランジスタＭＮ１１のゲートとの間に設けられている。容量素子Ｃ２は、入力差動信号の他方の信号（－Ｖ）を入力する入力端とＮＭＯＳトランジスタＭＮ１２のゲートとの間に設けられている。容量素子Ｃ３は、入力差動信号の一方の信号（＋Ｖ）を入力する入力端とＰＭＯＳトランジスタＭＰ１１のゲートとの間に設けられている。容量素子Ｃ４は、入力差動信号の他方の信号（－Ｖ）を入力する入力端とＰＭＯＳトランジスタＭＰ１２のゲートとの間に設けられている。
ＮＭＯＳトランジスタＭＮ１１およびＰＭＯＳトランジスタＭＰ１１それぞれのドレインは、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＮＭＯＳトランジスタＭＮ１２およびＰＭＯＳトランジスタＭＰ１２それぞれのドレインは、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。
図１２に示される回路構成例の増幅器は、電流源Ｉ１，Ｉ２，Ｉ５およびＮＭＯＳトランジスタＭＮ１１，ＭＮ１２を含む。電流源Ｉ１は、電源電位端とＮＭＯＳトランジスタＭＮ１１のドレインとの間に設けられている。電流源Ｉ２は、電源電位端とＮＭＯＳトランジスタＭＮ１２のドレインとの間に設けられている。電流源Ｉ５は、接地電位端とＮＭＯＳトランジスタＭＮ１１，ＭＮ１２それぞれのソースとの間に設けられている。ＮＭＯＳトランジスタＭＮ１１のゲートは、入力差動信号の一方の信号（＋Ｖ）を入力する入力端と接続されている。ＮＭＯＳトランジスタＭＮ１２のゲートは、入力差動信号の他方の信号（－Ｖ）を入力する入力端と接続されている。ＮＭＯＳトランジスタＭＮ１１のドレインは、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＮＭＯＳトランジスタＭＮ１２のドレインは、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。この増幅器のオンオフ設定は、電流源Ｉ１，Ｉ２，Ｉ５のオンオフ設定によりなされる。
図１３に示される回路構成例の増幅器は、電流源Ｉ３，Ｉ４，Ｉ６およびＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含む。電流源Ｉ３は、接地電位端とＰＭＯＳトランジスタＭＰ１１のドレインとの間に設けられている。電流源Ｉ４は、接地電位端とＰＭＯＳトランジスタＭＰ１２のドレインとの間に設けられている。電流源Ｉ６は、電源電位端とＰＭＯＳトランジスタＭＰ１１，ＭＰ１２それぞれのソースとの間に設けられている。ＰＭＯＳトランジスタＭＰ１１のゲートは、入力差動信号の一方の信号（＋Ｖ）を入力する入力端と接続されている。ＰＭＯＳトランジスタＭＰ１２のゲートは、入力差動信号の他方の信号（－Ｖ）を入力する入力端と接続されている。ＰＭＯＳトランジスタＭＰ１１のドレインは、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＰＭＯＳトランジスタＭＰ１２のドレインは、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。この増幅器のオンオフ設定は、電流源Ｉ３，Ｉ４，Ｉ６のオンオフ設定によりなされる。
図１４に示される回路構成例の増幅器は、電流源Ｉ５，Ｉ６、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２およびＰＭＯＳトランジスタＭＰ１１，ＭＰ１２を含む。電流源Ｉ５は、接地電位端とＮＭＯＳトランジスタＭＮ１１，ＭＮ１２それぞれのソースとの間に設けられている。電流源Ｉ６は、電源電位端とＰＭＯＳトランジスタＭＰ１１，ＭＰ１２それぞれのソースとの間に設けられている。ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１それぞれのゲートは、入力差動信号の一方の信号（＋Ｖ）を入力する入力端と接続されている。ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２それぞれのゲートは、入力差動信号の他方の信号（－Ｖ）を入力する入力端と接続されている。ＰＭＯＳトランジスタＭＰ１１およびＮＭＯＳトランジスタＭＮ１１それぞれのドレインは、互いに接続されており、出力差動信号の一方の信号（＋Ｉ）を出力する出力端と接続されている。ＰＭＯＳトランジスタＭＰ１２およびＮＭＯＳトランジスタＭＮ１２それぞれのドレインは、互いに接続されており、出力差動信号の他方の信号（－Ｉ）を出力する出力端と接続されている。この増幅器のオンオフ設定は、電流源Ｉ５，Ｉ６のオンオフ設定によりなされる。
図１２～図１４に示された増幅器の回路構成例では、電流源がＭＯＳトランジスタを含んで構成されることから、電源電位端と接地電位端との間に３個または４個のＭＯＳトランジスタが直列に設けられることになる。各々のＭＯＳトランジスタにおけるソースとドレインとの間の電圧を考慮すると、ビクティム信号の振幅が小さい場合には、入力差動対を構成するＭＯＳトランジスタを飽和領域で動作させることが困難になる場合がある。ＭＯＳトランジスタが飽和領域で動作しないと、出力インピーダンスが小さくなり、出力差動信号（電流信号）が上下で不一致となり、或いは、ゲインが低下することになる。これに対して、図６，図１０，図１１に示された増幅器の回路構成例では、電源電位端と接地電位端との間に２個のＭＯＳトランジスタが直列に設けられる。したがって、ビクティム信号の振幅が小さい場合であっても、入力差動対を飽和領域で動作させることが容易であるので、好ましい。
１…送受信システム、２…送信装置、３…受信装置、４…信号線、１０，１０Ａ…クロストーク・キャンセル回路（ＸＴＣ回路）、１１ａ，１１ｂ，１１ｃ…バッファ、１２，１２ａｂ，１２ｂａ，１２ｂｃ，１２ｃｂ…遅延回路、１３，１３ａｂ，１３ｂａ，１３ｂｃ，１３ｃｂ…微分信号作成回路、１４，１４ａ，１４ｂ，１４ｃ…振幅調整加算回路、１５…加算回路、２１，２１ａ，２１ｃ…利得可変増幅器、２２…加算器、２３，２４…ＥＳＤ保護用ダイオード、２５，２６…インダクタ、３１～３８…増幅器、４１～４８…オンオフ設定回路。

Claims (8)

  1. 複数本の信号線を介して複数の信号を受信装置へ送信する送信装置に設けられるクロストーク・キャンセル回路であって、
    前記複数の信号のうちの第１信号の位相を調整する遅延回路と、
    前記遅延回路により位相調整された第１信号の微分波形を有する微分信号を電圧信号として作成する微分信号作成回路と、
    前記微分信号作成回路により作成された微分信号を入力し、その入力した微分信号の振幅を調整して当該振幅調整後の微分信号を電流信号として作成し、電流信号とした当該振幅調整後の微分信号を前記複数の信号のうちの第２信号に電流加算して、その加算後の第２信号を出力する振幅調整加算回路と、
    を備えるクロストーク・キャンセル回路。
  2. 前記振幅調整加算回路は、
    電圧信号を入力する入力端と、オン設定時に前記電圧信号に応じた電流信号を出力しオフ設定時に電流信号を出力しない出力端と、を各々有する複数の増幅器を含み、
    前記微分信号作成回路により作成された微分信号を前記複数の増幅器それぞれの入力端に入力し、
    前記複数の増幅器それぞれの出力端から出力した電流信号の総和を前記第２信号に電流加算し、
    前記複数の増幅器それぞれのオン／オフの設定により前記微分信号の振幅調整量を設定する、
    請求項１に記載のクロストーク・キャンセル回路。
  3. 前記複数の増幅器それぞれは、
    第１電位端と前記出力端との間に設けられた電流源と、
    第２電位端と前記出力端との間に設けられたＭＯＳトランジスタと、
    前記ＭＯＳトランジスタのゲートと前記入力端との間に設けられた容量素子と、
    を含む請求項２に記載のクロストーク・キャンセル回路。
  4. 前記複数の増幅器それぞれは、
    電源電位端と前記出力端との間に設けられたＰＭＯＳトランジスタと、
    接地電位端と前記出力端との間に設けられたＮＭＯＳトランジスタと、
    前記ＰＭＯＳトランジスタのゲートと前記入力端との間に設けられた第１容量素子と、
    前記ＮＭＯＳトランジスタのゲートと前記入力端との間に設けられた第２容量素子と、
    を含む請求項２に記載のクロストーク・キャンセル回路。
  5. 前記複数の増幅器それぞれは、
    入力される電圧信号が第１電圧信号および第２電圧信号からなる差動信号であって、出力する電流信号が第１電流信号および第２電流信号からなる差動信号であり、
    第１電位端と前記第１電流信号を出力する第１出力端との間に設けられた第１電流源と、
    前記第１電位端と前記第２電流信号を出力する第２出力端との間に設けられた第２電流源と、
    第２電位端と接続された第３電流源と、
    前記第１電圧信号が入力される第１入力端に接続されたゲートを有し前記第３電流源と前記第１出力端との間に設けられた第１ＭＯＳトランジスタと、
    前記第２電圧信号が入力される第２入力端に接続されたゲートを有し前記第３電流源と前記第２出力端との間に設けられた第２ＭＯＳトランジスタと、
    を含む請求項２に記載のクロストーク・キャンセル回路。
  6. 前記複数の増幅器それぞれは、
    入力される電圧信号が第１電圧信号および第２電圧信号からなる差動信号であって、出力する電流信号が第１電流信号および第２電流信号からなる差動信号であり、
    電源電位端と接続された第１電流源と、
    接地電位端と接続された第２電流源と、
    前記第１電圧信号が入力される第１入力端に接続されたゲートを有し前記第１電流源と前記第１電流信号を出力する第１出力端との間に設けられた第１ＰＭＯＳトランジスタと、
    前記第２電圧信号が入力される第２入力端に接続されたゲートを有し前記第１電流源と前記第２電流信号を出力する第２出力端との間に設けられた第２ＰＭＯＳトランジスタと、
    前記第１入力端に接続されたゲートを有し前記第２電流源と前記第１出力端との間に設けられた第１ＮＭＯＳトランジスタと、
    前記第２入力端に接続されたゲートを有し前記第２電流源と前記第２出力端との間に設けられた第２ＮＭＯＳトランジスタと、
    を含む請求項２に記載のクロストーク・キャンセル回路。
  7. 請求項１～６の何れか１項に記載のクロストーク・キャンセル回路を備える送信装置。
  8. 請求項７に記載の送信装置と、前記送信装置から複数の信号を受信する受信装置と、を備える送受信システム。
JP2019152624A 2019-08-23 2019-08-23 クロストーク・キャンセル回路、送信装置および送受信システム Active JP7320255B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019152624A JP7320255B2 (ja) 2019-08-23 2019-08-23 クロストーク・キャンセル回路、送信装置および送受信システム
US16/997,076 US11394376B2 (en) 2019-08-23 2020-08-19 Crosstalk cancellation circuit, transmitter, and transmission and reception system
KR1020200103695A KR20210023729A (ko) 2019-08-23 2020-08-19 크로스 토크·캔슬 회로, 송신 장치 및 송수신 시스템
CN202010836099.4A CN112422107A (zh) 2019-08-23 2020-08-19 串扰消除电路、发送装置及收发系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019152624A JP7320255B2 (ja) 2019-08-23 2019-08-23 クロストーク・キャンセル回路、送信装置および送受信システム

Publications (2)

Publication Number Publication Date
JP2021034856A JP2021034856A (ja) 2021-03-01
JP7320255B2 true JP7320255B2 (ja) 2023-08-03

Family

ID=74646107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019152624A Active JP7320255B2 (ja) 2019-08-23 2019-08-23 クロストーク・キャンセル回路、送信装置および送受信システム

Country Status (4)

Country Link
US (1) US11394376B2 (ja)
JP (1) JP7320255B2 (ja)
KR (1) KR20210023729A (ja)
CN (1) CN112422107A (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002534000A (ja) 1998-12-18 2002-10-08 エリクソン インコーポレイテッド 無線通信用ｑａｍ変調器
JP2009506668A (ja) 2005-08-23 2009-02-12 ケラン インコーポレイテッド 信号エミュレーションのための方法およびシステム
JP2011527144A (ja) 2008-07-02 2011-10-20 ラムバス・インコーポレーテッド 容量結合クロストークの相殺
US20160119024A1 (en) 2014-10-23 2016-04-28 Harry Muljono Apparatus and method for digitally cancelling crosstalk
US20180076852A1 (en) 2016-09-09 2018-03-15 Marvell World Trade Ltd. Reduction of Far-End Crosstalk in High-Speed Single-Ended Receivers

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804760B2 (en) * 2003-08-07 2010-09-28 Quellan, Inc. Method and system for signal emulation
KR102420866B1 (ko) * 2018-03-28 2022-07-15 에스케이하이닉스 주식회사 집적 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002534000A (ja) 1998-12-18 2002-10-08 エリクソン インコーポレイテッド 無線通信用ｑａｍ変調器
JP2009506668A (ja) 2005-08-23 2009-02-12 ケラン インコーポレイテッド 信号エミュレーションのための方法およびシステム
JP2011527144A (ja) 2008-07-02 2011-10-20 ラムバス・インコーポレーテッド 容量結合クロストークの相殺
US20160119024A1 (en) 2014-10-23 2016-04-28 Harry Muljono Apparatus and method for digitally cancelling crosstalk
US20180076852A1 (en) 2016-09-09 2018-03-15 Marvell World Trade Ltd. Reduction of Far-End Crosstalk in High-Speed Single-Ended Receivers

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
中里 徳彦 Norihiko Nakasato，電子情報通信学会２０１７年エレクトロニクスソサイエティ大会講演論文集２ PROCEEDINGS OF THE 2017 IEICE ELECTRONICS SOCIETY CONFERENCE，日本，2017年09月，35，C-12-10

Also Published As

Publication number Publication date
US20210058078A1 (en) 2021-02-25
CN112422107A (zh) 2021-02-26
JP2021034856A (ja) 2021-03-01
KR20210023729A (ko) 2021-03-04
US11394376B2 (en) 2022-07-19

Similar Documents

Publication Publication Date Title
US10313165B2 (en) Finite impulse response analog receive filter with amplifier-based delay chain
US9467313B2 (en) Continuous-time linear equalizer for high-speed receiving unit
US6507225B2 (en) Current mode driver with variable equalization
US10135566B2 (en) Baseline wander correction
US20070201546A1 (en) Equalizer with controllably weighted parallel high pass and low pass filters and receiver including such an equalizer
WO2010004444A1 (en) Multichannel interfacing device having a termination circuit
Oh et al. A 12-Gb/s multichannel I/O using MIMO crosstalk cancellation and signal reutilization in 65-nm CMOS
JP2004015822A (ja) 可変等化増幅器
Aprile et al. An eight-lane 7-Gb/s/pin source synchronous single-ended RX with equalization and far-end crosstalk cancellation for backplane channels
KR20150126557A (ko) 데이터 전송 채널을 이퀄라이징하기 위한 시스템 및 이를 포함하는 디스플레이
Zhang et al. A BiCMOS 10Gb/s adaptive cable equalizer
US20170012610A1 (en) Voltage mode transmitter
JPWO2006028288A1 (ja) 等化フィルタ回路
JP7320255B2 (ja) クロストーク・キャンセル回路、送信装置および送受信システム
Tomita et al. A 20-Gb/s Simultaneous Bidirectional Transceiver Using a Resistor-Transconductor Hybrid in 0.11-$\mu {\hbox {m}} $ CMOS
JP4937898B2 (ja) クロックバッファ
JP4706043B2 (ja) イコライザ回路
JP2001057576A (ja) Ｉｓｉ除去差動受信器
WO2011121658A1 (ja) 可変イコライザ回路およびそれを用いた試験装置
US6137832A (en) Adaptive equalizer
TWI783717B (zh) 前饋式回波消除裝置
Lee et al. A 10Gb/s active-inductor structure with peaking control in 90nm CMOS
Takahashi et al. A 40 nm 16 Gb/s differential transmitter with far-end crosstalk cancellation using injection timing control for high-density flexible flat cables
JP5503267B2 (ja) 送信装置および送受信システム
Fryer et al. Use of tapped delay lines in speaker work

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220613

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230418

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230714

R150 Certificate of patent or registration of utility model

Ref document number: 7320255

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150