KR20210023729A

KR20210023729A - 크로스 토크·캔슬 회로, 송신 장치 및 송수신 시스템

Info

Publication number: KR20210023729A
Application number: KR1020200103695A
Authority: KR
Inventors: 유스케 후지타; 사토시 미우라; 데츠야 이이즈카; 다이고 다카하시; 노리히코 나카사토
Original assignee: 쟈인 에레쿠토로닉스 가부시키가이샤
Priority date: 2019-08-23
Filing date: 2020-08-19
Publication date: 2021-03-04
Also published as: US11394376B2; JP7320255B2; JP2021034856A; CN112422107A; US20210058078A1

Abstract

XTC 회로 (10) 는, 지연 회로 (12ab, 12cb), 미분 신호 작성 회로 (13ab, 13cb) 및 진폭 조정 가산 회로 (14b) 를 구비한다. 일방의 어그레서 신호인 신호 Da 는, 지연 회로 (12ab) 에 의해서 지연이 부여된 후에 미분 신호 작성 회로 (13ab) 에 입력되어, 미분 신호 작성 회로 (13ab) 에 의해서 신호 Da 의 미분 파형을 갖는 미분 신호가 작성된다. 진폭 조정 가산 회로 (14b) 에서는, 미분 신호 작성 회로 (13ab) 에 의해서 작성된 미분 신호의 진폭이 조정되어 전류 신호가 되고, 이 진폭 조정 후의 미분 신호가 신호 Db 에 전류 가산된다.

Description

크로스 토크·캔슬 회로, 송신 장치 및 송수신 시스템{CROSSTALK CANCELLATION CIRCUIT, TRANSMITTER, AND TRANSMISSION AND RECEPTION SYSTEM}

본 발명은 크로스 토크·캔슬 회로, 송신 장치 및 송수신 시스템에 관한 것이다.

송신 장치 및 수신 장치를 구비하는 송수신 시스템에 있어서, 송신 장치와 수신 장치 사이에 복수의 신호선이 병행하여 형성되는 경우가 있다. 예를 들어 FFC (Flexible Flat Cable) 는, 복수의 신호선이 일정 간격으로 병행 배치된 것으로서, 텔레비전 수상기 등의 기기 내에서 흔히 사용된다. 복수의 신호선이 병행하여 배치되어 있으면, 이웃하는 신호선 사이에서 발생되는 크로스 토크에 의해서, 각 신호선에 의해서 송신되는 신호에는, 이웃하는 신호선에 의해서 송신되는 신호에서 기인되는 노이즈가 중첩된다. 수신 장치에 도달하는 시점에서의 원단 (遠端) 크로스 토크 (FEXT : far-end crosstalk) 의 크기 (노이즈 진폭) 는, 신호선의 길이 및 병행 배치의 간격에 의존한다. 신호선이 길수록, FEXT 의 노이즈 진폭은 커진다. 또, 신호선의 병행 배치 간격이 좁을수록, FEXT 의 노이즈 진폭은 커진다.

이웃하는 신호선에 의해서 송신되는 신호 중, 크로스 토크의 영향을 받아 노이즈가 중첩되는 신호를 빅팀 (victim) 신호라고 하고, 그 크로스 토크의 영향을 빅팀 신호에 부여하는 신호를 어그레서 (aggressor) 신호라고 한다. 또한, 이웃하는 신호선에 의해서 송신되는 신호 사이에서 크로스 토크는 쌍 방향으로 발생되기 때문에, 각 신호는 빅팀 신호 및 어그레서 신호의 어느 쪽도 될 수 있다.

어그레서 신호와, 이 어그레서 신호로부터의 크로스 토크로 인하여 빅팀 신호에 중첩된 노이즈는, 동일한 속도로 병주 (竝走) 하고, 동시에 수신 장치에 도달한다. 따라서, 빅팀 신호에 중첩된 노이즈는, 신호선을 진행하여 감에 따라서 진폭이 커져 간다. 단, 노이즈폭은, 어그레서 신호의 상승 시간 또는 하강 시간과 대략 동일하여, 신호선을 진행하여 가는 동안에 있어서 실질적으로 변화가 없다. 빅팀 신호에 중첩된 노이즈의 파형은, 어그레서 신호의 미분 파형에 대해서 진폭 및 지연을 조정한 파형으로 근사될 수 있다.

송수신 시스템에 있어서의 신호 전송의 고속화에 수반하여, 크로스 토크의 문제가 커지고 있다. 예를 들어, 텔레비전 수상기 내에서는 컨트롤러와 디스플레이의 드라이버 사이에서 시리얼 신호가 전송되고, 4 K 또는 8 K 등의 고해상도화에 의해서, 텔레비전 수상기 내의 신호 전송은 고속화하고 있다. 텔레비전 수상기 내에서 자주 사용되는 FFC 는, 고속이 될수록 신호의 감쇠가 커지는 특성을 갖고 있어, 수신단에서의 신호 전압과 FEXT 의 노이즈 전압이 대략 동일한 정도의 크기가 된다. 이로써, 신호 전송의 마진이 감소하고, 비용이 증가하게 된다. 이와 같이, 신호 전송이 고속화되어 가면, 크로스 토크를 캔슬하는 것이 중요해진다.

크로스 토크·캔슬 (XTC : crosstalk cancellation) 을 위한 기술로서, 문헌 1「Cosimo Aprile, et al, "An Eight-Lane 7-Gb/s/pin Source Synchronous Single-Ended RX With Equalization and Far-End Crosstalk Cancellation for Backplane Channels," JSSC, vol.53, No.3, Mar 2018.」, 문헌 2「미국특허 제9166650호 명세서」가 알려져 있다.

바람직한 크로스 토크·캔슬 (XTC) 을 행할 수 있는 크로스 토크·캔슬 회로 (XTC 회로) 에 대해서 검토한다.

먼저, 문헌 1 과 같은 XTC 의 제 1 기술로서, 수신 장치에 있어서 빅팀 신호에 중첩된 노이즈를 제거하는 기술을 생각할 수 있다. 제 1 기술에서는, 수신 장치에 도달한 어그레서 신호의 미분 파형을 갖는 미분 신호를 하이패스 필터에 의해서 작성하고, 이 미분 신호의 진폭을 조정함으로써, 수신 장치에 도달한 빅팀 신호에 중첩된 노이즈를 모의적으로 작성한다. 그리고, 이 모의적으로 작성된 노이즈를 사용하여, 빅팀 신호에 중첩된 노이즈를 상쇄한다. 이와 같은 XTC 회로를 수신 장치에 형성하고, XTC 회로 후의 빅팀 신호의 비트 에러레이트 측정치가 최소로 되도록 함으로써, 크로스 토크의 크기 (신호선의 길이 및 간격) 에 따라서 XTC 의 설정 (진폭 조정) 을 최적화할 수 있다.

이 제 1 기술에서는, 보다 고정밀도로 XTC 를 행하기 위해서는, 빅팀 신호에 중첩된 노이즈와, 어그레서 신호로부터 모의적으로 작성한 노이즈 사이에서 위상을 일치시킬 필요가 있다. 그러나, 아날로그 신호인 노이즈의 위상을 조정하기 위한 지연 회로의 실현은 곤란하다. 이득 등화기를 사용하여 노이즈의 위상을 조정하는 방법을 생각할 수 있지만, 소비 전력이 크기 때문에 바람직하지 않다.

다음으로, 문헌 2 와 같은 XTC 의 제 2 기술로서, 수신 장치에 도달한 시점에서 빅팀 신호에 중첩되는 노이즈를 송신 장치에 있어서 미리 빅팀 신호에 더해 두는 기술을 생각할 수 있다. 제 2 기술에서는, 송신 장치에 있어서, 어그레서 신호에 대해서 지연 회로에 의해서 지연을 부여한 후, 어그레서 신호의 미분 파형을 갖는 미분 신호를 하이패스 필터에 의해서 생성하고, 이 미분 신호의 진폭을 조정함으로써 모의적인 노이즈를 작성한다. 그리고, 이 모의적인 노이즈를 빅팀 신호에 더하고, 그 후의 빅팀 신호를 송신 장치로부터 송출한다. 디지털 신호인 어그레서 신호에 지연을 부여하기 위한 지연 회로의 실현은 용이하다.

이 제 2 기술에서는, 수신 장치에 도달한 시점에서 빅팀 신호에 중첩되는 노이즈의 파형을 파악하여, 송신 장치에 있어서 어그레서 신호로부터 모의적으로 노이즈를 작성할 때의 지연량 및 진폭 조정량을 결정할 필요가 있다. 텔레비전 수상기 등의 클로즈드한 시스템이면, 그 시스템의 설계시에 지연량 및 진폭 조정량을 결정할 수 있다. 클로즈드한 기기 내에서 고속의 신호 전송을 행하는 경우에는, 이 제 2 기술은 유효하다.

XTC 회로에 있어서, 드라이버의 출력단에 직렬로 용량 소자를 형성한 용량 결합 드라이버를 사용하여, 어그레서 신호를 드라이버에 입력시킨다. 드라이버의 출력 임피던스와, 이것에 직렬로 접속된 용량 소자가 하이패스 필터가 되어, 어그레서 신호의 미분 파형을 갖는 미분 신호를 작성하는 방법도 생각할 수 있다. 또, 용량 소자의 용량치를 가변으로 함으로써, 미분 신호의 진폭 조정을 가능하게 한다. 그리고, 진폭 조정된 후의 모의적인 노이즈를 용량 결합에 의해서 빅팀 신호에 더할 수 있다.

수신 장치측에 있어서 XTC 를 행하는 제 1 기술과 비교해서, 송신 장치측에 있어서 XTC 를 행하는 제 2 기술은, 모의적인 노이즈의 위상 조정을 용이하게 행할 수 있는 점에서 바람직하다. 그러나, 송신 장치의 출력단에 T 코일이 형성되는 경우에는, 제 2 기술에는 다음과 같이 T 코일이 요구된다.

송신 장치의 출력단에 형성되는 T 코일은, 그 출력단에 붙는 부하 용량 (예를 들어, ESD 보호용 다이오드 등의 용량) 을 캔슬하여, 송신 장치의 출력의 리턴 로스나 인서션 로스를 개선할 수 있고, 송신 장치의 출력 신호 대역을 개선할 수 있다. 약 10 Gbps 를 초과하는 고속의 신호 전송에서는, 송신 장치에 XTC 회로를 형성하면 출력 신호 대역이 악화되게 되기 때문에, 이것을 방지하기 위해서 T 코일을 형성하는 것이 필요해진다. 상기한 제 2 기술의 XTC 회로는, 출력단에 큰 부하 용량을 가지기 때문에, 고속 신호 전송을 행하기 위해서는 T 코일을 형성한다.

T 코일의 인덕턴스는, 캔슬하고자 하는 부하 용량의 크기에 따라서 최적치로 설계된다. 그런데, 상기한 제 2 기술의 XTC 회로에서는, 진폭 조정을 위해서 용량 소자의 용량치를 변경하면, T 코일의 인덕턴스는 최적이지는 않게 되어 버려, T 코일에 의한 통상 신호 특성을 충분히 개선할 수 없는 경우가 있다. 이와 같이, T 코일에 의한 통상 신호 특성의 개선 및 XTC 특성의 개선은 양립이 곤란하다.

본 개시는 출력단에 T 코일이 형성되는 경우여도, 바람직한 크로스 토크·캔슬 (XTC) 을 행할 수 있는 크로스 토크·캔슬 회로 (XTC 회로) 를 나타낸다. 또, 본 개시는 이와 같은 XTC 회로를 구비하는 송신 장치, 및, 이와 같은 송신 장치와 수신 장치를 구비하는 송수신 시스템을 나타낸다.

이 크로스 토크·캔슬 회로 (XTC 회로) 는, 복수 개의 신호선을 개재하여 복수의 신호를 수신 장치에 송신하는 송신 장치에 형성되는 XTC 회로로서, (1) 복수의 신호 중 제 1 신호 (어그레서 신호) 의 위상을 조정하는 지연 회로와, (2) 지연 회로에 의해서 위상 조정된 제 1 신호의 미분 파형을 갖는 미분 신호를 작성하는 미분 신호 작성 회로와, (3) 미분 신호 작성 회로에 의해서 작성된 미분 신호의 진폭을 조정하여 당해 진폭 조정 후의 미분 신호를 전류 신호로 하고, 당해 진폭 조정 후의 미분 신호를 복수의 신호 중 제 2 신호 (빅팀 신호) 에 전류 가산하여, 그 가산 후의 제 2 신호를 출력하는 진폭 조정 가산 회로를 구비한다. 또한, 복수의 신호 각각은 싱글 엔드 신호여도 되고, 차동 신호여도 된다.

진폭 조정 가산 회로는, 전압 신호를 입력하는 입력단과, 온 설정시에 전압 신호에 따른 전류 신호를 출력하고 오프 설정시에 전류 신호를 출력하지 않는 출력단을 각각 갖는 복수의 증폭기를 포함하고, 미분 신호 작성 회로에 의해서 작성된 미분 신호를 복수의 증폭기 각각의 입력단에 입력하고, 복수의 증폭기 각각의 출력단으로부터 출력된 전류 신호의 총합을 제 2 신호에 전류 가산하고, 복수의 증폭기 각각의 온/오프의 설정에 의해서 미분 신호의 진폭 조정량을 설정하는 것이 바람직하다.

복수의 증폭기 각각은, 제 1 전위단과 출력단 사이에 형성된 전류원과, 제 2 전위단과 출력단 사이에 형성된 MOS 트랜지스터와, MOS 트랜지스터의 게이트와 입력단 사이에 형성된 용량 소자를 포함하는 구성으로 할 수 있다. 혹은, 복수의 증폭기 각각은, 전원 전위단과 출력단 사이에 형성된 PMOS 트랜지스터와, 접지 전위단과 출력단 사이에 형성된 NMOS 트랜지스터와, PMOS 트랜지스터의 게이트와 입력단 사이에 형성된 제 1 용량 소자와, NMOS 트랜지스터의 게이트와 입력단 사이에 형성된 제 2 용량 소자를 포함하는 구성으로 할 수 있다. 또한, 제 1 전위단 및 제 2 전위단 중 일방은 전원 전위단이고, 타방은 접지 전위단이다. 또, 입출력 신호가 차동 신호인 경우에는, 이 회로 구성을 쌍으로 하여 형성하면 된다.

복수의 증폭기 각각은, 입력되는 전압 신호가 제 1 전압 신호 및 제 2 전압 신호로 이루어지는 차동 신호이고, 출력되는 전류 신호가 제 1 전류 신호 및 제 2 전류 신호로 이루어지는 차동 신호인 경우, 다음과 같은 회로 구성이어도 된다. 복수의 증폭기 각각은, 제 1 전위단과 제 1 전류 신호를 출력하는 제 1 출력단 사이에 형성된 제 1 전류원과, 제 1 전위단과 제 2 전류 신호를 출력하는 제 2 출력단 사이에 형성된 제 2 전류원과, 제 2 전위단과 접속된 제 3 전류원과 제 1 전압 신호가 입력되는 제 1 입력단에 접속된 게이트를 갖고 제 3 전류원과 제 1 출력단 사이에 형성된 제 1 MOS 트랜지스터와, 제 2 전압 신호가 입력되는 제 2 입력단에 접속된 게이트를 갖고 제 3 전류원과 제 2 출력단 사이에 형성된 제 2 MOS 트랜지스터를 포함하는 구성으로 할 수 있다. 또한, 제 1 전위단 및 제 2 전위단 중 일방은 전원 전위단이고, 타방은 접지 전위단이다.

혹은, 복수의 증폭기 각각은, 입력되는 전압 신호가 제 1 전압 신호 및 제 2 전압 신호로 이루어지는 차동 신호이고, 출력되는 전류 신호가 제 1 전류 신호 및 제 2 전류 신호로 이루어지는 차동 신호인 경우, 다음과 같은 회로 구성이어도 된다. 복수의 증폭기 각각은, 전원 전위단과 접속된 제 1 전류원과, 접지 전위단과 접속된 제 2 전류원과, 제 1 전압 신호가 입력되는 제 1 입력단에 접속된 게이트를 갖고 제 1 전류원과 제 1 전류 신호를 출력하는 제 1 출력단 사이에 형성된 제 1 PMOS 트랜지스터와, 제 2 전압 신호가 입력되는 제 2 입력단에 접속된 게이트를 갖고 제 1 전류원과 제 2 전류 신호를 출력하는 제 2 출력단 사이에 형성된 제 2 PMOS 트랜지스터와, 제 1 입력단에 접속된 게이트를 갖고 제 2 전류원과 제 1 출력단 사이에 형성된 제 1 NMOS 트랜지스터와, 제 2 입력단에 접속된 게이트를 갖고 제 2 전류원과 제 2 출력단 사이에 형성된 제 2 NMOS 트랜지스터를 포함하는 구성으로 할 수 있다.

본 개시의 송신 장치는, 상기한 본 발명의 크로스 토크·캔슬 회로를 구비한다. 본 개시의 송수신 시스템은, 상기한 송신 장치와, 송신 장치로부터 복수의 신호를 수신하는 수신 장치를 구비한다.

본 발명에 의하면, 출력단에 T 코일이 형성되는 경우여도 바람직한 크로스 토크·캔슬을 행할 수 있다.

도 1 은, 송수신 시스템 (1) 의 구성을 나타내는 도면이다.
도 2 는, XTC 회로 (10) 의 구성을 나타내는 도면이다.
도 3 은, 지연 회로 (12) 및 미분 신호 작성 회로 (13) 의 회로 구성의 일례를 나타내는 도면이다.
도 4 는, 진폭 조정 가산 회로 (14) 의 구성을 나타내는 도면이다.
도 5 는, 이득 가변 증폭기 (21) 의 구성을 나타내는 도면이다.
도 6 은, 증폭기 (31) 및 온오프 설정 회로 (41) 의 회로 구성의 일례를 나타내는 도면이다.
도 7 은, 이득 가변 증폭기 (21) 에 있어서의 진폭 조정량과 신호 전송 속도의 관계에 대해서 시뮬레이션을 행하여 얻어진 결과를 나타내는 그래프이다.
도 8A, 도 8B, 도 8C 는, 각각, XTC 회로 (10) 의 동작에 대해서 시뮬레이션을 행하여 얻어진 결과를 나타내는 도면이고, 도 8A 는 크로스 토크가 없는 경우를 나타내고, 도 8B 는 크로스 토크가 있지만 XTC 를 행하지 않은 경우를 나타내고, 도 8C 는 크로스 토크가 있고 XTC 를 행하는 경우를 나타내고 있다.
도 9 는, XTC 회로 (10A) 의 구성을 나타내는 도면이다.
도 10은, 증폭기의 다른 회로 구성예를 나타내는 도면이다.
도 11 은, 증폭기의 다른 회로 구성예를 나타내는 도면이다.
도 12 는, 증폭기의 다른 회로 구성예를 나타내는 도면이다.
도 13 은, 증폭기의 다른 회로 구성예를 나타내는 도면이다.
도 14 는, 증폭기의 다른 회로 구성예를 나타내는 도면이다.

이하, 첨부 도면을 참조하여, 본 발명을 실시하기 위한 형태를 상세하게 설명한다. 또한, 도면의 설명에 있어서 동일한 요소에는 동일한 부호를 붙여 중복되는 설명을 생략한다. 본 발명은 이들 예시에 한정되는 것이 아니고, 특허청구범위에 의해서 나타내어지며, 특허청구범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

도 1 은, 송수신 시스템 (1) 의 구성을 나타내는 도면이다. 송수신 시스템 (1) 은, 송신 장치 (2) 및 수신 장치 (3) 를 구비한다. 송신 장치 (2) 와 수신 장치 (3) 사이에 복수의 신호선 (4) 이 병행하여 형성되어 있다. 송수신 시스템 (1) 은, 송신 장치 (2) 로부터 복수의 신호선 (4) 을 개재하여 수신 장치 (3) 에 복수의 신호를 송신한다. 복수의 신호선 (4) 은, 일정 간격으로 병행 배치되어 있고, 예를 들어 FFC (Flexible Flat Cable) 이다.

이와 같은 송수신 시스템은, 예를 들어 텔레비전 수상기 등의 기기 내에서 볼 수 있다. 이 예에서는, 컨트롤러 (송신 장치) 에 있어서 패럴렐 신호 (영상 신호) 가 시리얼 신호로 변환되고, 이 시리얼 신호가 컨트롤러로부터 신호선을 거쳐 디스플레이의 드라이버 (수신 장치) 에 전송된다. 그리고, 드라이버에 있어서 시리얼 신호로부터 패럴렐 신호로 변환되고, 이 패럴렐 신호에 기초하여 디스플레이에 영상이 표시된다.

송신 장치 (2) 는, XTC 회로 (10) (crosstalk cancellation circuit) 를 구비한다. XTC 회로 (10) 는, 복수의 신호선 (4) 에 의해서 송신되는 복수의 신호 (특히, 이웃하는 신호선에 의해서 송신되는 신호) 사이의 크로스 토크를 캔슬하는 것이다. XTC 회로 (10) 는, 수신 장치 (3) 에 도달한 시점에서 빅팀 신호에 중첩되는 노이즈를 어그레서 신호에 기초하여 작성하고, 이 작성된 노이즈를 빅팀 신호에 미리 더해 둔다.

빅팀 신호는, 크로스 토크의 영향을 받아 노이즈가 중첩되는 신호이다. 어그레서 신호는, 그 크로스 토크의 영향을 빅팀 신호에 부여하는 신호이다. 각 신호는 빅팀 신호 및 어그레서 신호의 어느 쪽도 될 수 있다.

도 2 는, XTC 회로 (10) 의 구성을 나타내는 도면이다. 이 도면에서는, 3 개의 신호 Da, Db, Dc 사이에서 XTC 를 행하는 경우를 나타내고 있다. 3 개의 신호 Da, Db, Dc 를 송신하는 3 개의 신호선이 순서대로 배열되고 있다고 하고, 이웃하는 신호선 사이의 크로스 토크를 캔슬하는 것으로 한다.

3 개의 신호선 중 중앙의 신호선에 의해서 전송되는 신호 Db 를 빅팀 신호로 했을 때, 양 이웃하는 2 개의 신호선에 의해서 송신되는 신호 Da, Dc 가 어그레서 신호가 된다. 이 때, 일방의 어그레서 신호인 신호 Da 는, 지연 회로 (12ab) 에 의해서 지연이 부여 (위상 조정) 된 후에 미분 신호 작성 회로 (13ab) 에 입력되어, 미분 신호 작성 회로 (13ab) 에 의해서 신호 Da 의 미분 파형을 갖는 미분 신호가 작성된다. 타방의 어그레서 신호인 신호 Dc 는, 지연 회로 (12cb) 에 의해서 지연이 부여 (위상 조정) 된 후에 미분 신호 작성 회로 (13cb) 에 입력되고, 미분 신호 작성 회로 (13cb) 에 의해서 신호 Dc 의 미분 파형을 갖는 미분 신호가 작성된다.

빅팀 신호인 신호 Db 는, 버퍼 (11b) 를 거친 후에 진폭 조정 가산 회로 (14b) 에 입력된다. 진폭 조정 가산 회로 (14b) 에서는, 미분 신호 작성 회로 (13ab) 에 의해서 작성된 미분 신호의 진폭이 조정되어 전류 신호가 됨과 함께, 미분 신호 작성 회로 (13cb) 에 의해서 작성된 미분 신호의 진폭이 조정되어 전류 신호가 되고, 이들 2 개의 진폭 조정 후의 미분 신호가 신호 Db 에 전류 가산된다.

신호 Da 를 빅팀 신호로 했을 때, 신호 Db 가 어그레서 신호가 된다. 어그레서 신호인 신호 Db 는, 지연 회로 (12ba) 에 의해서 지연이 부여 (위상 조정) 된 후에 미분 신호 작성 회로 (13ba) 에 입력되어, 미분 신호 작성 회로 (13ba) 에 의해서 신호 Db 의 미분 파형을 갖는 미분 신호가 작성된다. 빅팀 신호인 신호 Da 는, 버퍼 (11a) 를 거친 후에 진폭 조정 가산 회로 (14a) 에 입력된다. 진폭 조정 가산 회로 (14a) 에서는, 미분 신호 작성 회로 (13ba) 에 의해서 작성된 미분 신호의 진폭이 조정되어 전류 신호가 되고, 이 진폭 조정 후의 미분 신호가 신호 Da 에 전류 가산된다.

신호 Dc 를 빅팀 신호로 했을 때, 신호 Db 가 어그레서 신호가 된다. 어그레서 신호인 신호 Db 는, 지연 회로 (12bc) 에 의해서 지연이 부여 (위상 조정) 된 후에 미분 신호 작성 회로 (13bc) 에 입력되고, 미분 신호 작성 회로 (13bc) 에 의해서 신호 Db 의 미분 파형을 갖는 미분 신호가 작성된다. 빅팀 신호인 신호 Dc 는, 버퍼 (11c) 를 거친 후에 진폭 조정 가산 회로 (14c) 에 입력된다. 진폭 조정 가산 회로 (14c) 에서는, 미분 신호 작성 회로 (13bc) 에 의해서 작성된 미분 신호의 진폭이 조정되어 전류 신호가 되고, 이 진폭 조정 후의 미분 신호가 신호 Dc 에 전류 가산된다.

버퍼 (11a, 11b, 11c) 는 공통되는 구성을 가질 수 있다. 지연 회로 (12ab, 12ba, 12bc, 12cb) 는, 공통되는 구성을 가질 수 있고, 아래에서는 지연 회로 (12) 로 한다. 미분 신호 작성 회로 (13ab, 13ba, 13bc, 13cb) 는, 공통되는 구성을 가질 수 있고, 아래에서는 미분 신호 작성 회로 (13) 로 한다. 진폭 조정 가산 회로 (14a, 14c) 는 공통되는 구성을 가질 수 있다. 공통되는 구성이란, 기본적으로는 동일한 구성이다. 진폭 조정 가산 회로 (14b) 는, 진폭 조정 가산 회로 (14a, 14c) 와 비교하면 전류 가산하는 미분 신호의 수가 상이하기는 하지만, 동일한 구성으로 할 수 있고, 이것을 아래에서는 진폭 조정 가산 회로 (14) 로 한다. 지연 회로 (12), 미분 신호 작성 회로 (13) 및 진폭 조정 가산 회로 (14) 의 구체적인 회로 구성예에 대해서 아래에 설명한다.

도 3 은, 지연 회로 (12) 및 미분 신호 작성 회로 (13) (미분 회로) 의 회로 구성의 일례를 나타내는 도면이다. 지연 회로 (12) 는, 6 개의 인버터 (Inv1 ∼ Inv6) 및 4 개의 스위치 (Sw1 ∼ Sw4) 를 포함한다. 6 개의 인버터 (Inv1 ∼ Inv6) 는 직렬로 접속되어 있다. 스위치 (Sw1) 는, 지연 회로 (12) 의 입력단과 지연 회로 (12) 의 출력단 사이에 형성되어 있다. 스위치 (Sw2) 는, 제 2 단의 인버터 (Inv2) 의 출력단과 지연 회로 (12) 의 출력단 사이에 형성되어 있다. 스위치 (Sw3) 는, 제 4 단의 인버터 (Inv4) 의 출력단과 지연 회로 (12) 의 출력단 사이에 형성되어 있다. 스위치 (Sw4) 는, 최종 단의 인버터 (Inv6) 의 출력단과 지연 회로 (12) 의 출력단 사이에 형성되어 있다. 스위치 (Sw1 ∼ Sw4) 중 어느 1 개의 스위치가 온 상태일 때, 다른 스위치는 오프 상태가 된다. 스위치 (Sw1 ∼ Sw4) 중 어느 스위치를 온 상태로 하는지에 따라서, 지연 회로 (12) 의 입력단으로부터 출력단까지 통과하는 인버터의 개수를 상이하게 할 수 있어, 어그레서 신호에 부여하는 지연을 가변으로 할 수 있다.

미분 신호 작성 회로 (13) 는, 용량 소자 (C) 및 저항기 (R) 를 포함한다. 용량 소자 (C) 는, 미분 신호 작성 회로 (13) 의 입력단과 출력단 사이에 형성되어 있다. 저항기 (R) 는, 미분 신호 작성 회로 (13) 의 출력단과 접지 전위단 사이에 형성되어 있다. 이와 같이 구성되는 미분 신호 작성 회로 (13) 는, 하이패스 필터로서 동작하는 것이지만, 입력되는 신호의 미분 파형을 근사시킨 파형을 갖는 신호 (미분 신호) 를 작성할 수 있다. 일례로서 용량 소자 (C) 의 용량치는 37 fF 이고, 저항기 (R) 의 저항값은 300 Ω 이다.

도 4 는, 진폭 조정 가산 회로 (14) 의 구성을 나타내는 도면이다. 진폭 조정 가산 회로 (14) 는, 이득 가변 증폭기 (21a, 21c) 및 가산기 (22) 를 포함한다. 이득 가변 증폭기 (21a) 는, 미분 신호 작성 회로 (13ab) 에 의해서 작성된 미분 신호의 진폭을 조정하고, 진폭 조정 후의 미분 신호를 전류 신호로서 출력한다. 이득 가변 증폭기 (21c) 는, 미분 신호 작성 회로 (13cb) 에 의해서 작성된 미분 신호의 진폭을 조정하고, 진폭 조정 후의 미분 신호를 전류 신호로서 출력한다. 이득 가변 증폭기 (21a, 21c) 에 있어서의 진폭 조정량 (게인) 은 가변이고, 1 보다 큰 경우뿐만 아니라, 1 이하인 경우도 있고, 부 (負) 의 값인 경우도 있다. 가산기 (22) 는, 이득 가변 증폭기 (21a, 21c) 각각으로부터 진폭 조정되어 출력된 미분 신호 (전류 신호) 를 빅팀 신호에 전류 가산하여, 그 가산 후의 빅팀 신호를 출력한다.

이 도면에는, ESD 보호용 다이오드 (23, 24) 및 인덕터 (25, 26) 도 나타내고 있다. ESD 보호용 다이오드 (23) 는, 가산기 (22) 의 출력단과 전원 전위단 사이에 형성되어 있다. ESD 보호용 다이오드 (24) 는, 가산기 (22) 의 출력단과 접지 전위단 사이에 형성되어 있다. 인덕터 (25) 는, 가산기 (22) 에 입력되는 빅팀 신호의 경로 상에 형성되어 있다. 인덕터 (26) 는, 가산기 (22) 로부터 출력되는 빅팀 신호의 경로 상에 형성되어 있다. 인덕터 (25, 26) 는, T 코일을 구성하는 것으로서, 가산기 (22) 의 출력단 (즉, XTC 회로 (10) 의 출력단) 에 붙는 부하 용량 (ESD 보호용 다이오드 (23, 24) 등의 용량) 을 캔슬하고, 출력의 리턴 로스나 인서션 로스를 개선하여, 출력 신호 대역을 개선할 수 있다.

이득 가변 증폭기 (21a, 21c) 는, 공통되는 구성을 가질 수 있고, 아래에서는 이득 가변 증폭기 (21) 로 한다. 도 5 는, 이득 가변 증폭기 (21) 의 구성을 나타내는 도면이다. 이득 가변 증폭기 (21) 는, 8 개의 증폭기 (31 ∼ 38) 및 8 개의 온오프 설정 회로 (41 ∼ 48) 를 포함한다. 8 개의 증폭기 (31 ∼ 38) 는 공통되는 구성을 가질 수 있고, 8 개의 온오프 설정 회로 (41 ∼ 48) 도 공통되는 구성을 가질 수 있다. 8 개의 온오프 설정 회로 (41 ∼ 48) 는 일부의 부분 회로를 공유하고 있어도 된다.

증폭기 (31 ∼ 38) 각각의 입력단은, 이득 가변 증폭기 (21) 의 입력단과 접속되어 있고, 미분 신호 (전압 신호 V) 를 입력한다. 증폭기 (31 ∼ 38) 각각의 출력단은, 이득 가변 증폭기 (21) 의 출력단과 접속되어 있다. 증폭기 (31 ∼ 38) 각각은, 온오프 설정 회로 (41 ∼ 48) 중 대응하는 온오프 설정 회로에 의해서 온/오프의 설정이 가능하다. 증폭기 (31 ∼ 38) 각각은, 온 설정시에 입력 전압 신호 V 에 따른 전류 신호 I 를 출력단으로부터 출력하고, 오프 설정시에 전류 신호를 출력단으로부터 출력하지 않는다. 증폭기 (31 ∼ 38) 중 온 설정되어 있는 증폭기의 개수를 n 으로 하면, 이득 가변 증폭기 (21) 의 출력단으로부터 출력되는 전류 신호는 nI 가 된다. 이득 가변 증폭기 (21) 는, 증폭기 (31 ∼ 38) 각각의 온/오프의 설정에 의해서, 미분 신호의 진폭 조정량을 설정할 수 있다.

도 6 은, 증폭기 (31) 및 온오프 설정 회로 (41) 의 회로 구성의 일례를 나타내는 도면이다. 또한, 여기서는, 어그레서 신호 및 빅팀 신호는 차동 신호인 것으로 하고, 이들 신호로부터 작성되는 각 신호도 차동 신호인 것으로 한다.

증폭기 (31) 는, 전류원 (I1, I2), NMOS 트랜지스터 (MN11, MN12), 용량 소자 (C1, C2) 및 저항기 (R1, R2) 를 포함한다. 전류원 (I1) 은, 전원 전위단과 NMOS 트랜지스터 (MN11) 의 드레인 사이에 형성되어 있다. 전류원 (I2) 은, 전원 전위단과 NMOS 트랜지스터 (MN12) 의 드레인 사이에 형성되어 있다. 전류원 (I1, I2) 각각은 PMOS 트랜지스터를 포함하여 실현될 수 있다. NMOS 트랜지스터 (MN11, MN12) 각각의 소스는 접지 전위단과 접속되어 있다.

전류원 (I1, I2) 이 흘리는 전류의 크기는, 온오프 설정 회로 (41) 로부터 부여되는 바이어스 전압에 의해서 제어된다. NMOS 트랜지스터 (MN11) 의 게이트는, 온오프 설정 회로 (41) 로부터 저항기 (R1) 를 개재하여 바이어스 전압이 더해진다. NMOS 트랜지스터 (MN12) 의 게이트는, 온오프 설정 회로 (41) 로부터 저항기 (R2) 를 개재하여 바이어스 전압이 더해진다.

용량 소자 (C1) 는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 NMOS 트랜지스터 (MN11) 의 게이트 사이에 형성되어 있다. 용량 소자 (C2) 는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 NMOS 트랜지스터 (MN12) 의 게이트 사이에 형성되어 있다. NMOS 트랜지스터 (MN11) 의 드레인은, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. NMOS 트랜지스터 (MN12) 의 드레인은, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다.

온오프 설정 회로 (41) 는, 인버터 (Inv), 전류원 (I20), PMOS 트랜지스터 (MP20, MP21, MP22), NMOS 트랜지스터 (MN21, MN22) 및 스위치 (Sw11, Sw12, Sw21, Sw22, Sw31, Sw32) 를 포함한다. 이것들 중 전류원 (I20) 및 PMOS 트랜지스터 (MP20) 는, 8 개의 온오프 설정 회로 (41 ∼ 48) 를 공유할 수 있다.

PMOS 트랜지스터 (MP20, MP21, MP22) 각각의 소스는, 전원 전위단과 접속되어 있다. NMOS 트랜지스터 (MN21, MN22) 각각의 소스는, 접지 전위단과 접속되어 있다.

PMOS 트랜지스터 (MP20) 의 드레인은, PMOS 트랜지스터 (MP20, MP21, MP22) 각각의 게이트와 접속되고, 스위치 (Sw31) 와 접속되어 있다. 스위치 (Sw32) 는, 스위치 (Sw31) 와 전원 전위단 사이에 형성되어 있다. 전류원 (I20) 은, PMOS 트랜지스터 (MP20) 의 드레인과 접지 전위단 사이에 형성되어 있다.

NMOS 트랜지스터 (MN21) 의 드레인은, PMOS 트랜지스터 (MP21) 의 드레인, NMOS 트랜지스터 (MN21) 의 게이트 및 스위치 (Sw11) 와 접속되어 있다. 스위치 (Sw12) 는, 스위치 (Sw11) 와 접지 전위단 사이에 형성되어 있다.

NMOS 트랜지스터 (MN22) 의 드레인은, PMOS 트랜지스터 (MP22) 의 드레인, NMOS 트랜지스터 (MN22) 의 게이트 및 스위치 (Sw21) 와 접속되어 있다. 스위치 (Sw22) 는, 스위치 (Sw21) 와 접지 전위단 사이에 형성되어 있다.

전류원 (I20), PMOS 트랜지스터 (MP20, MP21) 및 NMOS 트랜지스터 (MN21) 는, 커런트 미러 회로를 구성하고 있다. 전류원 (I20), PMOS 트랜지스터 (MP20, MP22) 및 NMOS 트랜지스터 (MN22) 는, 커런트 미러 회로를 구성하고 있다.

인버터 (Inv) 는, 온오프 설정 신호 EN 을 논리 반전시킨 신호를 작성한다. 스위치 (Sw11, Sw12, Sw21, Sw22, Sw31, Sw32) 각각은, 온오프 설정 신호 EN 의 레벨에 따라서 온/오프 중의 어느 상태가 된다. 스위치 (Sw11, Sw21, Sw31) 는, 온오프 설정 신호 EN 이 하이 레벨일 때 온 상태가 된다. 스위치 (Sw12, Sw22, Sw32) 는, 온오프 설정 신호 EN 이 로 레벨일 때 (즉, 인버터 (Inv) 로부터 부여되는 신호가 하이 레벨일 때) 에 온 상태가 된다.

증폭기 (31) 와 온오프 설정 회로 (41) 사이의 관계는 다음과 같다. 스위치 (Sw11) 와 스위치 (Sw12) 의 접속점은, 증폭기 (31) 의 저항기 (R1) 를 개재하여 NMOS 트랜지스터 (MN11) 의 게이트와 접속되어 있다. 스위치 (Sw21) 와 스위치 (Sw22) 의 접속점은, 증폭기 (31) 의 저항기 (R2) 를 개재하여 NMOS 트랜지스터 (MN12) 의 게이트와 접속되어 있다. 스위치 (Sw31) 와 스위치 (Sw32) 의 접속점은, 증폭기 (31) 의 전류원 (I1, I2) 과 접속되어 있다.

온오프 설정 신호 EN 이 로 레벨일 때, 스위치 (Sw11, Sw21, Sw31) 가 오프 상태가 되고, 스위치 (Sw12, Sw22, Sw32) 가 온 상태가 된다. 이 때, 증폭기 (31) 에 있어서는, NMOS 트랜지스터 (MN11, MN12) 각각의 게이트에 접지 전위가 부여된다. 또, 전류원 (I1, I2) 을 구성하는 각 PMOS 트랜지스터의 게이트에 전원 전위가 부여된다. 따라서, 증폭기 (31) 는, 오프 상태로 설정되고, 입력단에 신호 (±V) 가 입력되어도, 출력단으로부터 출력되는 신호의 레벨 ΔI 는 0 이다.

온오프 설정 신호 EN 이 하이 레벨일 때, 스위치 (Sw11, Sw21, Sw31) 가 온 상태가 되고, 스위치 (Sw12, Sw22, Sw32) 가 오프 상태가 된다. 이 때, 증폭기 (31) 에 있어서는, NMOS 트랜지스터 (MN11, MN12) 각각의 게이트에는, NMOS 트랜지스터 (MN21, MN22) 각각의 게이트 전위와 동일한 전위가 바이어스로서 부여된다. 또, 전류원 (I1, I2) 을 구성하는 각 PMOS 트랜지스터의 게이트에는, PMOS 트랜지스터 (MP20, MP21, MP22) 각각의 게이트 전위와 동일한 전위가 부여된다. 따라서, 증폭기 (31) 는, 온 상태로 설정되고, 입력단에 신호 (±V) 가 입력되면, 그 입력 신호에 따른 신호 (±I) 가 출력단으로부터 출력한다.

8 개의 온오프 설정 회로 (41 ∼ 48) 중, n 개의 온오프 설정 회로에 입력되는 온오프 설정 신호 EN 을 하이 레벨로 하고, 다른 온오프 설정 회로에 입력되는 온오프 설정 신호 EN 을 로 레벨로 하면, 이득 가변 증폭기 (21) 의 출력단으로부터 출력되는 전류 신호는, 온 설정된 증폭기 각각으로부터 출력된 전류 신호의 총합인 nI 가 된다. 따라서, n 의 값을 변경함으로써, 이득 가변 증폭기 (21) 에 있어서의 미분 신호의 진폭 조정량을 설정할 수 있다.

도 7 은, 이득 가변 증폭기 (21) 에 있어서의 진폭 조정량과 신호 전송 속도의 관계에 대해서 시뮬레이션을 행하여 얻어진 결과를 나타내는 그래프이다. 이득 가변 증폭기 (21) 는 도 5 및 도 6 에 나타내는 바와 같은 회로 구성을 갖는 것으로 하고, 온오프 설정 회로의 전류원 (I20) 이 흘리는 전류의 크기를 100 ㎂ 로 하고, 온 설정시에 증폭기의 전류원 (I1, I2) 각각이 흘리는 전류의 크기를 0.5 ㎃ 로 하였다. 출력되는 전류 신호를 후단의 출력 버퍼 내의 종단 저항에 의해서 전압 신호로서 관측하고, 이 관측된 전압 신호와 입력 전압 신호의 비를 진폭 조정량 (게인) 으로 하였다. 이 도면은, 가로축을 신호 전송 속도로 하고, 세로축을 진폭 조정량으로 하여, n = 1 ∼ 8 의 각 값에 대해서 진폭 조정량과 신호 전송 속도의 관계를 나타내고 있다. 이 그래프에 나타내는 바와 같이, 온 설정되어 있는 증폭기의 개수 n 이 많을수록 진폭 조정량은 크다. 예를 들어, 신호 전송 속도가 8 Gbps 인 경우, n = 1 일 때 진폭 조정량은 0.078 배인 것에 비해서, n = 8 일 때 진폭 조정량은 0.53 배이다.

도 8A, 도 8B, 도 8C 는 각각, XTC 회로 (10) 의 동작에 대해서 시뮬레이션을 행하여 얻어진 결과를 나타내는 도면이다. 도 8A 는, 크로스 토크가 없는 경우의 수신 장치에 있어서의 이득 등화 후의 신호의 아이 패턴을 나타낸다. 도 8B, 도 8C 는, 병행 배치된 3 개의 신호선 사이에 크로스 토크가 있는 경우의 수신 장치에 있어서의 중앙의 신호선의 신호의 아이 패턴을 나타낸다. 도 8B 는, XTC 를 행하지 않은 경우의 아이 패턴을 나타낸다. 도 8C 는, 본 실시형태에 의한 XTC 를 행한 경우의 아이 패턴을 나타낸다. 도 8B 의 아이 패턴과 비교하여, 도 8C 의 아이 패턴은, FEXT 가 캔슬된 것으로 되어 있고, 아이가 열려 마진이 회복되어 있다.

본 실시형태의 XTC 회로 (10) 는, 출력단에 T 코일 (인덕터 (25, 26)) 이 형성되는 경우여도 바람직한 XTC 를 행할 수 있다. 즉, 이득 가변 증폭기 (21) 에 있어서 어그레서 신호의 미분 신호의 진폭 조정량을 적절히 설정하기 위해서, 이득 가변 증폭기 (21) 에 포함되는 복수의 증폭기 (31 ∼ 38) 중 온 설정으로 하는 증폭기의 개수 n 을 변경했다고 해도, 출력단에 붙는 부하 용량은 변함은 없다. 따라서, T 코일에 의한 통상 신호 특성의 개선 및 XTC 특성의 개선이 양립할 수 있다. 이 XTC 회로 (10) 는 송신 장치 (2) 에 바람직하게 형성될 수 있다. 또, 송신 장치 (2) 및 수신 장치 (3) 를 구비하는 송수신 시스템 (1) 은, TV 수상기 등의 기기 내에 바람직하게 형성될 수 있다.

본 발명은 상기 실시형태에 한정되는 것은 아니며, 여러 가지 변형이 가능하다. 아래에서는, 본 실시형태의 변형예에 대해서 설명한다.

도 9 는, XTC 회로 (10A) 의 구성을 나타내는 도면이다. 도 2 에 나타내는 XTC 회로 (10) 의 구성과 비교하면, 도 9 에 나타내는 XTC 회로 (10A) 는, 미분 신호 작성 회로 (13ab) 및 미분 신호 작성 회로 (13cb) 각각으로부터 출력되는 미분 신호를 가산하는 가산 회로 (15) 를 추가로 구비하는 점에서 상이하다. 가산 회로 (15) 는, 2 개의 미분 신호를 용량 결합에 의해서 가산할 수 있다. 진폭 조정 가산 회로 (14b) 에서는, 이 가산 회로 (15) 에 의해서 가산되어 출력된 미분 신호의 진폭이 조정되어 전류 신호로 되고, 이 진폭 조정 후의 미분 신호가 신호 Db 에 전류 가산된다. 진폭 조정 가산 회로 (14b) 는, 진폭 조정 가산 회로 (14a, 14c) 와 동일한 구성으로 할 수 있다. 도 2 에 나타낸 XTC 회로 (10A) 의 진폭 조정 가산 회로 (14b) 는 2 개의 이득 가변 증폭기 (21) 를 구비하고 있던 것에 비해서, 도 9 에 나타내는 XTC 회로 (10A) 의 진폭 조정 가산 회로 (14b) 는, 1 개의 이득 가변 증폭기 (21) 를 구비하기만 하면 되는데, 보다 넓은 입출력 다이나믹 레인지가 필요해진다.

도 10 ∼ 도 14 는, 증폭기 (31 ∼ 38) 의 다른 회로 구성예를 나타내는 도면이다. 또한, 도 10 에 나타내는 증폭기의 회로 구성예는, 도 6 중에 나타낸 증폭기의 회로 구성예에 비해서, 도전형을 반대로 한 것에 상당한다. 또, 도 13 에 나타내는 증폭기의 회로 구성예는, 도 12 에 나타내는 증폭기의 회로 구성예에 비해서, 도전형을 반대로 한 것에 상당한다.

도 10 에 나타내는 회로 구성예의 증폭기는, 전류원 (I3, I4), PMOS 트랜지스터 (MP11, MP12), 용량 소자 (C3, C4) 및 저항기 (R3, R4) 를 포함한다. 전류원 (I3) 은, 접지 전위단과 PMOS 트랜지스터 (MP11) 의 드레인 사이에 형성되어 있다. 전류원 (I4) 은, 접지 전위단과 PMOS 트랜지스터 (MP12) 의 드레인 사이에 형성되어 있다. 전류원 (I3, I4) 각각은 NMOS 트랜지스터를 포함하여 실현될 수 있다. PMOS 트랜지스터 (MP11, MP12) 각각의 소스는 전원 전위단과 접속되어 있다.

전류원 (I3, I4) 이 흘리는 전류의 크기는, 온오프 설정 회로로부터 부여되는 바이어스 전압에 의해서 제어된다. PMOS 트랜지스터 (MP11) 의 게이트는, 온오프 설정 회로로부터 저항기 (R3) 를 개재하여 바이어스 전압이 더해진다. PMOS 트랜지스터 (MP12) 의 게이트는, 온오프 설정 회로로부터 저항기 (R4) 를 개재하여 바이어스 전압이 더해진다.

용량 소자 (C3) 는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 PMOS 트랜지스터 (MP11) 의 게이트 사이에 형성되어 있다. 용량 소자 (C4) 는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 PMOS 트랜지스터 (MP12) 의 게이트 사이에 형성되어 있다. PMOS 트랜지스터 (MP11) 의 드레인은, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. PMOS 트랜지스터 (MP12) 의 드레인은, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다.

도 11 에 나타내는 회로 구성예의 증폭기는, NMOS 트랜지스터 (MN11, MN12), PMOS 트랜지스터 (MP11, MP12), 용량 소자 (C1 ∼ C4) 및 저항기 (R1 ∼ R4) 를 포함한다. 전원 전위단과 접지 전위단 사이에, PMOS 트랜지스터 (MP11) 및 NMOS 트랜지스터 (MN11) 가 직렬로 형성되고, PMOS 트랜지스터 (MP12) 및 NMOS 트랜지스터 (MN12) 가 직렬로 형성되어 있다.

NMOS 트랜지스터 (MN11) 의 게이트는, 온오프 설정 회로로부터 저항기 (R1) 를 개재하여 바이어스 전압이 더해진다. NMOS 트랜지스터 (MN12) 의 게이트는, 온오프 설정 회로로부터 저항기 (R2) 를 개재하여 바이어스 전압이 더해진다. PMOS 트랜지스터 (MP11) 의 게이트는, 온오프 설정 회로로부터 저항기 (R3) 를 개재하여 바이어스 전압이 더해진다. PMOS 트랜지스터 (MP12) 의 게이트는, 온오프 설정 회로로부터 저항기 (R4) 를 개재하여 바이어스 전압이 더해진다.

용량 소자 (C1) 는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 NMOS 트랜지스터 (MN11) 의 게이트 사이에 형성되어 있다. 용량 소자 (C2) 는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 NMOS 트랜지스터 (MN12) 의 게이트 사이에 형성되어 있다. 용량 소자 (C3) 는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 PMOS 트랜지스터 (MP11) 의 게이트 사이에 형성되어 있다. 용량 소자 (C4) 는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 PMOS 트랜지스터 (MP12) 의 게이트 사이에 형성되어 있다.

NMOS 트랜지스터 (MN11) 및 PMOS 트랜지스터 (MP11) 각각의 드레인은, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. NMOS 트랜지스터 (MN12) 및 PMOS 트랜지스터 (MP12) 각각의 드레인은, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다.

도 12 에 나타내는 회로 구성예의 증폭기는, 전류원 (I1, I2, I5) 및 NMOS 트랜지스터 (MN11, MN12) 를 포함한다. 전류원 (I1) 은, 전원 전위단과 NMOS 트랜지스터 (MN11) 의 드레인 사이에 형성되어 있다. 전류원 (I2) 은, 전원 전위단과 NMOS 트랜지스터 (MN12) 의 드레인 사이에 형성되어 있다. 전류원 (I5) 은, 접지 전위단과 NMOS 트랜지스터 (MN11, MN12) 각각의 소스 사이에 형성되어 있다. NMOS 트랜지스터 (MN11) 의 게이트는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 접속되어 있다. NMOS 트랜지스터 (MN12) 의 게이트는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 접속되어 있다. NMOS 트랜지스터 (MN11) 의 드레인은, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. NMOS 트랜지스터 (MN12) 의 드레인은, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다. 이 증폭기의 온오프 설정은, 전류원 (I1, I2, I5) 의 온오프 설정에 의해서 이루어진다.

도 13 에 나타내는 회로 구성예의 증폭기는, 전류원 (I3, I4, I6) 및 PMOS 트랜지스터 (MP11, MP12) 를 포함한다. 전류원 (I3) 은, 접지 전위단과 PMOS 트랜지스터 (MP11) 의 드레인 사이에 형성되어 있다. 전류원 (I4) 은, 접지 전위단과 PMOS 트랜지스터 (MP12) 의 드레인 사이에 형성되어 있다. 전류원 (I6) 은, 전원 전위단과 PMOS 트랜지스터 (MP11, MP12) 각각의 소스 사이에 형성되어 있다. PMOS 트랜지스터 (MP11) 의 게이트는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 접속되어 있다. PMOS 트랜지스터 (MP12) 의 게이트는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 접속되어 있다. PMOS 트랜지스터 (MP11) 의 드레인은, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. PMOS 트랜지스터 (MP12) 의 드레인은, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다. 이 증폭기의 온오프 설정은, 전류원 (I3, I4, I6) 의 온오프 설정에 의해서 이루어진다.

도 14 에 나타내는 회로 구성예의 증폭기는, 전류원 (I5, I6), NMOS 트랜지스터 (MN11, MN12) 및 PMOS 트랜지스터 (MP11, MP12) 를 포함한다. 전류원 (I5) 은, 접지 전위단과 NMOS 트랜지스터 (MN11, MN12) 각각의 소스 사이에 형성되어 있다. 전류원 (I6) 은, 전원 전위단과 PMOS 트랜지스터 (MP11, MP12) 각각의 소스 사이에 형성되어 있다. PMOS 트랜지스터 (MP11) 및 NMOS 트랜지스터 (MN11) 각각의 게이트는, 입력 차동 신호의 일방의 신호 (＋V) 를 입력하는 입력단과 접속되어 있다. PMOS 트랜지스터 (MP12) 및 NMOS 트랜지스터 (MN12) 각각의 게이트는, 입력 차동 신호의 타방의 신호 (-V) 를 입력하는 입력단과 접속되어 있다. PMOS 트랜지스터 (MP11) 및 NMOS 트랜지스터 (MN11) 각각의 드레인은, 서로 접속되어 있고, 출력 차동 신호의 일방의 신호 (＋I) 를 출력하는 출력단과 접속되어 있다. PMOS 트랜지스터 (MP12) 및 NMOS 트랜지스터 (MN12) 각각의 드레인은, 서로 접속되어 있고, 출력 차동 신호의 타방의 신호 (-I) 를 출력하는 출력단과 접속되어 있다. 이 증폭기의 온오프 설정은, 전류원 (I5, I6) 의 온오프 설정에 의해서 이루어진다.

도 12 ∼ 도 14 에 나타낸 증폭기의 회로 구성예에서는, 전류원이 MOS 트랜지스터를 포함하여 구성되는 점에서, 전원 전위단과 접지 전위단 사이에 3 개 또는 4 개의 MOS 트랜지스터가 직렬로 형성되는 것이 된다. 각각의 MOS 트랜지스터에 있어서의 소스와 드레인 사이의 전압을 고려하면, 빅팀 신호의 진폭이 작은 경우에는, 입력 차동 쌍을 구성하는 MOS 트랜지스터를 포화 영역에서 동작시키는 것이 곤란해지는 경우가 있다. MOS 트랜지스터가 포화 영역에서 동작하지 않으면 출력 임피던스가 작아져, 출력 차동 신호 (전류 신호) 가 상하로 불일치가 되거나, 혹은 게인이 저하되게 된다. 이에 비해서, 도 6, 도 10, 도 11 에 나타낸 증폭기의 회로 구성예에서는, 전원 전위단과 접지 전위단 사이에 2 개의 MOS 트랜지스터가 직렬로 형성된다. 따라서, 빅팀 신호의 진폭이 작은 경우여도, 입력 차동 쌍을 포화 영역에서 동작시키는 것이 용이하기 때문에 바람직하다.

상기 서술한 송수신 시스템 (1) 은, 송신 장치 (2), 수신 장치 (3), 신호선 (4), 크로스 토크·캔슬 회로 (XTC 회로) (10, 10A), 버퍼 (11a, 11b, 11c), 지연 회로 (12, 12ab, 12ba, 12bc, 12cb), 미분 신호 작성 회로 (13, 13ab, 13ba, 13bc, 13cb), 진폭 조정 가산 회로 (14, 14a, 14b, 14c), 가산 회로 (15), 이득 가변 증폭기 (21, 21a, 21c), 가산기 (22), ESD 보호용 다이오드 (23, 24), 인덕터 (25, 26), 증폭기 (31 ∼ 38), 온오프 설정 회로 (41 ∼ 48) 를 구비하고 있다.

또한, 상기 서술한 각 요소의 접속은 전기적인 접속이고, 각 요소의 입력측의 단자는 입력 단자이며, 출력측의 단자는 출력 단자이다. 이상, 설명한 바와 같이, 상기 서술한 크로스 토크·캔슬 회로는, 제 1 신호선 (예 : 신호 Db 의 전송선) 과, 이 제 1 신호선에 인접하여 배치된 제 2 신호선 (예 : 신호 Dc 의 전송선) 과, 제 2 신호선 (예 : 신호 Dc 의 전송선) 에 전기적으로 접속된 지연 회로 (예 : 12cb) 와, 지연 회로 (12cb) 의 출력 단자에 전기적으로 접속된 미분 회로 (예 : 13cb) 와, 미분 회로 (13cb) 의 출력 단자에 전기적으로 접속된 이득 가변 증폭기 (예 : 21c) 와, 제 1 신호선 (신호 Db 의 전송선) 에 전기적으로 접속된 제 1 입력 단자, 및, 이득 가변 증폭기 (21c) 의 출력 단자에 전기적으로 접속된 제 2 입력 단자를 포함하는 가산기 (22) 를 구비하고 있다.

또, 상기 서술한 크로스 토크·캔슬 회로는, 가산기 (22) 의 제 1 입력 단자에 직렬 접속된 제 1 코일 (25) 와, 가산기 (22) 의 출력 단자에 직렬 접속된 제 2 코일 (26) 을 추가로 구비하고 있다.

또, 상기 서술한 크로스 토크·캔슬 회로는, 가산기 (22) 의 출력 단자와 전원 전위 사이에 전기적으로 접속된 제 1 다이오드 (23) 와, 가산기 (22) 의 출력 단자와 그라운드 전위 사이에 전기적으로 접속된 제 2 다이오드 (24) 를 추가로 구비하고 있다. 제 1 다이오드 (23) 의 캐소드는 전원 전위에 접속되고, 제 1 다이오드 (23) 의 애노드는 가산기 (22) 의 출력 단자에 접속되어 있다. 제 2 다이오드 (24) 의 애노드는 그라운드 전위에 접속되고, 제 2 다이오드 (24) 의 캐소드는 가산기 (22) 의 출력 단자에 접속되어 있다. 제 1 다이오드 (23) 및 제 2 다이오드 (24) 는, 동일 방향으로 전류가 흐르도록 접속되어 있다.

Claims

복수 개의 신호선을 개재하여 복수의 신호를 수신 장치에 송신하는 송신 장치에 형성되는 크로스 토크·캔슬 회로로서,
상기 복수의 신호 중 제 1 신호의 위상을 조정하는 지연 회로와,
상기 지연 회로에 의해서 위상 조정된 제 1 신호의 미분 파형을 갖는 미분 신호를 작성하는 미분 신호 작성 회로와,
상기 미분 신호 작성 회로에 의해서 작성된 미분 신호의 진폭을 조정하여 당해 진폭 조정 후의 미분 신호를 전류 신호로 하고, 당해 진폭 조정 후의 미분 신호를 상기 복수의 신호 중 제 2 신호에 전류 가산하여, 그 가산 후의 제 2 신호를 출력하는 진폭 조정 가산 회로를 구비하는, 크로스 토크·캔슬 회로.
제 1 항에 있어서,
상기 진폭 조정 가산 회로는,
전압 신호를 입력하는 입력단과, 온 설정시에 상기 전압 신호에 따른 전류 신호를 출력하고 오프 설정시에 전류 신호를 출력하지 않는 출력단을 각각 갖는 복수의 증폭기를 포함하고,
상기 미분 신호 작성 회로에 의해서 작성된 미분 신호를 상기 복수의 증폭기 각각의 입력단에 입력하고,
상기 복수의 증폭기 각각의 출력단으로부터 출력된 전류 신호의 총합을 상기 제 2 신호에 전류 가산하고,
상기 복수의 증폭기 각각의 온/오프의 설정에 의해서 상기 미분 신호의 진폭 조정량을 설정하는, 크로스 토크·캔슬 회로.
제 2 항에 있어서,
상기 복수의 증폭기 각각은,
제 1 전위단과 상기 출력단 사이에 형성된 전류원과,
제 2 전위단과 상기 출력단 사이에 형성된 MOS 트랜지스터와,
상기 MOS 트랜지스터의 게이트와 상기 입력단 사이에 형성된 용량 소자를 포함하는, 크로스 토크·캔슬 회로.
제 2 항에 있어서,
상기 복수의 증폭기 각각은,
전원 전위단과 상기 출력단 사이에 형성된 PMOS 트랜지스터와,
접지 전위단과 상기 출력단 사이에 형성된 NMOS 트랜지스터와,
상기 PMOS 트랜지스터의 게이트와 상기 입력단 사이에 형성된 제 1 용량 소자와,
상기 NMOS 트랜지스터의 게이트와 상기 입력단 사이에 형성된 제 2 용량 소자를 포함하는, 크로스 토크·캔슬 회로.
제 2 항에 있어서,
상기 복수의 증폭기 각각은,
입력되는 전압 신호가 제 1 전압 신호 및 제 2 전압 신호로 이루어지는 차동 신호로서, 출력되는 전류 신호가 제 1 전류 신호 및 제 2 전류 신호로 이루어지는 차동 신호이고,
제 1 전위단과 상기 제 1 전류 신호를 출력하는 제 1 출력단 사이에 형성된 제 1 전류원과,
상기 제 1 전위단과 상기 제 2 전류 신호를 출력하는 제 2 출력단 사이에 형성된 제 2 전류원과,
제 2 전위단과 접속된 제 3 전류원과,
상기 제 1 전압 신호가 입력되는 제 1 입력단에 접속된 게이트를 갖고 상기 제 3 전류원과 상기 제 1 출력단 사이에 형성된 제 1 MOS 트랜지스터와,
상기 제 2 전압 신호가 입력되는 제 2 입력단에 접속된 게이트를 갖고 상기 제 3 전류원과 상기 제 2 출력단 사이에 형성된 제 2 MOS 트랜지스터를 포함하는, 크로스 토크·캔슬 회로.
제 2 항에 있어서,
상기 복수의 증폭기 각각은,
입력되는 전압 신호가 제 1 전압 신호 및 제 2 전압 신호로 이루어지는 차동 신호로서, 출력되는 전류 신호가 제 1 전류 신호 및 제 2 전류 신호로 이루어지는 차동 신호이고,
전원 전위단과 접속된 제 1 전류원과,
접지 전위단과 접속된 제 2 전류원과,
상기 제 1 전압 신호가 입력되는 제 1 입력단에 접속된 게이트를 갖고 상기 제 1 전류원과 상기 제 1 전류 신호를 출력하는 제 1 출력단 사이에 형성된 제 1 PMOS 트랜지스터와,
상기 제 2 전압 신호가 입력되는 제 2 입력단에 접속된 게이트를 갖고 상기 제 1 전류원과 상기 제 2 전류 신호를 출력하는 제 2 출력단 사이에 형성된 제 2 PMOS 트랜지스터와,
상기 제 1 입력단에 접속된 게이트를 갖고 상기 제 2 전류원과 상기 제 1 출력단 사이에 형성된 제 1 NMOS 트랜지스터와,
상기 제 2 입력단에 접속된 게이트를 갖고 상기 제 2 전류원과 상기 제 2 출력단 사이에 형성된 제 2 NMOS 트랜지스터를 포함하는, 크로스 토크·캔슬 회로.
제 1 항에 기재된 크로스 토크·캔슬 회로를 구비하는, 송신 장치.
제 7 항에 기재된 송신 장치와,
상기 송신 장치로부터 복수의 신호를 수신하는 수신 장치를 구비하는, 송수신 시스템.
크로스 토크·캔슬 회로에 있어서,
제 1 신호선과,
상기 제 1 신호선에 인접하여 배치된 제 2 신호선과,
상기 제 2 신호선에 전기적으로 접속된 지연 회로와,
상기 지연 회로의 출력 단자에 전기적으로 접속된 미분 회로와,
상기 미분 회로의 출력 단자에 전기적으로 접속된 이득 가변 증폭기와,
상기 제 1 신호선에 전기적으로 접속된 제 1 입력 단자, 및
상기 이득 가변 증폭기의 출력 단자에 전기적으로 접속된 제 2 입력 단자를 포함하는 가산기를 구비하는, 크로스 토크·캔슬 회로.
제 9 항에 있어서,
상기 가산기의 상기 제 1 입력 단자에 직렬 접속된 제 1 코일과,
상기 가산기의 출력 단자에 직렬 접속된 제 2 코일을 추가로 구비하는, 크로스 토크·캔슬 회로.
제 10 항에 있어서,
상기 가산기의 상기 출력 단자와 전원 전위 사이에 전기적으로 접속된 제 1 다이오드와,
상기 가산기의 상기 출력 단자와 그라운드 전위 사이에 전기적으로 접속된 제 2 다이오드를 추가로 구비하는, 크로스 토크·캔슬 회로.