KR102420866B1 - 집적 회로 - Google Patents

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Abstract

집적 회로는, 제1전송 라인; 제2전송 라인; 상기 제2전송 라인을 통해 전달된 신호를 지연 및 미분해 제1보상 신호를 생성하는 제1보상 회로; 상기 제1전송 라인을 통해 전달된 신호를 지연 및 미분해 제2보상 신호를 생성하는 제2보상 회로; 상기 제1전송 라인을 통해 전달된 신호를 수신하되, 상기 제1보상 신호를 이용해 상기 제1전송 라인을 통해 전달된 신호를 보상하는 제1수신 회로; 및 상기 제2전송 라인을 통해 전달된 신호를 수신하되, 상기 제2보상 신호를 이용해상기 제2전송 라인을 통해 전달된 신호를 보상하는 제2수신 회로를 포함할 수 있다.

Description

집적 회로 {INTEGRATED CIRCUIT}
본 특허 문헌은 집적 회로에 관한 것이다.
멀티-채널 병렬 인터페이스(Multi-channel parallel interface)는 고속 통신이 가능하기 때문에 많이 사용되고 있다. 하지만 인접한 채널들 사이에 발생하는 유도성(inductive) 및 용량성(capacitive) 커플링(coupling)으로 인하여 파-앤드 크로스 토크(FEXT: Far-End Crosstalk)가 발생하게 된다.
도 1은 집적회로 내에서 인접한 두 라인들(101, 102)을 이용해 신호들이 송수신되는 것을 도시한 도면인데, 송신단(110)으로부터 수신단(120)까지 라인들(101, 102)을 통해 신호들이 전송된다. 도 1에서 'FEXT1'은 라인(101)으로부터 라인(102)으로의 파-앤드 크로스토크를 나타내며, 'FEXT2'는 라인(102)으로부터 라인(101)으로의 파-앤드 크로스토크를 나타낸다.
도 2는 라인들(101, 102) 사이에 발생하는 파-앤드 크로스 토크(FEXT)를 나타낸 도면이다. 도 2에는 라인들(101, 102)의 수신단(120) 측의 전압을 도시했는데, 라인(101)으로 전송되는 신호에 의해 라인(102)의 수신단(120)에서 노이즈가 발생하는 상황, 즉 라인(101)이 공격자(aggressor)이고 라인(102)이 피해자(victim)인 상황을 도시했다. 도 2를 참조하면, 라인(101)의 수신단 측의 전압 레벨이 변하는 구간(201, 202)에서 라인(102)에 노이즈가 발생하는 것, 즉 공격자 라인(101)의 신호가 미분된 형태로 피해자 라인(102)에서 크로스 토크(FEXT1)에 의한 노이즈가 발생하는 것을 확인할 수 있다.
인접한 라인들 간의 크로스 토크에 의한 노이즈는 고속 통신을 방해하는 요소이므로, 크로스 토크를 제거하기 위한 기술이 요구되고 있다.
본 발명의 실시예들은, 인접한 라인들 간에서 발생하는 크로스 토크를 효과적으로 제거하는 기술을 제공할 수 있다.
본 발명의 일실시예에 따른 집적 회로는, 제1전송 라인; 제2전송 라인; 상기 제2전송 라인을 통해 전달된 신호를 지연 및 미분해 제1보상 신호를 생성하는 제1보상 회로; 상기 제1전송 라인을 통해 전달된 신호를 지연 및 미분해 제2보상 신호를 생성하는 제2보상 회로; 상기 제1전송 라인을 통해 전달된 신호를 수신하되, 상기 제1보상 신호를 이용해 상기 제1전송 라인을 통해 전달된 신호를 보상하는 제1수신 회로; 및 상기 제2전송 라인을 통해 전달된 신호를 수신하되, 상기 제2보상 신호를 이용해 상기 제2전송 라인을 통해 전달된 신호를 보상하는 제2수신 회로를 포함할 수 있다.
상기 제1보상 회로의 지연값은 대략 [상기 제2전송 라인으로부터 상기 제1전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제1전송 라인의 지연값]이고, 상기 제2보상 회로의 지연값은 대략 [상기 제1전송 라인으로부터 상기 제2전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제2전송 라인의 지연값]일 수 있다.
본 발명의 실시예들에 따르면 인접한 라인들 간에 발생하는 크로스 토크를 효과적으로 제거할 수 있다.
도 1은 집적회로 내에서 인접한 두 라인들(101, 102)을 이용해 신호들이 송수신되는 것을 도시한 도면.
도 2는 라인들(101, 102) 사이에 발생하는 파-앤드 크로스 토크(FEXT)를 나타낸 도면.
도 3은 본 발명의 일실시예에 따른 집적 회로(300)의 구성도.
도 4는 도 3의 집적 회로(300)의 동작을 도시한 타이밍도.
도 5는 도 4와 동일한 상황에서의 동작을 도시하되, 제1전송 라인(301)으로 신호(THRU1)가 전달되는 플라이트 타임과 파-앤드 크로스 토크(FEXT1)가 전달되는 플라이트 타임 간의 미스매치를 반영해 도시한 도면.
도 6은 본 발명의 다른 실시예에 따른 집적 회로(600)의 구성도.
도 7은 도 6의 제1미분 회로(612)의 일실시예 구성도.
도 8은 도 6의 제1수신 회로(321)의 일실시예 구성도.
도 9는 도 6의 집적 회로(600)의 동작을 도시한 타이밍도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 일실시예에 따른 집적 회로(300)의 구성도이다.
도 3을 참조하면, 집적 회로(300)는 제1 및 제2송신기들(311, 312), 제1 및 제2전송 라인들(301, 302), 제1 및 제2미분 회로들(331, 332) 및 제1 및 제2수신 회로들(321, 322)을 포함할 수 있다.
제1송신기(311)는 제1전송 라인(301)으로 신호를 송신하고, 제2송신기(312)는 제2전송 라인(302)으로 신호를 송신할 수 있다. 도 3에서 'FEXT1'은 제1전송 라인(301)으로 전송되는 신호에 의해 제2전송 라인(302)의 수신단에서 발생하는 파-앤드 크로스 토크를 나타내며, 'FEXT2'는 제2전송 라인(302)으로 전송되는 신호에 의해 제1전송 라인(301)의 수신단에서 발생하는 파-앤드 크로스 토크를 나타낼 수 있다. 도면의 'THRU1'는 제1송신기(311)가 제1전송 라인(301)으로 송신한 신호가 제1전송 라인(301)을 통과한 이후의 신호를 나타내고, 'THRU2'는 제2송신기(312)가 제2전송 라인(302)으로 송신한 신호가 제2전송 라인(302)을 통과한 이후의 신호를 나타낼 수 있다.
제1미분 회로(331, differentiator circuit)는 제2전송 라인(302)을 통해 전달된 신호(THRU2)를 미분해 제1보상 신호(XTC1)를 생성할 수 있다. 또한, 제2미분 회로(332)는 제1전송 라인(301)을 통해 전달된 신호(THRU1)를 미분해 제2보상 신호(XTC2)를 생성할 수 있다.
제1수신 회로(321)는 제1전송 라인(301)의 신호(THRU1)를 수신하되, 제1보상 신호(XTC1)를 이용해 제1전송 라인(301)의 신호(THRU1)를 보상할 수 있다. 제1수신 회로(321)는 제1전송 라인(301)의 신호(THRU1)와 제1보상 신호(XTC1)를 합산하는 방식으로 제1전송 라인(301)의 신호(THRU1)에 발생한 크로스 토크 성분 'FEXT2'를 캔슬링(cancelling)할 수 있다. 'RCV1'은 제1수신 회로(321)에 의해 수신된 신호를 나타낼 수 있다.
제2수신 회로(322)는 제2전송 라인(302)의 신호(THRU2)를 수신하되, 제2보상 신호(XTC2)를 이용해 제2전송 라인(302)의 신호(THRU2)를 보상할 수 있다. 제2수신 회로(322)는 제2전송 라인(302)의 신호(THRU2)와 제2보상 신호(XTC2)를 합산하는 방식으로 제2전송 라인(302)의 신호(THRU2)에 발생한 크로스 토크 성분 'FEXT1'을 캔슬링할 수 있다. 'RCV2'는 제2수신 회로(322)에 의해 수신된 신호를 나타낼 수 있다.
도 4는 도 3의 집적 회로(300)의 동작을 도시한 타이밍도이다.
도 4에서는 제1전송 라인(301)으로 신호(THRU1)가 전송되고, 이에 의해 제2전송 라인(302)의 신호(THRU2)가 크로스 토크 성분(FEXT1)의 영향을 받는 상황을 도시했다.
도 4를 참조하면, 제1전송 라인(301)의 신호(THRU1)의 전압 레벨이 높아졌다가 낮아지면, 파-앤드 크로스 토크(FEXT1)가 발생하고, 이에 의해 제2전송 라인(302)의 신호(THRU2)에 노이즈가 발생할 수 있다.
제2미분 회로(332)는 제1전송 라인(301)의 신호(THRU1)를 미분해 제2보상 신호(XTC2)를 생성하는데, 이는 파-앤드 크로스 토크(FEXT1)와는 반대 극성을 가질 수 있다.
제2수신 회로(322)는 제2전송 라인(302)의 신호(THRU2)와 제2보상 신호(XTC2)를 합산하는 방식으로 신호(THRU2)를 수신하므로, 결국 수신된 신호(RCV2)에서는 파-앤드 크로스 토크(FEXT1)가 제거될 수 있다.
도 4의 동작은 제1전송 라인(301)으로 신호(THRU1)가 전달되는 플라이트 타임(flight time)과 파-앤드 크로스 토크(FEXT1) 성분이 전달되는 플라이트 타임이 동일하다는 가정 하에서의 동작을 도시한 것인데, 실제로는 제1전송 라인(301)으로 신호(THRU1)가 전달되는 플라이트 타임이 파-앤드 크로스 토크(FEXT1)가 전달되는 플라이트 타임보다 짧아서 타이밍 미스매치(mismatch)가 발생하게 된다.
도 5는 도 4와 동일한 상황에서의 동작을 도시하되, 제1전송 라인(301)으로 신호(THRU1)가 전달되는 플라이트 타임과 파-앤드 크로스 토크(FEXT1)가 전달되는 플라이트 타임 간의 미스매치를 반영해 도시한 도면이다.
도 5를 참조하면, 제1전송 라인(301)의 신호(THRU1)의 전압 레벨이 높아졌다가 낮아지면, 파-앤드 크로스 토크(FEXT1)가 발생하고, 이에 의해 제2전송 라인(302)의 신호(THRU2)에 노이즈가 발생할 수 있다. 그런데 신호(THRU1)와 파-앤트 크로스 토크(FEXT1) 간의 플라이트 타임 차이에 의해 파-앤드 크로스 토크(FEXT1) 및 제2전송 라인(302)의 신호(THRU2)에 발생하는 노이즈의 타이밍은 신호(THRU1)의 타이밍보다 늦은 것을 확인할 수 있다.
제2미분 회로(332)는 제1전송 라인(THRU1)의 신호를 미분해 제2보상 신호(XTC2)를 생성하는데, 제2보상 신호(XTC2)와 제2전송 라인(302)의 신호(THRU2)의 노이즈 간에는 타이밍 미스매치가 존재할 수 있다.
제2수신 회로(322)는 제2전송 라인(302)의 신호(THRU2)와 제2보상 신호(XTC2)를 합산하는 방식으로 신호(THRU2)를 수신하는데, 제2전송 라인(302)의 신호(THRU2)에 있는 노이즈 성분의 타이밍과 제2보상 신호(XTC2) 타이밍 미스매치에 의해, 제2수신 회로(322)가 수신한 신호(RCV2)에서 파-앤드 크로스 토크(FEXT1) 노이즈가 제대로 제거되지 못한 것을 확인할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 집적 회로(600)의 구성도이다.
도 6을 참조하면, 집적 회로(600)는 제1 및 제2송신기들(311, 312), 제1 및 제2전송 라인들(301, 302), 제1 및 제2보상 회로들(610, 620) 및 제1 및 제2수신 회로들(321, 322)을 포함할 수 있다. 도 6의 실시예에서는 도 3의 실시예에서의 제1 및 제2미분 회로들(331, 332)이 제1 및 제2보상 회로들(610, 620)로 대체될 수 있다.
제1보상 회로(610)는 제2전송 라인(302)의 신호(THRU2)를 지연 및 미분해 제1보상 신호(XTC1)를 생성할 수 있다. 제1보상 회로(610)는 단순히 신호(THRU2)를 미분만하는 것이 아니라 신호(THRU2)를 지연 및 미분해 제1보상 신호(610)를 생성한다는 점에서 제1미분 회로(331)와 다를 수 있다. 제1보상 회로(610)의 지연값은 대략 [제2전송 라인(302)으로부터 상기 제1전송 라인(301)으로의 파 앤드 크로스 토크(FEXT2) 성분의 지연값] - [제1전송 라인(301)의 지연값]일 수 있다. 제1보상 회로(610)의 지연 동작에 의해 신호(THRU2)의 플라이트 타임과 파 앤드 크로스 토크(FEXT2)의 플라이트 타임 간의 미스매치가 보상될 수 있다.
제1보상 회로(610)는 제1지연 회로(611)와 제1미분 회로(612)를 포함할 수 있다. 제1지연 회로(611)의 지연값은 대략 [제2전송 라인(302)으로부터 상기 제1전송 라인(301)으로의 파 앤드 크로스 토크(FEXT2) 성분의 지연값] - [제1전송 라인(301)의 지연값] - [제1미분 회로(612)의 지연값]일 수 있다. 도 6에서는 제1지연 회로(611)의 후단에 제1미분 회로(612)가 배치되는 것을 예시했지만, 이와 반대로 제1미분 회로(612)의 후단에 제1지연 회로(611)가 배치될 수도 있음은 당연하다.
제2보상 회로(620)는 제1전송 라인(301)의 신호(THRU1)를 지연 및 미분해 제2보상 신호(XTC2)를 생성할 수 있다. 제2보상 회로(620)는 단순히 신호(THRU1)를 미분만하는 것이 아니라 신호(THRU1)를 지연 및 미분해 제2보상 신호(620)를 생성한다는 점에서 제2미분 회로(332)와 다를 수 있다. 제2보상 회로(620)의 지연값은 대략 [제1전송 라인(301)으로부터 상기 제2전송 라인(302)으로의 파 앤드 크로스 토크(FEXT1) 성분의 지연값] - [제2전송 라인(302)의 지연값]일 수 있다. 제1보상 회로(610)의 지연 동작에 의해 신호(THRU1)의 플라이트 타임과 파 앤드 크로스 토크(FEXT1)의 플라이트 타임 간의 미스매치가 보상될 수 있다.
제2보상 회로(620)는 제2지연 회로(621)와 제2미분 회로(622)를 포함할 수 있다. 제2지연 회로(622)의 지연값은 대략 [제1전송 라인(301)으로부터 상기 제2전송 라인(302)으로의 파 앤드 크로스 토크(FEXT1) 성분의 지연값] - [제2전송 라인(302)의 지연값] - [제2미분 회로(622)의 지연값]일 수 있다. 도 6에서는 제2지연 회로(621)의 후단에 제2미분 회로(622)가 배치되는 것을 예시했지만, 이와 반대로 제2미분 회로(622)의 후단에 제2지연 회로(621)가 배치될 수도 있음은 당연하다.
제1전송 라인(301)과 제2전송 라인(302)의 길이 및 특성이 동일할 것이므로, 제1보상 회로(610)의 지연값과 제2보상 회로(620)의 지연값은 동일할 수 있다.
이제 제1보상 회로(610)와 제2보상 회로(620)가 얼마만큼의 지연값을 가져야 하는지에 대해 알아보기로 한다.
제1전송 라인(301)과 제2전송 라인(302)이 가지는 전달 함수(transfer function)를 1차 로우 패스 필터(low pass filter)라고 가정하면, 채널들(301, 302)의 전달함수는 다음의 [수학식 1]과 같이 나타낼 수 있다.
[수학식 1]
Figure 112018031037940-pat00001
또한, 크로스 토크(FEXT1, FEXT2)는 전송 라인들(301, 302)로 전송되는 신호의 미분된 형태로 나타낼 수 있기 때문에, 크로스 토크(FEXT1, FEXT2)의 전달 함수는 다음의 [수학식 2]와 같이 나타낼 수 있다.
[수학식 2]
Figure 112018031037940-pat00002
여기서 τ는 포워드 커플링 강도(foward coupling strength) 이며 라인들(채널들)(301, 302) 사이의 간격(d)이 작아질수록 커플링 강도가 강해지게 된다.
라인들(301, 302)과 크로스 토크(FEXT1, FEXT2)의 전달함수를 알기 때문에 이들의 지연값을 계산해보면 라인들(301, 302)의 지연값은 [수학식 3], 크로스 토크(FEXT1, FEXT2)의 지연값은 [수학식 4]와 같이 표현될 수 있다.
[수학식 3]
Figure 112018031037940-pat00003
[수학식 4]
Figure 112018031037940-pat00004
크로스 토크(FEXT1, FEXT2)의 지연값 DFEXT(ω)과 전송 라인들(301, 302)의 지연값 DCH(ω)의 차이 Td를 수식으로 나타내면 하기의 [수학식 5]가 될 수 있다.
[수학식 5]
Figure 112018031037940-pat00005
상기 수학식 5의 Td 값이 바로 제1보상 회로(610)와 제2보상 회로(620)가 가져야 하는 지연값이다.
제1보상 회로(610) 내의 제1미분 회로(612)와 제2보성 회로(620) 내의 제2미분 회로(622)도 지연값을 가질 수밖에 없는데, 제1미분 회로(612)와 제2미분 회로(622)의 지연값을 알아보고, 이에 따른 제1지연 회로(611)와 제2지연 회로(621)의 지연값에 대해 알아보기로 한다.
도 7은 도 6의 제1미분 회로(612)의 일실시예 구성도이다. 제2미분 회로(622) 역시 도 6과 동일하게 구성될 수 있다.
도 7을 참조하면, 제1미분 회로(612)는 입력단(IN)과 출력단(OUT) 사이에 연결된 캐패시터(710) 및 출력단(OUT)과 접지단 사이에 연결된 저항(720)을 포함할 수 있다. 입력단(IN)에는 제1지연 회로(611)의 출력단이 연결될 수 있고, 출력단(OUT)으로부터는 제1보상 신호(XTC1)가 생성되어 출력될 수 있다. RXTC는 저항(720)의 저항값을 나타내고, CXTC는 캐패시터(710)의 캐패시턴스를 나타낼 수 있다.
RC 하이 패스 필터(high pass filter) 형태로 구성된 제1미분 회로(612)의 지연값 Ddiff를 수식으로 나타내면 하기의 [수학식 6]과 같이 나타낼 수 있다.
[수학식 6]
Figure 112018031037940-pat00006
제1보상 회로(610)와 제2보상 회로(620)가 가져야 하는 지연값은 [수학식 5]의 Td 값이고 제1미분 회로(612)와 제2미분 회로(622)의 지연값은 [수학식 6]의 Ddiff 값이다. 그러므로 제1지연 회로(611)와 제2지연 회로(612)는 Td -Ddiff 만큼의 지연값을 가져야 하고, 이는 하기의 [수학식 7]과 같다.
[수학식 7]
Td -Ddiff =
Figure 112018031037940-pat00007
제1지연 회로(611)와 제2지연 회로(612)는 [수학식 7]과 같은 지연값을 가지도록 설계되면 되고, 그 지연 방식에는 RC 딜레이, 인버터 딜레이 등 다양한 방식이 사용될 수 있다.
제1미분 회로(612)와 제2미분 회로(622)의 지연값이 제1보상 회로(610)와 제2보상 회로(620)가 가져야 하는 지연값 Td와 동일하게 설계되는 경우에는 제1보상 회로(610)와 제2보상 회로(620)에서 제1지연 회로(611)와 제2지연 회로(621)가 생략될 수 있다. 예를 들어, 제1미분 회로(621)와 제2미분 회로(622)의 저항값 RXTC과 캐패시턴스 CXTC의 곱이 포워드 커플링 스트렝스 τ와 동일한 경우는, 즉 RXTC * CXTC = τ 인 경우에는, 수학식 7이 0이 되므로 제1지연 회로(611)와 제2지연 회로(612)가 생략될 수 있다.
도 8은 도 6의 제1수신 회로(321)의 일실시예 구성도이다. 제2수신 회로(322) 역시 도 8과 동일하게 구성될 수 있다.
도 8을 참조하면, 제1수신 회로(321)는 제1수신기(810)와 제2수신기(820)를 포함할 수 있다.
제1수신기(810)는 제1전송 라인(301)을 통해 전달된 신호(THRU1)에 응답해 신호(RCV1)를 구동할 수 있다.
제2수신기(820)는 제1보상 신호(XTC1)에 응답해 신호(RCV1)를 구동할 수 있다.
결국, 제1수신기(810)와 제2수신기(820)에 의해 신호(THRU1)와 제1보상 신호(XTC1)가 합산되어 신호(RCV1)가 생성될 수 있다. 제1수신기(810)의 이득(gain)과 제2수신기(820)의 이득은 크로스 토크(FEXT2)의 강도에 따라 서로 다르게 조절될 수 있다.
도 9는 도 6의 집적 회로(600)의 동작을 도시한 타이밍도이다.
도 9를 참조하면, 제1전송 라인(301)의 신호(THRU1)의 전압 레벨이 높아졌다가 낮아지면, 파-앤드 크로스 토크(FEXT1)가 발생하고, 이에 의해 제2전송 라인(302)의 신호(THRU2)에 노이즈가 발생할 수 있다. 신호(THRU1)와 파-앤드 크로스 토크(FEXT1) 간의 플라이트 타임 차이에 의해 파-앤드 크로스 토크(FEXT1) 및 신호(THRU2)에 발생하는 노이즈의 타이밍은 신호(THRU1)의 타이밍보다 늦은 것을 확인할 수 있다.
제2보상 회로(620)는 제1전송 라인(301)의 신호(THRU1)를 지연 및 미분해 제2보상 신호(XTC2)를 생성하는데, 제2보상 회로(620)의 지연 동작 덕분에 제2보상 신호(XTC2)의 타이밍과 신호(THRU2)에 발생하는 노이즈의 타이밍이 일치하는 것을 확인할 수 있다.
제2수신 회로(322)는 제2전송 라인(302)의 신호(THRU2)와 제2보상 신호(XTC2)를 합산하는 방식으로 신호(THRU2)를 수신하므로, 결국 수신된 신호(RCV2)에서는 파-앤드 크로스 토크(FEXT1)가 제거될 수 있다.
도 9와 도 5를 비교하면, 제2보상 회로(620)의 지연 동작에 의해 신호(THRU2)에 발생한 파-앤드 크로스 토크(FEXT1)에 의한 노이즈가 확실하게 제거되는 것을 확인할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
600: 집적 회로
311, 312: 송신기들 301, 302: 전송 라인들
610, 620: 보상 회로들
321, 322: 수신 회로들

Claims (9)

  1. 제1전송 라인;
    제2전송 라인;
    상기 제2전송 라인을 통해 전달된 신호를 지연 및 미분해 제1보상 신호를 생성하는 제1보상 회로;
    상기 제1전송 라인을 통해 전달된 신호를 지연 및 미분해 제2보상 신호를 생성하는 제2보상 회로;
    상기 제1전송 라인을 통해 전달된 신호를 수신하되, 상기 제1보상 신호를 이용해 상기 제1전송 라인을 통해 전달된 신호를 보상하는 제1수신 회로; 및
    상기 제2전송 라인을 통해 전달된 신호를 수신하되, 상기 제2보상 신호를 이용해 상기 제2전송 라인을 통해 전달된 신호를 보상하는 제2수신 회로를 포함하고,
    상기 제1보상 회로의 지연값은 [상기 제2전송 라인으로부터 상기 제1전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제1전송 라인의 지연값]이고,
    상기 제2보상 회로의 지연값은 [상기 제1전송 라인으로부터 상기 제2전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제2전송 라인의 지연값]인
    집적 회로.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제1보상 회로는
    상기 제2전송 라인을 통해 전달된 신호를 지연하기 위한 제1지연 회로; 및
    상기 제1지연 회로에 의해 지연된 신호를 미분해 상기 제1보상 신호를 생성하기 위한 제1미분 회로를 포함하고,
    상기 제2보상 회로는
    상기 제1전송 라인을 통해 전달된 신호를 지연하기 위한 제2지연 회로; 및
    상기 제2지연 회로에 의해 지연된 신호를 미분해 상기 제2보상 신호를 생성하기 위한 제2미분 회로를 포함하는
    집적 회로.
  4. 제 1항에 있어서,
    상기 제1보상 회로는
    상기 제2전송 라인을 통해 전달된 신호를 미분하는 제1미분 회로; 및
    상기 제1미분 회로에 의해 미분된 신호를 지연시켜 상기 제1보상 신호를 생성하기 위한 제1지연 회로를 포함하고,
    상기 제2보상 회로는
    상기 제1전송 라인을 통해 전달된 신호를 미분하는 제2미분 회로; 및
    상기 제2미분 회로에 의해 미분된 신호를 지연시켜 상기 제2보상 신호를 생성하기 위한 제2지연 회로를 포함하는
    집적 회로.
  5. 제 3항에 있어서,
    상기 제1지연 회로의 지연값은 [상기 제2전송 라인으로부터 상기 제1전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제1전송 라인의 지연값] - [상기 제1미분 회로의 지연값]이고,
    상기 제2지연 회로의 지연값은 [상기 제1전송 라인으로부터 상기 제2전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제2전송 라인의 지연값] - [상기 제2미분 회로의 지연값]인
    집적 회로.
  6. 제 4항에 있어서,
    상기 제1지연 회로의 지연값은 [상기 제2전송 라인으로부터 상기 제1전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제1전송 라인의 지연값] - [상기 제1미분 회로의 지연값]이고,
    상기 제2지연 회로의 지연값은 [상기 제1전송 라인으로부터 상기 제2전송 라인으로의 파 앤드 크로스 토크 성분의 지연값] - [상기 제2전송 라인의 지연값] - [상기 제2미분 회로의 지연값]인
    집적 회로.
  7. 제 1항에 있어서,
    상기 제1보상 회로는
    상기 제1보상 회로의 입력 노드와 출력 노드 사이에 연결된 제1캐패시터; 및
    상기 제1보상 회로의 출력 노드와 접지단 사이에 연결된 제1저항을 포함하고,
    상기 제2보상 회로는
    상기 제2보상 회로의 입력 노드와 출력 노드 사이에 연결된 제2캐패시터; 및
    상기 제2보상 회로의 출력 노드와 접지단 사이에 연결된 제2저항을 포함하는
    집적 회로.
  8. 제 7항에 있어서,
    상기 제1캐패시터의 캐패시턴스 값과 상기 제1저항의 저항 값의 곱은 상기 제1전송 라인과 상기 제2전송 라인 간의 포워드 커플링 스트렝스(foward coupling strength) 값이고,
    상기 제2캐패시터의 캐패시턴스 값과 상기 제2저항의 저항 값의 곱은 상기 제1전송 라인과 상기 제2전송 라인 간의 포워드 커플링 스트렝스 값인
    집적 회로.
  9. 제 1항에 있어서,
    상기 제1수신 회로는
    상기 제1전송 라인을 통해 전달된 신호에 응답해 제1출력 라인을 구동하는 제1수신기; 및
    상기 제1보상 신호에 응답해 상기 제1출력 라인을 구동하는 제2수신기를 포함하고,
    상기 제2수신 회로는
    상기 제2전송 라인을 통해 전달된 신호에 응답해 제2출력 라인을 구동하는 제3수신기; 및
    상기 제2보상 신호에 응답해 상기 제2출력 라인을 구동하는 제4수신기를 포함하는
    집적 회로.
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