JP7400537B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
半導体装置の高集積化及び高機能化が進むにつれ、多くの機能が１つの半導体装置内に内蔵されたＳｏＣ（System on Chip）やＦＰＧＡ（Field-Programmable Gate Array）等の多くの機能を備えた半導体装置が普及している。
このような多くの機能を備えた半導体装置では、機能に応じた信号を入出力するための多くの端子が必要となり、その結果、半導体装置が備える端子数が増加している。そして、端子数の増加に伴い、半導体装置が備える端子を狭ピッチで配置させる必要があった。しかしながら、半導体装置において狭ピッチで端子を配列させた場合、当該端子間のエレキクロストーク等の影響が生じ、その結果、半導体装置に誤作動が生じてしまうおそれがあった。また、半導体装置に誤作動が生じないように端子を配置しようとした場合、当該端子間の距離の確保等を行う必要となり、半導体装置の小型化が困難であるといった弊害が生じていた。すなわち、多くの機能を備えた半導体装置の信頼性を向上させるといった観点において各種の弊害が生じていた。
係る弊害に対して、特許文献１に記載されているような、半導体装置が有する機能毎にグループ化し、半導体装置の内部に配置することで、半導体装置の信頼性を向上させる技術が知られている。
特開２０１８－１５７０９８号公報
しかしながら、半導体装置に求められる機能の増加に伴い、半導体装置が備える端子数は増加し続けている。そのため、多くの機能を備えた半導体装置の信頼性を向上させるといった観点において、特許文献１に記載の発明では、依然として改善の余地があった。
本発明に係る半導体装置の一態様は、
ＣＰＵと、
前記ＣＰＵからの情報に基づいて高速通信を行う第１高速通信コントローラーと、
前記ＣＰＵからの情報に基づいて高速通信を行う第２高速通信コントローラーと、
前記第１高速通信コントローラーに第１信号を入力するための第１高速通信端子を含む第１高速通信端子群と、
前記第２高速通信コントローラーに第２信号を入力するための第２高速通信端子を含む第２高速通信端子群と、
前記第１高速通信端子群及び前記第２高速通信端子群が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺とを有し、
前記第１高速通信端子は、前記第１辺と隣り合って位置し、
前記第２高速通信端子は、前記第２辺と隣り合って位置し、
前記第１高速通信端子群と前記第１辺との最短距離は、前記第２高速通信端子群と前記
第１辺との最短距離よりも短く、
前記第２高速通信端子群と前記第２辺との最短距離は、前記第１高速通信端子群と前記第２辺との最短距離よりも短い。
半導体装置の機能構成を示す図である。 半導体装置の断面構造を示す図である。 端子実装面に設けられている複数の端子の配置の一例を示す図である。 半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。 ＩＣチップにおける回路配置の一例を示す図である。 端子実装面に設けられる複数の端子の配置に基づいて実装領域、及び端子実装領域を定める場合について説明するための図である。 第２実施形態の半導体装置における複数の端子で伝搬する信号を各端子に割り当てた場合の一例を示す図である。
以下、本発明の好適な実施形態について図面を用いて説明する。用いる図面は説明の便宜上のものである。なお、以下に説明する実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．第１実施形態
１．１ 半導体装置の機能構成
図１は、半導体装置１の機能構成を示す図である。図１に示すように半導体装置１は、ＣＰＵ（Central Processing Unit）１０、メモリーコントローラー２０、及び通信コントローラー３０を備える。そして、ＣＰＵ１０と、メモリーコントローラー２０及び通信コントローラー３０とは、バス配線１１を介して通信可能に接続されている。また、半導体装置１には、電源電圧としての電圧ＶＤＤと、半導体装置１の基準電位であって例えばグラウンド電位の電圧ＶＳＳとが入力される。
ＣＰＵ１０は、半導体装置１の全体の制御を担う。具体的には、ＣＰＵ１０は、メモリーコントローラー２０を制御する制御信号を出力することで、外部メモリー群２への情報の書込み、及び外部メモリー群２の保持されている情報の読み出しを制御する。
メモリーコントローラー２０は、ＣＰＵ１０から入力される制御信号に基づいて、半導体装置１の外部に設けられた外部メモリー群２に保持されている情報の読み出し、及び外部メモリー群２への情報の書込みを制御するためのメモリー制御信号ＭＣを出力する。
具体的には、外部メモリー群２は、情報を保持する複数のメモリセル回路を備えたＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）を含む。そして、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に保持されている情報を読み出すための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報が保持されているメモリセル回路にアクセスするためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路に保持されている情報を読み出す。そして、メモリーコントローラー２０は、外部メモリー群２から読み出した情報を、ＣＰＵ１０に出力する。
また、メモリーコントローラー２０にＣＰＵ１０から外部メモリー群２に新たな情報を保持させるための制御信号が入力された場合、メモリーコントローラー２０は、入力される制御信号に応じて、当該情報を保持するためのメモリセル回路にアクセスするためのメモリー制御信号ＭＣを生成し、外部メモリー群２に出力する。すなわち、メモリーコントローラー２０は、メモリー制御信号ＭＣを用いて、外部メモリー群２に含まれる対応するメモリセル回路にアクセスするとともに、当該メモリセル回路にＣＰＵ１０から供給される情報を保持させる。
ここで、半導体装置１と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣは、外部メモリー群２に含まれるメモリセル回路の数や外部メモリー群に保持される情報量等に応じた複数の信号を含んでいてもよい。すなわち、メモリー制御信号ＭＣは、半導体装置１と外部メモリー群２との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、メモリー制御信号ＭＣを入力又は出力するための複数の端子を備える。
また、ＣＰＵ１０は、メモリーコントローラー２０を介して外部メモリー群２から読み出された情報に基づく処理を実行し、実行した処理結果に応じた信号を、通信コントローラー３０を介して、半導体装置１の外部に設けられた外部回路３に出力する。
通信コントローラー３０は、高速通信コントローラー３１と低速通信コントローラー３２とを含む。
低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数の信号を用いて外部回路３との間でデータ転送が可能な通信方式に準拠した信号を生成するための回路を含む。具体的には、低速通信コントローラー３２は、数１００Ｈｚ～数１００ｋＨＺの周波数でのデータ転送が可能なＵＡＲＴ（Universal Asynchronous Receiver / Transmitter）通信の規格に準拠して通信を制御するＵＡＲＴ通信コントローラー３２ａと、数１００ｋＨｚ～数ＭＨｚの周波数でのデータ転送が可能なＩ２Ｃ（Inter-Integrated Circuit）通信の規格に準拠して通信を制御するＩ２Ｃ通信コントローラー３２ｂとを含む。
ＵＡＲＴ通信コントローラー３２ａは、ＣＰＵ１０から入力された信号を、ＵＡＲＴ通信の規格に準拠した低速通信信号ＬＣ１に変換し、半導体装置１の外部に設けられた外部回路３に出力する。また、Ｉ２Ｃ通信コントローラー３２ｂは、ＣＰＵ１０から入力された信号を、Ｉ２Ｃ通信の規格に準拠した低速通信信号ＬＣ２に変換し、半導体装置１の外部に設けられた外部回路３に出力する。
なお、半導体装置１が備える低速通信コントローラー３２は、数ｋＨｚ～数ＭＨｚの周波数でデータ転送が可能な通信方式であればよく、ＵＡＲＴ通信コントローラー３２ａ、及びＩ２Ｃ通信コントローラー３２ｂに限るものでない。さらに、半導体装置１が備える低速通信コントローラー３２は、２つ以上のＵＡＲＴ通信コントローラー３２ａを含んでもよく、２つ以上のＩ２Ｃ通信コントローラー３２ｂを含んでもよい。
ここで、半導体装置１と外部回路３との間で伝搬する低速通信信号ＬＣ１，ＬＣ２は、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、低速通信信号ＬＣ１，ＬＣ２は、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、低速通信信号ＬＣ１，ＬＣ２のそれぞれを入力又は出力するための複数の端子を備える。
高速通信コントローラー３１は、低速通信コントローラー３２よりも高い周波数でのデータ転送が可能な通信を制御する。具体的には、高速通信コントローラー３１は、ＣＰＵ
１０からの情報に基づいて数ＭＨｚ以上の周波数の信号を用いて外部回路３との間で高速通信が可能な通信方式に準拠した信号を生成するための回路を含む。具体的には、高速通信コントローラー３１は、ＣＰＵ１０からの情報に基づいて１２ＭＨｚ以上の周波数での高速通信を行うＵＳＢ（Universal Serial Bus）通信の規格に準拠して通信を制御するＵＳＢ通信コントローラー３１ａと、ＣＰＵ１０からの情報に基づいて数ＧＨｚ以上の周波数での高速通信を行うＰＣＩｅ（Peripheral Component Interconnect Express）通信を制御するＰＣＩｅ通信コントローラー３１ｂとを含む。ここで、ＣＰＵ１０からの情報に基づいて高速通信を行うＵＳＢ通信コントローラー３１ａが第１高速通信コントローラーの一例であり、ＣＰＵ１０からの情報に基づいて高速通信を行うＰＣＩｅ通信コントローラー３１ｂが第２高速通信コントローラーの一例である。
ＵＳＢ通信コントローラー３１ａは、ＣＰＵ１０から入力された信号を、ＵＳＢ通信の規格に準拠した高速通信信号ＨＣ１に変換し、半導体装置１の外部に設けられた外部回路３に出力する。また、ＰＣＩｅ通信コントローラー３１ｂは、ＣＰＵ１０から入力された信号を、ＰＣＩｅ通信の規格に準拠した高速通信信号ＨＣ２に変換し、半導体装置１の外部に設けられた外部回路３に出力する。
なお、半導体装置１が備える高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよく、ＵＳＢ通信コントローラー３１ａ、及びＰＣＩｅ通信コントローラー３１ｂに限るものではない。さらに、半導体装置１が備える高速通信コントローラー３１は、２つ以上のＵＳＢ通信コントローラー３１ａを含んでもよく、２つ以上のＰＣＩｅ通信コントローラー３１ｂを含んでもよい。
ここで、高速通信コントローラー３１は、数ＭＨｚ以上の周波数でデータ転送が可能な通信方式であればよいが、５ＧＨｚ以上の高い周波数でのデータ転送な可能な通信方式に準拠した通信方式を制御するコントローラーであることが好ましい。換言すれば、高速通信コントローラー３１は、５ＧＨｚ以上の周波数で通信を行うことが好ましい。このような高速通信コントローラー３１としては、５ＧＨｚ以上の周波数でのデータ転送が可能なＵＳＢ３．０の通信規格に準拠したＵＳＢ通信コントローラー３１ａや、上述したＰＣＩｅ通信コントローラー３１ｂ等が挙げられる。
高速通信コントローラー３１におけるデータ転送の周波数が高まることで、高速通信コントローラー３１から出力される信号、及び高速通信コントローラー３１に入力される信号に含まれる単位時間当たりの情報量が増加し、半導体装置１はより多くの機能を実現することが可能となる。しかしながら、高速通信コントローラー３１から出力される通信信号の周波数が高くなると、当該通信信号、及び高速通信コントローラー３１の動作に起因して生じるスイッチングノイズ等によるエレキクロストークが生じるおそれが高まる。
このような問題に対して、詳細は後述するが、第１施形態における半導体装置１では、半導体装置１と外部機器との間で高速通信を行う高速通信コントローラー３１が、通信条件が異なるＵＳＢ通信コントローラー３１ａと、ＰＣＩｅ通信コントローラー３１ｂとを含む複数の通信コントローラーを含む場合であっても、半導体装置１において、各通信コントローラーから出力される通信信号が相互に干渉するおそれを低減することが可能となる。すなわち、高速通信コントローラー３１が、５ＧＨｚ以上の高い周波数で通信を行う場合であっても、高速通信コントローラー３１の動作に伴い生じたノイズが、半導体装置１の各回路、及び高速通信コントローラー３１に含まれる異なる高速通信回路に影響を及ぼすおそれを低減することができる。
ここで、半導体装置１と外部回路３との間で伝搬する高速通信信号ＨＣ１，ＨＣ２は、準拠する通信方式の仕様に応じた複数の信号を含んでもよい。すなわち、高速通信信号Ｈ
Ｃ１，ＨＣ２は、半導体装置１と外部回路３との間で通信可能に接続された複数の配線及び端子を介して伝搬し、半導体装置１は、高速通信信号ＨＣ１，ＨＣ２のそれぞれを入力又は出力するための複数の端子を備える。
以上のように半導体装置１の全体の制御を担うＣＰＵ１０は、複数のコアを有し、６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、１．６ＧＨｚ以上の周波数で駆動してもよい。ここで、上述した性能を満足するＣＰＵ１０には、例えば、ＡＲＭ社からリリースされているＡＲＭアーキテクチャの内、特にアプリケーション用途に用いられることが想定されているＡＲＭｖ７Ａアーキテクチャの機能を承継したプロセッサーであって、具体的には、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサー等が実装されていてもよい。
ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７は、浮動小数点演算処理部(ＦＰＵ：Floating Point Unit only)が内部に実装されていることで、浮動小数点演算処理部が外部に実装されていた従来のＣＰＵと比較して、処理を実行する際に経由する回路ブロック数が低減される。したがって、大きなデータを処理する場合における半導体装置１の消費電力を低減しつつ、高速に動作することが可能となる。そのため、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えた半導体装置１では、少ない電力でより多くの処理を行いつつ、実装面積を小さくすることができる。そして、本実施形態における半導体装置１では、ＡＲＭ Ｃｏｒｔｅｘ－Ａ１７以降のプロセッサーが実装されたＣＰＵ１０を備えることで、多くの機能を実装することが可能になるとともに、多くの機能を有する半導体装置１と外部機器とを接続するための端子が増加した場合であっても、当該端子間における信号の相互干渉を低減することができる。
１．２ 半導体装置の構造
次に、半導体装置１の構造の一例について説明する。図２は、半導体装置１の断面構造を示す図である。なお、以下の説明では、図示するように互いに直交するＸ方向、Ｙ方向、及びＺ方向を用いて説明する。また、図示したＸ方向の先端側を＋Ｘ側、起点側を－Ｘ側と称し、Ｙ方向の先端側を＋Ｙ側、起点側を－Ｙ側と称し、Ｚ方向の先端側を＋Ｚ側、起点側を－Ｚ側と称する場合がある。
図２に示すように、半導体装置１は、プリント配線基板１００、ＩＣチップ６０及び筐体５０を備える。
ＩＣチップ６０には、上述したＣＰＵ１０、メモリーコントローラー２０、通信コントローラー３０、及びデバック回路４０が実装されている。
ＩＣチップ６０の－Ｚ側には、プリント配線基板１００が位置している。そして、ＩＣチップ６０は、接着剤などの接合部材７０を介してプリント配線基板１００に取り付けられている。また、プリント配線基板１００とＩＣチップ６０とは、ボンディングワイヤー８０を介して電気的に接続される。
プリント配線基板１００には、不図示の複数の配線パターンと、不図示の複数の電極とが設けられている。ボンディングワイヤー８０は、プリント配線基板１００の＋Ｚ側の面に形成された不図示の電極と電気的に接続している。また、プリント配線基板１００の－Ｚ側の面に形成された不図示の複数の電極のそれぞれには、端子１１０が設けられている。この複数の端子１１０のそれぞれは、例えば、はんだボールを含む。そして、当該はんだボールにより半導体装置１と半導体装置１の外部に設けられた外部メモリー群２、及び外部回路３が電気的かつ物理的に接続される。すなわち、本実施形態における半導体装置１は、半導体装置１の外部と複数のはんだボールを介して電気的、且つ機械的に接続され
る所謂ＢＧＡ（Ball Grid Array）パッケージを含んで構成されている。ここで、以下の説明では、複数の端子１１０が設けられたプリント配線基板１００の－Ｚ側の面を端子実装面１０１と称する。
以上のように構成された半導体装置１では、端子実装面１０１に設けられた端子１１０を介して半導体装置１に入力された信号は、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、ボンディングワイヤー８０とを介して伝搬し、ＩＣチップ６０に入力される。また、ＩＣチップ６０から出力された信号は、ボンディングワイヤー８０と、プリント配線基板１００に設けられた不図示の電極及び配線パターンと、端子１１０とを介して、半導体装置１の外部に出力される。すなわち、プリント配線基板１００は、インターポーザ基板として機能する。
筐体５０は、ＩＣチップ６０の＋Ｚ側に位置し、ＩＣチップ６０を覆うようにプリント配線基板１００に接合される。この筐体５０は、エポキシ樹脂などを含み、ＩＣチップ６０を保護する。
１．３ 半導体装置における端子配置
次に、端子実装面１０１に設けられている複数の端子１１０の配置の一例について図３を用いて説明する。図３は、端子実装面１０１に設けられている複数の端子１１０の配置の一例を示す図である。
図３に示すように、端子実装面１０１は、Ｘ方向に沿った方向に延在しＹ方向に沿った方向で向かい合って位置する辺１０２，１０３と、Ｙ方向に沿った方向に延在しＸ方向に沿った方向で向かい合って位置する辺１０４，１０５とを含む。そして、辺１０４は、辺１０２，１０３の双方と交差し、辺１０５は、辺１０２，１０３の双方と交差している。すなわち、端子実装面１０１は、辺１０２～１０５を外周として構成された略矩形状である。ここで、端子実装面１０１に含まれる辺１０５が第１辺の一例であり、辺１０５と向かい合って位置する辺１０４が第２辺の一例であり、辺１０４及び辺１０５の双方と交差する辺１０３が第３辺の一例である。
図３には、端子１１０が実装される実装領域１１２を図示している。実装領域１１２は、格子状に設けられた複数の端子実装領域１１４を含む。端子実装領域１１４は、実装領域１１２において、辺１０２に沿った方向に並んで設けられたｍ個の端子実装領域１１４が、辺１０４に沿った方向にｎ組設けられている。すなわち、端子実装面１０１の実装領域１１２には、合計ｎ×ｍ個の端子実装領域１１４が設けられている。なお、図３に示す例では、辺１０２に沿った方向に並んで設けられた１８個の端子実装領域１１４が、辺１０４に沿った方向に１８組設けられているとして図示している。すなわち、図３には、合計３２４個の端子実装領域１１４が図示されている。
ここで、以下の説明において、辺１０２に沿って辺１０４から辺１０５に向かう方向を行方向、辺１０４に沿って辺１０２から辺１０３に向かう方向を列方向と称する場合がある。そして、以下の説明では、複数の端子実装領域１１４の内、行方向に沿ってｉ番目に位置し、且つ列方向に沿ってｊ番目に位置する端子実装領域１１４を端子実装領域１１４－ｉｊと称する場合がある。具体的には、図３にＡとして示す端子実装領域１１４を、端子実装領域１１４－６Ｅと称し、Ｂとして示す端子実装領域１１４を、端子実装領域１１４－１４Ｓと称する場合がある。
端子実装面１０１に設けられる複数の端子１１０のそれぞれは、格子状に設けられた端子実装領域１１４のそれぞれに対応して位置している。ここで、以下の説明では、端子実装領域１１４－ｉｊに位置する端子１１０を端子１１０－ｉｊと称する場合がある。すな
わち、図３にＡとして示す端子実装領域１１４－６Ｅに位置する端子１１０を端子１１０－６Ｅと称し、Ｂとして示す端子実装領域１１４－１４Ｓに位置する端子１１０を端子１１０－１４Ｓと称する場合がある。なお、図３に示す端子１１０の配置の一例では、実装領域１１２に含まれる全ての端子実装領域１１４に端子１１０が位置している場合を例示しているが、後述する第２実施形態に示すように、実装領域１１２は、端子１１０が位置しない端子実装領域１１４を含んでもよい。
半導体装置１と外部メモリー群２、及び外部回路３との間で伝搬するメモリー制御信号ＭＣ、低速通信信号ＬＣ１，ＬＣ２、及び高速通信信号ＨＣ１，ＨＣ２を含む複数の信号と、半導体装置１に入力される電圧ＶＤＤ，ＶＳＳとは、以上に説明した端子実装面１０１に設けられた複数の端子１１０のそれぞれを介して伝搬する。そこで、半導体装置１と外部メモリー群２、及び外部回路３との間で伝搬する各種信号、及び電圧ＶＤＤ，ＶＳＳが割り当てられる端子１１０の配置の具体例について、図４を用いて説明する。図４は、半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。
図４に示すように、端子実装面１０１には、外部メモリー群２とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣを入力するための複数の端子１１０を含むメモリー操作端子群１２１と、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａに高速通信信号ＨＣ１を入力するための複数の端子１１０を含む第１高速通信端子群１２２と、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂに高速通信信号ＨＣ２を入力するための複数の端子１１０を含む第２高速通信端子群１２３と、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａに低速通信信号ＬＣ１を入力するための複数の端子１１０を含む第１低速通信端子群１２４と、低速通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂに低速通信信号ＬＣ２を入力するための複数の端子１１０を含む第２低速通信端子群１２５と、が設けられている。さらに、端子実装面１０１には、外部から入力される信号をＣＰＵ１０に伝搬するためのＣＰＵ入出力端子群１３１と、半導体装置１に電圧ＶＤＤ，ＶＳＳを供給するための複数の端子１１０を含む電源端子群１３２と、電圧値が一定に保持された複数の端子１１０を含む定電圧端子群１３３と、が設けられている。ここで、本実施形態における定電圧端子群１３３に保持される一定の電圧値とは、例えば、グラウンド電位の電圧ＶＳＳである。なお、説明は省略するが、端子実装面１０１には上述した各種信号を入出力するための複数の端子１１０に加えて、クロック信号、その他のアナログ信号及びその他のデジタル信号が入力される複数の端子１１０が設けられていてもよい。
メモリー操作端子群１２１は、端子実装面１０１の辺１０３側の領域に位置する複数の端子１１０を含む。
具体的には、メモリー操作端子群１２１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、実装領域１１２の最も辺１０３側に位置する端子実装領域１１４－１Ｔ～１１４－１８Ｔに配置された端子１１０－１Ｔ～１１０－１８Ｔと、端子実装領域１１４－１Ｔ～１１４－１８Ｔのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｓ～１１４－１８Ｓに位置する端子１１０－１Ｓ～１１０－１８Ｓと、端子実装領域１１４－１Ｓ～１１４－１８Ｓのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｒ～１１４－１８Ｒに位置する端子１１０－１Ｒ～１１０－１８Ｒと、端子実装領域１１４－１Ｒ～１１４－１８Ｒのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｑ～１１４－１８Ｑに位置する端子１１０－１Ｑ～１１０－１８Ｑと、端子実装領域１１４－１Ｑ～１１４－１８Ｑのそれぞれと－Ｙ側で隣り合って位置する端子実装領域１１４－１Ｐ～１１４－１８Ｐに位置する端子１１０－１Ｐ～１１０－１８Ｐと、端子実装領域１１４－１Ｐ～１１４－１８Ｐのそれぞれと－Ｙ側で隣り合って位置する端
子実装領域１１４－１Ｎ～１１４－１８Ｎに位置する端子１１０－１Ｎ～１１０－１８Ｎと、を含む。
以上のように、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔは、端子実装面１０１の外周の１つである辺１０４と隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０３と隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置している。
ここで、端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔは、端子実装面１０１の外周の１つである辺１０４と隣り合って位置しているとは、端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔが実装される端子実装領域１１４－１Ｎ，１１４－１Ｐ，１１４－１Ｑ，１１４－１Ｒ，１１４－１Ｓ，１１４－１Ｔと端子実装面１０１の辺１０４との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味する。同様に、端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０３と隣り合って位置しているとは、端子１１０－１Ｔ～１１０－１８Ｔが実装される端子実装領域１１４－１Ｔ～１１４－１８Ｔと端子実装面１０１の辺１０３との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味し、端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置しているとは、端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔが実装される端子実装領域１１４－１８Ｎ，１１４－１８Ｐ，１１４－１８Ｑ，１１４－１８Ｒ，１１４－１８Ｓ，１１４－１８Ｔと端子実装面１０１の辺１０４との間に、端子１１０が設けられ得る端子実装領域１１４が位置しないことを意味する。
すなわち、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔは、端子実装面１０１の外周の１つである辺１０４と隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１Ｔ～１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０３と隣り合って位置し、メモリー操作端子群１２１に含まれる複数の端子１１０の内、端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置しているとは、メモリー操作端子群１２１に含まれる複数の端子１１０が、端子実装面１０１の辺１０３側に位置し、且つ辺１０４側から辺１０５側に並んで位置していることを含む。
ここで、メモリー操作端子群１２１に含まれる複数の端子１１０である端子１１０－１Ｎ～１１０－１８Ｎ，１１０－１Ｐ～１１０－１８Ｐ，１１０－１Ｑ～１１０－１８Ｑ，１１０－１Ｒ～１１０－１８Ｒ，１１０－１Ｓ～１１０－１８Ｓ，１１０－１Ｔ～１１０－１８Ｔが複数のメモリー操作端子の一例であり、メモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１８Ｎ，１１０－１８Ｐ，１１０－１８Ｑ，１１０－１８Ｒ，１１０－１８Ｓ，１１０－１８Ｔのいずれかが第１メモリー操作端子の一例であり、メモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１Ｎ，１１０－１Ｐ，１１０－１Ｑ，１１０－１Ｒ，１１０－１Ｓ，１１０－１Ｔのいずれかが第２メモリー操作端子の一例であり、メモリー操作端子群１２１に含まれる複数の端子１１０の内の端子１１０－１Ｔ～１１０－１８Ｔのいずれかが第３メモリー操作端子の一例
である。
そして、メモリー操作端子群１２１に含まれる複数の端子１１０のそれぞれには、外部メモリー群２に含まれる対応するメモリセル回路とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが伝搬する。なお、メモリー操作端子群１２１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。このメモリー操作端子群１２１に含まれる複数の端子１１０で伝搬するメモリー制御信号ＭＣが第３信号の一例である。
定電圧端子群１３３は、メモリー操作端子群１２１の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、定電圧端子群１３３は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１Ｍ～１１４－１８Ｍに位置する端子１１０－１Ｍ～１１０－１８Ｍを含む。すなわち、定電圧端子群１３３は、端子実装面１０１において、行方向に並んで位置している。そして、定電圧端子群１３３に含まれる端子１１０－１Ｍ～１１０－１８Ｍのそれぞれには、電圧値がグラウンド電位で一定の電圧ＶＳＳが入力される。
第１高速通信端子群１２２は、行方向に沿って並んで位置している定電圧端子群１３３の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。
具体的には、第１高速通信端子群１２２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｌ～１１４－１８Ｌに位置する端子１１０－１３Ｌ～１１０－１８Ｌと、端子実装領域１１４－１３Ｋ～１１４－１８Ｋに位置する端子１１０－１３Ｋ～１１０－１８Ｋと、を含む。そして、第１高速通信端子群１２２に含まれる複数の端子１１０の内、端子１１０－１８Ｋ，１１０－１８Ｌは、端子実装面１０１の外周の１つである辺１０５と隣り合って位置している。ここで、端子１１０－１８Ｋ，１１０－１８Ｌのそれぞれと、端子実装面１０１の辺１０５とが隣り合って位置しているとは、端子１１０－１８Ｋ，１１０－１８Ｌのそれぞれが実装される端子実装領域１１４－１８Ｋ～１１４－１８Ｌと端子実装面１０１の辺１０５との間に、端子１１０が設けられ得る端子実装領域１１４が位置していないことを意味する。
そして、第１高速通信端子群１２２に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＵＳＢ通信コントローラー３１ａと外部回路３との間で伝搬するＵＳＢ通信の規格に準拠した複数の信号が高速通信信号ＨＣ１として入力される。換言すれば、第１高速通信端子群１２２には、高速通信信号ＨＣ１としてＵＳＢ通信を行うための信号が入力される。なお、第１高速通信端子群１２２は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
ここで、第１高速通信端子群１２２に含まれる複数の端子１１０の内、端子１１０－１８Ｋ，１１０－１８Ｌの少なくとも一方が第１高速通信端子の一例であり、端子１１０－１８Ｋ，１１０－１８Ｌを含む第１高速通信端子群１２２に入力される高速通信信号ＨＣ１が第１信号及びＵＳＢ通信信号の一例である。
第２高速通信端子群１２３は、行方向に沿って並んで位置している定電圧端子群１３３の辺１０２側の領域であって、端子実装面１０１の辺１０４側の領域に位置する複数の端子１１０を含む。
具体的には、第２高速通信端子群１２３は、実装領域１１２に含まれる複数の端子実装
領域１１４の内、端子実装領域１１４－１Ｆ～１１４－６Ｆに位置する端子１１０－１Ｆ～１１０－６Ｆと、端子実装領域１１４－１Ｇ～１１４－６Ｇに位置する端子１１０－１Ｇ～１１０－６Ｇと、端子実装領域１１４－１Ｈ～１１４－６Ｈに位置する端子１１０－１Ｈ～１１０－６Ｈと、端子実装領域１１４－１Ｊ～１１４－６Ｊに位置する端子１１０－１Ｊ～１１０－６Ｊと、端子実装領域１１４－１Ｋ～１１４－６Ｋに位置する端子１１０－１Ｋ～１１０－６Ｋと、端子実装領域１１４－１Ｌ～１１４－６Ｌに位置する端子１１０－１Ｌ～１１０－６Ｌと、を含む。
そして、第２高速通信端子群１２３に含まれる複数の端子１１０の内、端子１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌは、端子実装面１０１の外周の１つである辺１０４と隣り合って位置している。ここで、端子１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌのそれぞれと、端子実装面１０１の辺１０５とが隣り合って位置しているとは、端子１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌのそれぞれが実装される端子実装領域１１４－１Ｆ，１１４－１Ｇ，１１４－１Ｈ，１１４－１Ｊ，１１４－１Ｋ，１１４－１Ｌと端子実装面１０１の辺１０４との間に、端子１１０が設けられ得る端子実装領域１１４が位置していないことを意味する。
そして、第２高速通信端子群１２３に含まれる複数の端子１１０のそれぞれには、高速通信コントローラー３１に含まれるＰＣＩｅ通信コントローラー３１ｂと外部回路３との間で伝搬するＰＣＩｅ通信の規格に準拠した複数の信号が高速通信信号ＨＣ２として入力される。換言すれば、第２高速通信端子群１２３には、高速通信信号ＨＣ２としてＰＣＩｅ通信を行うための信号が入力される。なお、第２高速通信端子群１２３は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
ここで、第２高速通信端子群１２３に含まれる複数の端子１１０の内、端子１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌの少なくとも一方が第２高速通信端子の一例であり、端子１１０－１Ｆ，１１０－１Ｇ，１１０－１Ｈ，１１０－１Ｊ，１１０－１Ｋ，１１０－１Ｌを含む第２高速通信端子群１２３に入力される高速通信信号ＨＣ２が第２信号及びＰＣＩｅ通信信号の一例である。
電源端子群１３２は、行方向に沿って並んで位置している定電圧端子群１３３の辺１０２側の領域であって、第１高速通信端子群１２２の辺１０４側、且つ第２高速通信端子群１２３の辺１０５側の領域に位置する複数の端子１１０を含む。すなわち、電源端子群１３２は、端子実装面１０１に設けられ、辺１０３に沿った方向において、第１高速通信端子群１２２と第２高速通信端子群１２３との間に位置している。したがって、電源端子群１３２に含まれる複数の端子１１０の内のいくつかは、端子実装面１０１に設けられ、辺１０３に沿った方向において、第１高速通信端子群１２２と第２高速通信端子群１２３との間に位置している。
具体的には、電源端子群１３２は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ｇ～１１４－１２Ｇ，１１４－７Ｈ～１１４－１２Ｈ，１１４－７Ｊ～１１４－１２Ｊ、１１４－７Ｋ～１１４－１２Ｋ，１１４－７Ｌ～１１４－１２Ｌ，１１４－７Ｍ～１１４－１２Ｍのそれぞれに位置する端子１１０－７Ｇ～１１０－１２Ｇ，１１０－７Ｈ～１１０－１２Ｈ，１１０－７Ｊ～１１０－１２Ｊ、１１０－７Ｋ～１１０－１２Ｋ，１１０－７Ｌ～１１０－１２Ｌ，１１０－７Ｍ～１１０－１２Ｍを含む。
そして、電源端子群１３２に含まれる複数の端子１１０のそれぞれには、半導体装置１
の電源電圧としての一定の電圧値の電圧ＶＤＤ、及び半導体装置１の基準電位としての一定の電圧値の電圧ＶＳＳとが入力される。すなわち、電源端子群１３２に含まれる複数の端子１１０のそれぞれは、電圧値が電圧ＶＤＤ又は電圧ＶＳＳで一定に保持される。ここで、電源端子群１３２に含まれる複数の端子１１０に供給される一定の電圧値の電圧ＶＤＤ、又は電圧ＶＳＳが第１電圧の一例であり、電源端子群１３２に含まれる複数の端子１１０の内、辺１０３に沿った方向において、第１高速通信端子群１２２と第２高速通信端子群１２３との間に位置している端子１１０－７Ｋ～１１０－１２Ｋ，１１０－７Ｌ～１１０－１２Ｌのいずれかが第１定電圧端子の一例である。
ＣＰＵ入出力端子群１３１は、第１高速通信端子群１２２の辺１０２側の領域に位置する複数の端子１１０を含む。具体的には、ＣＰＵ入出力端子群１３１は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１３Ｇ～１１４－１８Ｇ，１１４－１３Ｈ～１１４－１８Ｈ，１１４－１３Ｊ～１１４－１８Ｊのそれぞれに位置する端子１１０－１３Ｇ～１１０－１８Ｇ，１１０－１３Ｈ～１１０－１８Ｈ，１１０－１３Ｊ～１１０－１８Ｊを含む。なお、ＣＰＵ入出力端子群１３１は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
そして、ＣＰＵ入出力端子群１３１に含まれる複数の端子１１０のそれぞれには、ＣＰＵ１０に入力される制御信号、及びＣＰＵ１０から半導体装置１の外部に出力される信号が伝搬する。
第１低速通信端子群１２４は、ＣＰＵ入出力端子群１３１の辺１０２側の領域であって、端子実装面１０１の辺１０５側の領域に位置する複数の端子１１０を含む。具体的には、第１低速通信端子群１２４は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－１７Ａ，１１４－１８Ａ，１１４－１７Ｂ，１１４－１８Ｂ，１１４－１７Ｃ，１１４－１８Ｃ，１１４－１７Ｄ，１１４－１８Ｄ，１１４－１７Ｅ，１１４－１８Ｅ，１１４－１７Ｆ，１１４－１８Ｆのそれぞれに位置する端子１１０－１７Ａ，１１０－１８Ａ，１１０－１７Ｂ，１１０－１８Ｂ，１１０－１７Ｃ，１１０－１８Ｃ，１１０－１７Ｄ，１１０－１８Ｄ，１１０－１７Ｅ，１１０－１８Ｅ，１１０－１７Ｆ，１１０－１８Ｆを含む。
そして、第１低速通信端子群１２４に含まれる複数の端子１１０のそれぞれには、低速通信コントローラー３２に含まれるＵＡＲＴ通信コントローラー３２ａと外部回路３との間で伝搬するＵＡＲＴ通信の規格に準拠した複数の信号が低速通信信号ＬＣ１として入力される。なお、第１低速通信端子群１２４は、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０を含んでもよい。
第２低速通信端子群１２５は、電源端子群１３２の辺１０２側の領域であって、第１低速通信端子群１２４の辺１０４側の領域に位置する複数の端子１１０を含む。具体的には、第２低速通信端子群１２５は、実装領域１１２に含まれる複数の端子実装領域１１４の内、端子実装領域１１４－７Ａ～１１４－１０Ａ，１１４－７Ｂ～１１４－１０Ｂ，１１４－７Ｃ～１１４－１０Ｃ，１１４－７Ｄ～１１４－１０Ｄ，１１４－７Ｅ～１１４－１０Ｅ，１１４－７Ｆ～１１４－１０Ｆのそれぞれに位置する端子１１０－７Ａ～１１０－１０Ａ，１１０－７Ｂ～１１０－１０Ｂ，１１０－７Ｃ～１１０－１０Ｃ，１１０－７Ｄ～１１０－１０Ｄ，１１０－７Ｅ～１１０－１０Ｅ，１１０－７Ｆ～１１０－１０Ｆを含む。
そして、第２低速通信端子群１２５に含まれる複数の端子１１０のそれぞれには、低速
通信コントローラー３２に含まれるＩ２Ｃ通信コントローラー３２ｂと外部回路３との間で伝搬するＩ２Ｃ通信の規格に準拠した複数の信号が低速通信信号ＬＣ２として入力される。なお、第２低速通信端子群１２５には、電圧ＶＤＤに基づく一定電圧が保持される端子１１０、及びグラウンド電位である電圧ＶＳＳが保持される端子１１０が含まれてもよい。
以上のように複数の端子１１０が設けられた端子実装面１０１において、第１高速通信端子群１２２は、端子実装面１０１の辺１０５側において、端子実装面１０１の辺１０５に沿って設けられ、第２高速通信端子群１２３は、端子実装面１０１の辺１０４側において、端子実装面１０１の辺１０４に沿って設けられている。換言すれば、第１高速通信端子群１２２、及び第２高速通信端子群１２３は、第１高速通信端子群１２２と辺１０５との最短距離が、第２高速通信端子群１２３と辺１０５との最短距離よりも短く、第２高速通信端子群１２３と辺１０４との最短距離が、第１高速通信端子群１２２と辺１０４との最短距離よりも短くなるように、端子実装面１０１に設けられている。
第１高速通信端子群１２２は、ＣＰＵ１０からの情報に基づいて高速通信を行うＵＳＢ通信コントローラー３１ａに対して高速通信信号ＨＣ１を伝搬し、第２高速通信端子群１２３は、ＣＰＵ１０からの情報に基づいて高速通信を行うＰＣＩｅ通信コントローラー３１ｂに対して高速通信信号ＨＣ２を伝搬する。すなわち、半導体装置１において、第１高速通信端子群１２２は、高速通信信号ＨＣ１に起因した高周波のスイッチングノイズを放射するおそれがあり、第２高速通信端子群１２３は、高速通信信号ＨＣ２に起因した高周波のスイッチングノイズを放射するおそれがある。このような高周波のスイッチングノイズに対して、本実施形態における半導体装置１では、第１高速通信端子群１２２が、端子実装面１０１の辺１０５側において、端子実装面１０１の辺１０５に沿って設けられ、第２高速通信端子群１２３が、端子実装面１０１の辺１０４側において、端子実装面１０１の辺１０４に沿って設けられていることから、端子実装面１０１において第１高速通信端子群１２２と第２高速通信端子群１２３をと離して配置することが可能となる。したがって、第１高速通信端子群１２２及びＵＳＢ通信コントローラー３１ａと、第２高速通信端子群１２３及びＰＣＩｅ通信コントローラー３１ｂとの双方に対して、高速通信信号ＨＣ１，ＨＣ２の双方に起因した高周波のスイッチングノイズが寄与するおそれを低減することができる。
この場合において、図４に示すように、端子実装面１０１において、第１高速通信端子群１２２と第２高速通信端子群１２３とが隣り合って位置しないことが好ましい。これにより、第１高速通信端子群１２２と第２高速通信端子群１２３との間において、高速通信信号ＨＣ１，ＨＣ２の双方に起因した高周波のスイッチングノイズが寄与するおそれをさらに低減することができる。ここで、第１高速通信端子群１２２と第２高速通信端子群１２３とが隣り合って位置しないとは、第１高速通信端子群１２２に含まれる複数の端子１１０が実装される端子実装領域１１４と、第２高速通信端子群１２３に含まれる複数の端子１１０が実装される端子実装領域１１４とが隣り合っていないことを含む。
さらに、図４に示すように、端子実装面１０１において、第１高速通信端子群１２２と第２高速通信端子群１２３との間に電圧値が一定の電圧ＶＤＤ、又は電圧ＶＳＳで保持されている電源端子群１３２が位置することがさらに好ましい。これにより、一定の電圧値に保持されている電源端子群１３２がシールドとして機能し、その結果、第１高速通信端子群１２２と第２高速通信端子群１２３との間において、高速通信信号ＨＣ１，ＨＣ２の双方に起因した高周波のスイッチングノイズが寄与するおそれをさらに低減することができる。
また、図４に示すように、第１高速通信端子群１２２とメモリー操作端子群１２１との
間に、定電圧端子群１３３が位置し、及び第２高速通信端子群１２３とメモリー操作端子群１２１との間に、定電圧端子群１３３が位置している。前述の通り、定電圧端子群１３３に含まれる複数の端子１１０のそれぞれには、電圧値がグラウンド電位で一定の電圧ＶＳＳが保持されている。したがって、高周波のスイッチングノイズが生じるおそれのある第１高速通信端子群１２２とメモリー操作端子群１２１との間を定電圧端子群１３３に含まれる複数の端子１１０によってシールドすることが可能となり、同様に、高周波のスイッチングノイズが生じるおそれのある第２高速通信端子群１２３とメモリー操作端子群１２１との間を定電圧端子群１３３に含まれる複数の端子１１０によってシールドすることが可能となる。これにより、メモリーコントローラー２０がメモリー操作端子群１２１を伝搬するメモリー制御信号ＭＣを用いて実行する外部メモリー群２の制御の信頼性が向上する。
ここで、定電圧端子群１３３に含まれる複数の端子１１０の内、第１高速通信端子群１２２とメモリー操作端子群１２１との間に位置する端子１１０－１３Ｍ～１１０－１８Ｍのいずれかが第２定電圧端子の一例であり、第２定電圧端子に相当する端子１１０－１３Ｍ～１１０－１８Ｍに保持されている電圧ＶＤＤ又は電圧ＶＳＳが第２電圧の一例である。同様に、定電圧端子群１３３に含まれる複数の端子１１０の内、第２高速通信端子群１２３とメモリー操作端子群１２１との間に位置する端子１１０－１Ｍ～１１０－６Ｍのいずれかが第３定電圧端子の一例であり、第３定電圧端子に相当する端子１１０－１Ｍ～１１０－６Ｍに保持されている電圧ＶＤＤ又は電圧ＶＳＳが第３電圧の一例である。
１．４ 半導体装置における端子配置と回路配置との関係
次に、端子実装面１０１における複数の端子１１０の配置と、ＩＣチップ６０に設けられた回路の配置との関係について説明する。図５は、ＩＣチップ６０における回路配置の一例を示す図である。なお、図５では、半導体装置１を端子実装面１０１側から見た場合におけるＩＣチップ６０の回路配置を示している。また、図５には、端子実装面１０１及び端子実装面１０１に設けられた端子１１０を破線で示している。
図５に示すように、ＩＣチップ６０は、Ｘ方向に沿った方向に延在しＹ方向に沿った方向で向かい合って位置する辺６２，６３と、Ｙ方向に沿った方向に延在しＸ方向に沿った方向で向かい合って位置する辺６４，６５とを含む。そして、辺６４は、辺６２，６３の双方と交差し、辺６５は、辺６２，６３の双方と交差している。すなわち、ＩＣチップ６０は、辺６２～６５を外周として構成された略矩形状である。そして、ＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側、辺６３が端子実装面１０１の辺１０３側、辺６４が端子実装面１０１の辺１０４側、辺６５が端子実装面１０１の辺１０５側となるように、端子実装面１０１を含むプリント配線基板１００に取り付けられている。
ＩＣチップ６０には、前述したＣＰＵ１０、メモリーコントローラー２０、ＵＳＢ通信コントローラー３１ａ、ＰＣＩｅ通信コントローラー３１ｂ、ＵＡＲＴ通信コントローラー３２ａ、及びＩ２Ｃ通信コントローラー３２ｂを含む複数の回路が設けられている。なお、ＩＣチップ６０には、上述した回路以外の回路が設けられていてもよい。
メモリーコントローラー２０は、ＩＣチップ６０の辺６３側の領域に位置し、辺６３に沿った方向に延在している。すなわち、ＩＣチップ６０において、メモリーコントローラー２０は、ＩＣチップ６０の辺６２よりも辺６３の近傍であって、辺６３に沿うように位置している。また、前述のとおりＩＣチップ６０は、辺６３が端子実装面１０１の辺１０３側に位置するようにプリント配線基板１００に取り付けられている。したがって、メモリーコントローラー２０は、ＩＣチップ６０において、端子実装面１０１の辺１０３の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、メモリーコントローラー２０は、メモリーコントローラー２０と辺１０３との最短距離が、メモリーコ
ントローラー２０と辺１０２との最短距離よりも短い位置に設けられている。
ここで、前述の通り外部メモリー群２に含まれるメモリセル回路とメモリーコントローラー２０との間で伝搬するメモリー制御信号ＭＣが入力される複数の端子１１０を含むメモリー操作端子群１２１も、端子実装面１０１の辺１０３の近傍の領域に位置している。よって、メモリー制御信号ＭＣが入力されメモリー操作端子群１２１とメモリーコントローラー２０とを電気的に接続する配線の配線長を短くすることが可能となる。その結果、メモリーコントローラー２０と外部メモリー群２との間で伝搬するメモリー制御信号ＭＣに対して配線インピーダンスが寄与するおそれが低減し、伝搬されるメモリー制御信号ＭＣの信号精度が向上する。
ＵＳＢ通信コントローラー３１ａは、ＩＣチップ６０においてメモリーコントローラー２０の辺６２の領域であって、ＩＣチップ６０の辺６５側の領域に位置している。すなわち、ＩＣチップ６０において、ＵＳＢ通信コントローラー３１ａは、メモリーコントローラー２０の辺６２側の領域であって、ＩＣチップ６０の辺６４よりも辺６５の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置し、辺６３が端子実装面１０１の辺１０３側に位置し、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＵＳＢ通信コントローラー３１ａは、ＩＣチップ６０において、メモリーコントローラー２０の辺１０２側の領域であって、端子実装面１０１の辺１０５の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＵＳＢ通信コントローラー３１ａは、辺１０２と向かい合って位置する辺１０３とメモリーコントローラー２０との最短距離が、辺１０３とＵＳＢ通信コントローラー３１ａとの最短距離よりも短く、且つＵＳＢ通信コントローラー３１ａと辺１０５との最短距離が、ＵＳＢ通信コントローラー３１ａと辺１０４との最短距離よりも短い位置に設けられている。
ここで、前述の通り外部回路３とＵＳＢ通信コントローラー３１ａとの間で伝搬する高速通信信号ＨＣ１が入力する複数の端子１１０を含む第１高速通信端子群１２２も、端子実装面１０１の辺１０５の近傍の領域に位置している。よって、高速通信信号ＨＣ１が伝搬し、第１高速通信端子群１２２とＵＳＢ通信コントローラー３１ａとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＵＳＢ通信コントローラー３１ａと外部回路３との間で伝搬する高速通信信号ＨＣ１に対して配線インピーダンスが寄与するおそれが低減し、伝搬される高速通信信号ＨＣ１の信号精度が向上する。
ＰＣＩｅ通信コントローラー３１ｂは、ＩＣチップ６０においてメモリーコントローラー２０の辺６２の領域であって、ＩＣチップ６０の辺６４側の領域に位置している。すなわち、ＩＣチップ６０において、ＰＣＩｅ通信コントローラー３１ｂは、メモリーコントローラー２０の辺６２側の領域であって、ＩＣチップ６０の辺６５よりも辺６４の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置し、辺６３が端子実装面１０１の辺１０３側に位置し、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＰＣＩｅ通信コントローラー３１ｂは、ＩＣチップ６０において、メモリーコントローラー２０の辺１０２側の領域であって、端子実装面１０１の辺１０４の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＰＣＩｅ通信コントローラー３１ｂは、辺１０２と向かい合って位置する辺１０３とメモリーコントローラー２０との最短距離が、辺１０３とＰＣＩｅ通信コントローラー３１ｂとの最短距離よりも短く、且つＰＣＩｅ通信コントローラー３１ｂと辺１０４との最短距離が、ＰＣＩｅ通信コントローラー３１ｂと辺１０５との最短距離よりも短い位置に設けられている。
ここで、前述の通り外部回路３とＰＣＩｅ通信コントローラー３１ｂとの間で伝搬する
高速通信信号ＨＣ２が入力する複数の端子１１０を含む第２高速通信端子群１２３も、端子実装面１０１の辺１０４の近傍の領域に位置している。よって、高速通信信号ＨＣ２が伝搬し、第２高速通信端子群１２３とＰＣＩｅ通信コントローラー３１ｂとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＰＣＩｅ通信コントローラー３１ｂと外部回路３との間で伝搬する高速通信信号ＨＣ２に対して配線インピーダンスが寄与するおそれが低減し、伝搬される高速通信信号ＨＣ２の信号精度が向上する。
ＣＰＵ１０は、ＩＣチップ６０においてＵＳＢ通信コントローラー３１ａの辺６２の領域であって、ＩＣチップ６０の辺６５側の領域に位置している。すなわち、ＩＣチップ６０において、ＣＰＵ１０は、ＩＣチップ６０の辺６４よりも辺６５の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６５が端子実装面１０１の辺１０５側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＣＰＵ１０は、ＩＣチップ６０において、端子実装面１０１の辺１０５の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＣＰＵ１０は、ＣＰＵ１０と辺１０５との最短距離が、ＣＰＵ１０と辺１０４との最短距離よりも短い位置に設けられている。
ここで、前述の通りＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号が入力する複数の端子１１０を含むＣＰＵ入出力端子群１３１も、端子実装面１０１の辺１０５の近傍の領域に位置している。よって、前述の通りＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号が伝搬し、ＣＰＵ入出力端子群１３１とＣＰＵ１０とを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号に対して配線インピーダンスが寄与するおそれが低減し、伝搬されるＣＰＵ１０に入力される信号、又はＣＰＵ１０から出力される信号の信号精度が向上する。
ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０においてＣＰＵ１０の辺６２の領域であって、ＩＣチップ６０の辺６５側の領域、且つＩＣチップ６０の辺６２側の領域に位置している。すなわち、ＩＣチップ６０において、ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０の辺６４よりも辺６５の近傍であって、辺６３よりも辺６２の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６５が端子実装面１０１の辺１０５側に位置し、辺６２が端子実装面１０１の辺１０２側に位置するようにプリント配線基板１００に取り付けられている。したがって、ＵＡＲＴ通信コントローラー３２ａは、ＩＣチップ６０において、端子実装面１０１の辺１０５の近傍の領域であって、端子実装面１０１の辺１０２の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、ＵＡＲＴ通信コントローラー３２ａは、ＵＡＲＴ通信コントローラー３２ａと辺１０５との最短距離が、ＵＡＲＴ通信コントローラー３２ａと辺１０４との最短距離よりも短い位置であって、ＵＡＲＴ通信コントローラー３２ａと辺１０２との最短距離が、ＵＡＲＴ通信コントローラー３２ａと辺１０３との最短距離よりも短い位置に設けられている。
ここで、前述の通り外部回路３とＵＡＲＴ通信コントローラー３２ａとの間で伝搬する低速通信信号ＬＣ１が入力する複数の端子１１０を含む第１低速通信端子群１２４も、端子実装面１０１の辺１０５の近傍であって、端子実装面１０１の辺１０２の近傍の領域に位置している。よって、低速通信信号ＬＣ１が伝搬し、第１低速通信端子群１２４とＵＡＲＴ通信コントローラー３２ａとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、ＵＡＲＴ通信コントローラー３２ａと外部回路３との間で伝搬する低速通信信号ＬＣ２に対して配線インピーダンスが寄与するおそれが低減し、伝搬される低速通信信号ＬＣ１の信号精度が向上する。
Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０の辺６２側の領域であって、ＩＣ
チップ６０においてＵＡＲＴ通信コントローラー３２ａの辺６４側の領域に位置している。すなわち、ＩＣチップ６０において、Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０の辺６３よりも辺６２の近傍に位置している。また、前述のとおりＩＣチップ６０は、辺６２が端子実装面１０１の辺１０２側に位置するようにプリント配線基板１００に取り付けられている。したがって、Ｉ２Ｃ通信コントローラー３２ｂは、ＩＣチップ６０において、端子実装面１０１の辺１０２の近傍の領域に位置しているともいえる。換言すれば、半導体装置１において、Ｉ２Ｃ通信コントローラー３２ｂは、Ｉ２Ｃ通信コントローラー３２ｂと辺１０２との最短距離が、Ｉ２Ｃ通信コントローラー３２ｂと辺１０３との最短距離よりも短い位置に設けられている。
ここで、前述の通り外部回路３とＩ２Ｃ通信コントローラー３２ｂとの間で伝搬する低速通信信号ＬＣ２が入力する複数の端子１１０を含む第２低速通信端子群１２５も、端子実装面１０１の辺１０２の近傍の領域に位置している。よって、低速通信信号ＬＣ２が伝搬し、第２低速通信端子群１２５とＩ２Ｃ通信コントローラー３２ｂとを電気的に接続する配線の配線長を短くすることが可能となる。その結果、Ｉ２Ｃ通信コントローラー３２ｂと外部回路３との間で伝搬する低速通信信号ＬＣ２に対して配線インピーダンスが寄与するおそれが低減し、伝搬される低速通信信号ＬＣ２の信号精度が向上する。
１．５ 作用効果
以上のように構成された本実施形態における半導体装置１は、高速通信を行うＵＳＢ通信コントローラー３１ａと高速通信を行うＰＣＩｅ通信コントローラー３１ｂとを有する。そして、ＵＳＢ通信コントローラー３１ａに高速通信信号ＨＣ１を伝搬する第１高速通信端子群１２２は、端子実装面１０１の辺１０５の近傍に位置し、ＰＣＩｅ通信コントローラー３１ｂに高速通信信号ＨＣ２を伝搬する第２高速通信端子群１２３は、端子実装面１０１において辺１０５と向かい合った位置する辺１０４の近傍に位置する。すなわち、半導体装置１が有する高周波の信号である高速通信信号ＨＣ１が半導体装置１に入力又は出力される複数の端子１１０と、高周波の信号である高速通信信号ＨＣ２が半導体装置１に入力又は出力される複数の端子１１０とは、半導体装置１の端子実装面１０１において離れて位置している。したがって、高速通信信号ＨＣ１、及び高速通信信号ＨＣ２が伝搬することにより生じる高周波ノイズを含む高周波信号が相互に干渉するおそれが低減する。すなわち、半導体装置１に入力される信号の精度が向上する。その結果、半導体装置１の信頼性を向上させることができる。
特に、本実施形態における半導体装置１では、半導体装置１の信頼性を向上させるための特徴的な位置に端子１１０が設けられている。半導体装置１の信頼性を向上させるための１つの方法として、半導体装置１の内部回路を特徴的な位置に配置することも考えられる。しかしながら、半導体装置１の信頼性を向上させるために内部回路を特徴的な位置に設けた場合であっても、半導体装置１に入力される各種信号が端子１１０の近傍において相互に干渉した場合、半導体装置１の信頼性を十分に高めることが困難となる。これに対して、本実施形態における半導体装置１では、特徴的な位置に端子１１０が設けられていることから半導体装置１に入力又は出力されるに対して端子１１０の近傍における相互干渉を低減できる。そのため、半導体装置１に入力される信号の信頼性を高めることが可能となり、その結果、半導体装置１における信号の信頼性を高めることが可能となる。すなわち、本実施形態における半導体装置１では、半導体装置１の信頼性を向上させるための特徴的な位置に端子１１０の設けることで、半導体装置１における信号の信頼性を高めることを実現している。
１．６ 端子実装領域の考え方
上記第１実施形態の半導体装置１では、実装領域１１２に含まれる格子状に配置された端子実装領域１１４に対応して複数の端子１１０が位置しているとして説明を行ったが、
実装領域１１２、及び端子実装領域１１４は、端子実装面１０１に設けられる複数の端子１１０の配置を基準として定めることもできる。
図６は、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合について説明するための図である。なお、図６に示す例では、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて実装領域１１２、及び端子実装領域１１４を定める場合の具体例を示す関係上、一部の端子実装領域１１４に端子１１０が位置していない場合を例示している。また、図６では、第１実施形態の半導体装置１と区別するために、端子実装面１０１を端子実装面１０１ａと称し、辺１０２，１０３，１０４，１０５のそれぞれを辺１０２ａ，１０３ａ，１０４ａ，１０５ａと称する。さらに、図６では、図示するように互いに直交するｘ方向、ｙ方向、及びｚ方向を用いて説明する。
図６に示すように、端子実装面１０１ａには、複数の端子１１０が位置している。そして、辺１０２ａに沿って辺１０４ａから辺１０５ａに向かう行方向において少なくとも１つの端子１１０を通過する仮想線と、辺１０４ａに沿って辺１０２ａから辺１０３ａに向かう列方向において少なくとも１つの端子１１０を通過する仮想線とが交差する交差点が端子実装領域１１４に相当する。
具体的には、図６に示す端子１１０の配置の一例では、辺１０２ａに沿った方向における１８本の仮想線と、辺１０４ａに沿った方向における１８本の仮想線とを得ることができる。したがって、図６に示す端子１１０の配置の一例の場合、端子実装面１０１ａには、合計３２４個の交差点が生じる。すなわち、図６に示す端子１１０の配置の一例の場合、端子実装面１０１ａは、格子状に配置された合計３２４個の端子実装領域１１４を含む。
そして、合計３２４個の仮想線が交差する交差点の内、辺１０２ａと辺１０４ａとが交差する点に最も近い交差点と、辺１０４ａと辺１０３ａとが交差する点に最も近い交差点と、辺１０３ａと辺１０５ａとが交差する点に最も近い交差点と、辺１０５ａと辺１０２ａとが交差する点に最も近い交差点とで囲まれた領域が、実装領域１１２に相当する。
以上のように、端子実装面１０１に設けられる複数の端子１１０の配置に基づいて定められ実装領域１１２、及び端子実装領域１１４であっても、図３～図５に示す実装領域１１２、及び端子実装領域１１４に複数の端子１１０が配置されている場合と同様の作用効果を奏する。
２．第２実施形態
次に第２実施形態における半導体装置１の構成について図７を用いて説明する。図７は、第２実施形態の半導体装置１における複数の端子１１０で伝搬する信号を各端子１１０に割り当てた場合の一例を示す図である。
図７に示すように、第２実施形態における半導体装置１では、端子実装面１０１に位置する実装領域１１２の内のいくつかの端子実装領域１１４には、端子１１０が実装されていない。具体的には、第１高速通信端子群１２２は、端子実装面１０１に辺１０５の近傍に位置する端子１１０－１３Ｋ～１１０－１８Ｋ，１１０－１３Ｌ～１１０－１８Ｌを含み、第２高速通信端子群１２３は、端子実装面１０１に辺１０５と向かい合って位置する辺１０４の近傍に位置する端子１１０－１Ｆ～１１０－６Ｆ，１１０－１Ｇ～１１０－６Ｇ，１１０－１Ｈ～１１０－６Ｈ，１１０－１Ｊ～１１０－６Ｊ，１１０－１Ｋ～１１０－６Ｋ，１１０－１Ｌ～１１０－６Ｌを含む。
そして、図７に示すように第１高速通信端子群１２２に含まれる複数の端子１１０と第２高速通信端子群１２３に含まれる複数の端子１１０とは、端子実装面１０１において隣り合って位置しない。ここで、第１高速通信端子群１２２に含まれる複数の端子１１０と第２高速通信端子群１２３に含まれる複数の端子１１０とが隣り合って位置しないとは、第１高速通信端子群１２２と第２高速通信端子群１２３との間に端子１１０が設けられていない端子実装領域１１４が位置している場合を含む。
このような第２実施形態の半導体装置１であっても、第１実施形態における半導体装置１と同様の作用効果を奏することができる。
以上、実施形態及び変形例について説明したが、本発明はこれらの実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様で実施することが可能である。例えば、上記の実施形態を適宜組み合わせることも可能である。
本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
上述した実施形態及び変形例から以下の内容が導き出される。
半導体装置の一態様は、
ＣＰＵと、
前記ＣＰＵからの情報に基づいて高速通信を行う第１高速通信コントローラーと、
前記ＣＰＵからの情報に基づいて高速通信を行う第２高速通信コントローラーと、
前記第１高速通信コントローラーに第１信号を入力するための第１高速通信端子を含む第１高速通信端子群と、
前記第２高速通信コントローラーに第２信号を入力するための第２高速通信端子を含む第２高速通信端子群と、
前記第１高速通信端子群及び前記第２高速通信端子群が設けられた端子実装面と、
を備え、
前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺とを有し、
前記第１高速通信端子は、前記第１辺と隣り合って位置し、
前記第２高速通信端子は、前記第２辺と隣り合って位置し、
前記第１高速通信端子群と前記第１辺との最短距離は、前記第２高速通信端子群と前記第１辺との最短距離よりも短く、
前記第２高速通信端子群と前記第２辺との最短距離は、前記第１高速通信端子群と前記第２辺との最短距離よりも短い。
この半導体装置によれば、ＣＰＵからの情報に基づいて高速通信を行う第１高速通信コントローラーに第１信号を入力するための第１高速通信端子は、端子実装面の第１辺の近傍に位置し、ＣＰＵからの情報に基づいて高速通信を行う第２高速通信コントローラーに第２信号を入力するための第２高速通信端子は、端子実装面において第１辺と向かい合って位置する第２辺の近傍に位置する。すなわち、高速通信を行うための第１信号が伝搬する第１高速通信端子と高速通信を行うための第２信号が伝搬する第２高速通信端子とは、端子実装面において離れて位置することができる。
第１信号及び第２信号は高速通信を行う高周波数の信号であるが故に、多くの情報を伝
搬できる一方で、第１信号が伝搬する第１高速通信端子、及び第２信号が伝搬する第２高速通信端子から高周波数のノイズが放出されるおそれが高い。このようなノイズが放出するおそれの高い第１高速通信端子と第２高速通信端子とを、端子実装面において離れて位置することで、第１信号及び第２信号のそれぞれに起因したノイズが第１信号及び第２信号の干渉するおそれが低減される。よって、多くの機能を備えた半導体装置の信頼性を向上させることができる。
前記半導体装置の一態様において、
前記第１高速通信端子群と前記第２高速通信端子群とは、前記端子実装面において、隣り合って位置していなくてもよい。
前記半導体装置の一態様において、
電圧値が第１電圧で一定に保持される第１定電圧端子を備え、
前記第１定電圧端子は、前記端子実装面に設けられ、前記第１高速通信端子群と前記第２高速通信端子群との間に位置していてもよい。
この半導体装置によれば、第１高速通信端子と第２高速通信端子との間に一定の電圧値が保持されている第１定電圧端子が位置することで、当該第１定電圧端子がシールド端子として機能し、その結果、第１信号及び第２信号のそれぞれに起因したノイズが第１信号及び第２信号の干渉するおそれがさらに低減される。よって、多くの機能を備えた半導体装置の信頼性をさらに向上させることができる。
前記半導体装置の一態様において、
メモリーコントローラーと、
外部メモリー群と前記メモリーコントローラーとの間で伝搬する第３信号を入力するための複数のメモリー操作端子を含むメモリー操作端子群を備え、
前記メモリー操作端子群は、前記端子実装面に設けられ、
前記端子実装面は、前記第１辺及び前記第２辺の双方と交差する第３辺を有し、
前記複数のメモリー操作端子の内の第１メモリー操作端子は、前記第１辺と隣り合って位置し、
前記複数のメモリー操作端子の内の第２メモリー操作端子は、前記第２辺と隣り合って位置し、
前記複数のメモリー操作端子の内の第３メモリー操作端子は、前記第３辺と隣り合って位置していてもよい。
前記半導体装置の一態様において、
電圧値が第２電圧で一定に保持される第２定電圧端子を備え、
前記第２定電圧端子は、前記端子実装面に設けられ、前記第１高速通信端子群と前記メモリー操作端子群との間に位置していてもよい。
この半導体装置によれば、第１高速通信端子とメモリー操作端子との間に一定の電圧値が保持されている第２定電圧端子が位置することで、当該第２定電圧端子がシールド端子として機能し、その結果、第１信号に起因したノイズがメモリー操作端子で伝搬する第３信号に干渉するおそれがさらに低減される。よって、多くの機能を備えた半導体装置の信頼性をさらに向上させることができる。
前記半導体装置の一態様において、
電圧値が第３電圧で一定に保持される第３定電圧端子を備え、
前記第３定電圧端子は、前記端子実装面に設けられ、前記第２高速通信端子群と前記メモリー操作端子群との間に位置していてもよい。
この半導体装置によれば、第２高速通信端子とメモリー操作端子との間に一定の電圧値が保持されている第３定電圧端子が位置することで、当該第２定電圧端子がシールド端子として機能し、その結果、第２信号に起因したノイズがメモリー操作端子で伝搬する第３信号に干渉するおそれがさらに低減される。よって、多くの機能を備えた半導体装置の信頼性をさらに向上させることができる。
前記半導体装置の一態様において、
前記第１高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含み、
前記第１高速通信端子群には、前記第１信号として前記ＵＳＢ通信を行うためのＵＳＢ通信信号が入力されてもよい。
前記半導体装置の一態様において、
前記第２高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含み、
前記第２高速通信端子群には、前記第２信号として前記ＰＣＩｅ通信を行うためのＰＣＩｅ通信信号が入力されてもよい。
前記半導体装置の一態様において、
前記ＣＰＵは、
複数のコアを有し、
６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
１．６ＧＨｚ以上の周波数で駆動してもよい。
前記半導体装置の一態様において、
前記ＣＰＵは、浮動小数点演算処理部を内部に有してもよい。
この半導体装置によれば、ＣＰＵが内部に浮動小数点演算処理部を有する故に、当該浮動小数点演算処理部が外部に設けられている場合と比較して、経由する回路ブロック数を低減することが可能となる。その結果、ＣＰＵが大きなデータを処理する場合の消費電力を低減しつつ、高速に動作することが可能となる。したがって、半導体装置の消費電力を低減しつつ、動作の高速化が可能となる。
１…半導体装置、２…外部メモリー群、３…外部回路、１０…ＣＰＵ、１１…バス配線、２０…メモリーコントローラー、３０…通信コントローラー、３１…高速通信コントローラー、３１ａ…ＵＳＢ通信コントローラー、３１ｂ…ＰＣＩｅ通信コントローラー、３２…低速通信コントローラー、３２ａ…ＵＡＲＴ通信コントローラー、３２ｂ…Ｉ２Ｃ通信コントローラー、４０…デバック回路、５０…筐体、６０…ＩＣチップ、６２，６３，６４，６５…辺、７０…接合部材、８０…ボンディングワイヤー、１００…プリント配線基板、１０１，１０１ａ…端子実装面、１０２，１０２ａ，１０３，１０３ａ，１０４，１０４ａ，１０５，１０５ａ…辺、１１０…端子、１１２…実装領域、１１４…端子実装領域、１２１…メモリー操作端子群、１２２…第１高速通信端子群、１２３…第２高速通信端子群、１２４…第１低速通信端子群、１２５…第２低速通信端子群、１３１…ＣＰＵ入出力端子群、１３２…電源端子群、１３３…定電圧端子群

Claims (10)

  1. ＣＰＵと、
    前記ＣＰＵからの情報に基づいて高速通信を行う第１高速通信コントローラーと、
    前記ＣＰＵからの情報に基づいて高速通信を行う第２高速通信コントローラーと、
    前記第１高速通信コントローラーに第１信号を入力するための第１高速通信端子を含む第１高速通信端子群と、
    前記第２高速通信コントローラーに第２信号を入力するための第２高速通信端子を含む第２高速通信端子群と、
    前記第１高速通信端子群及び前記第２高速通信端子群が設けられた端子実装面と、
    を備え、
    前記端子実装面は、第１辺と、前記第１辺と向かい合って位置する第２辺とを有し、
    前記第１高速通信端子は、前記第１辺と隣り合って位置し、
    前記第２高速通信端子は、前記第２辺と隣り合って位置し、
    前記第１高速通信端子群と前記第１辺との最短距離は、前記第２高速通信端子群と前記第１辺との最短距離よりも短く、
    前記第２高速通信端子群と前記第２辺との最短距離は、前記第１高速通信端子群と前記第２辺との最短距離よりも短い、
    ことを特徴とする半導体装置。
  2. 前記第１高速通信端子群と前記第２高速通信端子群とは、前記端子実装面において、隣り合って位置していない、
    ことを特徴とする請求項１に記載の半導体装置。
  3. 電圧値が第１電圧で一定に保持される第１定電圧端子を備え、
    前記第１定電圧端子は、前記端子実装面に設けられ、前記第１高速通信端子群と前記第２高速通信端子群との間に位置している、
    ことを特徴とする請求項１又は２に記載の半導体装置。
  4. メモリーコントローラーと、
    外部メモリー群と前記メモリーコントローラーとの間で伝搬する第３信号を入力するための複数のメモリー操作端子を含むメモリー操作端子群を備え、
    前記メモリー操作端子群は、前記端子実装面に設けられ、
    前記端子実装面は、前記第１辺及び前記第２辺の双方と交差する第３辺を有し、
    前記複数のメモリー操作端子の内の第１メモリー操作端子は、前記第１辺と隣り合って位置し、
    前記複数のメモリー操作端子の内の第２メモリー操作端子は、前記第２辺と隣り合って位置し、
    前記複数のメモリー操作端子の内の第３メモリー操作端子は、前記第３辺と隣り合って位置している、
    ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 電圧値が第２電圧で一定に保持される第２定電圧端子を備え、
    前記第２定電圧端子は、前記端子実装面に設けられ、前記第１高速通信端子群と前記メモリー操作端子群との間に位置している、
    ことを特徴とする請求項４に記載の半導体装置。
  6. 電圧値が第３電圧で一定に保持される第３定電圧端子を備え、
    前記第３定電圧端子は、前記端子実装面に設けられ、前記第２高速通信端子群と前記メモリー操作端子群との間に位置している、
    ことを特徴とする請求項４又は５に記載の半導体装置。
  7. 前記第１高速通信コントローラーは、ＵＳＢ通信を制御するＵＳＢ通信コントローラーを含み、
    前記第１高速通信端子群には、前記第１信号として前記ＵＳＢ通信を行うためのＵＳＢ通信信号が入力される、
    ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記第２高速通信コントローラーは、ＰＣＩｅ通信を制御するＰＣＩｅ通信コントローラーを含み、
    前記第２高速通信端子群には、前記第２信号として前記ＰＣＩｅ通信を行うためのＰＣＩｅ通信信号が入力される、
    ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記ＣＰＵは、
    複数のコアを有し、
    ６４ビット以上の命令セットを実装するマイクロアーキテクチャを含み、
    １．６ＧＨｚ以上の周波数で駆動する、
    ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
  10. 前記ＣＰＵは、内部に浮動小数点演算処理部を有する、
    ことを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
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