KR20220006927A - 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템 - Google Patents

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Abstract

본 개시의 기술적 사상에 따른 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러는, 제1 제어 신호 및 제2 제어 신호를 포함하는 복수의 제어 신호들을 생성하도록 구성된 신호 생성기, 상기 비휘발성 메모리 장치의 동작과 관련된 커맨드를 발행하도록 구성된 코어 및 상기 비휘발성 메모리 장치와 인터페이싱하도록 구성된 컨트롤러 인터페이스 회로를 포함하고, 상기 컨트롤러 인터페이스 회로는, 제1 신호 라인 및 제2 신호 라인에 연결되도록 구성된 제1 송신기 및 상기 제1 신호 라인과 연결되도록 구성된 제1 수신기를 포함하고, 상기 제1 제어 신호 및 제2 제어 신호들은 상기 제1 신호 라인 및 제2 신호 라인들을 통해 각각 상기 비휘발성 메모리 장치로 전송되는 것을 특징으로 할 수 있다.

Description

메모리 컨트롤러, 및 이를 포함하는 스토리지 장치, 및 메모리 시스템{MEMORY CONTROLLER INCLUDING A INTERCONNECT CIRCUIT, AND MEMORY SYSTEM}
본 개시의 기술적 사상은 메모리 컨트롤러 에 관한 것이며, 보다 상세하게는 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치 및 메모리 시스템에 관한 것이다.
최근 SSD(Solid State Drive)와 같은 스토리지 장치의 고성능화에 따라 스토리지 장치 내에서 비휘발성 메모리 장치와 컨트롤러 사이의 데이터 입출력 속도도 고속화되고 있다. 고속 신호 전송 라인 상의 반사(reflection)와 울림(ringing)을 방지하기 위하여, CMOS(Complementary Metal-Oxide Semiconductor) 기술이 응용된 임피던스 매칭 기법이 적용된다. 대부분의 CMOS 집적 회로들은 한 곳에서 다른 곳으로의 전압 신호 전송에 의해 상호 연결된다. 일 측은 CMOS 증폭기(또는 인버터)일수 있고, 다른 일 측은 CMOS 증폭기, 차동 증폭기, 또는 비교기일 수 있다.
전압 신호의 영향을 받지 않는 2가지 유형의 상호 연결이 채용된다. 제1 유형은 차동 상호 연결(differential interconnection)이고, 제2 유형은 싱글 사이디드/싱글 엔디드 상호 연결(single sided/single ended interconnection)이다. 차동 상호 연결 방식은 공통 모드 노이즈(common mode noise)를 줄일 수 있다. 싱글 사이디드/싱글 엔디드 의사 차동 상호 연결(single sided/single ended pseudo differential interconnection)에 따른 차동 증폭기는 싱글 전송 라인을 통하여 전달되는 입력 전압과 기준 전압을 비교함으로써 전원 전압 노이즈를 배제할 수 있다.
본 개시의 기술적 사상은 어느 일 단의 입출력 인터페이스 타입과 무관하게 서로 통신할 수 있는 메모리 컨트롤러, 및 이를 포함하는 스토리지 장치 및 메모리 시스템을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러는, 제1 제어 신호 및 제2 제어 신호를 포함하는 복수의 제어 신호들을 생성하도록 구성된 신호 생성기, 상기 비휘발성 메모리 장치의 동작과 관련된 커맨드를 발행하도록 구성된 코어 및 상기 비휘발성 메모리 장치와 인터페이싱하도록 구성된 컨트롤러 인터페이스 회로를 포함하고, 상기 컨트롤러 인터페이스 회로는, 제1 신호 라인 및 제2 신호 라인에 연결되도록 구성된 제1 송신기 및 상기 제1 신호 라인과 연결되도록 구성된 제1 수신기를 포함하고, 상기 제1 제어 신호 및 제2 제어 신호들은 상기 제1 신호 라인 및 제2 신호 라인들을 통해 각각 상기 비휘발성 메모리 장치로 전송되는 것을 특징으로 할 수 있다.
또한, 본 개시의 기술적 사상에 따른 스토리지 장치는 비휘발성 메모리 장치 및 커맨드, 어드레스, 데이터 및 제어 신호를 제공함으로써 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 차동 상호 연결 방식으로 구성된 제1 송신기, 및 싱글 엔디드 상호 연결 방식으로 구성된 제1 수신기를 포함하고, 상기 비휘발성 메모리 장치와 인터페이싱하도록 구성된 컨트롤러 인터페이스 회로를 포함하고, 상기 비휘발성 메모리 장치는, 제2 송신기 및 제2 수신기를 포함하고, 상기 메모리 컨트롤러와 인터페이싱하도록 구성된 메모리 인터페이스 회로를 포함하는 것을 특징으로 할 수 있다.
또한, 본 개시의 기술적 사상에 따른 메모리 시스템은 제1 신호 라인 및 제2 신호 라인에 연결되도록 구성된 제1 송신기 및 상기 제1 신호 라인과 연결되도록 구성된 제1 수신기를 포함하는 제1 인터페이스 회로 및 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 하나와 연결되도록 구성된 제2 수신기 및 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 하나와 연결되도록 구성된 제2 송신기를 포함하는 제2 인터페이스 회로를 포함하고, 제1 제어 신호 및 제2 제어 신호는 상기 제1 신호 라인 및 상기 제2 신호 라인들을 통해 각각 상기 제2 인터페이스 회로로 전송되고, 상기 제1 수신기는 상기 제1 신호 라인을 통해 상기 제1 제어 신호가 전송된 뒤, 데이터 동기화를 위한 제3 제어 신호를 수신하는 것을 특징으로 할 수 있다.
본 개시의 기술적 사상에 따른 메모리 컨트롤러는 메모리 장치의 입출력 인터페이스 타입에 무관하게 메모리 장치와 상호 연결될 수 있다. 따라서, 메모리 장치의 초기화 시, 메모리 컨트롤러는 메모리 장치의 초기화 전의 입출력 인터페이스 타입 확인 동작을 생략할 수 있고, 메모리 장치는 파워-오프될 필요가 없다. 또한, 메모리 컨트롤러와 메모리 장치의 입출력 인터페이스 불일치에 따른 통신 오류의 발생은 억제될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 스토리지 장치를 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 송신기를 도시하는 회로도이다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 컨트롤러 인터페이스 회로 및 메모리 인터페이스 회로의 연결 관계를 도시하는 회로도이다.
도 4는 본 개시의 예시적 실시예에 따른 입출력 핀을 포함하는 스토리지 장치를 나타내는 블록도이다.
도 5a, 도 5b 및 5c는 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 메모리 장치의 전압 변화 및 동작 상태를 나타내는 타이밍도이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러와 메모리 장치의 동작을 나타내는 흐름도이다.
도 7은 본 개시의 예시적 실시예에 따른 스토리지 시스템을 도시하는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 스토리지 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 스토리지 장치(10)는 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다.
스토리지 장치(10)는 데이터를 저장할 수 있다. 예를 들어, 스토리지 장치(10)는 SSD(Solid State Drive), 임베디드 UFS(Universal Flash Storage) 메모리 장치 또는 eMMC(embedded Multi-Media Card)일 수 있다. 일부 실시예들에서, 스토리지 장치(10)는 전자 장치에 착탈 가능한 외장 메모리일 수 있다. 예를 들어, 스토리지 장치(10)는 UFS 메모리 카드, CF(Compact Flash), SD(Secure Digital), Micro-SD(Micro Secure Digital), Mini-SD(Mini Secure Digital), xD(extreme Digital) 또는 메모리 스틱(Memory Stick)일 수 있다. 그러나, 이에 제한되지 않고 스토리지 장치(10)는 데이터를 저장하기 위해 채용되는 다양한 매체로서 구현될 수 있다.
스토리지 장치(10) 및 호스트는 스토리지 시스템을 구성할 수 있고, 스토리지 시스템은 예를 들어, PC(personal computer), 데이터 서버, 네트워크-결합 스토리지, IoT(Internet of Things) 장치, 또는 휴대용 전자 기기로 구현될 수 있다. 휴대용 전자 기기는, 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA(enterprise digital assistant), 디지털 스틸 카메라, 디지털 비디오 카메라, 오디오 장치, PMP(portable multimedia player), PND(personal navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), e-북(e-book), 웨어러블 기기 등일 수 있다.
메모리 컨트롤러(100)는 스토리지 장치(10)를 전반적으로 제어할 수 있다. 메모리 컨트롤러(100)는 호스트(Host)로부터의 읽기 요청 또는 쓰기 요청에 응답하여 메모리 장치(200)에 저장된 데이터를 독출하거나 또는 메모리 장치(200)에 데이터를 프로그램하도록 메모리 장치(200)를 제어할 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호를 제공함으로써, 메모리 장치(200)에 대한 프로그램(Program), 독출(Read) 및 소거(Erase) 동작을 제어할 수 있다. 예시적인 실시예에 따르면, 제어 신호에는 데이터 스트로브 신호(DQS), 반전 데이터 스트로브 신호(DQSB), 독출 인에이블 신호(RE), 반전 독출 인에이블 신호(REB) 등이 포함될 수 있고, 이 외에도 기입 인에이블 신호(WE), 반전 기입 인에이블 신호(WEB), 클럭 신호(CLK), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE) 등 메모리 장치(200)를 제어하기 위한 다양한 신호가 더 포함될 수 있다.
또한, 호스트(HOST)의 요청에 따른 데이터를 메모리 장치(200)에 프로그램하기 위한 데이터와 독출된 데이터가 메모리 컨트롤러(100)와 메모리 장치(200) 사이에서 송수신될 수 있다.
메모리 컨트롤러(100)는 컨트롤러 인터페이스 회로(CTRL I/F CIRCUIT)(110)를 포함할 수 있다. 컨트롤러 인터페이스 회로(110)는 메모리 컨트롤러(100)에서 발행되는 커맨드(CMD), 메모리 장치(200)와 주고받는 데이터(DATA), 데이터(DATA)가 저장될 주소인 어드레스(ADDR), 및 커맨드(CMD)와 어드레스(ADDR)에 기초하여 메모리 장치(200)를 제어하는 다양한 제어 신호들(예를 들어, 데이터 스트로브 신호(DQS), 반전 데이터 스트로브 신호(DQSB), 독출 인에이블 신호(RE), 반전 독출 인에이블 신호(REB) 등)을 메모리 장치(200)에 전송하기 위해 인터페이싱할 수 있다.
컨트롤러 인터페이스 회로(110)는 플래시 메모리 장치 및 통신 장치의 개방형 표준을 제시하는 ONFI(Open NAND Flash Interface working group)의 규약을 따를 수 있다. 이에 따라, 컨트롤러 인터페이스 회로(110)는 ONFI 규약에 따라 제조된 다양한 제조사의 메모리 장치들과 인터페이싱될 수 있다. 컨트롤러 인터페이스 회로(110)에는 고속 신호 전송 라인 상의 반사(reflection)와 울림(ringing)을 방지하기 위해 임피던스 매칭 기법이 적용될 수 있다.
컨트롤러 인터페이스 회로(110)는 송신기(111) 및 수신기(113)를 포함할 수 있다. 송신기(111)는 커맨드(CMD), 어드레스(ADDR), 데이터(DATA) 및 제어 신호들을 메모리 장치(200)에 제공할 수 있고, 수신기(113)는 메모리 장치(200)로부터 제공된 데이터(DATA), 데이터 스트로브 신호(DQS), 반전 데이터 스트로브 신호(DQSB) 및 제어 신호들(예를 들어, 독출 인에이블 신호(RE), 반전 독출 인에이블 신호(REB) 등)을 수신할 수 있다.
본 개시의 예시적 실시예에 따르면, 송신기(Tx)(111) 및 수신기(Rx)(113) 각각은 차동 상호 연결(differential interconnection) 방식, 또는 싱글 사이디드/싱글 엔디드 상호 연결(single sided/single ended interconnection) 중 어느 하나일 수 있다. 상기 두 방식 모두는 전압 신호의 영향을 받지 않는 상호 연결(interconnection)방식이다.
본 개시의 예시적 실시예에 따라, 송신기(Tx)(111)는 완전 차동 상호 연결(Full-differential interconnection) 방식으로 구성될 수 있다. 완전 차동 상호 연결 방식을 위해, 2개의 전송 라인 및 2개의 입출력 핀이 요구된다. 완전 차동 상호 연결 방식에 따르면, 송신단은 어느 하나의 신호와, 그것의 위상 반전 신호를 2개의 전송 라인을 통해 전송하고, 수신단은 2개의 전송 라인을 통해 제공된 어느 하나의 신호와 그것의 위상 반전 신호의 차이 값을 획득함으로써 공통 모드 노이즈(common mode noise)를 제거할 수 있다.
예시적인 실시예에서, 송신기(111)(즉, 송신단)는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 메모리 장치(200)의 수신기(211)(즉, 수신단)에 제공할 수 있다.
본 개시의 예시적 실시예에 따라, 수신기(113)는 싱글 엔디드 상호 연결 방식으로 구성될 수 있다. 싱글 엔디드 상호 연결 방식을 위해, 1개의 전송 라인 및 1개의 입출력 핀이 요구된다. 싱글 엔디드 상호 연결 방식에 따르면, 송신단 및 수신단은 하나의 전송 라인을 통해 신호를 주고 받을 수 있다. 싱글 엔디드 상호 연결 방식은 하나의 전송 라인을 통하여 전달되는 입력 전압과 기준 전압을 비교함으로써 전원 전압 노이즈를 배제할 수 있다.
예시적인 실시예에서, 수신기(113)(즉, 수신단)는 데이터 스트로브 신호(DQS) 또는 반전 데이터 스트로브 신호(DQSB) 중 어느 하나를 메모리 장치(200)의 송신기(211)(즉, 송신단)으로부터 제공받을 수 있다.
본 개시의 기술적 실시예에 따르면, 컨트롤러 인터페이스 회로(110)에 포함된 송신기(111) 및 수신기(113)의 전송 모드는 서로 상이할 수 있다. 예를 들어, 송신기(111)의 차동 모드는 완전 차동 상호 연결 방식일 수 있고, 수신기(113)의 차동 모드는 싱글 엔디드 상호 연결 방식일 수 있다. 송신기(111) 및 수신기(113)의 전송 모드가 서로 상이하도록 구성됨에 따라, 컨트롤러 인터페이스 회로(110)는 메모리 장치(200)의 인터페이스 방식의 여하에 불문하고 상호 통신이 가능할 수 있다. 메모리 컨트롤러(100)와 메모리 장치(200) 간의 차동 모드에 따른 상호 연결에 대한 상세한 설명은 후술된다.
메모리 장치(200)는 불휘발성 메모리 장치를 포함할 수 있다. 예시적인 실시예에서, 메모리 장치(200)는 낸드 플래시 메모리(NAND-type Flash Memory), MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM), 나노튜브 RAM(Nanottube RAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory) 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory) 등 다양한 종류의 메모리가 적용된 장치일 수 있다.
예시적인 실시예에서, 메모리 장치(200)는 플래시 메모리를 포함할 수 있고, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 상기 3D 메모리 어레이는 실리콘 기판 위에 배치되는 활성 영역을 가지는 메모리 셀들의 어레이들, 또는 상기 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로의 적어도 하나의 물리적 레벨에 모놀리식(monolithic)으로 형성될 수 있다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다. 일 실시 예에서, 상기 3D 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 Vertical NAND 스트링들을 포함할 수 있다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다. 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합될 수 있다.
메모리 장치(200)는, 1 비트 데이터를 저장하는 단일 레벨 셀(SLC: Single Level Cell) 또는 멀티 비트 데이터(예를 들면, 2 비트 또는 그 이상의 비트)를 저장하는 멀티 레벨 셀(MLC: Multi Level Cell)을 포함할 수 있다. 예를 들어, 메모리 장치(200)는 3 비트 데이터를 저장할 수 있는 트리플 레벨 셀(TLC: Triple Level Cell), 또는 4 비트 데이터를 저장할 수 있는 쿼드러플 레벨 셀(QLC: Quadruple Level Cell)을 포함할 수도 있고, 또는 5 비트 또는 그 이상의 비트 데이터를 저장할 수 있는 메모리 셀을 포함할 수도 있다.
설명의 편의를 위해, 메모리 장치(200)는 비휘발성 메모리 장치인 것으로 예시되었으나, 본 개시의 기술적 사상은 이에 국한되지 않는다. 즉, 메모리 장치(200)는 휘발성 메모리로 구현될 수 있음이 이해되어야 한다. 예를 들어, 메모리 장치(200)는 SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등으로 구현될 수 있다. 이 경우, 메모리 컨트롤러(100)는 휘발성 메모리 장치를 제어하기 위한 제어 신호(예를 들어, 데이터 스트로브 신호(DQS))를 생성하고, 메모리 장치(200)는 제어 신호에 의해 메모리 동작을 수행할 수 있다. 예를 들어, 메모리 장치(200)는 데이터 스트로브 신호(DQS)에 동기하여 데이터를 기입하거나 독출할 수 있다.
메모리 장치(200)는 메모리 인터페이스 회로(MEM I/F CIRCUIT)(210)를 포함할 수 있다. 메모리 인터페이스 회로(210)는 수신기(211) 및, 송신기(213)를 포함할 수 있다. 메모리 인터페이스 회로(210)는 ONFI 규약에 부합하도록 설계될 수 있다. 메모리 인터페이스 회로(210)는 인터페이싱 장치인 점에서, 컨트롤러 인터페이스 회로(110)와 유사한 바, 중복되는 설명은 생략된다.
수신기(211)는 메모리 컨트롤러(100)의 송신기(111)에 의해 전송된 신호를 제공받을 수 있다. 예시적인 실시예에서, 수신기(211)는 두 개의 전송 선로를 통해 전송된 두 개의 신호 중 적어도 어느 하나를 이용할 수 있다. 예를 들어, 수신기(211)는 송신기(111)로부터 전송된 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB) 중 적어도 하나를 수신할 수 있다.
본 개시의 예시적인 실시예에서, 수신기(211)가 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB) 모두를 이용하는 경우에는, 수신기(211)는 완전 차동 상호 연결 방식으로 구성된 것일 수 있다, 반대로, 수신기(211)가 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB) 중 어느 하나만을 이용하는 경우에는 수신기(211)는 싱글 엔디드 상호 연결 방식으로 구성된 것일 수 있다.
송신기(213)는 메모리 컨트롤러(100)의 수신기(113)로 메모리 동작에 따른 신호를 제공할 수 있다. 예시적인 실시예에서, 송신기(213)는 두 개의 전송 선로 중 적어도 어느 하나를 이용할 수 있다. 예를 들어, 송신기(213)는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB) 중 적어도 하나를 수신기(113)에 제공할 수 있다.
본 개시의 예시적인 실시예에서, 수신기(211) 및 송신기(213)의 인터페이스 타입은 동일할 수 있다. 예를 들어, 수신기(211) 및 송신기(213)는 완전 차동 상호 연결 방식으로 구성될 수 있다. 또는, 수신기(211) 및 송신기(213)는 싱글 엔디드 상호 연결 방식으로 구성될 수도 있다.
본 개시의 예시적인 실시예에 따르면, 메모리 컨트롤러(100)와 메모리 장치(200) 사이의 또 다른 전송 선로를 통해 독출 인에이블 신호(RE) 또는 반전 독출 인에이블 신호(REB)가 송수신될 수 있다. 독출 인에이블 신호(RE)는 데이터를 독출하기 위한 신호의 특성상 단 방향(즉, 메모리 컨트롤러(100)에서 메모리 장치(200)로)으로 전송되는 특징이 있다. 본 개시의 예시적인 실시예에 따라, 컨트롤러 인터페이스 회로(110)에 포함된 또 다른 송신기(미도시)는 완전 차동 상호 연결 방식으로 구성될 수 있고, 메모리 인터페이스 회로(210)에 포함된 또 다른 수신기(미도시)는 완전 차동 상호 연결 방식 또는 싱글 엔디드 상호 연결 방식 중 어느 하나로 구성될 수 있다. 독출 인에이블 신호(RE)의 전송 방식에 관하여는 후술된다.
도 2는 본 개시의 예시적 실시예에 따른 송신 모듈를 도시하는 회로도이다. 도 1이 함께 참조된다.
도 2를 참조하면, 송신 모듈(RECEIVER)은 송신기(113) 및 멀티플렉서(114)를 포함할 수 있다. 송신 모듈(RECEIVER)은 싱글 엔디드 상호 연결 방식으로 구성될 수 있다.
송신기(113)에는 어느 하나의 제어 신호가 인가될 수 있고, 멀티플렉서(114)에는 상기 제어 신호의 반전 신호, 및 기준 전압 신호(Vref)이 인가될 수 있다.
본 개시의 예시적 실시예에 따르면, 송신기(113)에는 데이터 스트로브 신호(DQS)가 인가될 수 있고, 멀티플렉서(114)에는 반전 데이터 스트로브 신호(DQSB) 및 기준 전압 신호(Vref)이 인가될 수 있다.
멀티플렉서(114)는 반전 데이터 스트로브 신호(DQSB)와 기준 전압 신호(Vref)를 멀티플렉싱하고, 둘 중 어느 하나를 선택할 수 있다. 본 개시의 예시적인 실시예에 따르면, 멀티플렉서(114)는 메모리 인터페이스 회로(210)가 완전 차동 상호 연결 방식으로 구성된 경우, 반전 데이터 스트로브 신호(DQSB)를 선택하고 송신기(113)에 제공할 수 있다. 이 경우, 송신기(113)는 하나의 신호만을 제공받을 수 있다. 유사하게, 멀티플렉서(114)는 메모리 인터페이스 회로(210)가 싱글 엔디드 상호 연결 방식으로 구성된 경우, 기준 전압 신호(Vref)을 선택하고 송신기(113)에 제공할 수 있다.
송신기(113)는 메모리 인터페이스 회로(210)가 완전 차동 상호 연결 방식으로 구성됨에 응답하여 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)의 차이를 출력할 수 있다. 상기 차이 값에 기초하여 공통 모드 노이즈(common mode noise)가 제거되거나, 제어 신호가 인식될 수 있다. 유사하게, 송신기(113)는 메모리 인터페이스 회로(210)가 싱글 엔디드 상호 연결 방식으로 구성됨에 응답하여 데이터 스트로브 신호(DQS) 및 기준 전압 신호(Vref)의 차이를 출력할 수 있다.송신기(113)의 출력은 "0" 또는 "1"일 수 있다.
설명의 편의를 위해 데이터 스트로브 신호(DQS)가 송신기(113)에 직접 연결되고, 반전 데이터 스트로브 신호(DQSB)가 멀티플렉서(114)에 직접 연결된 것으로 도시되었으나, 이에 제한되지 않고, 반전 데이터 스트로브 신호(DQSB)가 송신기(113)에 직접 연결되고, 데이터 스트로브 신호(DQS)가 멀티플렉서(114)에 직접 연결될 수도 있다.
본 개시의 기술적 사상에 따르면, 멀티플렉서(114)가 반전 데이터 스트로브 신호(DQSB)와 기준 전압 신호(Vref) 모두를 수신하되, 중 어느 하나를 선택하고 이를 송신기(113)에 제공함으로써, 송신기(113)는 완전 차동 상호 연결 방식에 의한 신호, 또는 싱글 엔디드 상호 연결 방식에 의한 신호 모두를 처리할 수 있다. 즉, 멀티플렉서(114)가 선택적으로 신호를 제공함에 따라, 메모리 인터페이스 회로(210)의 인터페이스 타입에 무관하게 컨트롤러 인터페이스 회로(110a, 110b) 및 메모리 인터페이스 회로(210a, 210b)간 통신이 원활히 유지될 수 있다.
도 3a 및 도 3b는 본 개시의 예시적 실시예에 따른 컨트롤러 인터페이스 회로(110a, 110b) 및 메모리 인터페이스 회로(210a, 210b)의 연결 관계를 도시하는 회로도이다.
도 3a는 메모리 인터페이스 회로(MEM I/F CIRCUIT)가 싱글 엔디드 상호 연결 방식으로 구성된 실시예를 예시한다. 도 3a를 참조하면, 컨트롤러 인터페이스 회로(CTRL I/F CIRCUIT)(110a)는 제1 송신기(111a), 제1 수신기(113a) 및 제3 송신기(115a)를 포함할 수 있다. 메모리 인터페이스 회로(MEM I/F CIRCUIT)(210a)는 제2 송신기(211a), 제2 수신기(213a) 및 제3 수신기(215a)를 포함할 수 있다.
예시적인 실시예에 따르면, 제1 송신기(111a) 및 제1 수신기(113a)는 한 개의 전송 선로를 통해 제2 송신기(211a), 제2 수신기(213a)와 연결될 수 있다. 예를 들어, 제1 송신기(111a)는 제1 전송 선로를 통해 데이터 스트로브 신호(DQS)를 제2 수신기(213a)에 제공할 수 있고, 제2 송신기(211a)는 동일한 제1 전송 선로를 이용하여 데이터 스트로브 신호(DQS)를 제1 수신기(113a)에 제공할 수 있다. 제1 송신기(111a)는 제2 전송 선로를 통해 반전 데이터 스트로브 신호(DQSB)를 제공할 수 있으나, 메모리 인터페이스 회로(210a)는 하나의 신호만을 이용하는 싱글 엔디드 상호 연결 방식으로 구성되어 있으므로 제2 수신기(213a)는 제2 전송 선로와 연결되지 않을 수 있다. 즉, 제2 전송 선로는 개방될 수 있다. 따라서, 제2 송신기(211a)는 제2 전송 선로를 따라 반전 데이터 스트로브 신호를 제1 수신기(113a)에 제공하지 않을 수 있다. 한편, 제1 수신기(113a)는 기준 전압 신호(Vref)를 수신할 수 있다.
결과적으로, 제1 수신기(113a)는, 제1 송신기(111a)가 완전 차동 상호 연결 방식으로 구성된 것에 비해, 싱글 엔디드 상호 연결 방식으로 구성될 수 있다.
예시적인 실시예에 따르면, 제1 수신기(113a) 및 제2 수신기(213a)에 기준 전압 신호(Vref)이 제공될 수 있다. 기준 전압 신호(Vref)은 제1 수신기(113a) 또는 제2 수신기(213a)가 입력받은 제어 신호(예를 들어, 데이터 스트로브 신호(DQS))의 크기를 비교하기 위한 기준으로 이용될 수 있다. 기준 전압 신호(Vref)은 컨트롤러 인터페이스 회로(110a)와 메모리 인터페이스 회로(210a)의 동작의 균일성을 보장하기 위해 외부의 전원에서 생성되어 제공될 수 있다. 그러나 이에 제한되지 않고, 기준 전압 신호(Vref)은 컨트롤러 인터페이스 회로(110a) 또는 메모리 인터페이스 회로(210a) 내부에서 각각 생성되어 제공될 수도 있다.
결과적으로, 컨트롤러 인터페이스 회로(110a)는 제1 송신기(111a)와 제1 수신기(113a)가 서로 다른 인터페이스 타입인, 비대칭(Asymmetric) 구조를 가질 수 있다.
예시적인 실시예에 따르면, 제3 송신기(115a)는 두 개의 전송 선로를 통해 제3 수신기(215a)에 제어 신호를 전송할 수 있다. 예를 들어, 제3 송신기(115a)는 제3 전송 선로를 통해 제3 수신기(215a)에 반전 독출 인에이블 신호(REB)를 제공할 수 있다. 유사하게, 제3 송신기(115a)는 제4 전송 선로를 통해 제3 수신기(215a)에 독출 인에이블 신호(RE)를 제공할 수 있다. 그러나, 메모리 인터페이스 회로(210a)는 하나의 신호만을 이용하는 싱글 엔디드 상호 연결 방식으로 구성되어 있으므로 제3 수신기(215a)는 제4 전송 선로와 연결되지 않을 수 있다(즉, 제4 전송 선로는 개방 상태).
예시적인 실시예에 따르면, 제3 수신기(215a)는 외부로부터 기준 전압 신호(Vref)을 제공받을 수 있다. 전술한 바와 유사하게, 기준 전압 신호(Vref)은 메모리 인터페이스 회로(210a) 내부에서 직접 생성될 수도 있다.
도 3b는 메모리 인터페이스 회로(MEM I/F CIRCUIT)가 완전 차동 상호 연결 방식으로 구성된 실시예를 예시한다. 도 3b를 참조하면, 컨트롤러 인터페이스 회로(CTRL I/F CIRCUIT)(110b)는 제1 송신기(111b), 제1 수신기(113b) 및 제3 송신기(115b)를 포함할 수 있다. 메모리 인터페이스 회로(MEM I/F CIRCUIT)(210b)는 제2 송신기(211b), 제2 수신기(213b) 및 제3 수신기(215b)를 포함할 수 있다.
예시적인 실시예에 따르면, 제1 송신기(111b) 및 제1 수신기(113b)는 두 개의 전송 선로를 통해 제2 송신기(211b), 제2 수신기(213b)와 연결될 수 있다. 예를 들어, 제1 송신기(111b)는 제1 전송 선로를 통해 데이터 스트로브 신호(DQS)를 제2 수신기(213b)에 제공할 수 있고, 제2 송신기(211a)는 동일한 제1 전송 선로를 이용하여 데이터 스트로브 신호(DQS)를 제1 수신기(113a)에 제공할 수 있다. 유사하게, 제1 송신기(111b)는 제2 전송 선로를 통해 반전 데이터 스트로브 신호(DQSB)를 제공할 수 있다. 도 2a와 달리, 도 2b는 메모리 인터페이스 회로(210b)가 두 개의 신호를 이용하는 완전 차동 상호 연결 방식으로 구성되어 있으므로 제2 수신기(213b)는 제2 전송 선로를 통해 반전 데이터 스트로브 신호(DQSB)를 제공받을 수 있다.
본 개시의 예시적인 실시예에 따르면, 제1 수신기(113b)는, 제1 송신기(111b)가 완전 차동 상호 연결 방식으로 구성된 것에 비해, 싱글 엔디드 상호 연결 방식으로 구성될 수 있으므로, 제2 전송 선로를 통해 반전 데이터 스트로브 신호(DQSB)를 제공받지 않을 수 있다.
예시적인 실시예에 따르면, 제1 수신기(113b)에 기준 전압 신호(Vref)이 제공될 수 있다. 기준 전압 신호(Vref)은 제1 수신기(113b) 가 입력받은 제어 신호(예를 들어, 데이터 스트로브 신호(DQS))의 크기를 비교하기 위한 기준으로 이용될 수 있고, 외부의 전원에서 생성되어 제공되거나, 컨트롤러 인터페이스 회로(110b) 내부에서 생성되어 제공될 수도 있음은 전술한 바와 같다.
결과적으로, 컨트롤러 인터페이스 회로(110b)는 제1 송신기(111b)와 제1 수신기(113b)가 서로 다른 인터페이스 타입인, 비대칭(Asymmetric) 구조를 가질 수 있다.
예시적인 실시예에 따르면, 제3 송신기(115b)는 두 개의 전송 선로를 통해 제3 수신기(215b)에 제어 신호를 전송할 수 있다. 예를 들어, 제3 송신기(115b)는 제3 전송 선로를 통해 제3 수신기(215b)에 반전 독출 인에이블 신호(REB)를 제공할 수 있다. 유사하게, 제3 송신기(115b)는 제4 전송 선로를 통해 제3 수신기(215b)에 독출 인에이블 신호(RE)를 제공할 수 있다. 메모리 인터페이스 회로(210b)는 두 개의 신호를 이용하는 완전 차동 상호 연결 방식으로 구성되어 있으므로 제3 수신기(215b)는 제4 전송 선로를 통해 독출 인에이블 신호(RE)를 제공받을 수 있다.
본 개시의 기술적 사상에 따르면, 컨트롤러 인터페이스 회로(110a 또는 110b)가 가지는 비대칭 구조는 제1 송신기(111a, 111b) 및 제1 수신기(113a, 113b)가 서로 같은 인터페이스 타입을 가지는 대칭 구조에 비해, 메모리 인터페이스 회로(210a 또는 210b)의 인터페이스 타입에 무관하게 컨트롤러 인터페이스 회로(110a, 110b) 및 메모리 인터페이스 회로(210a, 210b)간 통신을 유지할 수 있다. 따라서, 메모리 장치(도 1의 200)의 초기화 시, 메모리 컨트롤러(도 1의 100)는 메모리 장치의 초기화 전의 입출력 인터페이스 타입 확인 동작을 생략할 수 있고, 메모리 장치(200)는 파워-오프될 필요가 없다. 또한, 메모리 컨트롤러(100)와 메모리 장치(200)의 입출력 인터페이스 불일치에 따른 통신 오류의 발생은 억제될 수 있다.
도 4는 본 개시의 예시적 실시예에 따른 입출력 핀(P11, P12, P13, P14, P15, P21, P22, P23, P24, 및 P25)을 포함하는 스토리지 장치(10)를 나타내는 블록도이다.
도 4를 참조하면, 메모리 컨트롤러(100)는 복수의 핀들(P11, P12, P13, P14, P15)을 더 포함하는 컨트롤러 인터페이스 회로(110), 신호 생성기(SIGNAL GEN)(130), 및 코어(150)를 포함할 수 있고, 메모리 장치(200)는 복수의 핀들(P21, P22, P23, P24, P25)를 더 포함하는 메모리 인터페이스 회로(210), 컨트롤 로직, 입출력 버퍼(250) 및 메모리 셀 어레이(270)를 포함할 수 있다.
예시적인 실시예에 따르면, 컨트롤러 인터페이스 회로(110)는 데이터 스트로브 신호 핀(P11), 반전 데이터 스트로브 신호 핀(P12), 반전 독출 인에이블 신호 핀(P13), 독출 인에이블 신호 핀(P14), 및 커맨드/어드레스 및 데이터 입출력 핀(P15)을 포함할 수 있다. 이에 상응하게, 메모리 인터페이스 회로(210)는 데이터 스트로브 신호 핀(P21), 반전 데이터 스트로브 신호 핀(P22), 반전 독출 인에이블 신호 핀(P23), 독출 인에이블 신호 핀(P24), 및 커맨드/어드레스 및 데이터 입출력 핀(P25)을 포함할 수 있다.
데이터 스트로브 신호 핀(P11)은 데이터 스트로브 핀(P21)에 대응될 수 있고, 반전 데이터 스트로브 신호 핀(P12)은 반전 데이터 스트로브 핀(P22)에 대응될 수 있다. 예시적 실시예에서, 데이터 스트로브 신호(DQS)는 데이터 스트로브 신호 핀(P11)에서 데이터 스트로브 신호 핀(P21)으로 전송될 수 있고, 데이터 입출력 속도에 대응하는 주파수로 토글링할 수 있다. 일부 실시예들에서, 데이터 스트로브 신호(DQS)는 커맨드(CMD) 및 어드레스(ADDR)의 전송 구간 또는 데이터(DATA)의 송수신 구간에만 토글링할 수 있다.
유사하게, 독출 인에이블 신호 핀(P13)은 독출 인에이블 신호 핀(P23)에 대응될 수 있고, 반전 독출 인에이블 신호 핀(P14)은 반전 독출 인에이블 신호 핀(P24)에 대응될 수 있다. 독출 인에이블 신호(RE)는 메모리 장치(200)에 저장된 데이터의 독출 동작을 제어하기 위한 것일 수 있다.
메모리 컨트롤러(100)는 커맨드/어드레스 및 데이터 입출력 핀(P15)을 통해 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)로 송신할 수 있다. 이에 따라, 일부 실시예에서, 메모리 컨트롤러(100)는 데이터(DATA) 전송 중에 커맨드(CMD) 및 어드레스(ADDR)를 메모리 장치(200)에 전송할 수도 있다. 그러나, 이에 국한되지 않고, 커맨드(CMD) 및 어드레스(ADDR)가 전송되는 핀은 데이터가 전송되는 핀과 분리될 수도 있다.
메모리 컨트롤러(100)는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 데이터 스트로브 신호(DQS)에 동기화시킬 수 있고, 데이터 스트로브 신호(DQS)에 동기화된 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 메모리 장치(200)에 송신할 수 있다. 일 실시예에서, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 데이터 스트로브 신호(DQS)의 라이징 에지(rising edge)에 동기화될 수 있다. 일 실시예에서, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 데이터 스트로브 신호(DQS)의 폴링 에지(falling edge)에 동기화될 수 있다. 일 실시예에서, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 클럭 신호(CLK) 데이터 스트로브 신호(DQS)의 라이징 에지 및 폴링 에지에 동기화될 수 있고, 다시 말해, DDR(Double Data Rate) 모드로 메모리 장치(200)에 송신될 수 있다. 이에 따라, 데이터 스트로브 신호(DQS)의 주파수가 상승함에 따라, 데이터(DATA)뿐만 아니라 커맨드(CMD) 및 어드레스(ADDR)의 전송 속도도 향상될 수 있다. 그러나 이에 한정되지 않고, 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)는 독출 인에이블 신호(RE) 또는 기입 인에이블 신호(WE)에 동기될 수 있음이 이해되어야 한다.
신호 생성기(130)는 스토리지 장치(10)를 동작하기 위해 필요한 제어 신호들을 생성할 수 있다. 예시적인 실시예에 따르면, 신호 생성기(130)는 데이터 스트로브 신호(DQS), 반전 데이터 스트로브 신호(DQSB), 독출 인에이블 신호(RE), 반전 독출 인에이블 신호(REB) 를 생성할 수 있고, 그 외에도 커맨드(CMD)의 전송 시점을 나타내는 커맨드 래치 인에이블 신호(CLE) 및 어드레스(ADDR)의 전송 시점을 나타내는 어드레스 래치 인에이블 신호(ALE), 클럭 신호(CLK) 등 스토리지 장치(10)를 동작하기 위한 다양한 신호들을 생성할 수 있다. 커맨드 래치 인에이블 신호(CLE) 및/또는 어드레스 래치 인에이블 신호(ALE)의 전송을 위한 핀은 도시되지는 않았으나 컨트롤러 인터페이스 회로(110)에 더 포함될 수 있다. 메모리 컨트롤러(100)는 커맨드 래치 인에이블 신호(CLE) 및 어드레스 래치 인에이블 신호(ALE)를 이용하여, 동일 채널을 통해 메모리 장치(200)에 송신되는 커맨드(CMD), 어드레스(ADDR) 및 데이터(DATA)를 구분할 수 있다.
코어(150)는 스토리지 장치(10)를 동작하기 위해 필요한 연산을 수행할 수 있고, 메모리 장치(200)의 동작을 지시하는 커맨드(CMD)를 발행할 수 있다. 예시적 실시예에 따르면, 코어(150)는 독출 커맨드, 기입 커맨드 등 메모리 동작에 관련된 커맨드를 생성할 수 있다. 그 외에도 다양한 커맨드(CMD)가 스토리지 장치(10)의 동작을 위해 발행될 수 있다. 발행된 커맨드(CMD)는 컨트롤러 인터페이스 회로(110)에 직접 제공될 수 있다. 코어(150)의 연산 결과는 신호 생성기(130)에 제공되어, 제어 신호를 만들기 위해 이용될 수 있다.
제어 로직(230)은 입출력 버퍼(120250)에 버퍼링된 커맨드(CMD), 어드레스(ADDR)를 수신할 수 있고, 수신된 커맨드(CMD) 및 어드레스(ADDR)를 기초로 메모리 셀 어레이(270)에 포함된 복수의 메모리 셀들에 대한 메모리 동작을 제어할 수 있다. 예를 들어, 메모리 동작이 독출 동작이라면, 메모리 셀 어레이(270)로부터 독출된 데이터(DATA)는 입출력 버퍼(250)에 버퍼링될 수 있다. 입출력 버퍼(250)는 버퍼링된 데이터(DATA)를 메모리 인터페이스 회로(210)를 통해 메모리 컨트롤러(100)에 전송할 수 있다. 또한, 메모리 동작이 기입 동작이라면, 입출력 버퍼(250)는 메모리 셀 어레이(270)에 기입할 데이터(DATA)를 메모리 인터페이스 회로(210)를 통해 메모리 컨트롤러(100)로부터 수신할 수 있다.
입출력 버퍼(I/O BUFFER)(250)는 입출력 핀(P25)을 통해 수신되는 커맨드(CMD) 및 어드레스(ADDR), 및 메모리 셀 어레이(270)로부터 독출된 데이터(DATA)를 버퍼링할 수 있다. 예를 들어, 메모리 장치(200)는 커맨드 래치 인에이블 신호(CLE)의 인에이블에 응답하여 커맨드(CMD)를 버퍼링할 수 있다. 또한, 메모리 장치(200)는 어드레스 래치 인에이블 신호(ALE)의 인에이블에 응답하여 어드레스(ADDR)를 버퍼링할 수 있다.
도 5a, 도 5b 및 도 5c는 예시적 실시예에 따른 메모리 컨트롤러(100)와 메모리 장치(200)의 전압 변화 및 동작 상태를 나타내는 타이밍도이다. 가로 축은 시간을 의미한다. 도 1이 함께 참조된다.
도 5a를 참조하면, 예시적 실시예에 따른 컨트롤러 인터페이스 회로(110)에 포함된 송신기 및 수신기가 대칭이고, 스토리지 장치(10)의 전력 관리 모드 돌입 이후 충분한 시간이 경과한 경우의 비교 예이다.
시점 t1 전, 메모리 컨트롤러(100)와 메모리 장치(200)는 메모리 컨트롤러(100)와 메모리 장치(200)는 모두 완전 차동 상호 연결 모드(FD)로 동작할 수 있다.
시점 t1에서, 메모리 컨트롤러(100)는 전력 관리 모드를 인식할 수 있다. 전력 관리 모드는 호스트에 의해 요청되거나, 미리 정해진 프로토콜에 의해 돌입될 수 있다. 전력 관리 모드에는 스탠바이, 휴지, 동면, 파워-오프 등 다양한 상태가 존재할 수 있다. 설명의 편의를 위해, 전력 관리 모드에서는 데이터(DATA)의 입출력은 차단되나, 커맨드(CMD)의 입출력은 허용되는 것으로 가정한다.
다시 시점 t1에서, 메모리 컨트롤러(100)는 전력 관리 모드를 인식함에 따라 제어 신호 중 하나인 전력 제어 신호(PWR_CON)의 상태를 로직 하이 레벨에서 로직 로우 레벨로 천이시킬 수 있다. 전력 제어 신호(PWR_CON)는 메모리 장치(200)의 전력 관리 회로에 전송될 수 있다. 메모리 컨트롤러(100)는 전력 관리 모드를 인식함에 따라, 종전의 완전 차동 상호 연결 모드(FD)가 아닌, 초기화 모드(INIT)로 동작할 수 있다.
시점 t2에서, 메모리 장치(200)가 전력 관리 모드에 돌입함에 따라, 낸드 전원 전압 입출력 신호(NAND_VCCQ)는 로직 하이 레벨에서 로직 로우 레벨로 천이될 수 있다. 메모리 장치(200)는 낸드 전원 전압 입출력 신호(NAND_VCCQ)가 로직 하이 레벨로 천이됨에 따라, 종전의 완전 차동 상호 연결 모드(FD)가 아닌, 초기화 모드(INIT)로 동작할 수 있다.
시점 t3에서, 낸드 전원 전압 입출력 신호(NAND_VCCQ)의 천이 이후, 낸드 전원 전압 신호(NAND_VCC)는 로직 하이 레벨에서 로직 로우 레벨로 천이될 수 있다. 예를 들어, 낸드 전원 전압 신호(NAND_VCC)는 전력 관리 모드에 돌입한 시점으로부터 100us(마이크로 초) 이후에 천이될 수 있으나, 이에 제한되지는 않는다.
시점 t4에서, 컨트롤러 코어 신호(CTRL_core)는 로직 하이 레벨에서 로직 로우 레벨로 천이될 수 있다. 예를 들어, 컨트롤러 코어 신호(CTRL_core)는 코어(150)의 내부에서 자체적으로 생성될 수 있다. 그에 따라 코어(150)는 커맨드(CMD)만을 발행할 뿐, 데이터의 입출력을 관장하는 신호를 제공하지 않을 수 있다.
시점 t4로부터 충분한 시간이 흐른 뒤인 시점 t5에서, 메모리 컨트롤러(100)는 어웨이크(AWAKE) 모드을 인식할 수 있다. 어웨이크(AWAKE) 모드는 호스트에 의해 요청되거나, 미리 정해진 프로토콜에 의해 돌입될 수 있다.
다시 시점 t5에서, 메모리 컨트롤러(100)는 어웨이크(AWAKE) 모드를 인식함에 따라 전력 제어 신호(PWR_CON)의 상태를 로직 로우 레벨에서 로직 하이 레벨로 천이시킬 수 있다. 전력 제어 신호(PWR_CON)는 메모리 장치(200)의 전력 관리 회로에 전송될 수 있다. 메모리 컨트롤러(100)는 어웨이크 모드를 인식함에 따라, 종전의 초기화 모드(INIT)에서 싱글 엔디드 상호 연결 모드(SE)로 동작할 수 있다.
시점 t6에서, 메모리 컨트롤러(100)의 코어(150)에 컨트롤러 코어 신호(CTRL_core)가 제공될 수 있고, 컨트롤러 코어 신호(CTRL_core)는 로직 로우 레벨에서 로직 하이 레벨로 천이될 수 있다. 그에 따라 코어(150)는 다시 커맨드(CMD) 외에, 데이터(DATA)를 주고받기 위한 신호를 제공할 수 있다. 예시적인 실시예에서 시점 t6은 싱글 엔디드 상호 연결 모드(SE)로 전환된 시점부터 250us(마이크로 초)이후일 수 있으나, 이에 제한되지 않는다.
시점 t7에서, 낸드 전원 전압 신호(NAND_VCC)는 로직 로우 레벨에서 로직 하이 레벨로 천이될 수 있다. 예를 들어, 낸드 전원 전압 신호(NAND_VCCQ)는 싱글 엔디드 상호 연결 모드(SE)에 돌입한 시점으로부터 350us(마이크로 초) 이후에 천이될 수 있으나, 이에 제한되지는 않는다.
시점 t8에서, 낸드 전원 전압 입출력 신호(NAND_VCCQ)는 로직 로우 레벨에서 로직 하이 레벨로 천이될 수 있다. 예를 들어, 낸드 전원 전압 입출력 신호(NAND_VCCQ)는 싱글 엔디드 상호 연결 모드(SE)에 돌입한 시점으로부터 400us(마이크로 초) 이후에 천이될 수 있으나, 이에 제한되지는 않는다. 시점 t8에서, 메모리 장치(200)는 싱글 엔디드 상호 연결 모드(SE)로 동작할 수 있다.
도 5a에 따르면, 스토리지 장치(10)는 전력 관리 모드 돌입 이후 충분한 시간이 경과한 후에 웨이크업 모드로 변경되었으므로, 메모리 컨트롤러(100) 및 메모리 장치(200)는 모두 싱글 엔디드 상호 연결 모드(SE)에 의해 원활히 통신할 수 있다. 싱글 엔디드 상호 연결 모드(SE)는 완전 차동 상호 연결 모드(FD)에 비해 통신 속도가 느릴 수 있다.
도 5b를 참조하면, 예시적 실시예에 따른 컨트롤러 인터페이스 회로(110)에 포함된 송신기 및 수신기가 대칭이고, 스토리지 장치(10)의 전력 관리 모드 돌입 이후 충분한 시간이 경과하기 전에 웨이크업 되는 경우의 비교 예이다.
시점 t1 전, 메모리 컨트롤러(100)와 메모리 장치(200)는 모두 완전 차동 상호 연결 모드(FD)로 동작할 수 있다.
시점 t1에서, 메모리 컨트롤러(100)는 전력 관리 모드를 인식할 수 있다. 전력 관리 모드는 호스트에 의해 요청되거나, 미리 정해진 프로토콜에 의해 돌입될 수 있다. 메모리 컨트롤러(100)는 전력 관리 모드를 인식함에 따라 제어 신호 중 하나인 전력 제어 신호(PWR_CON)의 상태를 로직 하이 레벨에서 로직 로우 레벨로 천이시킬 수 있다. 메모리 컨트롤러(100)는 전력 관리 모드를 인식함에 따라, 종전의 완전 차동 상호 연결 모드(FD)가 아닌, 초기화 모드(INIT)로 동작할 수 있다.
시점 t2에서, 메모리 장치(200)가 전력 관리 모드에 돌입함에 따라, 낸드 전원 전압 입출력 신호(NAND_VCCQ)는 로직 하이 레벨에서 로직 로우 레벨로 천이될 수 있다. 메모리 장치(200)는 낸드 전원 전압 입출력 신호(NAND_VCCQ)가 로직 하이 레벨로 천이됨에 따라, 종전의 완전 차동 상호 연결 모드(FD)가 아닌, 초기화 모드(INIT)로 동작할 수 있다.
전력 관리 모드 돌입 이후 충분한 시간이 경과하기 전인 시점 t9에서, 메모리 컨트롤러(100)는 어웨이크(AWAKE) 모드를 인식함에 따라 전력 제어 신호(PWR_CON)의 상태를 로직 로우 레벨에서 로직 하이 레벨로 천이시킬 수 있다. 예시적인 실시예에서, 시점 t9는 시점 t1으로부터 약 10us(마이크로 초)가 경과한 후일 수 있다. 메모리 컨트롤러(100)는 어웨이크 모드를 인식함에 따라, 종전의 초기화 모드(INIT)에서 싱글 엔디드 상호 연결 모드(SE)로 변경된 채 동작할 수 있다. 유사하게, 소정의 시간 후, 낸드 전원 전압 입출력 신호(NAND_VCCQ)는 로직 하이로 천이할 수 있다.
도 5b에 따르면, 스토리지 장치(10)는 전력 관리 모드 돌입 이후 충분한 시간이 경과하기 전에 웨이크업 모드로 변경되었다. 예시적인 실시예에서, 메모리 컨트롤러(100)는 초기화 모드(INIT) 후, 싱글 엔디드 상호 연결 모드(SE)로 변경되었으나, 낸드 전원 전압 신호(NAND_VCC)의 천이는 발생하지 않았으므로, 메모리 장치(NAND)(200)의 모드는 여전히 완전 차동 상호 연결 모드(FD)일 수 있다. 즉 메모리 컨트롤러(100)와 메모리 장치(200)의 인터페이싱 방식은 불일치(MISMATCH)한다.
결과적으로, 메모리 컨트롤러(100)는 싱글 엔디드 상호 연결 모드(SE) 임에 반해, 메모리 장치(200)는 완전 차동 상호 연결 모드(FD)다. 즉, 메모리 컨트롤러(100)는 하나의 전송 라인을 통하여 제어 신호를 전송함에 비해, 메모리 장치(200)는 하나의 전송 라인을 통한 제어 신호을 수신하나, 두 개의 전송 라인을 통하여 제어 신호를 전송하여야 하므로 메모리 컨트롤러(100)와 메모리 장치(200) 간 통신의 실패가 발생할 수 있다.
도 5c를 참조하면, 예시적 실시예에 따른 컨트롤러 인터페이스 회로(110)에 포함된 송신기(111) 및 수신기(113)가 비대칭인 경우의 비교 예이다.
시점 t9 전에 대한 스토리지 장치(10)의 동작은 도 5b와 유사하나, 메모리 컨트롤러(100)는 완전 차동 상호 연결 모드 및 싱글 엔디드 상호 연결 모드를 모두 지원할 수 있는 점에서 차이가 있다.
시점 t9(t1으로부터 약 10us가 경과한 시점)에서, 메모리 컨트롤러(100)는 어웨이크(AWAKE) 모드를 인식함에 따라 전력 제어 신호(PWR_CON)의 상태를 로직 로우 레벨에서 로직 하이 레벨로 천이시킬 수 있고, 메모리 컨트롤러(100)는 어웨이크 모드를 인식함에 따라, 종전의 초기화 모드(INIT)에서 싱글 엔디드 상호 연결 모드(SE)로 변경된 채 동작할 수 있다.
도 5c에 따르면, 스토리지 장치(10)는 전력 관리 모드 돌입 이후 충분한 시간이 경과하기 전에 웨이크업 모드로 변경되었다. 예시적인 실시예에서, 메모리 컨트롤러(100)는 초기화 모드(INIT) 후, 싱글 엔디드 상호 연결 모드(SE)로 변경되었으나, 낸드 전원 전압 신호(NAND_VCC)의 천이는 발생하지 않았으므로, 메모리 장치(NAND)(200)의 모드는 여전히 완전 차동 상호 연결 모드(FD)인 것은 도 5b와 동일하다.
그러나, 메모리 컨트롤러(100)에 포함된 송신기(111) 및 수신기(113)는 비대칭 구조를 가질 수 있고, 그에 따라 송신기(111)는 완전 차동 상호 연결 모드(FD)이나, 수신기(113)는 싱글 엔디드 상호 연결 모드(SE)일 수 있다. 따라서, 메모리 컨트롤러(100)는 메모리 장치(200)의 모드가 싱글 엔디드 상호 연결 모드(SE)라도 메모리 컨트롤러(100)의 인터페이싱 방식과 일치(MATCH)시킬 수 있다.
결과적으로, 메모리 컨트롤러(100)는 싱글 엔디드 상호 연결 모드(SE), 및 완전 차동 상호 연결 모드(FD)를 모두 지원할 수 있고, 메모리 장치(200)가 싱글 엔디드 상호 연결 모드(SE), 및 완전 차동 상호 연결 모드(FD) 중 어느 하나 더라도 서로간의 통신 실패를 억제할 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러(100)와 메모리 장치(200)의 동작을 나타내는 흐름도이다. 도 1 및 도 3이 함께 참조된다.
단계 S105에서, 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADDR)를 발행할 수 있다.
단계 S110에서, 메모리 컨트롤러(100)는 커맨드(CMD), 어드레스(ADDR)를 메모리 장치(200)에 제공할 수 있다. 도 6에 도시되지는 않았으나, 메모리 장치(200)의 입출력 버퍼(250)는 커맨드(CMD), 어드레스(ADDR)를 버퍼링할 수 있다.
단계 S115에서, 메모리 컨트롤러(100)의 신호 생성기(130)는 데이터 스트로브 신호(DQS)를 생성할 수 있다.
단계 S120에서, 메모리 컨트롤러(100)는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 메모리 장치(200)에 제공할 수 있다.
단계 S125에서, 데이터(DATA)는 데이터 스트로브 신호(DQS)에 의해 동기화될 수 있다.
단계 S130에서, 메모리 장치(200)의 입출력 버퍼(250)는 데이터(DATA)를 버퍼링할 수 있다.
단계 S135에서, 메모리 컨트롤러(100)는 전력 관리(Power Management) 모드(PM MODE)를 인식할 수 있다.
단계 S140에서, 메모리 컨트롤러(100)는 메모리 장치(200)의 전력 관리 회로에 전송되는 전력 제어 신호(PWR_CON)의 레벨을 로직 하이에서 로직 로우로 강하시킬 수 있다.
단계 S145에서, 메모리 컨트롤러(100)는 메모리 장치(200) 에 전송되는 낸드 전원 전압 신호(NAND_VCC)의 레벨을 로직 하이에서 로직 로우로 강하시킬 수 있다.
단계 S150에서, 메모리 컨트롤러(100)는 메모리 장치(200) 에 전송되는 낸드 전원 전압 입출력 신호(NAND_VCCQ)의 레벨을 로직 하이에서 로직 로우로 강하시킬 수 있다.
단계 S155에서, 메모리 컨트롤러(100)는 초기화될 수 있다. 예시적인 실시예에서, 메모리 컨트롤러(100)의 초기화 모드는 낸드 전원 전압 입출력 신호(NAND_VCCQ)의 레벨을 천이시킨 후일 수 있다. 그러나, 이에 제한되지 않고, 메모리 컨트롤러(100)의 초기화 모드는 전력 제어 신호(PWR_CON)의 레벨을 천이시킨 후로 이해될 수도 있다.
단계 S160에서, 메모리 장치(200)는 초기화될 수 있다.
단계 S165에서, 메모리 컨트롤러(100)는 어웨이크 모드(AWAKE MODE)를 인식할 수 있다.
단계 S170에서, 메모리 컨트롤러(100)는 메모리 장치(200)의 초기화를 위한 초기 값들을 입력할 수 있다.
단계 S175에서, 메모리 컨트롤러(100)는 메모리 장치(200)에 데이터(DATA)를 동기화하는 데이터 스트로브 신호(DQS)를 전송할 수 있다.
S180에서, 메모리 장치(200)는, 메모리 장치(200)의 인터페이스 모드에 따라 데이터 스트로브 신호(DQS)만을, 또는 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 메모리 컨트롤러(100)에 제공할 수 있다. 예를 들어, 메모리 장치(200)는, 완전 차동 상호 연결 모드인 경우 데이터 스트로브 신호(DQS) 및 반전 데이터 스트로브 신호(DQSB)를 메모리 컨트롤러(100)에 전송할 수 있고, 싱글 엔디드 상호 연결 모드인 경우, 완전 차동 상호 연결 모드인 경우 데이터 스트로브 신호(DQS)만을 메모리 컨트롤러(100)에 전송할 수 있다.
단계 S185에서, 메모리 컨트롤러(100)의 수신기(111)는, 기준 전압 신호(Vref) 및 반전 데이터 스트로브 신호(DQSB)를 멀티플렉싱하는 멀티플렉서(114)의 출력에 따라 하나의 신호를 수신할 수 있다.
도 7은 본 개시의 예시적 실시예에 따른 스토리지 시스템(1000)을 도시하는 블록도이다.
도 7을 참조하면, 스토리지 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함할 수 있다. SSD(1200)는 신호 커넥터를 통해 호스트(1100)와 신호(SIG)를 주고 받으며, 전원 커넥터를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 보조 전원 장치(1220) 및 메모리 장치들(1230, 1240, 1250)을 포함할 수 있다. 메모리 장치들(1230, 1240, 1250)은 채널들(Ch1, Ch2, Chn)을 통해 SSD 컨트롤러(1210)에 각각 연결될 수 있다.
SSD 컨트롤러(1210)는 도 1 내지 도 6를 참조하여 상술된 메모리 컨트롤러(100)를 이용하여 구현될 수 있다. 구체적으로, SSD 컨트롤러(1210)는 데이터와 동일한 입출력 채널을 통해 커맨드(CMD) 및 어드레스(ADDR)를 출력할 수 있고, 커맨드 및 어드레스를 데이터 스트로브 신호(DQS)와 같은 클럭 신호(CLK)에 동기화하여 메모리 장치들(1230, 1240, 1250)에 전송할 수 있다.
메모리 장치들(1230, 1240, 1250)은 도 1 내지 도 6를 참조하여 상술된 메모리 장치(200)를 이용하여 구현될 수 있다. 구체적으로, 각 메모리 장치(1230, 1240, 1250)는 데이터와 동일한 입출력 채널을 통해 SSD 컨트롤러(1210)로부터 커맨드 및 어드레스를 수신할 수 있고, SSD 컨트롤러(1210)로부터 커맨드 및 어드레스를 데이터 입출력 클럭 신호와 같은 클럭 신호에 동기화하여 수신할 수 있다.
예시적인 실시예로서, 스토리지 시스템(1000)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
예시적 실시예에 따른 스토리지 시스템(1000)은 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 스토리지 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package 등의 형태로 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    제1 제어 신호 및 제2 제어 신호를 포함하는 복수의 제어 신호들을 생성하도록 구성된 신호 생성기;
    상기 비휘발성 메모리 장치의 동작과 관련된 커맨드를 발행하도록 구성된 코어; 및
    상기 비휘발성 메모리 장치와 인터페이싱하도록 구성된 컨트롤러 인터페이스 회로를 포함하고,
    상기 컨트롤러 인터페이스 회로는,
    제1 신호 라인 및 제2 신호 라인에 연결되도록 구성된 제1 송신기; 및
    상기 제1 신호 라인과 연결되도록 구성된 제1 수신기를 포함하고,
    상기 제1 제어 신호 및 제2 제어 신호들은 상기 제1 신호 라인 및 제2 신호 라인들을 통해 각각 상기 비휘발성 메모리 장치로 전송되는 것을 특징으로 하는 메모리 컨트롤러.
  2. 제1항에 있어서,
    상기 제1 제어 신호는 데이터 스트로브 신호이고, 상기 제2 제어 신호는 반전 데이터 스트로브 신호이며,
    상기 데이터 스트로브 신호는 데이터 입출력을 동기화하고,
    상기 반전 데이터 스트로브 신호는 상기 데이터 스트로브 신호의 위상 반전인 것을 특징으로 하는 메모리 컨트롤러.
  3. 제1항에 있어서,
    상기 제1 송신기는 완전 차동 상호 연결 방식이고,
    상기 제1 수신기는 싱글 엔디드 상호 연결 방식인 것을 특징으로 하는 메모리 컨트롤러.
  4. 제1항에 있어서,
    상기 복수의 제어 신호들은 제3 제어 신호 및 제4 제어 신호를 더 포함하고
    상기 컨트롤러 인터페이스 회로는 상기 제3 제어 신호 및 상기 제4 제어 신호를 송신하도록 구성된 제2 송신기를 더 포함하고,
    상기 제3 제어 신호는 독출 인에이블 신호이고, 상기 제4 제어 신호는 반전 독출 인에이블 신호이며,
    상기 독출 인에이블 신호는 상기 비휘발성 메모리 장치로부터 연속적으로 데이터를 독출하기 위해 토글링하고,
    상기 반전 독출 인에이블 신호는 상기 독출 인에이블 신호의 위상 반전인 것을 특징으로 하는 메모리 컨트롤러.
  5. 제1항에 있어서,
    상기 컨트롤러 인터페이스 회로는,
    데이터 입출력을 동기화하는 데이터 스트로브 신호가 송신되는 제1 핀;
    상기 데이터 스트로브 신호가 반전되어 송신되는 제2 핀;
    데이터 독출을 위해 토글링되는 독출 인에이블 신호가 송신되는 제3 핀;
    상기 독출 인이에블 신호가 반전되어 송신되는 제4 핀; 및
    상기 커맨드, 어드레스 및 데이터가 송신되는 제5 핀을 더 포함하는 것을 특징으로 하는 메모리 컨트롤러.
  6. 제1항에 있어서,
    상기 컨트롤러 인터페이스 회로는 상기 제1 수신기와 연결된 멀티플렉서를 더 포함하고,
    상기 제1 수신기는 상기 제1 신호 라인을 통해 상기 제1 제어 신호가 전송된 뒤, 데이터 동기화를 위한 제5 제어 신호를 수신하고,
    상기 멀티플렉서는 상기 제2 신호 라인을 통해 상기 제2 제어 신호가 전송된 뒤, 데이터 동기화를 위한 제6 제어 신호를 기준 전압 신호와 멀티플렉싱하는 것을 특징으로 하는 메모리 컨트롤러.
  7. 비휘발성 메모리 장치; 및
    커맨드, 어드레스, 데이터 및 제어 신호를 제공함으로써 상기 비휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는,
    차동 상호 연결 방식으로 구성된 제1 송신기, 및 싱글 엔디드 상호 연결 방식으로 구성된 제1 수신기를 포함하고, 상기 비휘발성 메모리 장치와 인터페이싱하도록 구성된 컨트롤러 인터페이스 회로를 포함하고,
    상기 비휘발성 메모리 장치는,
    제2 송신기 및 제2 수신기를 포함하고, 상기 메모리 컨트롤러와 인터페이싱하도록 구성된 메모리 인터페이스 회로를 포함하는 것을 특징으로 하는 스토리지 장치.
  8. 제7항에 있어서,
    상기 컨트롤러 인터페이스 회로는 상기 제1 수신기와 연결된 멀티플렉서를 더 포함하고,
    상기 제1 수신기는 상기 메모리 인터페이스 회로로부터 데이터 스트로브 신호를 수신하고,
    상기 멀티플렉서는 상기 메모리 인터페이스 회로로부터 수신한 반전 데이터 스트로브 신호를 기준 전압 신호와 멀티플렉싱하고,
    상기 데이터 스트로브 신호는 데이터 입출력을 동기화하고, 상기 반전 데이터 스트로브 신호는 상기 데이터 스트로브 신호의 위상 반전인 것을 특징으로 하는 스토리지 장치.
  9. 메모리 시스템에 있어서,
    제1 신호 라인 및 제2 신호 라인에 연결되도록 구성된 제1 송신기 및 상기 제1 신호 라인과 연결되도록 구성된 제1 수신기를 포함하는 제1 인터페이스 회로; 및
    상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 하나와 연결되도록 구성된 제2 수신기 및 상기 제1 신호 라인 및 상기 제2 신호 라인 중 적어도 하나와 연결되도록 구성된 제2 송신기를 포함하는 제2 인터페이스 회로를 포함하고,
    제1 제어 신호 및 제2 제어 신호는 상기 제1 신호 라인 및 상기 제2 신호 라인들을 통해 각각 상기 제2 인터페이스 회로로 전송되고,
    상기 제1 수신기는 상기 제1 신호 라인을 통해 상기 제1 제어 신호가 전송된 뒤, 데이터 동기화를 위한 제3 제어 신호를 수신하는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 인터페이스 회로는 휘발성 메모리 장치를 제어하는 메모리 컨트롤러에 포함되고,
    상기 제2 인터페이스 회로는 상기 휘발성 메모리 장치에 포함된 것을 특징으로 하는 메모리 시스템.
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