TWI587148B - Bus system and electronic devices - Google Patents

Description

匯流排系統及電子裝置

本發明涉及一種由半導體裝置或複數個半導體裝置組合構成的模組等的複數個電子裝置與共通匯流排連接的通信技術。

先前技術中，在攜帶電話、智慧電話、亦可稱為帶有通信功能的超小型筆電的平板型攜帶終端等中內置的主機板上，作為主要電子裝置的微處理器和各種存儲器等被實裝在多層配線的印刷基板上。印刷基板例如具有4層配線層，用於向各種電子裝置進行電源的供給、控制信號和數據的輸入輸出。

伴隨著通信的高速化，所處理的數據量劇增，電子裝置的動作被高速化的同時，為了與爆發式增大的資訊量相對應，存在著將各電子裝置進行近接配置的情況。例如，存在著將微處理器和存儲器置入同一封裝體(Package)內，並使兩者的物理距離相接近的情況。或者，也存在著藉由封裝體的內部配線進行並列64位元(Bit)或更多並列位元數的數據的輸入和輸出。

為此，例如，處理器的封裝體可能具有使用被稱為微BGA的球閘陣列(Ball Grid Array)，以0.65mm的間距被拉出的100個以上(有時為100個)的端子。即使對於存儲器，例如NAND型快閃記憶體(Flush Memory)，也存在48個等較多的端子數。這樣，主機板的配線為了在這些球閘陣列之間進行通過，除了需要較細之外，還需要以避開與之不連接的其他電極的貫穿孔的方式進行配線，故，只能被彎曲成非常複雜的形狀。然，在實現信號的高速化時，彎曲的形狀可能會導致寄生電容和寄生電感(Inductance)的增加，進而產生信號的傳播遲延，或引起發生多餘的電磁放射現象(稱EMI)。

又，在各電子裝置中，電源大致係被共通提供的，時鐘信號(Clock)也係由時鐘信號發生器被共通提供的，有時係介由被稱為時鐘信號緩衝器(Clock Buffer)的裝置被提供的。又，在從某一電子裝置(例如處理器)向其它電子裝置(例如存儲器)傳輸數據的情況下，存在複數個其它電子裝置時，各電子裝置中進行了藉由與共通配線並聯以簡化配線的處理。

最典型的例子係DRAM的數據匯流排，複數個DRAM與相同的匯流排線相連。在有些裝置中，也存在著DRAM和NOR型快閃記憶體與相同匯流排線相連的情況。其它例子為電腦中的PCI匯流排等。

這樣，藉由使用具有相同屬性的數據，將各裝置連接至共通配線上，以減少配線數的想法係自然者。 然，在先前的連接方法中，伴隨著速度(可認為與傳播信號的最高頻率同義)的高速化，共通連接中也會出現問題。例如，匯流排配線上傳輸的信號的波形失真會與該匯流排配線上連接的電子裝置的數量相對應地進行惡化。

為此，近年的高速化系統中，存在著不採用匯流排配線結構，而採用被稱為1：1型的、1個電子裝置上所連接的其它電子裝置的數量被限定為1個的配線方式的情況。尤其係在1：1型的配線方式的情況下，為了與爆發式增大的配線數量相對應，會進行變換為高速差分低振幅串列信號的處理。例如，作為硬盤界面的SCSI可被置換為序列(Serial)型ATA匯流排的SATA。此時，使用被稱為LVDS的低振幅差分信號，可同時實現低消耗電力化和高速化。

然，如果使用這樣的1：1型的配線方式，則複數個電子裝置的連接形式變為被稱為雛菊花環(Daisy Chain)的、介由中繼器(Repeater)的、數珠連接型的串列連接。為此，盡管在比較大型的電子裝置(例如硬盤等)中不存在大的問題，然，在小型電子裝置(SSD：Solid-State Drive)和各種存儲器中，如果將其皆串聯，則中繼器的電力消耗變成了問題。又，如果多次通過中繼器，則信號的遲延也變成了問題。其原因在於，中繼器對其所接收的信號不能在接收到該信號的同時進行發送，需要至少與下一個時鐘信號同步地對其進行發送。

鑒於上述，近年，為了可進行電子裝置間的 高速通信，介由方向耦合器對信號進行傳送的匯流排系統的開發正在進行中(例如，參照專利文獻1)。

〔先前技術文獻〕 〔專利文獻〕

〔專利文獻1〕特開2002-123345號公報

然，因專利文獻1的匯流排系統係在與匯流排線直接連接的匯流排主控(Master)和與該匯流排線連接的複數個匯流排從控(Slave)之間進行通信的系統，故，與匯流排線並聯的複數個匯流排從控之間不能進行通信。

因此，本發明的目的在於，提供一在與匯流排線並聯的複數個電子裝置之間可進行高速通信的匯流排系統及電子裝置。

為了實現上述目的，提供一種具有與匯流排線並聯的複數個電子裝置的匯流排系統，具有：第1電子裝置，介由第1方向耦合器向該匯流排線發送傳輸信號；及第2電子裝置，從該匯流排線介由第2方向耦合器接 收從該第1電子裝置向該匯流排線所發送的傳輸信號。

這裡，每個該第1方向耦合器可具有該第1電子裝置，每個該第2方向耦合器可具有該第2電子裝置。即，如果該第1方向耦合器的數量為複數個，則表示相對於複數個該第1方向耦合器的每個，存在一該第1電子裝置，如果該第1方向耦合器的數量為一個，則表示相對於一個該第1方向耦合器，存在一該第1電子裝置。同樣，如果該第2方向耦合器的數量為複數個，則相對於複數個該第2方向耦合器的每個，存在一該第2電子裝置，如果該第2方向耦合器的數量為一個，則相對於一個該第2方向耦合器，存在一該第2電子裝置。

又，為了實現上述目的，提供一種電子裝置，具有構成方向耦合器的第1電極和第2電極；及，介由該方向耦合器可與匯流排線連接的半導體晶片(Semiconductor Chip)。其中，該第1電極由該半導體晶片的金屬層所形成，該第2電極由與該金屬層近接配置的導體部所形成。

在與匯流排線並聯的複數個電子裝置之間可進行高速通信。

1、2、、n‧‧‧電子裝置

10、11、12、47、53、81、82‧‧‧傳送線路

20、21、22、23‧‧‧NAND封裝體

24、24-1、24-2‧‧‧NAND晶片

25‧‧‧輸入輸出數據暫存器

26、26-1、26-2‧‧‧頁緩衝器

27‧‧‧存儲器單元陣列

28‧‧‧系統級(system level)封裝體

29、52‧‧‧中介片

30、78‧‧‧凸塊

31‧‧‧狀態(status)端子

32‧‧‧晶片選擇端子

33、50、51‧‧‧半導體晶片

40‧‧‧基板

46‧‧‧可撓性基板

61、71‧‧‧封裝體

62‧‧‧矽基板

63‧‧‧鍵合圖塊

65‧‧‧保護板

67、77‧‧‧導線架

CNT‧‧‧控制器

IO‧‧‧接發電路

CP、TLC‧‧‧方向耦合器(Directional Coupler)

RP‧‧‧中繼器裝置

RTT‧‧‧終端電阻

〔第1圖〕一實施方式的匯流排系統的基本構成的示意圖。

〔第2圖〕一實施方式的方向耦合器的原理的示意圖。

〔第3圖〕一實施方式的匯流排系統。

〔第4圖〕一實施方式的匯流排系統。

〔第5圖〕一實施方式的匯流排系統。

〔第6圖〕第5圖的動作例的說明圖。

〔第7圖〕一實施方式的匯流排系統。

〔第8圖〕第7圖的變形例。

〔第9圖〕一實施方式的匯流排系統。

〔第10圖〕第9圖的變形例。

〔第11圖〕一實施方式的匯流排系統。

〔第12圖〕第11圖的變形例。

〔第13圖〕一實施方式的匯流排系統。

〔第14A圖〕第13圖的動作例的說明圖。

〔第14B圖〕第13圖的動作例的說明圖。

〔第15A圖〕第13圖的動作例的說明圖。

〔第15B圖〕第13圖的動作例的說明圖。

〔第16圖〕一實施方式的匯流排系統。

〔第17圖〕導線架(Lead Frame)的一例。

〔第18圖〕導線架的一例。

〔第19圖〕導線架與主機板上的配線的關係的一例。

〔第20圖〕導線架的一例。

〔第21圖〕導線架與主機板上的配線的關係的一例。

〔第22圖〕NAND快閃記憶體的時序圖的一例。

〔第23圖〕NAND快閃記憶體的內部構成的一例。

〔第24圖〕SSD的構成的一例。

〔第25圖〕至印刷基板的實裝例。

〔第26圖〕至印刷基板的實裝例。

〔第27A圖〕至印刷基板的實裝例。

〔第27B圖〕第27A圖的情況下的電子裝置的實裝面。

〔第28圖〕分組(Packet)控制型電子裝置的時序圖的一例。

〔第29圖〕至印刷基板的實裝例。

〔第30圖〕至主機板的實裝例。

〔第31圖〕一實施方式的方向耦合器的一例。

〔第32圖〕至印刷基板的實裝例。

〔第33圖〕至印刷基板的實裝例。

〔第34圖〕至中介片(Interposer)的實裝例。

〔第35圖〕至中介片的實裝例。

〔第36圖〕第35圖的一部分的擴大圖。

〔第37圖〕至中介片的實裝例。

〔第38圖〕第37圖的一部分的擴大圖。

〔第39圖〕一實施方式的電子裝置。

〔第40A圖〕第39圖的內部結構圖。

〔第40B圖〕第39圖的內部結構圖。

〔第40C圖〕第39圖的內部結構圖。

〔第41圖〕至印刷基板的實裝例。

〔第42圖〕至印刷基板的實裝例。

〔第43圖〕第41圖的等價電路圖。

〔第44圖〕至印刷基板的實裝例。

〔第45圖〕至印刷基板的實裝例。

<本發明的一實施方式的基本構成>

第1圖表示本發明的一實施方式的匯流排系統的基本構成，首先，對電子裝置為二個的情況進行說明。即，與本實施方式的匯流排系統的匯流排線介由方向耦合器並聯的電子裝置並不限定為2個，也可為3個以上。

在本實施方式中，二個電子裝置1、2位於相互對等的立場。即，其特徵為，一個電子裝置1介由方向耦合器CP1與傳送線路10並聯，另一個電子裝置2介由與方向耦合器CP1不同的另一個方向耦合器CP2與傳送線路10並聯。傳送線路10係同時連接電子裝置1和電子裝置2的共通匯流排線(幹線)。

在兩個電子裝置1、2例如為微處理器的情況下，圖1的系統構成了一多重處理器(Multi-processor)‧ 系統。因兩個電子裝置1、2為對等的立場，故，在其中的一個輸出數據的情況下，另一個處於輸入數據的狀態，反之亦可。

本實施方式的電子裝置係指，與其它電子裝置之間可進行信號的發送、或接收、或接發(接受和發送)之電子裝置(作為具體例，例如微處理器、存儲器等的半導體裝置)。然，本實施方式的電子裝置可為由封裝體(Package)所覆蓋的半導體裝置，也可為被實裝至印刷基板的電路元件被卡片型的箱體(Case)所覆蓋而構成的裝置，亦可為與其它部件同時被框體所覆蓋而構成的裝置。

本實施方式的各電子裝置具有輸入輸出電路(第1圖中，例示為接發(接受和發送)電路IO1、IO2)。輸入輸出電路與方向耦合器的一個電極相連，該方向耦合器的另一個電極與傳送線路10相連。傳送線路10係用於傳送信號的配線，為了保持傳輸信號的忠實性，根據需要，可實施插入終端電阻等的終端處理。終端電阻基本上與傳送線路10的特性阻抗(Impedance)相配，然，根據具體情況，也不一定非得使其一致。

<方向耦合器的原理>

第2圖係表示插入了傳送線路10的方向耦合器CP的原理的圖。在各電子裝置的接發電路IO中，發送電路Tx可為例如藉由包含連接了負載電阻RTT的nMOS電晶體所構成的發送部，接收電路Rx可為根據傳送波形的特質 而設計了的任意的接收部。換言之，接發電路IO只要係介由方向耦合器CP與傳送線路10之間可進行信號的發送和接收的接發部，則對其並無特別限定。

方向耦合器CP具有構成傳送線路10的一部分的電極C2、及、相對於電極C2非接觸近接配置的電極C1，係藉由將電極C1配置為與電極C2平行而構成者。例如，電極C2係插入了傳送線路10的導體配線部，電極C1係與電極C2對置延伸的導體配線部。方向耦合器CP例如可由帶狀線(Stripline)、微帶狀線(Micro Stripline)構成。

在接發電路IO的發送電路Tx發送信號的情況下，如果方向耦合器CP的端子A1被賦予信號S1，則信號S2在與端子A1相連的電極C1內進行傳播(傳遞)，並被在端子B1和終端電源VTT之間串聯插入的終端電阻RTT所吸收。藉由信號S2在電極C1內進行傳播，電極C1和電極C2之間發生電磁耦合(串音(crosstalk))。藉由該電磁耦合，以沿與信號S2的行進方向相反的方向進行行進的方式所發生的信號S3，在一體地包含電極C2而構成的傳送線路10上進行傳播。信號S3被與端子A2串聯的終端電阻RTT所吸收。

又，沿與信號S3相反方向(圖上為向右)在傳送線路10上行進的傳輸信號，藉由在方向耦合器CP的電極C2內進行傳播，在電極C1和電極C2之間發生電磁耦合(串音)，並被串聯插入於端子B2和接地(Ground)之間的 終端電阻RTT所吸收。接發電路IO的接收電路Rx接收一藉由該電磁耦合沿與信號S2相反的方向(圖上為向左)在電極C1上所發生的信號。

這裡，端子A1、B1為電極C1的兩側的端子。端子A1為接發電路IO側的端子，端子B1為與端子A1相反側的端子。端子A2、B2為電極C2的兩側的端子。端子A2為信號S3的行進方向側的端子，端子B2為與信號S3的行進方向相反側的端子。

實施例1

第3圖係本發明的第1實施例。第3圖係基於第1圖、第2圖之構成者，然，連接於電子裝置1的方向耦合器CP1的方向變成了連接於電子裝置2的方向耦合器CP2的方向的反方向。如圖2所述，這係為了反映藉由方向耦合器在傳送線路10上傳遞的信號的方向性。藉由將方向耦合器的方向在電子裝置1和電子裝置2之間設為相反方向，電子裝置2可以接收從電子裝置1所發送的信號，同時，電子裝置1也可以接收從電子裝置2所發送的信號。換言之，在這些通信中，從某電子裝置所發送的信號一旦通過方向耦合器在傳送線路進行傳遞，則可通過其它方向耦合器到達其它電子裝置。

對電子裝置1介由方向耦合器CP1向傳送線路10發送傳輸信號，電子裝置2介由方向耦合器CP2接收該傳輸信號的情況進行說明。電子裝置1的接發電路 1O1的發送電路Tx向方向耦合器CP1的電極C1輸出信號後，藉由方向耦合器CP1在傳送線路10上發生一沿與該電極C1內所流動的信號相反方向的A方向行進的傳輸信號。方向耦合器CP2在傳送線路10上傳播的傳輸信號的行進方向如果為A方向，則可進行接收，然，如果為B方向，則不能進行接收。故，電子裝置2的接發電路IO2的接收電路Rx對沿A方向在傳送線路10上行進的傳輸信號可藉由方向耦合器CP2進行接收。

這樣，在電子裝置2接收從電子裝置1所發送的傳輸信號的情況下，從確保傳輸信號的忠實性的角度而言，傳送線路10的A方向的端部最好設置一終端電阻RTT，作為被進行了終端處理的一個終端處理部，以對沿A方向行進的傳輸信號進行吸收。此時，方向耦合器CP2可在方向耦合器CP1和傳送線路10的A方向的終端電阻RTT之間插入配置於傳送線路10。又，方向耦合器CP2可被配置為，電子裝置2的接收電路Rx可從傳送線路10接收沿A方向行進的傳輸信號。

又，對電子裝置2介由方向耦合器CP2向傳送線路10發送傳輸信號，電子裝置1介由方向耦合器CP1接收該傳輸信號的情況進行說明。電子裝置2的接發電路IO2的發送電路Tx向方向耦合器CP2的電極C1輸出信號後，藉由方向耦合器CP2在傳送線路10上發生一沿與該電極C1內所流動的信號相反方向的B方向行進的傳輸信號。方向耦合器CP1如果在傳送線路10上傳播的 傳輸信號的行進方向為B方向，則可進行接收，然，如果為A方向，則不能進行接收。故，電子裝置1的接發電路IO1的接收電路Rx藉由方向耦合器CP1可對在傳送線路10上沿B方向行進的傳輸信號進行接收。

這樣，在電子裝置1接收電子裝置2所發送的傳輸信號的情況下，從確保傳輸信號的忠實性的角度而言，傳送線路10的B方向的端部最好設置一終端電阻RTT，作為被進行了終端處理的另一個終端處理部，以對沿B方向行進的傳輸信號進行吸收。此時，方向耦合器CP1可在方向耦合器CP2和傳送線路10的B方向的終端電阻RTT之間插入配置於傳送線路10。又，方向耦合器CP1可被配置為，電子裝置1的接收電路Rx可從傳送線路10接收沿B方向行進的傳輸信號。

實施例2

第4圖係本發明的第2實施例，本發明係適用於3個以上的n個電子裝置與傳送線路10相連的情況者。其特徵為，各方向耦合器的電子裝置側的一個電極(圖2中相當於電極C1)的兩側的端子連接接發電路，可從其兩側的端子進行發送和接收。

在方向耦合器中，傳送線路上所傳遞的信號具有方向性。為此，例如在圖4中，在電子裝置2向電子裝置1發送傳輸信號的情況下，藉由使用接發電路IO2a的發送電路Tx，可使傳輸信號向電子裝置2的電子裝置1 所存在那側的左方向行進。再言之，在電子裝置n向電子裝置1、2發送傳輸信號的情況下，藉由使用接發電路IOna的發送電路Tx，可使傳輸信號向電子裝置n的電子裝置1、2所存在那側的左方向行進。故，電子裝置1(2)藉由使用接發電路IO1b(IO2b)的接收電路Rx，可對在傳送線路10上沿左方向行進的傳輸信號進行接收。

又，在電子裝置2向電子裝置n發送傳輸信號的情況下，藉由使用接發電路IO2b的發送電路Tx，可使傳輸信號向電子裝置2的電子裝置n所存在那側的右方向行進。再言之，在電子裝置1向電子裝置2、n發送傳輸信號的情況下，藉由使用接發電路IO1b的發送電路Tx，可使傳輸信號向電子裝置1的電子裝置2、n所存在那側的右方向行進。故，電子裝置2(n)藉由使用接發電路IO2a(IOna)的接收電路Rx，可對在傳送線路10上沿右方向行進的傳輸信號進行接收。

換言之，任意的電子裝置與該任意的電子裝置連接於傳送線路10的位置的兩側所存在的一個或兩個以上的電子裝置之間可進行傳輸信號的發送和接收。這樣，根據發送的對象，可對信號的傳播方向進行切換。為此，在本實施例中，每個方向耦合器需要兩組接發電路。

又，為了防止發送了的信號的反射，接發電路的內部阻抗最好為與傳送線路10相配。具體而言，在一個方向耦合器的兩端所連接的2個接發電路中，可使發送電路Tx的負載電阻RTT與傳送線路10的阻抗相配。 藉此，因一個接發電路的接收狀態的輸入阻抗為負載電阻RTT(因發送電路Tx的驅動電晶體關閉(Shutdown)，變為高阻抗)，故，另一個接發電路為發送狀態時，可接收從另一個接發電路所發送的信號。這樣，藉由選擇性地對兩個接發電路的使用進行切換，任意的電子裝置與位於該任意的電子裝置的兩側的一個或兩個以上的電子裝置之間可進行通信。

實施例3

第5圖表示本發明的第3實施例。此時，電子裝置只要具有1組接發電路即可，從節省成本和降低電路實裝面積的角度而言係有利者。

第6圖對其動作進行說明。在第3實施例中，電子裝置1的發送電路Tx輸出信號S1後，信號S2在方向耦合器CP1的電極C1上行進，藉由信號S2在電極C1上行進，電極C1與構成傳送線路10的一部分的電極C2發生電磁耦合。藉由電磁耦合所生成的信號S3沿與方向耦合器CP1的方向性相依存的一個方向(圖上為左方向的方向)在傳送線路10上行進。因信號S3在傳送線路10的開放端10a被全反射，故，被全反射後的信號S4沿與信號S3的行進方向相反的方向(圖上為右方向的方向)行進。之後，信號S4被輸入電子裝置2的方向耦合器CP2，方向耦合器CP2的電極C2與電極C1發生電磁耦合，信號S5被轉送至電極C1。其結果為，信號S7進入 電子裝置2的接收電路Rx。這裡需要說明的是，信號S4通過方向耦合器CP2的電極C2後的信號S6被傳送線路10的終端電阻RTT所吸收。

同樣地可以認為，從電子裝置2發送了的信號也進入電子裝置1的接收電路Rx。

實施例4

圖7表示的係藉由雙匯流排(Redundant Paths)線(傳送線路)實現本發明者。考慮到方向耦合器中的傳輸信號的方向性，將方向耦合器相對於傳送線路的耦合方向在2個傳送線路11、12之間設定為相互反向。換言之，將2個傳送線路分為左方向的信號所傳播的傳送線路和右方向的信號所傳播的傳送線路。為此，例如，在從電子裝置1向電子裝置2、n進行發送的情況下，使用右方向的傳送線路11，在從電子裝置2、n向電子裝置1進行發送的情況下，使用左方向的傳送線路12。

例如，電子裝置1在接發電路IO1a中具有向傳送線路11介由方向耦合器CP1a發送傳輸信號的發送電路Tx，在接發電路IO1b中具有從傳送線路12介由方向耦合器CP1b接收由電子裝置2或n發送至傳送線路12的傳輸信號的接收電路Rx。又，電子裝置2在接發電路IO2b中具有向傳送線路12介由方向耦合器CP2b發送傳輸信號的發送電路Tx，在接發電路IO2a中具有從傳送線路11介由方向耦合器CP2a接收由電子裝置1發送至傳送 線路11的傳輸信號的接收電路Rx。

方向耦合器CP2a配置在方向耦合器CP1a和作為傳送線路11的一個終端處理部的右側終端電阻RTT之間。方向耦合器CP1a配置在方向耦合器CP2a和作為傳送線路11的另一終端處理部的左側終端電阻RTT之間。方向耦合器CP2b配置在方向耦合器CP1b和作為傳送線路12的一個終端處理部的右側終端電阻RTT之間。方向耦合器CP1b配置在方向耦合器CP2b和作為傳送線路12的另一個終端處理部的左側終端電阻RTT之間。藉由這樣的終端電阻RTT，傳輸信號可被吸收以無全反射，據此，可確保傳輸信號的忠實性。

在其它的電子裝置介由方向耦合器進行傳輸信號的發送和接收的情況下，也可被認為係同樣。

這裡需要說明的是，如上所述，從方向耦合器耦合至傳送線路的信號的傳播方向理想上係一個方向(one direction)。為此，如圖8所示，傳輸信號不進行傳播的方向(與傳輸信號的行進方向相反的方向)的傳送線路11、12的端部上所連接的終端電阻可被省略，並可將該端部設定為開放端11a、12a。只要傳送線路上行進的信號在其遠端的終端電阻處能量可全部耗盡，並且在傳送線路上信號幾乎不反射，即，只要充分地進行了阻抗的匹配，即可設定成這樣的開放端的形式。

實施例5

又，利用傳播的信號為一個方向這樣的性質，如圖9所示，藉由在左方向的傳送線路12的終點側的端部串聯右方向的傳送線路11的始點，在其連接部分，可採用傳輸信號為迴轉(U-turn)折返的形式。這樣做的益處在於，與雙匯流排的情況相比，發送機和接收機的數量可為一半。據此，可使晶片小型化，並使成本下降。

例如，在從電子裝置1向電子裝置2進行發送的情況下，電子裝置1的發送機Out1的發送電路Tx介由方向耦合器CP1b所發送的信號在傳送線路12上沿B方向行進。之後，經由被彎曲成U字的傳送線路，沿傳送線路11到達電子裝置2的方向耦合器CP2a。電子裝置2的接收機In2的接收電路Rx介由方向耦合器CP2a，接收沿A方向在傳送線路11上行進的傳輸信號。

相反，在從電子裝置2向電子裝置1進行發送的情況下，電子裝置2的發送機Out2的發送電路Tx介由方向耦合器CP2b所發送的信號在傳送線路12上沿B方向進行。之後，經由被彎曲成U字的傳送線路，沿傳送線路11到達電子裝置1的方向耦合器CP1a。電子裝置1的接收機In1的接收電路Rx介由方向耦合器CP1a，接收沿A方向在傳送線路11行進的傳輸信號。

方向耦合器CP2b配置在方向耦合器CP1b和作為傳送線路12的始點側的終端處理部的終點電阻RTT之間。方向耦合器CP2a配置在方向耦合器CP1a和作為傳送線路11的終點側的終端處理部的終端電阻RTT之 間。

這樣，電子裝置1和電子裝置2就可以互相地進行信號的發送和接收。在其它的電子裝置介由方向耦合器進行傳輸信號的發送和接收的情況下，也可被認為係同樣。

這裡需要說明的係，如圖10所示，與上述圖8同樣地，考慮到傳送線路上的信號傳播方向，沒有信號到來的發送側的遠端的終端電阻可被省略。即，傳輸信號不進行傳播的方向(與傳輸信號的進行方向相反的方向)的傳送線路12的始點側的端部所連接的終端電阻可被省略，並可將該端部設定成開放端12a。

實施例6

圖11表示的係在圖9的傳送線路11和12的連接部分、即、發送部和接收部之間插入配置了信號再生用的中繼器裝置RP者。

在傳送線路上傳播的信號藉由配線的寄生電阻成分發生減衰，故，使用中繼器裝置RP對其進行補償。寄生電阻成分係藉由傳送線路的肌膚效應(skin effect)等產生的，故，如果不使用超傳導配線，則不能避免信號的減衰。為此，在傳送線路較長的情況下(例如30cm以上)，可插入中繼器裝置RP對信號進行增幅。

具體有兩種方法。其一為，由類比增幅器RPT構成中繼器裝置RP，在其增益對頻率特性中，將基 於高頻率成分的增益設定為大於基於低頻率成分的增益。其二為，由類比增幅器RPT接收信號並增幅後，將其變換為數位位階(digital level)，並由數位電路進行時鐘再同步。

在本實施方式中，從某特定電子裝置的輸出電路開始至其它電子裝置的輸入電路為止，經由2個方向耦合器。可通過方向耦合器的信號的下限頻率依賴於其尺寸(概略而言，相對於方向耦合器的長度，傳播波形的波長的1/4為基準，如果係其以下的頻率成分，則難以進行傳播)。為此，實質上，因2次經由低切濾波器(low cut filter)電路，故，傳輸信號的低頻成分被大幅度地截除。

為此，可在中繼器裝置RP的接收機部分設置用於增強接收波形的低頻成分的等化器(equalizer)。在此之上，為了對傳送系統的寄生電阻成分所引起的高頻損失進行補正，再設置一等化器則更佳。即，對低頻和高頻的增幅度都進行了提高的接收機為較佳者。

又，也可以使發送機具有對發送信號進行補正的功能。將其稱為預加重(pre-emphasis)(有時也被稱為去加重(de-emphasis))。關於預加重，周知的方法有，在傳送系統中的特定帶寬內存在減衰時，在發送側進行補正，以將資訊符號間的干涉最小化(即，對0，1的有限個組合的數位信號模式(pattern)賦予最大的可傳送環境)。

在數位信號發送中，可具有對高頻成分進行強調並發送的、所謂的“預加重”的功能。在此之上，也可 以對數位信號實施時間調變，以在傳送上能以最大間距(maximum margin)接收信號。即，可實施針對特定符號的脈衝寬度、脈衝振幅的變調。

這可以說係導入了數位方式和類比方式的兩方的動作特徵。這裡需要說明的係，如圖12所示，藉由將終端電阻RTT插入至在傳送線路12上行進的信號所要到達的遠端(即，中繼器裝置RP的輸入端)和接地(Ground)之間，可提高信號的忠實性。

實施例7

圖13係將構成方向耦合器的電子裝置側的電極的一端設定為開放端，並利用該開放端的信號的全反射作用的實施例。設計成這樣的構成，因信號在傳送線路10的左右兩側進行傳播，故，不需要將傳送線路分為右方向用的線路和左方向用的線路。然，因右側和左側的信號的傳播開始時間存在一點偏差，故，在思考時間預算(Timing Budget)時，應予考慮。這藉由圖14A及圖14B可進行說明。

圖14A及圖14B表示圖13的系統的動作原理。圖14A表示電子裝置1發送傳輸信號的發送週期的前半週期的狀態，圖14B表示電子裝置1發送傳輸信號的發送週期的後半週期的狀態。

在圖14A中，藉由電子裝置1的發送電路Tx的輸出S1進入方向耦合器CP1的端子A1，信號S2在電 極C1內向右方向傳播，同時，藉由電磁耦合，在傳送線路10上誘發向左方向行進的信號S3。之後，在圖14B中，信號S2在方向耦合器CP1的電極C1的開放端子B1處，如S4那樣進行全反射，全反射後的信號S5在電極C1內向左方向返回。此時，藉由電磁耦合，在傳送線路10上誘發向右方向行進的信號S6。在開放端子B1處反射了的信號，如S7那樣返回發送電路Tx。然，發送電路Tx係以終端電阻RTT為負載進行動作的，如果事先將該終端電阻RTT與方向耦合器CP1的特性阻抗相配合，則反射信號S7在該終端電阻RTT處被吸收，不會再發生反射。

由以上的說明可知，傳送線路10上向右方向行進的信號與傳送線路10上向左方向行進的信號相比，僅遲延了從方向耦合器CP1的端子A1至B1的信號行進時間，這實質上係可被忽略的很小的值。這樣，因在傳送線路10上信號係向左右兩側行進，故，傳送線路10的兩端可存在終端電阻RTT。

藉由這樣的構成，不需要對傳送線路10進行二重化。又，方向耦合器CP1的端子A1為直流的無限大的輸入電阻，故，發送電路Tx發送信號後，電流自動地不發生流動。因此，具有發送電路Tx的電力消耗較低的益處。

這裡需要說明的是，在以推挽式(Push-pull)構成發送電路Tx的情況下，更需要對信號反射進行考慮。 圖15A及圖15B表示的係使用了nMOS電晶體的推挽式驅動電路的例子。圖15A表示電子裝置1發送傳輸信號的發送週期的前半週期的狀態，圖15B表示電子裝置1發送傳輸信號的發送週期的後半週期的狀態。在此情況下，如果輸出高電平(high level)，則上側的電晶體Q1變為源隨器(Source Follower)動作，故，信號在開放端B1反射後，源(Source)電壓比當初的驅動電壓還要上昇。為此，電晶體Q1被切斷(cut off)。其結果為，發送端也變為開放端，信號產生多重反射，故，產生了振鈴(ringing)。在連接電子裝置的傳送線路上，因發生了基於肌膚效應的電阻，故，高頻率成分會發生損失。為此，即使在發送側產生了一些振鈴，因這樣的振鈴會發生減衰，故，可對其進行忽視。然，為了對多餘的輻射(EMI)進行抑制，需要早期地對那樣的振鈴進行終結。

圖15A及圖15B的串聯電阻Rs最好被配置為最接近方向耦合器CP1的耦合部分，藉此，可實現使上述振鈴早期減衰的方案。

藉由電阻Rs和寄生電容Cout(發送電路Tx的輸出端子的寄生電容及從發送電路Tx至電阻Rs的配線部分的寄生電容)，可得到RC高頻截止過濾器(High Cut Filter)效果。藉此，從方向耦合器CP1的開放端B1反射的信號能量迅速消失，導致振鈴迅速消失。

又，在信號的發送時，如果發送電路Tx係充分低的內部電阻，則寄生電容Cout可進行高速充放電， 故，電阻Rs並不會阻礙高速性。具體而言，串聯電阻Rs優選為10Ω至30Ω左右。其原因在於，方向耦合器CP1基本上被設計為50Ω的特性阻抗，當發送電路Tx的內部電阻被設計為20Ω左右時，匹配(matching)條件相近。

實施例8

在以上的說明中，與相同傳送線路連接的多個電子裝置被允許具有相同的功能等級(function level)。即，可並列連接多個相同的處理器。這裡與要以DRAM的模組為對象的所謂的存儲器匯流排不同。

在連接了相同功能等級的電子裝置的情況下，需要進行匯流排線的流通量(traffic)調停(arbitration)(調停：決定哪個電子裝置為發送狀態，哪個電子裝置為接收狀態)。否則，多個電子裝置同時輸出數據，變為所謂的匯流排爭用狀態。

圖16的實施例的控制器CNT係介由與傳送線路10不同的其它控制用配線對各電子裝置的發送和接收動作的調停進行控制，並在傳送線路10進行將發送狀態的電子裝置限定為僅1個的邏輯控制者。即，本構成係基於介由方向耦合器的高速數據讀出和寫入的配線方式的控制、和、基於通常的配線方式的控制之組合者。控制器CNT藉由將從CNT1至CNTn的控制信號提供至各電子裝置，對各電子裝置的模式(mode)進行接收、發送、斷電(power down)、待機(standby)等的模式的切換。

實施例9

構成方向耦合器的方法有若干種，然，重要的係將從發送機至結合器的連接配線部分的特性阻抗儘可能地與發送機的驅動電路的輸出阻抗相匹配，在此基礎上，將其連接配線部分的距離儘可能地縮短。其原因在於，為了防止來自從發送機至結合器之間的配線的多餘的輻射。故，作為構成方向耦合器的方法的一個例子，以下示出了使用封裝體導線架之例。

這裡，以作為電子裝置的一個例子的NAND型快閃記憶體為例進行說明。圖17表示先前的NAND快閃記憶體的導線架形狀。在NAND封裝體20中具有CLE(Command Latch Enable：實施取入命令的控制)、ALE(Address Latch Enable：實施取入地址的控制)、CE#(Chip Enable bar：實施晶片為待機狀態或活性狀態的控制)、WE#(Write Enable bar：實施取入數據的控制)、RE#(Read Enable bar：實施使數據輸出的控制)、R/B#(Ready/Busy bar：在內部進行“動作中”或“動作結束了”的通知)、WP#(Write Protect bar：禁止寫入，以防止不測狀態下的數據破壞)、I/O(數據的輸入輸出)等的各端子、以及、電源端子VCC、VSS。

對此，圖18示出了由方向耦合器TLC形成需要高速性的I/O端子(Input+/Input-，Output+/Output-)，並藉由傳送線路進行數據的輸入輸出時的導線架形狀。在 NAND快閃記憶體中，I/O引腳通常具有8根(參照圖17)，在圖18的NAND封裝體21中，因使用了作為高速數據輸入輸出電路的方向耦合器TLC，故，僅為1組。1組係指在本實施例中，形成了一構成輸入用方向耦合器TLC(W)的導線架和一構成輸出用方向耦合器TLC(R)的導線架。各方向耦合器因使用差分型傳送線路，故共需4個端子。又，因方向耦合器的電極與外部的終端電阻相連，故有4個RTT端子。

即，若將圖18與圖2進行對比，則I/O端子(Input+/Input-，Output+/Output-)相當於端子A1，RTT端子相當於端子B1，作為在I/O端子和RTT端子之間的封裝體21內所內置的導電部的導線架相當於電極C1。

在實裝了圖18的NAND存儲器的未圖示的主機板上形成了傳送線路，藉由該傳送線路和封裝體21的導線架，構成方向耦合器。終端電阻與主機板上作為電源配線的VTT連接。

在圖18中，構成方向耦合器的導線架的一部分被分為兩個。其目的為，保持作為導線架的傳送線路的特性阻抗的同時，即使作為結合器的電極的寬度變寬，封裝體和主機板的位置發生了偏移，也不會對作為方向耦合器的動作產生影響。

圖19例示了圖18中所例示的封裝體21的導線架和位於封裝體21外部的主機板的配線(僅表示一部分)之間的位置關係。在主機板上作為導電部而形成的傳 送線路係Write bus和Read bus的兩組配線，分別形成微帶線(microstrip line)。在形成方向耦合器的部分，二組配線的間隔變寬了，其目的為，藉由加寬間隔，使其特性阻抗變高。方向耦合器耦合後，該傳送線路部分的特性阻抗下降，故，作為耦合後的結果，目的在於使特性阻抗的變化互相抵消。

圖20示出了將方向耦合器的電子裝置側的電極設計為開放終端型時的NAND封裝體22的導線架形狀。此為與圖13、圖14A、圖14B、圖15A、圖15B的方向耦合器的構成相對應者。如此，因不需要至終端電阻的連接端子RTT，故，具有主機板的配線較單純的益處。又，因輸入和輸出由同方向的耦合器來進行，故傳送線路可為1組。圖21例示了圖20中所例示的封裝體22的導線架和位於封裝體22外部的主機板的配線(僅表示一部分)之間的位置關係。

又，若干個低速的控制端子採用先前的控制方式，如WE#和RE#那樣，寫入和讀出的控制也可通過傳送線路來進行。圖22係NAND快閃記憶體等的電子裝置的時序圖的一個例子。如果低速控制信號CE#變為低電平(low level)，則電子裝置被活性化並變為接受輸入的狀態。這裡，以寫入數據然後進行讀出的周期(cycle)為例對動作進行說明。

前序(preamble)信號被發送至傳送線路後，接收機進行接收的準備，即，從信號中抽出時鐘信號成分 (稱為Clock Recovery)並使PLL電路的位相同步，變為可對命令進行解碼的狀態。之後，作為寫入命令和寫入對象的地址到來後，電子裝置對該命令進行解碼，內部動作開始進行。一系列的寫入數據被轉送至存儲器內部的緩衝電路後，藉由後同步(postamble)信號，告知寫入數據的結束。之後，作為讀出命令和讀出對象的地址到來後，經過取出(access)時間後，數據被輸出。此時，也由存儲器輸出前序信號，之後，輸出讀出數據，又，結束也由後同步信號告知。

實施例10

圖23示出了本實施例的NAND型快閃記憶體的封裝體23內所內置的NAND晶片24的配置(layout)概念。NAND晶片24係半導體晶片的一個例子。NAND型快閃記憶體具有：與數據的保存相關的存儲單元陣列(memory cell array)27、與其付隨的解碼器(未圖示)、在存儲單元陣列27和外部電路之間進行動作速度調整的頁緩衝器(page buffer)26、輸入輸出數據暫存器(register)25、以及、接發電路Tx、Rx。本實施例係藉由在接發電路Tx、Rx的前端連接一對由半導體晶片的配線所使用的金屬層進行了延長的金屬配線，並藉由該金屬配線形成了方向耦合器TLC(W)及TLC(R)的一個電極(例如，在圖2的情況下，相當於電極C1)的例子。

實施例11

圖24示出了利用中介片29的配線形成方向耦合器TLC(W)及TLC(R)的一個電極(例如，在圖2的情況下，相當於電極C1)的例子。中介片29在系統級封裝體(system in package)28內封入複數個半導體晶片(例示了2個NAND晶片24-1、24-2)時，係對該些複數個半導體晶片進行載置(mount)的副主板(sub board)，其上形成有對該些半導體晶片進行連接的配線。半導體晶片和中介片29藉由鍵合金線(Bonding Wire)電連接。

實施例12

圖25示出了利用實裝了電子裝置1、2的主機板的印刷基板的配線形成方向耦合器CP1a、CP1b、CP2a、CP2b，並進行電子裝置1、2之間的通信的例子。電子裝置1、2可為存儲器，亦可為處理器等具有邏輯功能者。

即，在本實施例中，利用印刷配線的毗鄰配線間的電磁耦合，構成了方向耦合器。連接至內置於電子裝置1、2的接發電路的輸出引腳與由印刷基板的配線所形成的方向耦合器的一個電極相連。又，另一個電極以可進行電磁耦合的距離與印刷基板上所形成的作為傳送線路的Output bus或Input bus相接近。又，該另一個電極介由實裝於印刷基板的終端電阻元件RTT，與終端用電源圖案(pattern)VTT相連。圖面上未標記連接的引腳係電源引腳和控制引腳等，可與其它電路進行適當的連接。電子裝 置1、2的封裝體盡管以Dual-in-line為例，然，也可為BGA(Ball Grid Array)型。

圖26係在實裝了電子裝置1、2的主機板的多層印刷基板的不同層之間形成了方向耦合器CP1a、CP1b、CP2a、CP2b的例子。這樣，藉由在相互不同的層上所形成的配線之間構成方向耦合器，構成方向耦合器的兩配線相面對的面積易被增大，故，可增加方向耦合器的耦合度，得到使傳輸信號的忠實性變得更高的結果。例如，在方向耦合器CP1a、CP1b、CP2a、CP2b中，電子裝置1、2的引腳和終端電阻元件RTT之間的配線部分位於印刷基板的表層，傳送線路Output bus或Input bus的配線部分位於印刷基板的內層。

這裡需要說明的是，圖25、圖26係與形成了2個使電子裝置並聯的傳送線路的圖7至圖12的電路相對應者。

實施例13

圖27A示出了使用方向耦合器的電子裝置1、2、3的實裝例，該方向耦合器使用數據包(packet)以最少的引腳數進行動作，圖27A係與在開放端形成了方向耦合器的一個電極的圖13的電路相對應者。圖27B示出了從背面觀察電子裝置的形態，以可看到電子裝置的實裝面。符號30表示四角的隆起(bump)。在本實施例中，藉由在半導體晶片33上直接形成圖案、或、在搭載半導體晶片33的 中介片上形成圖案，形成方向耦合器的一個電極C1，而另一個電極則藉由印刷基板的配線圖案Input/Output Bus來形成。

在上述構成中，主要的輸入輸出功能都使用介由方向耦合器的Input/Output Bus，藉由與配線直接連接的端子(具體而言，係電源供給端子、Chip select端子32、Status端子31)，進行最小限的控制。

Chip select係指定在共用匯流排的電子裝置中允許與匯流排之間進行信號的輸入輸出的裝置的信號。故，原則上，藉由匯流排，2個或2個以上的裝置與匯流排連接。即，2個係指發送裝置和接收裝置。因複數個裝置可能同時變為接收狀態，故Chip select有可能選擇3個以上的裝置，然，發送狀態的裝置僅限為1個。在Chip select被激活了的電子裝置中，接收機進入接收模式(mode)，藉由傳送至匯流排的前序信號，接收機的時鐘信號回復電路(clock recovery circuit)使PLL電路的動作穩定化，以可接受命令。命令包含表示指向哪個電子裝置的地址，與接收機相連的解碼器對命令和地址進行解讀，如果認定為係指向自己者，則執行命令。

Status端子31係用於表示電子裝置的內部狀態的端子。表示作為通信對象的電子裝置為可接受信號的狀態(Ready)、或、不可接受信號的狀態(Busy)。如果不知道該些狀態，則會出現向不可接收信號的對象進行了發送的事態。

圖28示出了圖27A的構成的時機(timing)的一個例子。在該例中，Chip select#變為低電平(low)並選擇了電子裝置後，Status信號變為低電平(low)，接收機表示變為可進行數據輸入的狀態。在數據的先頭具有被稱為前序信號的一系列的信號，據此，輸入電路的時鐘信號回復電路進行動作。時鐘信號回復電路進行動作後，從信號中抽出通信用同步時鐘信號成分，同時，在電子裝置內部，藉由PLL電路的動作，時鐘信號和內部的位相進行整合。

之後，命令(本例中為數據的取入)和地址數據到來，並被取入。數據讀入結束的同時，被賦予後同步信號。該信號在至下一個命令被輸入之間盡管係NOP(non operation)，然，係用於使時鐘信號回復電路的同步繼續者。

之後，命令(本例中為數據的取出)和地址數據到來後，電子裝置的內部電路開始進行演算。如果係存儲器，則進行讀出動作。如果該期間的時間相當長(例如，在NAND型不揮發性存儲器的情況下，具有這種可能性)，則Input/Output Bus暫時被開放，以用於其它用途。電子裝置的內部演算結束後，Status#信號變為高電平(high)，以告知係可輸出狀態。如此，再賦予前序信號，時鐘信號回復電路進行動作，該動作結束的同時，數據被輸出。

這樣，僅藉由最小限的控制信號引腳，命令 和數據即可經由高速傳送線路被賦予至電子裝置。在使用方向耦合器在同一匯流排上連接了複數個電子裝置的情況下，因各自皆可為信號的發送側和接受側，故，相互之間的通信關係由高速匯流排以外的路線(route)來控制。

實施例14

又，也可以將方向耦合器的一個電極形成在電子裝置的封裝體內部或封裝體上面(即，與通常將作為電極的端子而拉出的下面相反側的面)，而將另一個電極形成在比該封裝體的上面還往上方之處。例如，形成在比封裝體的上面還往上方之處的另一個電極，可藉由比該封裝體的上面還往上方的1mm以內配置的可撓性基板上所形成的印刷配線來形成。

圖29示出了將由可撓性基板的配線形成了方向耦合器的另一個電極的構成應用至智慧電話內的電子電路基板的情況。智慧電話的基板40上搭載了基帶(baseband)處理器43(高頻接收和信號處理)、應用(application)處理器41(多媒體處理器，進行用於將畫像顯示在顯示器上的MPEG信號的解碼功能等的信號處理)、該些處理器進行演算時所用的低功耗(low power)DRAM、對通訊錄(address book)和待機畫面的數據等進行保存的快閃記憶體42、44等的電子裝置。圖29表示該些電子裝置由封裝體的上方形成的高速傳送線路47所連接的實施例。

在處理器中，也存在著100個以上的多個引腳被拉出的情況，故，基板40的配線易變為錯綜複雜。隨著處理的數據的高速化，還需要對配線進行特性阻抗的管理。又，劇烈的彎曲會引起不必要的電波輻射，也係必須要避免的。為此，較難進行尤其是需要高速性的時鐘信號和數據匯流排的配線。在本實施方式中，藉由通常的配線方法進行電源和低速控制信號的供給，高速信號的傳送可藉由半導體封裝體的上方所配置的較薄的可撓性基板46的傳送線路47來進行。可撓性基板46在基板40的電容器和電阻等部品之上通過，並使處理器和存儲器、或處理器之間進行耦合。故，配線可為比較直的形狀，適於進行高速信號的傳送。

圖30係圖29的構成的一部分的截面示意圖。被封裝了的電子裝置41、42、43、44藉由通常的配線方法被安裝在多層印刷基板40上，並且，在封裝體的上方配置有形成了傳送線路47的可撓性基板46。在封裝體內所內置的方向耦合器的一個電極和構成傳送線路47的一部分的電極之間，形成有方向耦合器CP1、CP2。此時，傳送線路47僅在電子裝置42、44之上通過，並沒有與電子裝置42、44耦合。傳送線路47介由方向耦合器僅與必要的電子裝置41、43進行耦合。傳送線路47的遠端連接了內置有終端電阻的中繼器IC(中繼器裝置RP)，該中繼器IC實裝在可撓性基板46上。又，可撓性基板46的一部分具有用於向中繼器IC進行電源供給的配線45， 配線45與基板40連接。又，可撓性基板46上實裝了作為傳送線路10的終端的終端電阻RTT。

攜帶電話和智慧電話一般使用至少2個處理器。1個係基帶處理器，實施基於被稱為GSM(註冊商標)和CDMA的各種通信方式的信號處理，以得到音聲信號的一系列的控制。另一個係應用處理器，實施對藉由通信所得到的例如JPEG和MPEG等的畫像數據進行解碼，並在顯示器上進行顯示的功能和字典功能等的應用功能。兩者可獨立地進行動作，然，最好係共用匯流排，對數據進行高速處理。為此，在同一封裝體中可安裝兩個處理器的晶片，然，在隨著商品不同應用處理器也不同，銷售區域不同基帶處理器也不同的情況下，在同一封裝體進行內置的靈活性不良。又，在將各自安裝至印刷基板的使用法中，有時也難以充分地發揮高速性。對此，在本實施例中，藉由將高速傳送線路形成在與印刷基板不同的位置，可解決如上所述的問題。

實施例15

圖31表示構成方向耦合器的電子裝置側的電極的一端交流接地，被進行了終端處理的實施例。電極的一個端部與電子裝置的接發電路Tx、Rx連接，電極的另一個端部介由終端電阻RTT1和終端電容CTT的串聯而接地。

終端電阻RTT1設定為與構成方向耦合器CP的傳送線路10的特性阻抗大致相等，由終端電阻RTT1 和終端電容CTT的串聯而確定的下限截止頻率(lower cut-off frequency)可設定為小於等於傳輸信號的基本頻譜(spectrum)頻率。據此，因在電子裝置側的電極上傳播的傳輸信號被交流地止於終端，故，反射信號返回發送電路Tx側的比例可被減小。

具體而言，因終端電容CTT部分的電抗(reactance)為1/(jωCTT)，故，傳輸信號的基本波為5GHz(數據率(data rate)相當於10Gbps)時，電抗被計算為31.8×10^-12/CTT。CTT=1pF時，電抗為31.8Ω，故，在終端電阻RTT1為50Ω的情況下，兩者為接近的值。如果CTT為10pF，則因電抗為3.18Ω，故，變小到相對於作為電阻成分的RTT可忽略的程度。為此，CTT為1pF左右以上時有效。

這裡需要說明的是，對發送機Tx的電路形式並無特別的限定。

圖32表示將圖31的AC終端方式應用於印刷基板的例子，係圖25的變形例。AC終端用電容器(capacitor)CTT最好為陶瓷型或雲母型的晶片電容器。圖33表示將圖31的AC終端方式應用至多層印刷基板的例子，係圖26的變形例。AC終端用電容器CTT係藉由利用不同導體層間的電容而構成者。

實施例16

圖34示出了介由中介片52在半導體晶片51和半導 體晶片50之間進行通信的例子。圖35係表示半導體晶片51和中介片52的第1連接例的截面圖。

在中介片52上所實裝的半導體晶片51和50之間介由方向耦合器CP1、CP2連接的2根差分傳送線路53藉由中介片52的第一層(表面層)的印刷銅箔所形成。接地層(ground plane)54係用於調整差分傳送線路53的特性阻抗而設置的接地層，藉由中介片52的第二層的印刷銅箔所形成。

中介片52如果與半導體晶片50、51的熱膨張係數並非大致相同，則不能使用微凸塊(micro bump)與半導體晶片50、51連接。其理由為，熱膨張係數的不同導致微凸塊上產生應力，易發生破壞。

故，例如，取代微凸塊，如圖36所示，從半導體晶片引出鍵合金線57(例如，粗細為10μm的金線或銅線等的金屬線)，並將其切短(0.2mm左右)。符號58係釘頭(nailhead)。中介片的配線53(銅箔)藉由導電性接著劑56與鍵合金線57連接。作為可機械變形的導電材的鍵合金線57因可與一定程度的彎曲相對應，故，可對中介片和半導體晶片的熱膨張係數的不同所引起的應力進行吸收。這裡需要說明的是，符號55係藉由貫穿孔鍍金所覆蓋的埋入金屬。又，如圖37、圖38所示，對半導體晶片的金屬配線和中介片52的配線53，也可藉由作為可機械變形的導電材的導電性接著劑56直接進行連接。

即，電源端子和控制信號端子等盡管可直接 連接半導體晶片和中介片的配線，然，連接半導體晶片和中介片的高速數據匯流排最好介由方向耦合器CP1、CP2(參照圖34)進行結合。例如，在半導體晶片的金屬配線和與該金屬配線相對的中介片的銅箔配線之間，最好形成方向耦合器CP1、CP2。

就方向耦合器而言，構成該方向耦合器的電極之間盡管存在一定程度的偏移，但對其特性也無較大的影響。為此，半導體晶片和中介片的熱膨張係數的不同所引起的相互位置的偏移在一定程度上係被允許的。又，方向耦合器因可傳送GHz order的信號，故，可傳達的資訊量較多。在半導體晶片和中介片的連接中使用了微凸塊的情況下，為了使GHz order的信號通過，凸塊的直徑需要小型化至10μm左右。然，如此小型的凸塊，其機械性能較弱，熱膨張係數的不同導致半導體晶片和中介片之間的偏移達到數μm時，容易發生破壞。藉由使用方向耦合器，可回避這樣的破壞。

即，如果應用方向耦合器在電極之間即使發生一些位置偏移也不會對電特性產生較大影響之特徵，就可以使用熱膨張係數與半導體晶片不同的中介片。電源和低速控制信號所通過的路徑等可使用凸塊對半導體晶片和中介片之間進行連接，藉由在半導體晶片和中介片之間使用機械可塑性材料(例如，鍵合金線57或導電性接著劑56)，可對由熱膨張所引起的位置偏移進行吸收。據此，可使用廉價的聚醯亞胺(polyimide)和FR4等材料製作中介 片。

實施例17

另外，構成方向耦合器的兩個電極皆可被內置在電子裝置的封裝體內。據此，例如，在矽系半導體集積電路中，可容易地實現在電子裝置之間高速地進行信號傳送的界面。

圖39、圖40A、40B、40C示出了本實施例的電子裝置(這裡，半導體集積電路(半導體晶片)係由封裝體61所覆蓋的電子部品)的內部結構。圖39示出了本實施例的電子裝置的基本要素，圖40A示出了從底面觀察本實施例的電子裝置的內部結構。圖40B示出了從側面觀察圖40A所示的沿y-y’截面的內部結構，圖40C示出了從側面觀察圖40A所示的沿x-x’的內部結構。

半導體晶片採用多層金屬配線方式，近年，有超過10層的。圖示的電子裝置在封裝體61內具有由矽基板62、層疊在矽基板62上的中間金屬層及最表面金屬層所構成的半導體晶片，同時，在封裝體61內還具有複數個導線架67各自的一部分。

本實施例中，矽基板62上所層疊了的金屬配線層(優選為，最表面金屬層)上形成了方向耦合器的一個電極64(例如，在圖2的情況下，相當於電極C1)。圖中示出了電極64被形成在最表面金屬層的例子。據此，從矽基板62上所形成了的發送電路或接收電路至方向耦合 器的一個電極64之間的距離可被儘可能的縮短。即，藉由如上所述將方向耦合器的一個電極64直接形成在半導體晶片上，可儘可能地排除阻礙高頻動作的寄生成分。

另外，方向耦合器的另一個電極(例如，在圖2的情況下，相當於電極C2)可形成在導體部上，該導體部以從半導體晶片上的一個電極64開始間隔0.1mm左右進行接近的方式被配置。本實施例中，作為該以接近方式配置的導體部，採用從封裝體61的外部拉出的導線架67。導線架67貫穿封裝體61，藉由其貫穿部分與電極64接近配置，形成了方向耦合器CP1a、CP1b。

這裡需要說明的是，與高速信號無關的電源供給端子、及相當於各種控制端子的導線架67(即，不構成方向耦合器的其它導線架)藉由鍵合金線66與半導體晶片的最表面金屬層上所形成的鍵合凸塊63相連。

另外，方向耦合器的一個電極64和矽基板62上所形成的半導體電路之間最好具有保護(shield)部。圖中示出了保護板65，其在半導體晶片的最表面金屬層上所形成的方向耦合器的電極64和矽基板62之間的中間金屬層上，對方向耦合器和矽基板62上所形成的半導體電路進行靜電保護(屏蔽)。

保護板65具有保護半導體電路以不受方向耦合器所放射的電磁波中的電波成分的影響的作用，同時，也具有對方向耦合器的電極部分的特性阻抗進行調整的作用。即，因構成方向耦合器的電極和保護板65之間的距 離越近，該電極的特性阻抗越低，故，藉由在多層配線金屬層中的最合適的層上配置保護板65，可對其特性阻抗進行控制。這裡需要說明的是，在增加特性阻抗的情況下，也可以不使用保護板65。

本實施例中，係所謂的LOC(Leas On Chip)形式的實裝形態。通常，導線架與矽晶片不重疊，然，在DRAM等常用的LOC中，導線架延伸至晶片的上方，可與晶片中央付近處的鍵合凸塊相連接。本實施例中，因導線架和半導體晶片之間形成了方向耦合器，故，導線架延長至晶片的中央付近處。

對半導體晶片進行封裝、安裝時，藉由具有接著性的材料(接著劑或兩面膠帶等)將半導體晶片固定至導線架67(或者，將半導體晶片限制為不能移動的所謂的事實上的固定狀態)，然後，由鍵合機進行鍵合金線66的鍵合。之後，使用環氧樹脂(epoxy resin)等材料對全體進行模鑄(mold)，可採用對導線架67進行切斷和彎曲加工的一般的方法。

圖41和圖42係表示將圖39、圖40A、圖40B、圖40C的電子裝置實裝至印刷基板69的狀態的圖。圖41表示平面圖，圖42表示截面圖，圖43表示等價電路。在本實施例中，因係差分對的傳送線路81、82，故，方向耦合器也由差分型構成。

構成方向耦合器CP1、CP2的一個電極的導線架67貫穿電子裝置1、2的封裝體61，構成印刷基板 69上的傳送線路81、82的一部分。在印刷基板69的內層，由銅箔形成接地層68。

封裝體61內的半導體晶片如上所述，以0.1mm左右的間隔，與作為傳送線路81、82的一部分的導線架67相接近地配置，然，並不進行電連接(直流電連接)。為此，外部的靜電從導線架67進入半導體晶片以引起破壞的可能性降低，可以省略或簡化導線架67的靜電對策電路。

另外，為了使高頻特性更加良好，導線架無彎曲的圖44、圖45的結構亦較佳。構成方向耦合器CP1、CP2的一個電極的直線狀導線架77使用凸塊78(焊點(solder ball)、金等)與半導體晶片的鍵合凸塊63相連。因不使用鍵合金線，故，不存在鍵合金線飛出至封裝體71外部的可能性，又，因不需要使導線架彎曲以對鍵合金線的彎曲部分進行收藏的尺寸，故，可將傳送線路形成為直線狀。其結果為，信號傳送系統變為直線狀，可使高速信號通過。

<效果>

根據本實施方式的匯流排系統及電子裝置，可使與共通匯流排線並聯的任意的電子裝置間的資訊交換高速化。

在先前的匯流排線中，存在著隨著所連接的電子裝置的增加，可傳送的信號的頻率上限下降的缺點。為此，在本實施方式中，將匯流排線形成為阻抗被管理了 的傳送線路，並且，電子裝置和該傳送線路藉由方向耦合器連接。

方向耦合器可對與匯流排線連接的區間的阻抗進行管理，傳送線路的阻抗可被設計為，連接了方向耦合器的部分和其它傳送線路部分具有相同的特性阻抗。實現了這樣的同樣的特性阻抗的結果為，傳送線路在途中不會對所傳播的信號進行反射，可直至能量被終端電阻所吸收為止對信號進行傳送。在不使用方向耦合器僅將配線進行分岐的情況下，因分岐配線的特性阻抗與匯流排配線的阻抗為並列，故，一定會出現阻抗的不連續性。這樣，傳播信號的一部分發生反射，波形出現紊亂。

又，在本實施方式中，可在主機板上配置共通的高速傳送線路，並可介由方向耦合器對複數個電子裝置進行連接以實現相互之間的通信。例如，在攜帶電話的例子中，可將基帶處理器、多媒體處理器、及快閃記憶體與相同的數據匯流排連接。高速傳送線路可為差分型傳送線路(稱為共面(coplanar)型)，也可為複數對的微帶狀線型傳送線路。因可進行高速信號的傳送，故，不需要進行先前的並列32位元等大量的配線的並聯(進行從並聯至串聯的變換再進行傳送)，因此，主機板的配線根數減少，可對攜帶電話系統進行小型化。又，系統的成本因係與輸入輸出引腳數成比例的要素，故，可降低系統的成本。

又，在1：1傳送型中，因每次連接時接收電路和發送電路都進入，故，存在著信號傳送出現遲延，系 統構成越複雜該電路的電力消耗越大的問題。對此，在本實施方式中，可回避這樣的問題。

以上，基於實施例對匯流排系統及電子裝置進行了說明，然，本發明並非限定於上述實施例。與其它實施例的一部分或全部的組合或置換等各種各樣的變形及改良都屬於本發明的範圍內。

例如，本發明對所謂的「異質運算(Heterogeneous Computing)」的結構(Architecture)也是有效的。異質運算係指，藉由連接了各種資源(處理器、圖形處理器、存儲器、外部接口等)的多處理器結構進行分散處理者，尤其係指，連接了多個圖形處理器以提高處理能力者。如果換個角度來看，異質運算也可稱為，具有在共通的高速匯流排配線上連接了各種資源的結構，並藉由對高速匯流排進行分時(Time Sharing)，以對硬件進行簡化者。此前的半導體集積電路的發展形態可稱為係在單一的大型矽晶片上集成全部的功能，然，異質運算與此不同。異質運算盡管本來係實現高功能系統者，然，本發明對內置了基帶處理器、多媒體處理器、及存儲器的智慧電話等攜帶型電子裝置也是有效的。

又，本發明不僅可在連接了如上所述的邏輯集成電路和存儲器的情況下進行使用，也可在使處理器和處理器耦合以構成多處理系統的情況下、或、在使一般的邏輯集成電路耦合至相同高速匯流排上的情況下進行使用。

又，「開放端」的「開放」也可不是完全的開放，而是實質上的開放。即，即使不是完全的開放，如果連接了與傳送線路(也包含方向耦合器的電極)的特性阻抗相異很大的電阻，則可得到與開放端實質上相同的效果，即，產生信號的反射。

本國際申請主張2012年8月10日申請的日本國專利申請第2012-178992號的優先權，並在本國際申請中引用了日本國專利出願第2012-178992號的全部內容。

Claims (26)

1. 一種匯流排系統，具有與匯流排線並聯的複數個電子裝置，其特徵在於，具有：第1電子裝置，向該匯流排線介由第1方向耦合器發送傳輸信號；及第2電子裝置，從該匯流排線介由第2方向耦合器接收從該第1電子裝置發送至該匯流排線的傳輸信號。
2. 根據申請專利範圍第1項之匯流排系統，其中：該第2方向耦合器被配置在該第1方向耦合器和該匯流排線的一個終端處理部之間。
3. 根據申請專利範圍第2項之匯流排系統，其中：該第2電子裝置從該匯流排線介由該第2方向耦合器接收沿向該一個終端處理部的方向行進的傳輸信號。
4. 根據申請專利範圍第1項之匯流排系統，其中：該第2電子裝置向該匯流排線介由該第2方向耦合器發送傳輸信號，該第1電子裝置從該匯流排線介由該第1方向耦合器接收從該第2電子裝置發送至該匯流排線的傳輸信號。
5. 根據申請專利範圍第4項之匯流排系統，其中：該第2方向耦合器被配置在該第1方向耦合器和該匯流排線的一個終端處理部之間，該第1方向耦合器被配置在該第2方向耦合器和該匯流排線的另一個終端處理部之間。
6. 根據申請專利範圍第5項之匯流排系統，其中： 該第1電子裝置從該匯流排線介由該第1方向耦合器接收沿向該另一個終端處理部的方向行進的傳輸信號。
7. 根據申請專利範圍第4項之匯流排系統，其中：該第1電子裝置可從該第1方向耦合器的兩側進行發送和接收，該第2電子裝置可從該第2方向耦合器的兩側進行發送和接收。
8. 根據申請專利範圍第4項之匯流排系統，其中：該第2方向耦合器被配置在該第1方向耦合器和該匯流排線的一個終端處理部之間，該第1方向耦合器被配置在該第2方向耦合器和該匯流排線的另一個開放端之間。
9. 根據申請專利範圍第1項之匯流排系統，其中：該匯流排線包含第1匯流排線和第2匯流排線，該第1電子裝置向該第1匯流排線介由該第1方向耦合器發送傳輸信號，並從該第2匯流排線介由第3方向耦合器接收從該第2電子裝置發送至該第2匯流排線的傳輸信號，該第2電子裝置向該第2匯流排線介由第4方向耦合器發送傳輸信號，並從該第1匯流排線介由該第2方向耦合器接收從該第1電子裝置發送至該第1匯流排線的傳輸信號。
10. 根據申請專利範圍第9項之匯流排系統，其中：該第2方向耦合器被配置在該第1方向耦合器和該第 1匯流排線的一個終端處理部之間，該第1方向耦合器被配置在該第2方向耦合器和該第1匯流排線的另一個終端處理部之間，該第4方向耦合器被配置在該第3方向耦合器和該第2匯流排線的一個終端處理部之間，該第3方向耦合器被配置在該第4方向耦合器和該第2匯流排線的另一個終端處理部之間。
11. 根據申請專利範圍第9項之匯流排系統，其中：該第2方向耦合器被配置在該第1方向耦合器和該第1匯流排線的一個終端處理部之間，該第1方向耦合器被配置在該第2方向耦合器和該第1匯流排線的另一個開放端之間，該第3方向耦合器被配置在該第4方向耦合器和該第2匯流排線的一個終端處理部之間，該第4方向耦合器被配置在該第3方向耦合器和該第2匯流排線的另一個開放端之間。
12. 根據申請專利範圍第1項之匯流排系統，其中：該匯流排線包含第1匯流排線和第2匯流排線，該第2匯流排線與該第1匯流排線串聯以使該第1匯流排線的終點側為始點，該第1電子裝置向該第1匯流排線介由該第1方向耦合器發送傳輸信號，並從該第2匯流排線介由第3方向耦合器接收從該第2電子裝置發送至該第1匯流排線的傳輸信號， 該第2電子裝置向該第1匯流排線介由第4方向耦合器發送傳輸信號，並從該第2匯流排線介由該第2方向耦合器接收從該第1電子裝置發送至該第1匯流排線的傳輸信號。
13. 根據申請專利範圍第12項之匯流排系統，其中：該第4方向耦合器被配置在該第1方向耦合器和該第1匯流排線的始點側的終端處理部之間，該第2方向耦合器被配置在該第3方向耦合器和該第2匯流排線的終點側的終端處理部之間。
14. 根據申請專利範圍第12項之匯流排系統，其中：該第4方向耦合器被配置在該第1方向耦合器和該第1匯流排線的始點側的開放端之間，該第2方向耦合器被配置在該第3方向耦合器和該第2匯流排線的終點側的終端處理部之間。
15. 根據申請專利範圍第12項之匯流排系統，其中：具有被插入該第1匯流排線和該第2匯流排線的連接部分的中繼器裝置。
16. 根據申請專利範圍第1項之匯流排系統，其中：構成該方向耦合器的電子裝置側的電極的一端被交流接地。
17. 根據申請專利範圍第1項之匯流排系統，其中： 構成該方向耦合器的電子裝置側的電極的一端被開放。
18. 根據申請專利範圍第1項之匯流排系統，其中：控制該匯流排線的流通量的控制信號被賦予至該複數個電子裝置。
19. 根據申請專利範圍第18項之匯流排系統，其中：具有賦予該控制信號的控制器。
20. 根據申請專利範圍第1項之匯流排系統，其中：該方向耦合器由該電子裝置的封裝體內所內置的導電部和該封裝體外的導電部所構成。
21. 根據申請專利範圍第1項之匯流排系統，其中：對應於各該第1方向耦合器分別具有該第1電子裝置。
22. 根據申請專利範圍第1項之匯流排系統，其中：對應於各該第2方向耦合器分別具有該第2電子裝置。
23. 一種電子裝置，具有構成方向耦合器的第1電極和第2電極、以及、介由該方向耦合器可與匯流排線連接的半導體晶片，其中：該第1電極由該半導體晶片的金屬層形成，該第2電極由與該金屬層近接配置的導體部。
24. 根據申請專利範圍第23項之匯流排系統，其中： 該第2電極由導線架形成。
25. 根據申請專利範圍第23項之匯流排系統，其中：在該第1電極和矽基板上所形成的電路之間具有保護部。
26. 一種匯流排系統，具有：申請專利範圍第23項之電子裝置；及與該電子裝置並聯的複數個匯流排線。