JP2003338602A - メモリモジュール - Google Patents
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 各信号線間における信号のタイミングのばら
つきを容易に低減すると共に，小型化，配線短縮化を実
現するメモリモジュールを提供すること。 【解決手段】 フレキシブル基板３の同一面上に実装さ
れた複数のメモリ２が，フレキシブル基板３を湾曲させ
た状態で積層されており，フレキシブル基板３には，ロ
ジックＩＣに電気的に接続するための外部端子３１と，
該外部端子３１と各メモリ２とをそれぞれ電気的に接続
する略同じ長さの信号線３２とが設けられていることを
特徴とするメモリモジュール１。
つきを容易に低減すると共に，小型化，配線短縮化を実
現するメモリモジュールを提供すること。 【解決手段】 フレキシブル基板３の同一面上に実装さ
れた複数のメモリ２が，フレキシブル基板３を湾曲させ
た状態で積層されており，フレキシブル基板３には，ロ
ジックＩＣに電気的に接続するための外部端子３１と，
該外部端子３１と各メモリ２とをそれぞれ電気的に接続
する略同じ長さの信号線３２とが設けられていることを
特徴とするメモリモジュール１。
Description
【０００１】
【技術分野】本発明は，複数の等価なメモリをフレキシ
ブル基板に実装してなるメモリモジュールに関する。
ブル基板に実装してなるメモリモジュールに関する。
【０００２】
【従来技術】高集積化，高速化に対応するメモリモジュ
ールとして，複数のメモリを一つの基板に実装してなる
メモリモジュールがある。該メモリモジュールは，複数
のメモリを実装するために，その面積が大きくなり，ま
た，外部端子と各メモリの電極との間の配線距離が長く
なるなどの問題がある。
ールとして，複数のメモリを一つの基板に実装してなる
メモリモジュールがある。該メモリモジュールは，複数
のメモリを実装するために，その面積が大きくなり，ま
た，外部端子と各メモリの電極との間の配線距離が長く
なるなどの問題がある。
【０００３】かかる問題を解決すべく，上記複数のメモ
リを積み重ねたスタック構造を有するメモリモジュール
がある（特開２００１−０６８６２０，特開２００１−
０８５５９２等）。これにより，モジュールの小型化，
配線距離の短縮化を実現することができる。
リを積み重ねたスタック構造を有するメモリモジュール
がある（特開２００１−０６８６２０，特開２００１−
０８５５９２等）。これにより，モジュールの小型化，
配線距離の短縮化を実現することができる。
【０００４】
【解決しようとする課題】しかしながら，上記従来のメ
モリモジュールは，外部端子と各メモリの電極との間の
信号線の長さを等しくすることについては考慮されてい
ない。そのため，各メモリに接続される信号線の間にお
いて，信号線の長さの違いや，これに基づく電気抵抗の
違いから，信号伝播速度に差が生ずる。その結果，上記
各信号線の間において，信号のタイミングのばらつきが
生じ，誤動作の原因となるおそれがある。かかる不具合
は，システムの高速化に伴い発生しやすくなる。従来の
メモリモジュールを用いる場合，このような信号のばら
つきを解消するためには，各メモリごとに信号の送受信
のタイミングを制御するなど，厳密，複雑な制御が必要
となる。
モリモジュールは，外部端子と各メモリの電極との間の
信号線の長さを等しくすることについては考慮されてい
ない。そのため，各メモリに接続される信号線の間にお
いて，信号線の長さの違いや，これに基づく電気抵抗の
違いから，信号伝播速度に差が生ずる。その結果，上記
各信号線の間において，信号のタイミングのばらつきが
生じ，誤動作の原因となるおそれがある。かかる不具合
は，システムの高速化に伴い発生しやすくなる。従来の
メモリモジュールを用いる場合，このような信号のばら
つきを解消するためには，各メモリごとに信号の送受信
のタイミングを制御するなど，厳密，複雑な制御が必要
となる。
【０００５】本発明は，かかる従来の問題点に鑑みてな
されたもので，各信号線間における信号のタイミングの
ばらつきを容易に低減すると共に，小型化，配線短縮化
を実現するメモリモジュールを提供しようとするもので
ある。
されたもので，各信号線間における信号のタイミングの
ばらつきを容易に低減すると共に，小型化，配線短縮化
を実現するメモリモジュールを提供しようとするもので
ある。
【０００６】
【課題の解決手段】本発明は，フレキシブル基板の同一
面上に実装された複数のメモリが，上記フレキシブル基
板を湾曲させた状態で積層されており，上記フレキシブ
ル基板には，ロジックＩＣに電気的に接続するための外
部端子と，該外部端子と各メモリとをそれぞれ電気的に
接続する略同じ長さの信号線とが設けられていることを
特徴とするメモリモジュールにある（請求項１）。
面上に実装された複数のメモリが，上記フレキシブル基
板を湾曲させた状態で積層されており，上記フレキシブ
ル基板には，ロジックＩＣに電気的に接続するための外
部端子と，該外部端子と各メモリとをそれぞれ電気的に
接続する略同じ長さの信号線とが設けられていることを
特徴とするメモリモジュールにある（請求項１）。
【０００７】次に，本発明の作用効果につき説明する。
上記フレキシブル基板は，実装された複数の上記メモリ
が積層した状態となるように湾曲させて折り畳まれてい
る。そのため，メモリモジュールの小型化を容易に実現
することができる。また，この場合，上記フレキシブル
基板にビアを形成するなどの手段を用いることにより，
配線距離を容易に短縮することができる。
上記フレキシブル基板は，実装された複数の上記メモリ
が積層した状態となるように湾曲させて折り畳まれてい
る。そのため，メモリモジュールの小型化を容易に実現
することができる。また，この場合，上記フレキシブル
基板にビアを形成するなどの手段を用いることにより，
配線距離を容易に短縮することができる。
【０００８】また，上記複数の信号線は，互いに略同じ
長さを有する。即ち，等長配線を行なっている。これに
より，外部端子と各メモリの電極との間の信号の伝播速
度を高い精度で略均等にすることができる。そのため，
複数のメモリの電極にそれぞれ接続される複数の信号線
の間において，信号のタイミングのばらつきを容易に低
減することができる。それ故，システムの高速化にも充
分に対応することができる。
長さを有する。即ち，等長配線を行なっている。これに
より，外部端子と各メモリの電極との間の信号の伝播速
度を高い精度で略均等にすることができる。そのため，
複数のメモリの電極にそれぞれ接続される複数の信号線
の間において，信号のタイミングのばらつきを容易に低
減することができる。それ故，システムの高速化にも充
分に対応することができる。
【０００９】以上のごとく，本発明によれば，各信号線
間における信号のタイミングのばらつきを容易に低減す
ると共に，小型化，配線短縮化を実現するメモリモジュ
ールを提供することができる。
間における信号のタイミングのばらつきを容易に低減す
ると共に，小型化，配線短縮化を実現するメモリモジュ
ールを提供することができる。
【００１０】
【発明の実施の形態】本発明（請求項１）においては，
上記フレキシブル基板として，例えば，ポリイミド基板
の両面に導体を形成した両面板，或いは片面に導体を形
成した片面板のいずれを用いることもできる。上記ポリ
イミド基板の代わりに，液晶ポリマ，ＰＥＥＫ（ポリエ
ーテルエーテルケトン），ポリオレフィン等の熱可塑性
樹脂からなる基板を用いることもできる。
上記フレキシブル基板として，例えば，ポリイミド基板
の両面に導体を形成した両面板，或いは片面に導体を形
成した片面板のいずれを用いることもできる。上記ポリ
イミド基板の代わりに，液晶ポリマ，ＰＥＥＫ（ポリエ
ーテルエーテルケトン），ポリオレフィン等の熱可塑性
樹脂からなる基板を用いることもできる。
【００１１】また，上記メモリとしては，例えばＤＲＡ
Ｍ等がある。また，上記メモリは，２個，あるいは３個
以上実装されていてもよい。また，上記各信号線の長さ
は，信号伝播速度の違いから生ずる信号線間の信号のタ
イミングのズレが，許容されるズレ（タイミングマージ
ン）の範囲内に納まる程度で等しい。その信号線の長さ
のばらつきは，例えば±１０％未満程度である。
Ｍ等がある。また，上記メモリは，２個，あるいは３個
以上実装されていてもよい。また，上記各信号線の長さ
は，信号伝播速度の違いから生ずる信号線間の信号のタ
イミングのズレが，許容されるズレ（タイミングマージ
ン）の範囲内に納まる程度で等しい。その信号線の長さ
のばらつきは，例えば±１０％未満程度である。
【００１２】また，上記複数のメモリは，等価なメモ
リ，即ち同一の内部構造，同一の電極配列パターン等を
有するメモリとすることができる。また，上記外部端子
としては，例えば，半田ボール，ピン状のリード線等を
用いることができる。
リ，即ち同一の内部構造，同一の電極配列パターン等を
有するメモリとすることができる。また，上記外部端子
としては，例えば，半田ボール，ピン状のリード線等を
用いることができる。
【００１３】また，上記複数のメモリは，１枚の上記フ
レキシブル基板に実装されていることが好ましい（請求
項２）。この場合には，複数枚のフレキシブル基板を用
いる必要がないため，より製造容易なメモリモジュール
を得ることができる。
レキシブル基板に実装されていることが好ましい（請求
項２）。この場合には，複数枚のフレキシブル基板を用
いる必要がないため，より製造容易なメモリモジュール
を得ることができる。
【００１４】また，上記メモリモジュールは，放熱板を
有することが好ましい（請求項３）。この場合には，上
記メモリ等から発生する熱を効率的に放熱することがで
きる。
有することが好ましい（請求項３）。この場合には，上
記メモリ等から発生する熱を効率的に放熱することがで
きる。
【００１５】また，上記フレキシブル基板は，断面略Ｓ
字形状に折り畳まれていることが好ましい（請求項
４）。この場合には，より製造容易なメモリモジュール
を得ることができる。即ち，上記フレキシブル基板を折
り畳む際，例えば，該フレキシブル基板の両端部分につ
いては裏返すことなく，また一つの動作で折り畳むこと
ができる。また，上記メモリモジュールを多数生産する
際には，多数のメモリを所定箇所に実装した長尺のフレ
キシブル基板を所定箇所で折り畳んだ後，所定箇所で切
断することにより，生産効率を向上させることが可能で
ある。
字形状に折り畳まれていることが好ましい（請求項
４）。この場合には，より製造容易なメモリモジュール
を得ることができる。即ち，上記フレキシブル基板を折
り畳む際，例えば，該フレキシブル基板の両端部分につ
いては裏返すことなく，また一つの動作で折り畳むこと
ができる。また，上記メモリモジュールを多数生産する
際には，多数のメモリを所定箇所に実装した長尺のフレ
キシブル基板を所定箇所で折り畳んだ後，所定箇所で切
断することにより，生産効率を向上させることが可能で
ある。
【００１６】
【実施例】（実施例１）本発明の実施例にかかるメモリ
モジュールにつき，図１〜図５を用いて説明する。図
１，図２は，１つのメモリモジュール１の異なる断面を
表す。上記メモリモジュール１は，図１，図２に示す構
造を有する。即ち，フレキシブル基板３の同一面上に実
装された２個のメモリ２が，上記フレキシブル基板３を
湾曲させた状態で積層されている。上記フレキシブル基
板３には，ロジックＩＣ（図示略）に電気的に接続する
ための外部端子３１と，該外部端子３１と各メモリ２と
をそれぞれ電気的に接続する互いに略同じ長さの複数の
信号線３２とが設けられている。
モジュールにつき，図１〜図５を用いて説明する。図
１，図２は，１つのメモリモジュール１の異なる断面を
表す。上記メモリモジュール１は，図１，図２に示す構
造を有する。即ち，フレキシブル基板３の同一面上に実
装された２個のメモリ２が，上記フレキシブル基板３を
湾曲させた状態で積層されている。上記フレキシブル基
板３には，ロジックＩＣ（図示略）に電気的に接続する
ための外部端子３１と，該外部端子３１と各メモリ２と
をそれぞれ電気的に接続する互いに略同じ長さの複数の
信号線３２とが設けられている。
【００１７】即ち，上記各信号線３２の長さは，信号伝
播速度の違いから生ずる信号線３２間の信号のタイミン
グのズレが，許容されるズレ（タイミングマージン）の
範囲内に納まる程度で等しい。その信号線３２の長さの
ばらつきは，例えば±１０％未満程度である。上記信号
線３２は，複数の上記外部端子３１と，上記２個のメモ
リ２における複数の信号用の電極２１との間に複数形成
されている。そして，これらの信号線３２を略同じ長さ
とする等長配線としている。
播速度の違いから生ずる信号線３２間の信号のタイミン
グのズレが，許容されるズレ（タイミングマージン）の
範囲内に納まる程度で等しい。その信号線３２の長さの
ばらつきは，例えば±１０％未満程度である。上記信号
線３２は，複数の上記外部端子３１と，上記２個のメモ
リ２における複数の信号用の電極２１との間に複数形成
されている。そして，これらの信号線３２を略同じ長さ
とする等長配線としている。
【００１８】例えば，図１に示した信号線３２及び図２
に示した信号線３２とは，それぞれ，複数の電極２１の
うちの斜線を施した電極２１と，複数の外部端子３１の
うちの斜線を施した電極３１とを電気的に接続してい
る。そして，これら図１と図２の信号線３２の長さが略
同等に形成されている。上記フレキシブル基板３は，ポ
リイミド基板の両面に銅等の導体を形成した両面板から
得られる。また，上記メモリ２はＤＲＡＭである。
に示した信号線３２とは，それぞれ，複数の電極２１の
うちの斜線を施した電極２１と，複数の外部端子３１の
うちの斜線を施した電極３１とを電気的に接続してい
る。そして，これら図１と図２の信号線３２の長さが略
同等に形成されている。上記フレキシブル基板３は，ポ
リイミド基板の両面に銅等の導体を形成した両面板から
得られる。また，上記メモリ２はＤＲＡＭである。
【００１９】また，図１，図２に示すごとく，上記複数
のメモリ２は，１枚の上記フレキシブル基板３に実装さ
れている。そして，この１枚のフレキシブル基板３は，
断面略Ｓ字形状に折り畳まれている。また，上記メモリ
モジュール１は，放熱板（ヒートスプレッダ）４を有す
る。該放熱板４は，積み重ねられた上記メモリ２の間に
配置されている。
のメモリ２は，１枚の上記フレキシブル基板３に実装さ
れている。そして，この１枚のフレキシブル基板３は，
断面略Ｓ字形状に折り畳まれている。また，上記メモリ
モジュール１は，放熱板（ヒートスプレッダ）４を有す
る。該放熱板４は，積み重ねられた上記メモリ２の間に
配置されている。
【００２０】また，上記放熱板４の両面と上記フレキシ
ブル基板３とは，接着剤５を介して接着されている。ま
た，下側に配されたメモリ２０の上面２５は，上記フレ
キシブル基板３と接着剤５によって接着されている。上
記メモリ２の電極２１側の面と上記フレキシブル基板３
との間は，封止樹脂２３によって封止されている。
ブル基板３とは，接着剤５を介して接着されている。ま
た，下側に配されたメモリ２０の上面２５は，上記フレ
キシブル基板３と接着剤５によって接着されている。上
記メモリ２の電極２１側の面と上記フレキシブル基板３
との間は，封止樹脂２３によって封止されている。
【００２１】次に，上記メモリモジュール１の製造方法
につき説明する。まず，ポリイミド基板の両面に銅から
なる導体膜を有するフレキシブル基板３に，穴明けを行
なった後，穴の側面或いは内部全体にメッキを施すこと
により，ビア３３を形成する（図３〜図５）。上記フレ
キシブル基板３の厚みは，０．０３〜０．２ｍｍ程度で
ある。なお，図４，図５は，それぞれ図２，図１に対応
する断面を表している。
につき説明する。まず，ポリイミド基板の両面に銅から
なる導体膜を有するフレキシブル基板３に，穴明けを行
なった後，穴の側面或いは内部全体にメッキを施すこと
により，ビア３３を形成する（図３〜図５）。上記フレ
キシブル基板３の厚みは，０．０３〜０．２ｍｍ程度で
ある。なお，図４，図５は，それぞれ図２，図１に対応
する断面を表している。
【００２２】次いで，上記導体膜をエッチング等するこ
とにより，上記信号線３２を含む配線パターンを形成す
る（図３〜図５）。なお，図１〜図５においては，所定
の信号線３２以外の配線パターンを省略してある。ビア
３３についても，所定の信号線３２が接続されるもの以
外については省略してある。次いで，上記フレキシブル
基板３の必要な箇所に接着剤５を塗布する。また，図３
〜５に示すごとく，上記フレキシブル基板３の上面の２
箇所にメモリ２を実装し，該メモリ２の電極２１側の面
を封止樹脂２３により封止する。
とにより，上記信号線３２を含む配線パターンを形成す
る（図３〜図５）。なお，図１〜図５においては，所定
の信号線３２以外の配線パターンを省略してある。ビア
３３についても，所定の信号線３２が接続されるもの以
外については省略してある。次いで，上記フレキシブル
基板３の必要な箇所に接着剤５を塗布する。また，図３
〜５に示すごとく，上記フレキシブル基板３の上面の２
箇所にメモリ２を実装し，該メモリ２の電極２１側の面
を封止樹脂２３により封止する。
【００２３】次いで，図１，図２に示すごとく，実装さ
れたメモリ２が上下に積み重なるように，上記フレキシ
ブル基板３を断面略Ｓ字形状に湾曲させて折り畳む。こ
のとき，放熱板４を，一方のメモリ２０の上側に配され
るフレキシブル基板３と，他方のメモリ２００の下側に
配されるフレキシブル基板３との間に配置する。
れたメモリ２が上下に積み重なるように，上記フレキシ
ブル基板３を断面略Ｓ字形状に湾曲させて折り畳む。こ
のとき，放熱板４を，一方のメモリ２０の上側に配され
るフレキシブル基板３と，他方のメモリ２００の下側に
配されるフレキシブル基板３との間に配置する。
【００２４】次いで，最下部に配されるフレキシブル基
板３の下面３５と，最上部に配されるメモリ２００の上
面２５０とから，加熱・加圧する。これにより，上記放
熱板４の両面と上記フレキシブル基板３，及び，下側に
配されたメモリ２０の上面２５と上記フレキシブル基板
３とを，接着剤５を介して接着する。次いで，上記最下
部に配されるフレキシブル基板３の下面３５のランド３
５１に，半田ボールからなる外部端子３１を形成する。
以上により，断面略Ｓ字形状のスタック構造を有するメ
モリモジュール１を得る。
板３の下面３５と，最上部に配されるメモリ２００の上
面２５０とから，加熱・加圧する。これにより，上記放
熱板４の両面と上記フレキシブル基板３，及び，下側に
配されたメモリ２０の上面２５と上記フレキシブル基板
３とを，接着剤５を介して接着する。次いで，上記最下
部に配されるフレキシブル基板３の下面３５のランド３
５１に，半田ボールからなる外部端子３１を形成する。
以上により，断面略Ｓ字形状のスタック構造を有するメ
モリモジュール１を得る。
【００２５】次に，本例の作用効果につき説明する。上
記フレキシブル基板３は，図１，図２に示すごとく，実
装された複数の上記メモリ２が積層した状態となるよう
に湾曲させて折り畳まれている。そのため，メモリモジ
ュール１の小型化を容易に実現することができる。ま
た，この場合，上記フレキシブル基板３にビア３３を形
成するなどの手段を用いることにより，配線距離を容易
に短縮することができる。
記フレキシブル基板３は，図１，図２に示すごとく，実
装された複数の上記メモリ２が積層した状態となるよう
に湾曲させて折り畳まれている。そのため，メモリモジ
ュール１の小型化を容易に実現することができる。ま
た，この場合，上記フレキシブル基板３にビア３３を形
成するなどの手段を用いることにより，配線距離を容易
に短縮することができる。
【００２６】また，上記複数の信号線３２は，互いに略
同じ長さを有する。即ち，等長配線を行なっている。こ
れにより，外部端子３１と各メモリ２の電極２１との間
の信号の伝播速度を高い精度で略均等にすることができ
る。そのため，複数のメモリ２の電極２１にそれぞれ接
続される複数の信号線３２の間において，信号のタイミ
ングのばらつきを容易に低減することができる。それ
故，システムの高速化にも充分に対応することができ
る。
同じ長さを有する。即ち，等長配線を行なっている。こ
れにより，外部端子３１と各メモリ２の電極２１との間
の信号の伝播速度を高い精度で略均等にすることができ
る。そのため，複数のメモリ２の電極２１にそれぞれ接
続される複数の信号線３２の間において，信号のタイミ
ングのばらつきを容易に低減することができる。それ
故，システムの高速化にも充分に対応することができ
る。
【００２７】また，上記２個のメモリ２は，１枚の上記
フレキシブル基板３に実装されている。それ故，複数枚
のフレキシブル基板３を用いる必要がないため，より製
造容易となる。また，上記メモリモジュール１は放熱板
４を有するため，上記メモリ２等から発生する熱を効率
的に放熱することができる。また，上述のごとく，上記
放熱板４は上記２個のメモリ２の間に配されるため，２
個のメモリ２の熱を略均等に，効率よく放熱することが
できる。
フレキシブル基板３に実装されている。それ故，複数枚
のフレキシブル基板３を用いる必要がないため，より製
造容易となる。また，上記メモリモジュール１は放熱板
４を有するため，上記メモリ２等から発生する熱を効率
的に放熱することができる。また，上述のごとく，上記
放熱板４は上記２個のメモリ２の間に配されるため，２
個のメモリ２の熱を略均等に，効率よく放熱することが
できる。
【００２８】また，上記フレキシブル基板３は，断面略
Ｓ字形状に折り畳まれているため，より製造容易なメモ
リモジュール１を得ることができる。即ち，上記フレキ
シブル基板３を折り畳む際，例えば，該フレキシブル基
板３の両端部分については裏返すことなく，また一つの
動作で折り畳むことができる。また，上記メモリモジュ
ール１を多数生産する際には，多数のメモリ２を所定箇
所に実装した長尺のフレキシブル基板３を折り畳んだ
後，所定箇所で切断することにより，生産効率を向上さ
せることが可能である。
Ｓ字形状に折り畳まれているため，より製造容易なメモ
リモジュール１を得ることができる。即ち，上記フレキ
シブル基板３を折り畳む際，例えば，該フレキシブル基
板３の両端部分については裏返すことなく，また一つの
動作で折り畳むことができる。また，上記メモリモジュ
ール１を多数生産する際には，多数のメモリ２を所定箇
所に実装した長尺のフレキシブル基板３を折り畳んだ
後，所定箇所で切断することにより，生産効率を向上さ
せることが可能である。
【００２９】本例によれば，各信号線間における信号の
タイミングのばらつきを容易に低減すると共に，小型
化，配線短縮化を実現するメモリモジュールを提供する
ことができる。
タイミングのばらつきを容易に低減すると共に，小型
化，配線短縮化を実現するメモリモジュールを提供する
ことができる。
【００３０】（実施例２）本例は，図６，図７に示すご
とく，２枚のフレキシブル基板３を用いたメモリモジュ
ール１の例である。図６，図７は，１つのメモリモジュ
ール１の異なる断面を表す。上記２枚のフレキシブル基
板３にそれぞれ１個ずつメモリ２を実装してある。そし
て，一方のフレキシブル基板３は，上記メモリ２を両面
側から挟み込むようにして，断面略Ｃ字形状に湾曲させ
て折り畳まれている。他方のフレキシブル基板３は，折
り畳まれることなく，上記一方のフレキシブル基板３の
上方に，接着剤５を介して積み重ねるように配置してい
る。これにより，上記メモリ２は，上下に積層した状態
に配置される。
とく，２枚のフレキシブル基板３を用いたメモリモジュ
ール１の例である。図６，図７は，１つのメモリモジュ
ール１の異なる断面を表す。上記２枚のフレキシブル基
板３にそれぞれ１個ずつメモリ２を実装してある。そし
て，一方のフレキシブル基板３は，上記メモリ２を両面
側から挟み込むようにして，断面略Ｃ字形状に湾曲させ
て折り畳まれている。他方のフレキシブル基板３は，折
り畳まれることなく，上記一方のフレキシブル基板３の
上方に，接着剤５を介して積み重ねるように配置してい
る。これにより，上記メモリ２は，上下に積層した状態
に配置される。
【００３１】また，図６，図７に示すごとく，上記２枚
のフレキシブル基板３には，上下接続用導体３４が設け
られており，該接続用導体３４において上記２枚のフレ
キシブル基板３の間の電気的導通が図られている。ま
た，上記メモリモジュール１には，放熱板を配設してい
ない。図６，図７に示すごとく，上記メモリモジュール
１における複数の信号線３２は，互いに略同じ長さを有
する。即ち，等長配線としている。その他は，実施例１
と同様である。
のフレキシブル基板３には，上下接続用導体３４が設け
られており，該接続用導体３４において上記２枚のフレ
キシブル基板３の間の電気的導通が図られている。ま
た，上記メモリモジュール１には，放熱板を配設してい
ない。図６，図７に示すごとく，上記メモリモジュール
１における複数の信号線３２は，互いに略同じ長さを有
する。即ち，等長配線としている。その他は，実施例１
と同様である。
【００３２】本例の場合にも，各信号線間における信号
のタイミングのばらつきを容易に低減すると共に，小型
化，配線短縮化を実現するメモリモジュールを提供する
ことができる。
のタイミングのばらつきを容易に低減すると共に，小型
化，配線短縮化を実現するメモリモジュールを提供する
ことができる。
【００３３】（実施例３）本例は，図８，図９に示すご
とく，２つのメモリ２の間の略中央位置に複数のビア３
３を設けた例である。そして，各メモリ２０，２００の
電極２１から各ビア３３までの配線長が略同等となるよ
うに配線することにより，信号線３２の長さを略同等と
してある。
とく，２つのメモリ２の間の略中央位置に複数のビア３
３を設けた例である。そして，各メモリ２０，２００の
電極２１から各ビア３３までの配線長が略同等となるよ
うに配線することにより，信号線３２の長さを略同等と
してある。
【００３４】図８，図９は，フレキシブル基板３を湾曲
させる前の状態を示す断面図であり，実施例１における
図４，図５に対応する図面である。その他は，実施例１
と同様である。この場合にも，実施例１と同様の作用効
果を有する。
させる前の状態を示す断面図であり，実施例１における
図４，図５に対応する図面である。その他は，実施例１
と同様である。この場合にも，実施例１と同様の作用効
果を有する。
【００３５】なお，上記実施例１〜３以外にも，例え
ば，放熱板を用いずに断面略Ｓ字形状とする形態，フレ
キシブル基板を両端から内側へ折り畳む形態，放熱板を
外側へ配設する形態，或いはメモリを３個以上配置した
形態，その他，種々の形態とすることができる。
ば，放熱板を用いずに断面略Ｓ字形状とする形態，フレ
キシブル基板を両端から内側へ折り畳む形態，放熱板を
外側へ配設する形態，或いはメモリを３個以上配置した
形態，その他，種々の形態とすることができる。
【図１】実施例１における，メモリモジュールの断面
図。
図。
【図２】実施例１における，メモリモジュールの他の断
面図。
面図。
【図３】実施例１における，メモリを実装したフレキシ
ブル基板を湾曲させる前の状態を表す平面図。
ブル基板を湾曲させる前の状態を表す平面図。
【図４】図３のＡ−Ａ線矢視断面図。
【図５】図３のＢ−Ｂ線矢視断面図。
【図６】実施例２における，メモリモジュールの断面
図。
図。
【図７】実施例２における，メモリモジュールの他の断
面図。
面図。
【図８】実施例３における，メモリを実装したフレキシ
ブル基板を湾曲させる前の状態を表す断面図。
ブル基板を湾曲させる前の状態を表す断面図。
【図９】実施例３における，メモリを実装したフレキシ
ブル基板を湾曲させる前の状態を表す，図８とは異なる
断面図。
ブル基板を湾曲させる前の状態を表す，図８とは異なる
断面図。
１．．．メモリモジュール，
２．．．メモリ，
２１．．．電極，
３．．．フレキシブル基板，
３１．．．外部端子，
３２．．．信号線，
４．．．放熱板，
５．．．接着剤，
Claims (4)
- 【請求項１】 フレキシブル基板の同一面上に実装され
た複数のメモリが，上記フレキシブル基板を湾曲させた
状態で積層されており，上記フレキシブル基板には，ロ
ジックＩＣに電気的に接続するための外部端子と，該外
部端子と各メモリとをそれぞれ電気的に接続する略同じ
長さの信号線とが設けられていることを特徴とするメモ
リモジュール。 - 【請求項２】 請求項１において，上記複数のメモリ
は，１枚の上記フレキシブル基板に実装されていること
を特徴とするメモリモジュール。 - 【請求項３】 請求項１または２において，上記メモリ
モジュールは，放熱板を有することを特徴とするメモリ
モジュール。 - 【請求項４】 請求項１〜３のいずれか１項において，
上記フレキシブル基板は，断面略Ｓ字形状に折り畳まれ
ていることを特徴とするメモリモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146456A JP4039121B2 (ja) | 2002-05-21 | 2002-05-21 | メモリモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002146456A JP4039121B2 (ja) | 2002-05-21 | 2002-05-21 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003338602A true JP2003338602A (ja) | 2003-11-28 |
| JP4039121B2 JP4039121B2 (ja) | 2008-01-30 |
Family
ID=29705434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002146456A Expired - Fee Related JP4039121B2 (ja) | 2002-05-21 | 2002-05-21 | メモリモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4039121B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100713930B1 (ko) | 2006-03-03 | 2007-05-07 | 주식회사 하이닉스반도체 | 칩 스택 패키지 |
| US7375422B2 (en) | 2004-12-03 | 2008-05-20 | Elpida Memory, Inc. | Stacked-type semiconductor package |
| KR100885976B1 (ko) * | 2007-06-25 | 2009-03-03 | 삼성전자주식회사 | 인쇄회로기판, 이를 구비한 메모리 모듈 및 이의 제조방법 |
| KR100977710B1 (ko) * | 2007-05-02 | 2010-08-24 | 주식회사 셀픽 | 유에스비 저장장치 |
-
2002
- 2002-05-21 JP JP2002146456A patent/JP4039121B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7375422B2 (en) | 2004-12-03 | 2008-05-20 | Elpida Memory, Inc. | Stacked-type semiconductor package |
| US7714424B2 (en) | 2004-12-03 | 2010-05-11 | Elpida Memory, Inc. | Stacked-type semiconductor package |
| KR100713930B1 (ko) | 2006-03-03 | 2007-05-07 | 주식회사 하이닉스반도체 | 칩 스택 패키지 |
| KR100977710B1 (ko) * | 2007-05-02 | 2010-08-24 | 주식회사 셀픽 | 유에스비 저장장치 |
| KR100885976B1 (ko) * | 2007-06-25 | 2009-03-03 | 삼성전자주식회사 | 인쇄회로기판, 이를 구비한 메모리 모듈 및 이의 제조방법 |
| US8076772B2 (en) | 2007-06-25 | 2011-12-13 | Samsung Electronics Co., Ltd. | Printed circuit board, memory module having the same and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4039121B2 (ja) | 2008-01-30 |
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