JP2001068617A - 半導体装置 - Google Patents

半導体装置

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JP2001068617A
JP2001068617A JP24066199A JP24066199A JP2001068617A JP 2001068617 A JP2001068617 A JP 2001068617A JP 24066199 A JP24066199 A JP 24066199A JP 24066199 A JP24066199 A JP 24066199A JP 2001068617 A JP2001068617 A JP 2001068617A
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wiring
external connection
connection terminal
semiconductor
semiconductor package
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JP24066199A
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Takashi Okada
岡田　　隆
Hideo Taguchi
英男 田口
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Toshiba Corp
Original Assignee
Toshiba Corp
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]

Abstract

(57)【要約】 【課題】 分岐配線間の配線が垂直方向になって極端に
短くなっても分岐配線による反射の影響でチャネル部分
の信号波形が乱れず高速動作が実現できる積層された複
数の半導体パッケージを有する半導体装置を提供する。 【解決手段】 半導体装置は、積層された複数の薄型半
導体パッケージ１と、パッケージ１に信号を供給する配
線とを有している。前記配線は、入出力端子７間をパッ
ケージ１の所定の外部接続端子２１を経て電気的に積層
方向に接続する主配線６と、パッケージ１の前記所定の
外部接続端子２から半導体素子３を経てパッケージ１の
他の外部接続端子２に電気的に接続するように配線され
た分岐配線５とから構成され、前記分岐配線は、この分
岐配線部分のインピーダンス不整合による反射を防止す
るように、前記半導体パッケージの前記所定の外部接続
端子から前記半導体素子に形成された接続電極までの配
線部分とこの接続電極から前記他の外部接続端子までの
配線部分とは実質的に等しい長さに配置さる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数のメモリ素子
などの半導体素子（半導体チップ）を基板上に実装した
メモリモジュールなどの半導体装置に関し、とくに薄型
の半導体パッケージを積層実装して小型化したメモリモ
ジュールを高速で動作させるための配線構造に関するも
のである。
【０００２】
【従来の技術】従来の半導体装置である高速動作メモリ
モジュールの一例としてＲＩＭＭモジュール（図５）と
その配線図（図６）を示す。マザーボード１００に搭載
されたメモリコントローラ１０１からラムバスチャネル
１０２と呼ばれるインピーダンス２８Ωにコントロール
された配線が、コネクタ１０３を介してＲＩＭＭモジュ
ール１０４に入る。ＲＩＭＭモジュールは、複数個用い
られており、最後のＲＩＭＭモジュール１０４を経て終
端部まで一本のラインが形成されている。また、モジュ
ール内ではこのチャネルから分岐して、ＣＳＰタイプの
パッケージで構成される各メモリ素子の同じ端子に接続
されている。同様にマザーボード１００に搭載されたク
ロックジェネレータ１０５は、インピーダンス２８Ωに
コントロールされたクロック配線１０６から４００ＭＨ
ｚのクロック波を供給し、８００ＭＨｚでのデータ転送
レートを実現している。このとき各ＣＳＰメモリ素子の
端子への分岐配線は、垂直方向の基板スルーホールとＣ
ＳＰパッケージへの半田ボール接続で行われるため分岐
配線の長さは短く抑えられる。また、分岐配線への負荷
がチャンネルのインピーダンスに与える影響をチャンネ
ル配線の配線幅などにより補正し、負荷が存在する状態
でインピーダンス２８Ωにコントロールすることによ
り、チャンネルの高速信号が配線分岐部のインピーダン
ス不整合による反射で乱れることを防ぎ高速動作を可能
とする。図５及び図７は、Ｒａｍｂｕｓ社よりＷｅｂ上
で公開された文献より引用したものである。
【０００３】図７は、この様な高速メモリモジュールの
半導体パッケージが非常に薄型になった場合に、従来の
ように基板上に半導体パッケージを平面的に配置する構
造から薄型の半導体パッケージを積層して小型化する場
合の構造を示したものである。この図に示す積層構造の
半導体装置は、配線基板に半導体パッケージを搭載しこ
れらを複数層積層し一体化してなるものである。薄型の
配線基板からなるパッケージ１２１は、半導体素子１２
３の外部接続端子１２２の列を半導体素子１２３の両側
辺の近傍に具備している。複数個のパッケージ１２１が
ほぼ横方向のズレが無い形で縦方向に積み重ねられてい
る。各半導体素子１２３は、厚さが０．０５〜０．１ｍ
ｍの薄いシリコンチップからなる。半導体素子１２３
は、内部回路と電気的に接続された複数の電極１２４を
有し、電極１２４とパッケージ１２１の外部接続端子１
２２とを結ぶ配線１２５が半導体素子１２３の表面に形
成されている。また、高速メモリモジュール全体の構造
として、積層され一体化された各パッケージ１２１の外
部接続端子１２２同士を縦方向に結線する配線１２６が
形成されている。また、高速メモリモジュールには外部
電極１２７と、パッケージ１２１の外部接続端子１２２
とこの外部電極１２７とを結ぶ配線１２８が形成されて
いる。
【０００４】
【発明が解決しようとする課題】この従来の高速動作メ
モリモジュールであるＲＩＭＭモジュールの高密度化を
計るためにこれを単に積層型にした図７の問題は、高速
信号用のチャンネルの配線長さが平面的に配置した非積
層構造のＲＩＭＭモジュールの場合に比べて異なってく
る点にある。このため、チャネル配線のインピーダンス
コントロールが難しくなっている。つまり、チャンネル
から分岐する配線１２５が長くなる一方、分岐間の配線
１２６が垂直方向になって極端に短くなってしまうの
で、分岐配線による反射の影響でチャネル部分の信号波
形が乱れてしまう。このため高速動作を実現できなくな
る。本発明は、このような事情によりなされたものであ
り、分岐配線間の配線が垂直方向になって極端に短くな
っても分岐配線による反射の影響でチャネル部分の信号
波形が乱れず高速動作が実現できる積層された複数の半
導体パッケージを有する半導体装置を提供する。
【０００５】
【課題を解決するための手段】本発明は、半導体装置に
おいて、積層された複数の薄型半導体パッケージと、前
記積層された複数の薄型半導体パッケージに信号を供給
する配線とを具備し、前記半導体パッケージは、それぞ
れ対向する２つの側面近傍に形成された複数列の外部接
続端子列を備え、前記配線は、半導体装置の入出力端子
間を前記半導体パッケージの所定の外部接続端子を経て
電気的に積層方向に接続する主配線と、前記半導体パッ
ケージの前記所定の外部接続端子から半導体素子を経て
前記半導体パッケージの他の外部接続端子に電気的に接
続するように配線された分岐配線とから構成され、前記
分岐配線は、この分岐配線部分のインピーダンス不整合
による反射を防止するように、前記半導体パッケージの
前記所定の外部接続端子から前記半導体素子に形成され
た接続電極までの配線部分とこの接続電極から前記他の
外部接続端子までの配線部分とは実質的に等しい長さに
配置形成されていることを特徴としている。
【０００６】本発明は、薄型の半導体パッケージを積層
して半導体装置を構成するのでシステムの小型化が可能
となる。また、高速信号用のチャンネル分岐する配線の
長さが短くなり、分岐間の配線が垂直方向だけで極端に
短くなってしまうことが避けられるので、分岐間の配線
が垂直及び水平方向の配線により適度な長さを保つこと
ができるようになり、且つ分岐配線による反射の影響に
よりチャネル部分の信号波形が乱れてしまうのを防止で
きるので積層型半導体装置の高速動作が可能となる。こ
の様な半導体モジュールにおいて、半導体素子の負荷が
ほぼ一定の配線長毎に加わるようにしなければならな
い。この場合のほぼ一定の配線長の許容範囲は、±１０
％以内であることが望ましい。その理由は、負荷となる
半導体素子入力容量のばらつき許容範囲が±１０％であ
り、配線長のばらつきも同様に容量のばらつきとして寄
与することから、両者は、同等の許容範囲とすることが
望ましいことによる。また、メモリモジュールにおいて
はメモリコントローラ用半導体素子又はクロックジェネ
レータ用半導体素子についてもメモリモジュールとして
一体化することにより、マザーボードやソケットの信号
電送特性のコントロールが不要になり、高速動作に対し
てさらに有利となる。
【０００７】即ち、本発明の半導体装置は、積層された
複数の薄型半導体パッケージと、前記積層された複数の
薄型半導体パッケージに信号を供給する配線とを具備
し、前記半導体パッケージは、それぞれ対向する２つの
側面近傍に形成された複数列の外部接続端子列を備え、
前記配線は、半導体装置の入出力端子間を前記半導体パ
ッケージの所定の外部接続端子を経て電気的に積層方向
に接続する主配線と、前記半導体パッケージの前記所定
の外部接続端子から半導体素子を経て前記半導体パッケ
ージの他の外部接続端子に電気的に接続するように配線
された分岐配線とから構成され、前記分岐配線は、この
分岐配線部分のインピーダンス不整合による反射を防止
するように、前記半導体パッケージの前記所定の外部接
続端子から前記半導体素子に形成された接続電極までの
配線部分とこの接続電極から前記他の外部接続端子まで
の配線部分とは実質的に等しい長さに配置形成されてい
ることを第１の特徴としている。
【０００８】また、本発明の半導体装置は、積層された
複数の薄型半導体パッケージと、前記積層された複数の
薄型半導体パッケージに信号を供給する配線とを具備
し、前記半導体パッケージは、それぞれ対向する２つの
側面近傍に形成された複数列の外部接続端子列を備え、
前記配線は、半導体装置の入出力端子間を前記半導体パ
ッケージの所定の外部接続端子を経て積層方向に電気的
に接続する主配線と、各半導体パッケージの前記外部接
続端子から前記各半導体素子に電気的に接続するように
配線された分岐配線とから構成され、前記分岐配線は、
前記半導体パッケージの内の第１の半導体パッケージに
属する第１の外部接続端子からこの第１の外部接続端子
とこの第１の半導体パッケージを隔てて対向した位置に
配置された第２の外部接続端子までこの第１の半導体素
子の接続電極を介して配線された第１の分岐配線を有
し、前記主配線は、前記第１の半導体パッケージの前記
第２の外部接続端子から積層方向に隣接する第２の半導
体パッケージの第２の外部接続端子まで配置形成された
第１の主配線を有し、また、前記分岐配線は、前記第２
の半導体パッケージの第２の外部接続端子から前記第２
の半導体素子を隔てて対向した位置に配置された第１の
外部接続端子まで前記第２の半導体素子の接続電極を介
して配置形成された第２の分岐配線を有し、また、前記
主配線は、前記第２の半導体パッケージの第１の外部接
続端子から積層方向に隣接する第３の半導体パッケージ
の第１の外部接続端子まで配置形成された第２の主配線
を有することを第２の特徴としている。
【０００９】また、本発明の半導体装置は、積層された
複数の薄型半導体パッケージと、前記積層された複数の
薄型半導体パッケージに信号を供給する配線とを具備
し、前記半導体パッケージは、それぞれ対向する２つの
側面近傍に形成された複数列の外部接続端子列を備え、
前記配線は、半導体装置の入出力端子間を前記半導体パ
ッケージの所定の外部接続端子を経て積層方向に電気的
に接続する主配線と、各半導体パッケージの前記外部接
続端子から各半導体素子に電気的に接続するように配線
された分岐配線とから構成され、前記分岐配線は、前記
半導体パッケージの内の第１の半導体パッケージに属す
る前記第１の外部接続端子からこの第１の外部接続端子
と隣接した位置に配置された前記第１の半導体パッケー
ジの第２の外部接続端子までこの第１の半導体素子の接
続電極を介して配線された第１の分岐配線を有し、前記
主配線は、前記第１の半導体パッケージの前記第２の外
部接続端子から積層方向に隣接する第２の半導体パッケ
ージの第２の外部接続端子まで配置された第１の主配線
を有し、また、前記分岐配線は、前記第２の半導体パッ
ケージの第２の外部接続端子からこの第２の外部接続端
子と隣接した位置に配置された前記第２の半導体パッケ
ージの第１の外部接続端子まで前記第２の半導体素子の
接続電極を介して配置形成された第２の分岐配線を有
し、また、前記主配線は、前記第２の半導体パッケージ
の第１の外部接続端子から積層方向に隣接する第３の半
導体パッケージの第１の外部接続端子まで配置形成され
た第２の主配線を有することを第３の特徴としている。
前記積層された複数の薄型半導体パッケージは、最上層
がメモリコントロール用半導体又はクロックジェネレー
タ用半導体であり、その他の層がメモリ素子であるよう
にしても良い。
【００１０】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１を参照して第１の実施例
を説明する。図１は、従来のように基板上に半導体パッ
ケージを平面的に配置する構造から薄型の半導体パッケ
ージを積層して小型化する高速メモリモジュールの斜視
図である。この実施例の積層構造の半導体装置は、配線
基板に半導体素子を搭載しこれらを複数層積層し一体化
してなるものである。薄型の配線基板からなるパッケー
ジ１は、外部接続端子２の列を半導体素子３の両側辺の
近傍に形成されている。半導体素子３を搭載した複数個
のパッケージ１がほぼ横方向のズレが無い形で縦方向に
積み重ねられている。各半導体素子３は、厚さが０．０
５〜０．１ｍｍの薄いシリコンチップから構成され、半
導体素子３上には、半導体素子３の内部回路と接続され
ている複数の接続電極４及び所定の接続電極４とこの半
導体素子３の２つの外部接続端子２とを結ぶ分岐配線５
が形成されている。この場合、分岐配線５は、１つの接
続電極４に対して、半導体素子３の両側の外部接続端子
２へ２本接続されている。
【００１１】また、メモリモジュール全体の構造とし
て、積層された各半導体素子３の外部接続端子２同士を
縦方向に結線する主配線６が形成されている。さらに、
メモリモジュールの外部電極７と、外部接続端子２と前
記メモリモジュールの外部電極７を結ぶ配線８が形成さ
れている。さらに１つのメモリモジュールの外部電極７
から全ての半導体素子３の同じ機能を持つ接続電極４へ
分岐接続され、別のモジュール外部電極９へつながる高
速信号チャンネルが形成される。この外部電極７、９間
に形成された高速信号チャンネルを図１を用いて詳細に
説明すると、前記配線は、半導体装置の入出力端子であ
る外部電極７を出て外部電極９に至る主配線６（６１，
６２，・・・，ｎ）主配線と、各半導体パッケージ１の
前記外部接続端子２から前記各半導体素子３に電気的に
接続するように配線された分岐配線５（５１，５２，・
・・ｎ）とから構成されている。
【００１２】前記分岐配線５は、前記半導体パッケージ
の内の第１の半導体パッケージ１１に属する第１の外部
接続端子２１からこの第１の外部接続端子２１とこの第
１の半導体パッケージ１１を隔てて対向した位置に配置
された第２の外部接続端子２２まで第１の半導体素子の
接続電極４１を介して配線された第１の分岐配線５１を
有し、前記主配線６は、前記第１の半導体パッケージ１
１の前記第２の外部接続端子２２から積層方向に隣接す
る第２の半導体パッケージ１１の第２の外部接続端子ま
で配置形成された第１の主配線６１を有し、また、前記
分岐配線５は、前記第２の半導体パッケージ１２の第２
の外部接続端子から前記第２の半導体素子３２を隔てて
対向した位置に配置された第１の外部接続端子まで前記
第２の半導体素子３２の接続電極４２を介して配置形成
された第２の分岐配線を有する。また、前記主配線６
は、前記第２の半導体パッケージ１２の第１の外部接続
端子から積層方向に隣接する第３の半導体パッケージ１
３の第１の外部接続端子まで配置形成された第２の主配
線６２を有している。
【００１３】このように、接続電極４から延びる分岐配
線５が、半導体パッケージ１の片側の外部接続端子２を
次の層の半導体パッケージ１の外部接続端子２へ垂直な
主配線６で結線し、次の層の半導体パッケージ１では、
半導体パッケージ内の分岐配線５が、半導体パッケージ
１の前記片側の外部電極端子２から同じ接続電極４への
分岐配線を経て、半導体素子の前記片側と反対側の外部
接続端子２へと接続されるようになっている。以上の構
成により、積層した１つの層の半導体パッケージから次
の層の半導体パッケージへの垂直方向の主配線６が、半
導体素子の両側に互い違いに配線されるようになる。こ
のため、高速信号用のチャンネル分岐をする分岐配線の
長さが短くなり、分岐間の主配線が垂直方向だけで極端
に短くなってしまうことを避け、分岐間の主配線が垂直
及び水平方向の配線により適度な長さを保つことができ
るようになり、分岐配線による反射の影響でチャネル部
分の信号波形が乱れてしまうことを防止できる。以上の
高速信号チャンネルは、メモリモジュールの外部電極
７、９間に形成されるが、メモリモジュールシステムで
は他の外部電極７′、９′間、又は外部電極７″、９″
間などに形成される高速信号チャンネルが構成される。
【００１４】次に、図２を参照して第２の実施例を説明
する。図２は、従来のように基板上に半導体パッケージ
を平面的に配置する構造から薄型の半導体パッケージを
積層して小型化する高速メモリモジュールの斜視図であ
る。この実施例の積層構造の半導体装置は、配線基板に
半導体素子を搭載しこれらを複数層積層し一体化してな
るものである。薄型の配線基板からなるパッケージ１
は、パッケージ１の外部接続端子２の列を半導体素子３
の両側辺の近傍に形成されている。半導体素子３を搭載
した複数個のパッケージ１がほぼ横方向のズレが無い形
で縦方向に積み重ねられている。各半導体素子３は、厚
さが０．０５〜０．１ｍｍの薄いシリコンチップから構
成され、半導体素子３上には、半導体素子３の内部回路
と接続されている複数の接続電極４及び所定の接続電極
４とこの半導体パッケージ１の２つの外部接続端子２と
を結ぶ分岐配線５が形成されている。この場合、分岐配
線５は、１つの接続電極４に対して、半導体パッケージ
１の同じ側の外部接続端子２へ２本接続されている。ま
た、メモリモジュール全体の構造として、積層された各
半導体パッケージ１の外部接続端子２同士を縦方向に結
線する主配線６が形成されている。更にメモリモジュー
ルの外部電極７と、外部接続端子２とメモリモジュール
の外部電極７を結ぶ配線８が形成されている。さらに、
メモリモジュールの１つの外部電極７から全ての半導体
素子３の同じ機能を持つ接続電極４へ分岐接続され、別
のメモリモジュールの別の外部電極９へつながる高速信
号チャンネルが形成される。
【００１５】この外部電極７、９間に形成された高速信
号チャンネルを図２を用いて詳細に説明すると、前記配
線は、半導体装置の入出力端子である外部電極７を出て
外部電極９に至る主配線６（６１，６２，・・・，ｎ）
主配線と、各半導体パッケージ１の前記外部接続端子２
から前記各半導体素子３に電気的に接続するように配線
された分岐配線５（５１，５２，・・・ｎ）とから構成
されている。前記分岐配線５は、前記半導体パッケージ
１の内の第１の半導体パッケージ１１に属し、２列ある
内一方の外部接続端子列にある第１の外部接続端子２１
からこの第１の外部接続端子２１に隣接した位置に配置
された前記第１の半導体パッケージ１１の第２の外部接
続端子２２までこの第１の半導体素子３１の接続電極４
１を介して配線された第１の分岐配線５１を有し、前記
主配線６は、前記第１の半導体パッケージ１１の前記第
２の外部接続端子２２から積層方向に隣接する第２の半
導体パッケージ１２の第２の外部接続端子まで配置され
た第１の主配線６１を有している。また、前記分岐配線
５は、前記第２の半導体パッケージ１２の第２の外部接
続端子からこの第２の外部接続端子に隣接した位置に配
置された前記第２の半導体パッケージの第１の外部接続
端子まで前記第２の半導体素子の接続電極４２を介して
配置形成された第２の分岐配線５２を有し、前記主配線
６は、前記第２の半導体パッケージ１２の第１の外部接
続端子から積層方向に隣接する第３の半導体パッケージ
１３の第１の外部接続端子まで配置形成された第２の主
配線６２を備えている。
【００１６】このように、接続電極４から延びる分岐配
線５が、半導体パッケージ１の片側の外部接続端子２を
次の層の半導体パッケージ１の外部接続端子２へ垂直な
配線６で結線し、次の層の半導体パッケージ１では、半
導体パッケージ１内の分岐配線５が、半導体パッケージ
１の前記片側の外部電極端子２から前記接続電極と同じ
機能の対応する接続電極４への分岐配線を経て、半導体
パッケージ１の前記と同じ側の外部接続端子２へと接続
されるようになっている。これにより、積層した１つの
層の半導体パッケージから次の層の半導体パッケージへ
の垂直方向の主配線が、半導体素子の１つの側面に隣接
する外部接続端子位置において、互い違いに分けて配線
されるようになる。このため、高速信号用のチャンネル
分岐をする分岐配線の長さが短くなり、分岐間の主配線
が垂直方向だけで極端に短くなってしまうことを避け、
分岐間の主配線が垂直及び水平方向の配線により適度な
長さを保つことができるようになり、分岐配線による反
射の影響でチャネル部分の信号波形が乱れてしまうこと
を防止できる。以上の高速信号チャンネルは、メモリモ
ジュールの外部電極７、９間に形成されるが、メモリモ
ジュールシステムでは他の外部電極間に形成される高速
信号チャンネルが構成される。
【００１７】次に、図３を参照して第３の実施例を説明
する。図３は、従来のように基板上に半導体パッケージ
を平面的に配置する構造から薄型の半導体パッケージを
積層して小型化する高速メモリモジュールの斜視図であ
る。この実施例の積層構造の半導体装置は、配線基板に
半導体素子を搭載しこれらを複数層積層し一体化してな
るものである。薄型の配線基板からなるパッケージ１
は、半導体パッケージ１の外部接続端子２の列を半導体
素子３の両側辺の近傍に形成されている。半導体素子３
を搭載した複数個のパッケージ１がほぼ横方向のズレが
無い形で縦方向に積み重ねられている。各半導体素子３
は、厚さが０．０５〜０．１ｍｍの薄いシリコンチップ
から構成され、半導体素子３上には、半導体素子３の内
部回路と接続されている複数の接続電極４及び所定の接
続電極４とこの半導体パッケージ１の２つの外部接続端
子２とを結ぶ分岐配線５が形成されている。従来のメモ
リモジュールの中には、図５にも示されるように、半導
体メモリ素子だけしか含まなかった。これは、図１及び
図２も同じである。この実施れではメモリコントローラ
半導体又はクロックジェネレータ半導体についても前記
実施例における半導体メモリと同様に薄型化し、積層モ
ジュールの中に組み入れてしまうことに特徴がある。
【００１８】この実施例では、最上層の配線基板１１に
搭載された半導体素子３１がメモリコントロール用半導
体素子又はクロックジェネレータ用半導体素子であり、
その他の層の半導体素子がメモリ素子である。例えば、
第１の半導体パッケージ１１の第１の外部接続端子２１
は、第１の半導体素子３１の接続電極４１に接続される
分岐配線５１と接続されると共に第１の主配線６１にも
接続されている。前記分岐配線５は、前記半導体パッケ
ージ１の内の第２の半導体パッケージ１２に属する第１
の外部接続端子２２からこの第１の外部接続端子と隣接
した位置に配置された前記第２の半導体パッケージ１２
の第２の外部接続端子２３までこの第２の半導体素子３
２の接続電極４２を介して配線された第１の分岐配線５
２を有し、前記主配線６は、前記第１の半導体パッケー
ジ１１の第１の外部接続端子２１から積層方向に隣接す
る第２の半導体パッケージ１２の第１の外部接続端子２
２まで配置された第１の主配線６１を有し、また、前記
分岐配線５は、第３の半導体パッケージ１３の第２の外
部接続端子２４からこの第２の外部接続端子２４と隣接
した位置に配置された前記第３の半導体パッケージ１３
の第１の外部接続端子２３まで前記第３の半導体素子３
３の接続電極４３を介して配置形成された第２の分岐配
線５３を有し、また、前記主配線６は、第２の半導体パ
ッケージ１２の第１の外部接続端子２３から積層方向に
隣接する第３の半導体パッケージ１３の第２の外部接続
端子２４まで配置形成された第２の主配線６２を備えて
いる。
【００１９】以上の構成により、マザーボード上からソ
ケットを経て複数のメモリモジュールに高速信号配線を
形成する代わりに、１つの積層モジュール内に全てを含
ませることができるので、マザーボードやソケットの信
号電送特性のコントロールが不要になり、さらなる高速
の動作に対して有利となる。また、１つのメモリコント
ローラに接続できる最大メモリ容量には限界があり、そ
の限界を超えるメモリをマザーボード上に搭載するには
コントローラを複数用意する必要が生じてくる。この場
合に、半導体メモリ素子のみを載せたメモリモジュール
の積層による小型化では、マザーボード上に必要なソケ
ットとコントローラを準備しなければならず、それらを
モジュールとして一体化することでさらに小形化が可能
となる。次に、図４を参照して図１と同様な構造のメモ
リモジュールの詳細な構造を説明する。図１乃至４のメ
モリモジュールは、配線基板及びその上に搭載された半
導体素子を模式的に示しているが、この実施例では、と
くに図２のメモリモジュールを詳細に説明する。図１に
示す半導体素子３１を搭載する配線基板１１は、図４で
は配線基板１５と導電ビア絶縁板１６との積層体に相当
する。
【００２０】図４は、パッケージを用いた半導体装置の
斜視図である。パッケージは、半導体素子３１を収容す
る開口部１７中央部分に持った導電ビア積層板１６、半
導体素子３１を搭載する配線基板１５、パッケージを密
封する上層の配線基板２０及びモジュールの複数の外部
電極７、９を有する下層の導電ビア積層板１９から構成
されている。すなわち、パッケージは、上層の配線基板
２０下層の導電ビア積層板１９の間に導電ビア積層板１
６と配線基板１５との積層体１１、１２、１３、・・・
が複数層積層され、加熱加圧されて一体に構成されてい
る。半導体素子３１を搭載する配線基板１５は、厚さ４
０μｍ程度の銅箔付きポリイミド基板もしくはプリント
積層板などの絶縁板を用いる。絶縁板にはビアに表面に
第１の外部接続端子２１が接続された接続電極が埋め込
まれている。配線基板１５上には配線５１が形成され、
この配線１５は、第１の外部接続端子２１と半導体素子
３１を隔てて対向している第２の外部接続端子２２間に
形成されている。そして、この配線５１は、半導体素子
３１の接続電極（図示せず）に電気的に接続されてい
る。
【００２１】導電ビア絶縁板１６は、厚さ７５μｍ程度
の銅箔付きポリイミド基板もしくはプリント積層板など
の絶縁板を用いる。導電ビア絶縁板にはビアに接続電極
が埋め込まれている。導電ビア絶縁基板１６の中央部分
には半導体素子３１を収容する開口部１７が形成されて
いる。導電ビア絶縁板１６の厚さは、開口部１７に半導
体素子３１が収容される大きさである。このとき導電ビ
ア積層板には接着材１８が塗布されているので一体化処
理を行うと接着剤１８が開口部１７に充填されるように
なっている。上層の配線基板２０は、配線とランドとを
有し、ビアに接続電極が埋め込まれている。接続電極上
にはランドが形成されている。下層の導電ビア積層板１
９は、裏面に外部電極１８が形成されている。この実施
例の半導体装置は、以上のような構成により、薄い積層
型パッケージを有する半導体装置を得ることができる。
このメモリモジュールの外部電極７、９間に形成された
高速信号チャンネルを説明する。前記配線は、半導体装
置の入出力端子である外部電極７を出て外部電極９に至
る主配線、半導体パッケージの外部接続端子から半導体
素子に電気的に接続するように配線された分岐配線とか
ら構成されている。
【００２２】前記分岐配線５１は、前記半導体素子の内
の第１の半導体パッケージ１１に属する第１の外部接続
端子２１からこの第１の外部接続端子２１とこの第１の
半導体素子３１を隔てて対向した位置に配置された第２
の外部接続端子２２まで第１の半導体素子３１の接続電
極を介して配線されている。主配線６１は、第１の半導
体パッケージ１１の第２の外部接続端子２２から積層方
向に隣接する第２の半導体パッケージ１２の第２の外部
接続端子２３まで配置形成されている。分岐配線５２
は、前記第２の半導体パッケージ１２の第２の外部接続
端子２３から第２の半導体パッケージ１２を隔てて対向
した位置に配置された第１の外部接続端子２４まで第２
の半導体素子３２の接続電極を介して配置形成されてい
る。また、主配線６２は、第２の半導体パッケージ１２
の第１の外部接続端子２４から積層方向に隣接する第３
の半導体パッケージ１３の第１の外部接続端子まで配置
形成されてなる。このように、接続電極から延びる分岐
配線が、半導体パッケージの片側の外部接続端子を次の
層の半導体パッケージの外部接続端子へ垂直な主配線で
結線し、次の層の半導体パッケージでは、半導体パッケ
ージ内の分岐配線が、半導体パッケージの前記片側の外
部電極端子から同じ接続電極への分岐配線を経て、半導
体パッケージの前記片側と反対側の外部接続端子２へと
接続される。
【００２３】以上の構成により、積層した１つの層の半
導体パッケージから次の層の半導体パッケージへの垂直
方向の主配線が、半導体素子の両側に互い違いに配線さ
れるようになるこのため、高速信号用のチャンネル分岐
をする分岐配線の長さが短くなり、分岐間の主配線が垂
直方向だけで極端に短くなってしまうことを避け、分岐
間の主配線が垂直及び水平方向の配線により適度な長さ
を保つことができるようになり、分岐配線による反射の
影響でチャネル部分の信号波形が乱れてしまうことを防
止できる。
【００２４】
【発明の効果】本発明は、以上のように、薄型の半導体
パッケージを積層してメモリモジュールを構成すること
によりシステムの小型化が可能となる。高速信号用のチ
ャンネル分岐する配線の長さが短くなり、分岐間の配線
が垂直方向だけで極端に短くなってしまうことを避けこ
とができ、その結果、分岐間の配線が垂直及び水平方向
の配線により適度な長さを保つことができるようにな
り、分岐配線による反射の影響でチャネル部分の信号波
形が乱れてしまうことを防止でき、積層型メモリモジュ
ールの高速動作が可能となる。メモリコントローラ半導
体パッケージ（ＩＣ）又はクロックジェネレータ半導体
パッケージ（ＩＣ）についてもメモリモジュールとして
一体化することにより、マザーボードやソケットの信号
電送特性のコントロールが不要になり、高速動作に対し
てさらに有利となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の斜視図。
【図２】本発明の第２の実施例の半導体装置の斜視図。
【図３】本発明の第３の実施例の半導体装置の斜視図。
【図４】本発明の半導体装置の断面図。
【図５】従来の半導体装置の斜視図。
【図６】図５の半導体装置の回路図。
【図７】従来の半導体装置の斜視図。
【符号の説明】
１、１１、１２、１２１・・・配線基板（パッケー
ジ）、２、２１、２２、２３、２４、１２２・・・外部
接続端子、３、３１、３２、３３、１２３・・・半導体
素子、４、４′、４″、４１、４２、１２４・・・半導
体素子の接続電極、５、５１、５２、１２５・・・分岐
配線、６、６１、６２、１２６・・・主配線、７、
７′、７″、９、１２７・・・外部電極、８、１２８・
・・配線、 １０１・・・メモリコントローラ、１０
２・・・ラムバスチャネル、 １０３・・・コネク
タ、１０４・・・ＲＩＭＭモジュール、 １０５・・・
クロックジェネレータ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 積層された複数の薄型半導体パッケージ
    と、前記積層された複数の薄型半導体パッケージに信号
    を供給する配線とを具備し、前記半導体パッケージは、
    それぞれ対向する２つの側面近傍に形成された複数列の
    外部接続端子列を備え、前記配線は、半導体装置の入出
    力端子間を前記半導体パッケージの所定の外部接続端子
    を経て電気的に積層方向に接続する主配線と前記半導体
    パッケージの前記所定の外部接続端子から半導体素子を
    経て前記半導体素子の接続電極に電気的に接続するよう
    に配線された分岐配線とから構成され、前記分岐配線
    は、この分岐配線部分のインピーダンス不整合による反
    射を防止するように、前記半導体パッケージの前記所定
    の外部接続端子から前記半導体素子に形成された接続電
    極までの配線部分とこの接続電極から前記他の外部接続
    端子までの配線部分とが実質的に等しい長さに形成され
    ていることを特徴とする半導体装置。
  2. 【請求項２】 積層された複数の薄型半導体パッケージ
    と、前記積層された複数の薄型半導体パッケージに信号
    を供給する配線とを具備し、前記半導体パッケージは、
    それぞれ対向する２つの側面近傍に形成された複数列の
    外部接続端子列を備え、前記配線は、半導体装置の入出
    力端子間を前記半導体パッケージの所定の外部接続端子
    を経て積層方向に電気的に接続する主配線と、各半導体
    パッケージの前記外部接続端子から各半導体素子に電気
    的に接続するように配線された分岐配線とから構成さ
    れ、前記分岐配線は、前記半導体パッケージの内の第１
    の半導体パッケージに属する第１の外部接続端子からこ
    の第１の外部接続端子とこの第１の半導体パッケージを
    隔てて対向した位置に配置された第２の外部接続端子ま
    でこの第１の半導体素子の接続電極を介して配線された
    第１の分岐配線を有し、前記主配線は、前記第１の半導
    体パッケージの前記第２の外部接続端子から積層方向に
    隣接する第２の半導体パッケージの第２の外部接続端子
    まで配置形成された第１の主配線を有し、また、前記分
    岐配線は、前記第２の半導体パッケージの第２の外部接
    続端子から第２の半導体素子を隔てて対向した位置に配
    置された第１の外部接続端子まで前記第２の半導体素子
    の接続電極を介して配置形成された第２の分岐配線を有
    し、また、前記主配線は、前記第２の半導体パッケージ
    の第１の外部接続端子から積層方向に隣接する第３の半
    導体パッケージの第１の外部接続端子まで配置形成され
    た第２の主配線を有することを特徴とする半導体装置。
  3. 【請求項３】 積層された複数の薄型半導体パッケージ
    と、前記積層された複数の薄型半導体パッケージに信号
    を供給する配線とを具備し、前記半導体パッケージは、
    それぞれ対向する２つの側面近傍に形成された複数列の
    外部接続端子列を備え、前記配線は、半導体装置の入出
    力端子間を前記半導体パッケージの所定の外部接続端子
    を経て積層方向に電気的に接続する主配線と、各半導体
    パッケージの前記外部接続端子から各半導体素子に電気
    的に接続するように配線された分岐配線とから構成さ
    れ、前記分岐配線は、前記半導体パッケージの内の第１
    の半導体パッケージに属する前記第１の外部接続端子か
    らこの第１の外部接続端子と隣接した位置に配置された
    前記第１の半導体パッケージの第２の外部接続端子まで
    この第１の半導体素子の接続電極を介して配線された第
    １の分岐配線を有し、前記主配線は、前記第１の半導体
    パッケージの前記第２の外部接続端子から積層方向に隣
    接する第２の半導体パッケージの第２の外部接続端子ま
    で配置された第１の主配線を有し、また、前記分岐配線
    は、前記第２の半導体パッケージの第２の外部接続端子
    からこの第２の外部接続端子と隣接した位置に配置され
    た前記第２の半導体パッケージの第１の外部接続端子ま
    で前記第２の半導体素子の接続電極を介して配置形成さ
    れた第２の分岐配線を有し、また、前記主配線は、前記
    第２の半導体パッケージの第１の外部接続端子から積層
    方向に隣接する第３の半導体パッケージの第１の外部接
    続端子まで配置形成された第２の主配線を有することを
    特徴とする半導体装置。
  4. 【請求項４】 前記複数の薄型半導体パッケージは、最
    上層がメモリコントロール用半導体又はクロックジェネ
    レータ用半導体であり、その他の層がメモリであること
    を特徴とする請求項２又は請求項３に記載の半導体装
    置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002089540A1 (fr) * 2001-04-24 2002-11-07 Mitsui Mining & Smelting Co., Ltd. Carte de circuits imprimes
JP2006173387A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュール
JP2008016519A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp 半導体装置及びその製造方法
JP2008103768A (ja) * 2008-01-15 2008-05-01 Matsushita Electric Ind Co Ltd 半導体モジュールおよびその製造方法
JP2008270362A (ja) * 2007-04-17 2008-11-06 Fujikura Ltd 積層配線基板及びその製造方法
US7586183B2 (en) 2005-04-19 2009-09-08 Panasonic Corporation Multilevel semiconductor module and method for fabricating the same
US7633147B2 (en) 2002-09-26 2009-12-15 Elpida Memory, Inc. Semiconductor unit having two device terminals for every one input/output signal
WO2013027795A1 (ja) * 2011-08-23 2013-02-28 株式会社フジクラ 部品内蔵基板およびその製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002089540A1 (fr) * 2001-04-24 2002-11-07 Mitsui Mining & Smelting Co., Ltd. Carte de circuits imprimes
US7633147B2 (en) 2002-09-26 2009-12-15 Elpida Memory, Inc. Semiconductor unit having two device terminals for every one input/output signal
JP2006173387A (ja) * 2004-12-16 2006-06-29 Matsushita Electric Ind Co Ltd 多段構成半導体モジュール
US7586183B2 (en) 2005-04-19 2009-09-08 Panasonic Corporation Multilevel semiconductor module and method for fabricating the same
JP2008016519A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp 半導体装置及びその製造方法
JP2008270362A (ja) * 2007-04-17 2008-11-06 Fujikura Ltd 積層配線基板及びその製造方法
JP2008103768A (ja) * 2008-01-15 2008-05-01 Matsushita Electric Ind Co Ltd 半導体モジュールおよびその製造方法
JP4606472B2 (ja) * 2008-01-15 2011-01-05 パナソニック株式会社 半導体モジュールおよびその製造方法
WO2013027795A1 (ja) * 2011-08-23 2013-02-28 株式会社フジクラ 部品内蔵基板およびその製造方法
JP5622939B2 (ja) * 2011-08-23 2014-11-12 株式会社フジクラ 部品内蔵基板およびその製造方法
US9474159B2 (en) 2011-08-23 2016-10-18 Fujikura Ltd. Component-embedded board and method of manufacturing same

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