KR101147081B1 - 반도체 칩 패키지 및 이를 포함하는 반도체 모듈 - Google Patents

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김주희
박준서
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한국과학기술원
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Abstract

반도체 칩 패키지는 제1 반도체 칩, 제2 반도체 칩 및 적어도 하나의 사이드 범프를 포함한다. 제1 반도체 칩은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 적어도 하나의 제1 관통 실리콘 비아는 제1 기판의 제1 면과 제1 면과 제2 면을 관통하여 형성된다. 제2 반도체 칩은 제2 기판 및 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 적어도 하나의 제2 관통 실리콘 비아는 제2 기판의 제3 면과 제3 면과 제4 면을 관통하여 형성된다. 적어도 하나의 사이드 범프는 적어도 하나의 제1 관통 실리콘 비아와 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다. 제2 면은 제1 면과 인접하는 제1 기판의 측면이고, 제4 면은 제3 면과 인접하는 제2 기판의 측면이다. 제1 반도체 칩 및 제2 반도체 칩은 제2 면과 제4 면이 서로 마주 보도록 배열된다. 따라서 적층된 반도체 칩 사이의 배선 길이를 감소시킬 수 있다

Description

반도체 칩 패키지 및 이를 포함하는 반도체 모듈{Semiconductor chip package and semiconductor module including the same}
본 발명은 3차원 집적 회로에 관한 것으로서, 보다 상세하게는 관통 실리콘 비아를 포함하는 반도체 칩 패키지 및 이를 포함하는 반도체 모듈에 관한 것이다.
반도체 칩의 소형화 및 경량화가 요구됨에 따라, 최근에는 적층 칩 패키지(stacked chip package)와 같은 3차원 집적 회로(three dimensional integrated circuit)가 연구되고 있으며, 특히 칩 사이를 직접 관통하여 전기적 신호를 전송하는 관통 실리콘 비아(through silicon via; TSV) 기술이 사용되고 있다. 적층 칩 패키지와 같은 반도체 칩 패키지를 형성함에 있어서, 적층된 이종의 반도체 칩 사이의 입출력을 전기적으로 연결하기 위하여 실리콘 인터포저(silicon interposer)를 통한 수평적 인터커넥션을 형성하는 것이 일반적이다. 이러한 수평적 인터커넥션의 길이 길어짐으로써, 칩 사이의 연결 길이를 줄이는 관통 실리콘 비아의 장점이 줄어드는 어려움이 있다. 더불어, 상대적으로 길어지는 인터커넥션으로 인하여 신호의 전압 및 시간 여유가 감소하고 전력 소모를 증가시키는 어려움이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기판의 측면을 관통하는 관통 실리콘 비아를 포함하는 반도체 칩 패키지를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 반도체 칩 패키지를 포함하는 반도체 모듈을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 칩 패키지는 제1 반도체 칩, 제2 반도체 칩 및 적어도 하나의 사이드 범프를 포함한다. 상기 제1 반도체 칩은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 상기 제2 반도체 칩은 제2 기판 및 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제2 관통 실리콘 비아는 상기 제2 기판의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 상기 적어도 하나의 사이드 범프는 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다. 상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다.
상기 제1 기판의 상기 제1 면 및 상기 제2 기판의 상기 제3면은 각각 상기 제1 기판 및 상기 제2 기판에 패터닝 공정이 이루어지는 면일 수 있다.
상기 적어도 하나의 사이드 범프는 상기 제1 기판의 상기 제2 면을 통하여 상기 적어도 하나의 제1 관통 실리콘 비아와 전기적으로 연결될 수 있고, 상기 제2 기판의 상기 제4 면을 통하여 상기 적어도 하나의 제2 관통 실리콘 비아와 전기적으로 연결될 수 있다.
상기 적어도 하나의 사이드 범프는 인터포저 칩 또는 다른 반도체 칩을 통하지 않고 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아가 서로 전기적으로 연결될 수 있도록, 상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상기 제4 면 사이에 위치할 수 있다.
상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 재배선층을 더 포함할 수 있다.
상기 제1 반도체 칩은 제1 절연층을 더 포함할 수 있다. 상기 제1 절연층은 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 제1 기판 사이에 형성될 수 있다. 상기 제2 반도체 칩은 제2 절연층을 더 포함할 수 있다. 상기 제2 절연층은 상기 적어도 하나의 제2 관통 실리콘 비아와 상기 제2 기판 사이에 형성될 수 있다.
상기 제1 반도체 칩은 제3 절연층을 더 포함할 수 있다. 상기 제3 절연층은 상기 적어도 하나의 사이드 범프와 상기 제1 기판 사이에 형성될 수 있다. 상기 제2 반도체 칩은 제4 절연층을 더 포함할 수 있다. 상기 제4 절연층은 상기 적어도 하나의 사이드 범프와 상기 제2 기판 사이에 형성될 수 있다.
상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 상기 제1 면과 대향하는 면을 더 관통하여 형성될 수 있다.
상기 제1 반도체 칩은 소자들 및 재배선층을 더 포함할 수 있다. 상기 소자들은 상기 제1 기판에 형성될 수 있다. 상기 재배선층은 상기 소자들과 상기 적어도 하나의 제1 관통 실리콘 비아를 전기적으로 연결하기 위한 적어도 하나의 금속층들을 포함할 수 있다.
상기 반도체 칩 패키지는 제3 반도체 칩을 더 포함할 수 있다. 상기 제3 반도체 칩은 적어도 하나의 제3 관통 실리콘 비아를 포함할 수 있다. 상기 적어도 하나의 제3 관통 실리콘 비아(through silicon via)는 제3 기판 및 상기 제3 기판을 관통하여 형성될 수 있다. 상기 제3 반도체 칩은 상기 제1 반도체 칩 상에 적층될 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 패키지는 복수의 반도체 칩들 및 복수의 사이드 범프를 포함한다. 상기 복수의 사이드 범프는 상기 복수의 반도체 칩들을 전기적으로 연결한다. 상기 복수의 반도체 칩들 각각은 기판 및 적어도 하나의 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 관통 실리콘 비아는 상기 기판의 제1 면과 상기 제1 면과 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성된다. 상기 제 2 면은 반도체 패터닝 공정이 수행되는 상기 제1 면과 인접하는 상기 기판의 측면에 해당한다. 상기 복수의 사이드 범프는 상기 복수의 반도체 칩들 중 어느 하나의 반도체 칩의 관통 실리콘 비아와 상기 복수의 반도체 칩들 중 다른 어느 하나의 반도체 칩의 관통 실리콘 비아를 상기 제2 면을 통하여 서로 전기적으로 연결한다.
본 발명의 일 실시예에 따른 반도체 칩 패키지는 복수의 제1 반도체 칩들, 복수의 제2 반도체 칩들 및 복수의 사이드 범프들을 포함한다. 상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결한다. 상기 복수의 제1 반도체 칩들 각각은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성된다. 상기 복수의 제2 반도체 칩들 각각은 제2 기판 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제2 관통 실리콘 비아는 상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성된다. 상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들의 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 복수의 제2 반도체 칩들의 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 모듈은 베이스 기판 및 반도체 칩 패키지를 포함한다. 상기 반도체 칩 패키지는 상기 베이스 기판 위에 장착된다. 상기 반도체 칩 패키지는 제1 반도체 칩, 제2 반도체 칩 및 적어도 하나의 사이드 범프를 포함한다. 상기 제1 반도체 칩은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 상기 제2 반도체 칩은 제2 기판 및 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제2 관통 실리콘 비아는 상기 제2 기판의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 상기 적어도 하나의 사이드 범프는 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다. 상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이다. 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체 모듈은 베이스 기판 및 반도체 칩 패키지를 포함한다. 상기 반도체 칩 패키지는 상기 베이스 기판 위에 장착된다. 상기 반도체 칩 패키지는 복수의 제1 반도체 칩들, 복수의 제2 반도체 칩들 및 복수의 사이드 범프들을 포함한다. 상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결한다. 상기 복수의 제1 반도체 칩들 각각은 제1 기판 및 적어도 하나의 제1 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성된다. 상기 복수의 제2 반도체 칩들 각각은 제2 기판 적어도 하나의 제2 관통 실리콘 비아를 포함한다. 상기 적어도 하나의 제2 관통 실리콘 비아는 상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성된다. 상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들의 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 복수의 제2 반도체 칩들의 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결한다.
상기 반도체 모듈은 인터포저를 더 포함할 수 있다. 상기 인터포저는 상기 베이스 기판과 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이에 배치될 수 있고, 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이의 입출력 배선을 연결할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 관통 실리콘 비아를 이용한 반도체 칩 패키지 및 이를 포함하는 반도체 모듈에 있어서, 관통 실리콘 비아들을 적층되는 반도체 칩의 상면 및 측면을 관통하여 형성함으로써, 배선 길이가 감소한 반도체 칩 패키지 및 이를 포함하는 반도체 모듈을 구현할 수 있다.
또한 본 발명의 실시예들에 따른 반도체 칩 패키지 및 이를 포함하는 반도체 모듈은, 적층되는 반도체 칩의 상면 및 측면을 관통하여 형성된 관통 실리콘 비아들을 포함하여 배선 길이를 감소시킴으로써, 상기 관통 실리콘 비아를 통하여 전송되는 신호에 대하여 시간 여유 및 전압 여유를 증가시킬 수 있다.
다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 일 예를 나타내는 단면도이다.
도 2는 도 1의 전류 반도체 칩 패키지의 다른 예를 나타내는 단면도이다.
도 3 및 도 4는 도 1의 전류 반도체 칩 패키지의 또 다른 예들을 나타내는 단면도들이다.
도 5는 본 발명의 일 실시예에 따른 반도체 모듈의 일 예를 나타내는 단면도이다.
도 6은 도 5의 반도체 모듈의 다른 예를 나타내는 단면도이다.
도 7은 도 5의 반도체 모듈의 또 다른 예를 나타내는 단면도이다.
도 8은 도 1의 반도체 칩 패키지의 주파수 특성 개선을 나타내는 도면이다.
도 9a 및 도 9b는 종래의 반도체 칩 패키지 및 도 1의 반도체 칩 패키지의 신호 특성을 나타내는 각각 아이 다이어그램들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 일 예를 나타내는 단면도이다.
도 1을 참조하면, 반도체 칩 패키지(100)는 제1 반도체 칩(110), 제2 반도체 칩(150) 및 적어도 하나의 사이드 범프(190)를 포함한다. 제1 반도체 칩(110) 및 제2 반도체 칩(150) 서로 다른 종류의 반도체 칩일 수도 있고, 같은 종류의 반도체 칩일 수도 있다.
제1 반도체 칩(110)은 제1 기판(130) 및 적어도 하나의 제1 관통 실리콘 비아(120)를 포함한다. 적어도 하나의 제1 관통 실리콘 비아(120)는 제1 기판(130)의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 예를 들면, 상기 제1 면은 제1 기판(130)에 다양한 소자들 및 배선을 형성하기 위한 패터닝 공정들이 수행되는 상면일 수 있다. 상기 제2 면은 제1 기판(130)의 측면, 즉, 상기 패터닝 공정이 수행되는 방향과 나란한 방향을 가지는 면일 수 있다. 제2 반도체 칩(150)은 제2 기판(170) 및 적어도 하나의 제2 관통 실리콘 비아(160)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(160)는 제2 기판(170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 예를 들면, 상기 제3 면은 제2 기판(170)에 다양한 소자들 및 배선을 형성하기 위한 패터닝 공정들이 수행되는 상면일 수 있다. 상기 제4 면은 제2 기판(170)의 측면, 즉, 상기 패터닝 공정이 수행되는 방향과 나란한 방향을 가지는 면일 수 있다. 상기 제2 면은 상기 제1 면과 인접하는 제1 기판(130)의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 제2 기판(170)의 측면이다. 제1 반도체 칩(110) 및 제2 반도체 칩(150)은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다. 실시예에 따라, 상기 제1 면과 상기 제3 면은 동일한 평면상에 형성될 수 있다. 상기 제2 면과 상기 제4 면은 각각 상기 제1 면과 상기 제3 면과 수직한 방향으로 형성된 면일 수 있다. 상기 제2 면과 상기 제4 면은 서로 평행하게 형성된 면일 수 있다.
설명의 편의를 위하여, 도 1에서는 관통 실리콘 비아(120, 160)의 형상을 L자 형상으로 도시하였으나, 관통 실리콘 비아들(120, 160)은 기판들(130, 170)의 각각의 상면과 측면을 각각 관통하여 형성될 수 있도록 다양항 형상을 가질 수 있다. 따라서, 반도체 칩들 각각이 수직으로 형성된 관통 실리콘 비아를 포함하는 경우 보다, 도 1의 관통 실리콘 비아들(120, 160)과 같은 관통 실리콘 비아들을 포함하기 위해서는 관통 실리콘 비아들(120, 160)을 형성하는 상대적으로 다양한 식각 공정을 거칠 수 있다.
제1 기판(130)의 상기 제1 면 및 제2 기판(170)의 상기 제3면은 각각 제1 기판(130) 및 제2 기판(170)에 패터닝 공정이 이루어지는 면일 수 있다. 적어도 하나의 사이드 범프(190)는 제1 기판(130)의 상기 제2 면을 통하여 적어도 하나의 제1 관통 실리콘 비아(120)와 전기적으로 연결될 수 있고, 제2 기판(170)의 상기 제4 면을 통하여 적어도 하나의 제2 관통 실리콘 비아(160)와 전기적으로 연결될 수 있다. 적어도 하나의 사이드 범프(190)는 인터포저 칩 또는 다른 반도체 칩을 통하지 않고, 또는 상기 인터포저 칩을 통하여 형성되는 수평적인 인터커넥션을 통하지 않고 적어도 하나의 제1 관통 실리콘 비아(120)와 적어도 하나의 제2 관통 실리콘 비아(160)가 서로 전기적으로 연결될 수 있도록, 제1 기판(130)의 상기 제2 면과 제2 기판(170)의 상기 제4 면 사이에 위치할 수 있다.
실시예에 따라, 제1 반도체 칩(110) 및 제2 반도체 칩(150) 재배선층들(140, 180)을 각각 더 포함할 수 있다. 제1 재배선층(140)은 각각 적어도 하나의 금속층을 포함하고 제1 기판(130)의 상기 일면 또는 상기 다른 일면 상에 각각 형성되어 제1 기판(130), 제1 관통 실리콘 비아(120)를 위한 제1 도전성 패턴(141)을 포함할 수 있다. 제1 도전성 패턴(141)은 제1 관통 실리콘 비아(110)를 다른 반도체 칩 또는 외부 기판에 전기적으로 연결할 수 있다.
제1 재배선층(140)은 입출력의 위치를 재배치하기 위하여 유전체층과 같은 절연층(142) 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 CMOS 공정상의 금속층일 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 재배선층(140)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제1 재배선층(140)은 복수의 층들을 이용하여 형성된 제1 도전성 패턴(141)을 포함할 수도 있고, 단일 층을 이용하여 형성된 제1 도전성 패턴(141)을 포함할 수도 있다. 실시예에 따라, 반도체 칩 패키지(100)는 기판들(130, 170)의 하면, 즉, 재배선층(140)이 형성된 상기 제1 과 대향하는 면에 형성된 재배선층들을 각각 더 포함할 수 있다.
제1 기판(130)은 반도체 칩 또는 반도체 칩이 적층되는 실리콘 인터포저를 구현하기 위한 기판일 수 있다. 제1 기판(130)은 실리콘 재질의 기판일 수 있다. 재배선층은 반도체 칩의 입출력의 위치를 변경하거나 반도체 칩(110)이 적층되는 실리콘 인터포저(silicon interposer)에 형성될 수 있다. 제1 재배선층(140)은 3차원 집적 회로를 제조하기 위하여 제1 기판(130)에 형성된 제1 관통 실리콘 비아(120)의 배선을 위하여 형성된 층일 수 있다. 제1 재배선층(140)은 제1 도전성 패턴(141)을 형성하기 위한 도 1에 도시된 바와 같이 적어도 하나의 금속층을 포함할 수 있다.
제1 관통 실리콘 비아(120)를 형성함에 있어서, 식각 공정을 통해 제1 기판(130)에 관통 홀들을 형성하고, 상기 관통 홀들에 전도성 물질을 충전할 수 있다. 상기 식각 공정은 레이저 공정, 심도 반응성 이온 식각(deep reactive ion etching; DRIE), 보쉬(Bosch) 공정 등일 수 있다. 상기 레이저 공정은 UV 레이저를 이용한 UV 레이저 공정일 수 있다. 상기와 같이 레이저 공정, 심도 반응성 이온 식각(deep reactive ion etching; DRIE), 보쉬(Bosch) 공정 등을 이용하여 제1 관통 실리콘 비아(120)를 형성하는 경우 제1 관통 실리콘 비아(120)를 습식 식각 공정을 이용하는 경우에 비해 더 깊이 형성할 수 있다.
제2 반도체 칩(150)의 제2 기판(170), 제2 관통 실리콘 비아(160), 제2 재배선층(180), 제2 재배선층(180)이 포함하는 절연층(182) 및 제2 도전성 패턴(181)은 제1 반도체 칩(110)의 제1 기판(130), 제1 관통 실리콘 비아(120), 제1 재배선층(140), 제1 재배선층(140)이 포함하는 절연층(142) 및 제1 도전성 패턴(141)과 각각 실질적으로 동일하므로 중복되는 설명은 생략한다.
제1 반도체 칩(110)은 제1 절연막(121)을 더 포함할 수 있다. 제1 절연막(121)은 적어도 하나의 제1 관통 실리콘 비아(120)와 제1 기판(130) 사이에 형성될 수 있다. 제1 절연막(121)은 제1 관통 실리콘 비아(120)와 제1 기판(130) 사이를 전기적으로 차단하기 위하여 제1 관통 실리콘 비아(120) 및 제1 기판(130) 사이에 형성될 수 있다. 즉, 제1 관통 실리콘 비아(120)의 둘레에는 제1 기판(130)과의 직접적인 전기적 접촉을 막기 위해 제1 절연막(121), 예를 들면 이산화규소(SiO2)막이 각각 형성될 수 있다. 또한 제1 관통 실리콘 비아(120)와 제1 절연막(121) 사이에는 제1 관통 실리콘 비아(120)와 제1 절연막(121) 사이의 밀착력을 증가시키기 위해 탄탈막이 각각 형성될 수 있다.
제2 반도체 칩(150)은 제2 절연막(161)을 더 포함할 수 있다. 제2 절연막(161)은 적어도 하나의 제2 관통 실리콘 비아(160)와 제2 기판(170) 사이에 형성될 수 있다. 제2 절연막(161)은 제1 절연막(121)과 실질적으로 동일하므로 중복되는 설명은 생략한다.
제1 반도체 칩(110)은 제3 절연막(131)을 더 포함할 수 있다. 제3 절연막(131)은 적어도 하나의 사이드 범프(190)와 제1 기판(130) 사이에 형성될 수 있다. 제2 반도체 칩(150)은 제4 절연막(171)을 더 포함할 수 있다. 상기 제4 절연막은 적어도 하나의 사이드 범프(190)와 제2 기판(170) 사이에 형성될 수 있다.
적어도 하나의 사이드 범프(190)는 적어도 하나의 제1 관통 실리콘 비아(120)와 상기 적어도 하나의 제2 관통 실리콘 비아(160)를 서로 전기적으로 연결한다. 적어도 하나의 사이드 범프(190)는 각각 칩 범프 또는 솔더 범프의 형태로 구현될 수 있다. 적어도 하나의 사이드 범프(190) 제1 관통 실리콘 비아(120)가 제2 관통 실리콘 비아(160)와 전기적으로 연결되도록, 제1 기판(130) 및 제2 기판(170)의 측면들 사이에 형성될 수 있다. 따라서, 제1 및 제2 반도체 칩들(110, 150)은, 외부의 실리콘 인터포저 칩(silicon interposer)과 같은 인터포저 칩 또는 다른 반도체 칩을 통하지 않고, 관통 실리콘 비아들(120, 160) 및 사이드 범프(190)를 통하여 서로 전기적으로 연결될 수 있다. 적어도 하나의 사이드 범프(190)의 주변에는 단락(short) 방지 및 완충 작용을 위한 언더필(underfill) 수지층들(195a, 195b)이 형성될 수 있다.
일 실시예에 있어서, 반도체 칩 패키지(100)는 복수의 반도체 칩들(110, 150) 및 복수의 사이드 범프(190)를 포함한다. 설명의 편의를 위하여, 도 1에는 하나의 사이드 범프(190)를 도시하였으나, 본 발명의 기술적 사상의 범위 내에서 더 많은 수의 사이드 범프들을 포함할 수 있다. 복수의 사이드 범프(190)는 복수의 반도체 칩들(110, 150)을 전기적으로 연결한다. 복수의 반도체 칩들(110, 150) 각각은 기판(130, 170) 및 적어도 하나의 관통 실리콘 비아(120, 160)를 포함한다. 적어도 하나의 관통 실리콘 비아(120, 160)는 기판(130, 170)의 제1 면과 상기 제1 면과 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성된다. 상기 제 2 면은 반도체 패터닝 공정이 수행되는 상기 제1 면과 인접하는 상기 기판의 측면에 해당한다. 복수의 사이드 범프(190)는 복수의 반도체 칩들(110, 150) 중 어느 하나의 반도체 칩의 관통 실리콘 비아와 상기 복수의 반도체 칩들 중 다른 어느 하나의 반도체 칩의 관통 실리콘 비아를 상기 제2 면을 통하여 서로 전기적으로 연결한다. 도 7을 참조하여 보다 상세하게 후술한다.
따라서, 본 발명의 실시예들에 따른 반도체 칩 패키지(100)는 반도체 칩들(110, 150)의 측면을 관통하는 관통 실리콘 비아들(120, 160)을 포함함으로써, 수직으로 형성된 관통 실리콘 비아들을 서로 연결하기 위한 수평 인터커넥션들을 통하지 않고 반도체 칩들의 측면에 형성된 사이드 범프(190)를 통하여 신호가 송수신 됨으로써, 관통 실리콘 비아(120, 160)를 통하여 전송되는 신호의 전압 여유(voltage margin) 및 타이밍 여유(timing margin)를 개선할 수 있다. 예를 들면, 반도체 칩 패키지(100)는 도 1과 같이 L자형 관통 실리콘 비아를 포함하여 입출력 경로를 형성함으로서, 적층된 반도체 칩 사이의 배선 길이를 감소시킬 수 있다.
도 2는 도 1의 전류 반도체 칩 패키지의 다른 예를 나타내는 단면도이다.
도 2를 참조하면, 반도체 칩 패키지(101)는 제1 반도체 칩(110), 제2 반도체 칩(151) 및 적어도 하나의 사이드 범프(190)를 포함한다. 제1 반도체 칩(110)은 제1 기판(130) 및 적어도 하나의 제1 관통 실리콘 비아(120)를 포함한다. 적어도 하나의 제1 관통 실리콘 비아(120)는 제1 기판(130)의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 제2 반도체 칩(151)은 제2 기판(170) 및 적어도 하나의 제2 관통 실리콘 비아(165)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(160)는 제2 기판(170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 도 2에 도시된 바와 같이, 적어도 하나의 제2 관통 실리콘 비아(165)는 제2 기판(170)의 상기 제2 면과 대향하는 면인 하면을 더 관통하여 형성될 수 있다. 적어도 하나의 사이드 범프(190)는 적어도 하나의 제1 관통 실리콘 비아(120)와 상기 적어도 하나의 제2 관통 실리콘 비아(165)를 서로 전기적으로 연결한다. 상기 제2 면은 상기 제1 면과 인접하는 제1 기판(130)의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 제2 기판(170)의 측면이다. 제1 반도체 칩(110) 및 제2 반도체 칩(151)은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다.
도 2의 반도체 칩 패키지(101)는 제2 관통 실리콘 비아(165)가 실리콘을 관통하여 형성되는 경로의 수가 다르다는 점을 제외하고는 도 1의 반도체 칩 패키지(100)와 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 3 및 도 4는 도 1의 전류 반도체 칩 패키지의 또 다른 예들을 나타내는 단면도들이다.
도 3을 참조하면, 반도체 칩 패키지(100)는 제1 반도체 칩(110), 제2 반도체 칩(152) 및 적어도 하나의 사이드 범프(190)를 포함한다. 제1 반도체 칩(110)은 제1 기판(130) 및 적어도 하나의 제1 관통 실리콘 비아(120)를 포함한다. 적어도 하나의 제1 관통 실리콘 비아(120)는 제1 기판(130)의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 제2 반도체 칩(150)은 제2 기판(170) 및 적어도 하나의 제2 관통 실리콘 비아(160)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(160)는 제2 기판(170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 적어도 하나의 사이드 범프(190)는 적어도 하나의 제1 관통 실리콘 비아(120)와 상기 적어도 하나의 제2 관통 실리콘 비아(160)를 서로 전기적으로 연결한다. 상기 제2 면은 상기 제1 면과 인접하는 제1 기판(130)의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 제2 기판(170)의 측면이다. 제1 반도체 칩(110) 및 제2 반도체 칩(152)은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다.
제1 반도체 칩(110)은 제1 소자들(133) 및 제1 재배선층(140)을 더 포함할 수 있다. 제1 소자들은 제1 기판(133)에 형성될 수 있다. 제1 재배선층(140)은 상기 소자들과 상기 적어도 하나의 제1 관통 실리콘 비아를 전기적으로 연결하기 위하여 제1 도전성 패턴(141a)을 포함할 수 있다. 제1 도전성 패턴(141a)은 적어도 하나의 금속층들을 포함하여 형성 될 수 있다. 제2 반도체 칩(150)은 제2 소자들(173), 제2 재배선층(180) 및 제2 도전성 패턴(181a)을 더 포함할 수 있다.
실시예에 따라서, 제2 재배선층(180) 및 제1 재배선층(140)은 복수의 층들을 각각 포함하여 형성될 수 있다. 제1 재배선층(140)은 복수의 층들을 이용하여 형성된 도전성 패턴(141a)을 포함할 수도 있고, 단일 층을 이용하여 형성된 도전성 패턴(141a)을 포함할 수도 있다. 제2 재배선층(180)은 복수의 층들을 이용하여 형성된 도전성 패턴(181a)을 포함할 수도 있고, 단일 층을 이용하여 형성된 도전성 패턴(181a)을 포함할 수도 있다.
도 3의 반도체 칩 패키지(102)는 각각의 반도체 칩에 소자들(133, 173)이 형성되는 점 및 소자들(133, 173)과 관통 실리콘 비아들(120, 160)을 각각 연결하는 도전성 패턴들(141a, 181a)을 재배선층(140, 180)내에 포함하는 점을 제외하면, 도 1의 반도체 칩 패키지(100)와 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 4를 참조하면, 반도체 칩 패키지(103)는 제1 반도체 칩(112), 제2 반도체 칩(153) 및 적어도 하나의 사이드 범프(190)를 포함한다. 제1 반도체 칩(112)은 제1 기판(130) 및 적어도 하나의 제1 관통 실리콘 비아(120)를 포함한다. 제2 반도체 칩(153)은 제2 기판(170) 및 적어도 하나의 제2 관통 실리콘 비아(165)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(160)는 제2 기판(170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 도 2에 도시된 바와 같이, 적어도 하나의 제2 관통 실리콘 비아(165)는 제2 기판(170)의 상기 제2 면과 대향하는 면인 하면을 더 관통하여 형성될 수 있다.
도 4의 반도체 칩 패키지(103)는 제2 관통 실리콘 비아(165)가 실리콘을 관통하여 형성되는 경로의 수가 다르다는 점을 제외하고는 도 3의 반도체 칩 패키지(102)와 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 5는 본 발명의 일 실시예에 따른 반도체 모듈의 일 예를 나타내는 단면도이다.
도 5를 참조하면, 반도체 모듈(1000)은 베이스 기판(1400) 및 반도체 칩 패키지(1100)를 포함한다. 반도체 칩 패키지(1100)는 베이스 기판(1400) 위에 장착된다. 반도체 칩 패키지(1100)는 제1 반도체 칩(1110), 제2 반도체 칩(1150) 및 적어도 하나의 사이드 범프(1190)를 포함한다. 제1 반도체 칩(1110)은 제1 기판(1130) 및 적어도 하나의 제1 관통 실리콘 비아(1120)를 포함한다. 적어도 하나의 제1 관통 실리콘 비아(1120)는 제1 기판(1130)의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성된다. 제2 반도체 칩(1150)은 제2 기판(1170) 및 적어도 하나의 제2 관통 실리콘 비아(1160)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(1160)는 제2 기판(1170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 적어도 하나의 사이드 범프(1190)는 적어도 하나의 제1 관통 실리콘 비아(1120)와 상기 적어도 하나의 제2 관통 실리콘 비아(1160)를 서로 전기적으로 연결한다. 상기 제2 면은 상기 제1 면과 인접하는 제1 기판(1130)의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 제2 기판(1170)의 측면이다. 제1 반도체 칩(1110) 및 제2 반도체 칩(1150)은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열된다. 실시예에 따라 제1 반도체 칩(1110)은 반도체 칩들(1110, 1150)이 적층되는 수직 방향으로 제1 기판(1130)을 관통하여 형성되는 관통 실리콘 비아(1121)를 더 포함할 수 있다. 실시예에 따라 제2 반도체 칩(1150)은 반도체 칩들(1110, 1150)이 적층되는 수직 방향으로 제1 기판(1170)을 관통하여 형성되는 관통 실리콘 비아(1161)를 더 포함할 수 있다. 설명의 편의를 위하여, 도 1에 도시된 재배선층(140, 180) 및 재배선층(140, 180)에 포함되는 도전성 패턴(141, 181) 등은 도 5에서는 생략되었으나, 생략된 구성들은 도 5에 유사하게 형성될 수 있음을 이해하여야 한다.
베이스 기판(1400)은 인쇄 회로 기판(printed circuit board; PCB)일 수 있다. 반도체 모듈(1000)은 인터포저 칩(1300)을 더 포함할 수 있다. 인터포저 칩(1300)은 베이스 기판(1400)과 제1 반도체 칩(1110) 및 제2 반도체 칩(1150) 사이에 배치될 수 있다. 인터포저 칩(1300)은 실리콘 인터포저 칩일 수 있다. 인터포저 칩(1300)은 인터포저 기판(1320) 및 인터포저 재배선층(1310)을 포함할 수 있다. 인터포저 재배선층(1310)은 입출력의 위치를 재배치하기 위하여 유전체층과 같은 절연층 및 서로 적층된 복수의 금속층들, 예를 들면, CMOS 공정의 금속층들을 포함할 수 있다. 상기 복수의 금속층들은 입출력의 위치를 재배치하기 위하여 서로 상하로 적층된 구조를 가질 수 있다. 실시예에 따라서, 인터포저 재배선층(1310)은 복수의 층들을 각각 포함하여 형성될 수 있다.
반도체 모듈은 인터포저 칩(1300)과 반도체 칩(1110, 1150) 사이에 전극부들(1391, 1392, 1393, 1394)을 포함할 수 있다. 반도체 모듈은 상기 인터포저 칩(1300)과 베이스 기판(1400) 사이에 전극부들(1490)을 포함할 수 있다. 전극부들(1391, 1392, 1393, 1394, 1400)은 각각 칩 범프 또는 솔더 범프의 형태로 구현될 수 있다. 도시하지는 않았지만, 전극부들(1391, 1392, 1393, 1394, 1400)의 주변에는 단락(short) 방지 및 완충 작용을 위한 언더필(underfill) 수지층이 형성될 수 있다.
따라서, 본 발명의 실시예들에 따른 반도체 모듈(1000)은 반도체 칩들(1110, 1150)의 측면을 관통하는 관통 실리콘 비아들(1120, 1160)을 포함함으로써, 수직으로 형성된 관통 실리콘 비아들을 서로 연결하기 위한 수평 인터커넥션들을 통하지 않고 반도체 칩들의 측면에 형성된 사이드 범프(1190)를 통하여 신호가 송수신 됨으로써, 관통 실리콘 비아(1120, 1160)를 통하여 전송되는 신호의 전압 여유(voltage margin) 및 타이밍 여유(timing margin)를 개선할 수 있다. 예를 들면, 반도체 모듈(1000)은 도 5와 같이 L자형 관통 실리콘 비아를 포함하여 입출력 경로를 형성함으로서, 적층된 반도체 칩 사이의 배선 길이를 줄일 수 있다.
도 5의 반도체 칩 패키지(1100)는 일부 구성이 생략된 점을 제외하면 도 1의 반도체 칩 패키지(100)와 유사하므로 중복되는 설명은 생략한다.
도 6은 도 5의 반도체 모듈의 다른 예를 나타내는 단면도이다.
도 6을 참조하면, 반도체 모듈(1000)은 베이스 기판(1400) 및 반도체 칩 패키지(1100)를 포함한다. 반도체 칩 패키지(1100)는 베이스 기판(1400) 위에 장착된다. 반도체 칩 패키지(1100)는 제1 반도체 칩(1110), 제2 반도체 칩(1150) 및 적어도 하나의 사이드 범프(1190)를 포함한다. 제2 반도체 칩(1151)은 제2 기판(1170) 및 적어도 하나의 제2 관통 실리콘 비아(1165)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(1160)는 제2 기판(1170)의 제3 면과 상기 제3 면과 제4 면을 관통하여 형성된다. 도 2에 도시된 바와 같이, 적어도 하나의 제2 관통 실리콘 비아(1165)는 제2 기판(1170)의 상기 제2 면과 대향하는 면인 하면을 더 관통하여 형성될 수 있다.
도 6의 반도체 모듈(1001)이 포함하는 반도체 칩 패키지(1101)는 제2 관통 실리콘 비아(1165)가 실리콘을 관통하여 형성되는 경로의 수가 다르다는 점을 제외하고는 도 5의 반도체 모듈(1000)이 포함하는 반도체 칩 패키지(1100)와 실질적으로 동일하므로 중복되는 설명은 생략한다.
도 7은 도 5의 반도체 모듈의 또 다른 예를 나타내는 단면도이다.
도 7을 참조하면, 반도체 모듈(2000)은 베이스 기판(2400) 및 반도체 칩 패키지(2500)를 포함한다. 반도체 칩 패키지(2500)는 상기 베이스 기판 위에 장착된다. 반도체 칩 패키지(2500)는 복수의 제1 반도체 칩들(2510, 2610), 복수의 제2 반도체 칩들(2550, 2650) 및 복수의 사이드 범프들(2590)을 포함한다. 복수의 사이드 범프들(2590)은 복수의 제1 반도체 칩들(2510, 2610)과 이에 상응하는 복수의 제2 반도체 칩들(2550, 2650)을 각각 전기적으로 연결한다. 복수의 제1 반도체 칩들(2510, 2610) 각각은 제1 기판(2530) 및 적어도 하나의 제1 관통 실리콘 비아(2520, 2620)를 포함한다. 적어도 하나의 제1 관통 실리콘 비아(2520, 2620)는 제1 기판(2530)의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성된다. 복수의 제2 반도체 칩들(2550, 2650) 각각은 제2 기판(2570, 2670) 및 적어도 하나의 제2 관통 실리콘 비아(2560, 2660)를 포함한다. 적어도 하나의 제2 관통 실리콘 비아(2560, 2660)는 제2 기판(2570, 2670)의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성된다. 복수의 사이드 범프들(2590)은 복수의 제1 반도체 칩들(2510, 2610)의 적어도 하나의 제1 관통 실리콘 비아(2520, 2620)와 복수의 제2 반도체 칩들(2550, 2650)의 적어도 하나의 제2 관통 실리콘 비아(2560, 2660)를 서로 전기적으로 연결한다.
다시 도 7을 참조하면, 반도체 칩 패키지(2000)는 도 5의 반도체 칩 패키지(1000)에 비하여 제1 반도체 칩(2510) 상에 적층된 제3 반도체 칩(2610)을 더 포함할 수 있다. 제3 반도체 칩(2610)은 제3 관통 실리콘 비아(2620)를 포함할 수 있다. 제3 관통 실리콘 비아(2620)는 제3 기판(2630)의 상면 및 상기 상면과 인접하는 측면을 관통하여 형성될 수 있다. 제3 반도체 칩(2610)은 수직 관통 실리콘 비아(2621)를 더 포함할 수 있다. 수직 관통 실리콘 비아(2621)는 제3 기판(2630)의 상기 상면 및 상기 상면과 대향하는 하면을 관통하여 형성될 수 있다. 제3 반도체 칩(2610)은 제1 반도체 칩(2510) 상에 적층될 수 있다. 제4 반도체 칩(2650)은 제3 반도체 칩(2610)과 관통 실리콘 비아가 형성된 구조면에서 유사하므로 중복되는 설명은 생략한다.
베이스 기판(1400)은 인쇄 회로 기판(printed circuit board; PCB)일 수 있다. 반도체 모듈(1000)은 인터포저(1400)를 더 포함할 수 있다. 인터포저(1400)는 상기 베이스 기판과 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이에 배치될 수 있고, 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이의 입출력 배선을 연결할 수 있다. 인터포저(1300)는 실리콘 인터포저일 수 있다. 도시하지는 않았지만, 실시예에 따라, 소자들이 베이스 기판(1400) 상에 형성될 수 있다. 상기 소자들은 능동 소자들일 수 있다.
도 8은 도 1의 반도체 칩 패키지의 주파수 특성 개선을 나타내는 도면이다. 도 8의 CASE1은 종래의 관통 실리콘 비아를 이용하는 경우의 주파수 특성을 나타내고, CASE2는 본 발명의 실시예들에 따른 기판의 측면을 관통하여 형성되는 관통 실리콘 비아를 이용하는 경우의 송수신 신호의 주파수 특성을 나타낸다.
종래의 관통 실리콘 비아 구조를 이용하여 반도체 칩 패키지를 형성하는 경우에는 기판의 상면 및 하면을 관통하는 관통 실리콘 비아를 통한 입출력 신호 또는 전원 신호의 수직적인 연결만이 가능하다. 따라서, 종래의 관통 실리콘 비아 구조를 이용하여 반도체 칩 패키지를 형성하는 경우에는, 실리콘 인터포저와 같은 인터포저 칩을 이용하여 반도체 칩 패키지 내의 두 반도체 칩들을 전기적으로 연결하여야 한다. 상기 인터포저 칩에 형성되는 수평적인 인터커넥션을 통하여 상기 두 반도체 칩 사이의 신호 전송이 이루어지므로, 입출력 신호, 전원 신호 등과 같은 신호를 연결하기 위한 배선 길이가 증가하는 어려움이 있다. 이와 같이 상기 인터커넥션의 길이, 즉 배선 길이가 증가하면, 도 8의 CASE1과 같이 주파수에 따른 삽입 손실(insertion loss) 및 주파수 의존적인 손실(frequency-dependent loss)이 발생한다. 이와 같은 손실들은 시간 영역(time domain)에서는 아이 다이어그램의 아이 오프닝(eye opening)의 감소로 나타난다.
본 발명의 실시예들에 따른, 다른 기판이 적층될 수 있는 기판의 상면과 측면을 관통하는 관통 실리콘 비아를 포함하는 반도체 칩 패키지 및 반도체 모듈은, 상술한 바와 같이, 상기 인터포저 칩을 통하여 형성되는 수평적인 인터커넥션을 통하지 않고, 동일 베이스 기판에 적층된 다른 반도체 칩과의 신호 송수신을 위한 커넥션을 형성할 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 칩 패키지 및 반도체 모듈은 입출력 신호, 전원 신호 등과 같은 신호를 연결하기 위한 배선 길이를 감소시킬 수 있다. 즉, 도 8의 CASE2와 같이, 본 발명의 실시예들에 따른 반도체 칩 패키지 및 반도체 모듈은 L자 형상과 같이 기판의 측면을 관통하여 형성되는 관통 실리콘 비아를 이용하여 입출력 배선 길이를 줄임으로써, 주파수에 따른 상기 삽입 손실 및 상기 주파수 의존적인 손실을 감소시킬 수 있다. 본 발명의 실시예들에 따른 반도체 칩 패키지 및 반도체 모듈의 입출력 신호의 손실 감소는 시간 영역(time domain)에서는 시간 여유(time margin) 및 전압 여유(voltage margin)의 증가, 예를 들면, 아이 다이어그램 상에서의 아이 오프닝(eye opening)의 증가로 나타난다.
도 9a 및 도 9b는 종래의 반도체 칩 패키지 및 도 1의 반도체 칩 패키지의 신호 특성을 나타내는 각각 아이 다이어그램들이다.
도 9a의 아이 다이어그램은 종래의 관통 실리콘 비아에서 발생하는 주파수에 따라 평탄하지 못한 주파수 의존적인 삽입 손실(frequency-dependent insertion loss) 특성을 가지는 경우를 나타낸다. 도 9b는 도 1과 같이 기판(130, 170)의 상면과 측면을 관통하여 형성되는 실리콘 비아들(120, 160)을 포함함으로써, 인터포저 칩을 통하여 형성되는 수평적인 인터커넥션을 통하지 않고, 서로 전기적으로 연결된 관통 실리콘 비아들(120, 160)을 통한 입출력 배선을 형성한 경우의 아이 다이어 그램을 나타낸다. 도 9a 및 도 9b에 도시된 바와 같이, 도 1의 관통 실리콘 비아를 통하여 송수신 되는 입출력 신호의 아이 오프닝(EO2)과 같은 전압 여유(voltage margin) 및 타임 지터(time jitter, JT2)와 같은 시간 여유(time margin)는 종래의 관통 실리콘 비아를 통하여 송수신되는 경우의 아이 오프닝(EO1) 및 타임 지터(JT1)와 비교하여 상대적으로 개선될 수 있다.
이상 본 발명의 실시예들에 따른 장치에 대하여 설명의 편의를 위하여 반도체 칩 패키지에 포함되는 반도체 칩에 형성된 관통 실리콘 비아들의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 더 많은 수의 관통 실리콘 비아들을 포함하여 각각의 반도체 칩을 형성할 수 있음을 이해하여야 할 것이다. 또한 설명의 편의를 위하여 반도체 칩 패키지에 포함되는 반도체 칩의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 더 많은 수의 반도체 칩을 적층하여 반도체 칩 패키지를 형성할 수 있음을 이해하여야 할 것이다. 또한 설명의 편의를 위하여 반도체 모듈이 포함하는 반도체 칩의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 더 많은 수의 반도체 칩을 포함하여 반도체 모듈을 구현할 수 있음을 이해하여야 할 것이다. 설명의 편의를 위하여 관통 실리콘 비아의 형상을 제한하여 설명하였으나, 수평하게 적층된 반도체 칩들 사이에 인터포저 칩의 수평적이 인터커넥션을 거지치 않고 신호의 배선을 위한 도전 경로를 형성할 수 있는 다양한 형상의 관통 실리콘 비아들이 각각의 반도체 칩의 기판에 형성될 수 있다.
본 발명의 실시예들에 따르면, 기판의 측면으로 관통하여 형성되는 관통 실리콘 비아를 포함하는 반도체 칩 및 상기 반도체 칩을 포함하는 반도체 모듈을 제공함으로써, 반도체 칩 사이의 연결 길이가 줄어들 수 있어 신호 왜곡을 감소시킬 수 있다. 본 발명의 실시예들에 따른 반도체 칩 패키지 및 반도체 모듈은 3차원 집적 회로, 반도체 칩, 적층 칩 패키지, 3차원 반도체 모듈, 전자 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 제1 기판 및 상기 제1 기판의 제1 면과 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아(through silicon via)를 포함하는 제1 반도체 칩;
    제2 기판 및 상기 제2 기판의 제3 면과 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하는 제2 반도체 칩; 및
    상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 적어도 하나의 사이드 범프를 포함하고,
    상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열되는 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제1 기판의 상기 제1 면 및 상기 제2 기판의 상기 제3면은 각각 상기 제1 기판 및 상기 제2 기판에 패터닝 공정이 이루어지는 면인 것을 특징으로 하는 반도체 칩 패키지.
  3. 제2항에 있어서,
    상기 적어도 하나의 사이드 범프는, 상기 제1 기판의 상기 제2 면을 통하여 상기 적어도 하나의 제1 관통 실리콘 비아와 전기적으로 연결되고, 상기 제2 기판의 상기 제4 면을 통하여 상기 적어도 하나의 제2 관통 실리콘 비아와 전기적으로 연결되는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제2항에 있어서,
    상기 적어도 하나의 사이드 범프는, 인터포저 칩 또는 다른 반도체 칩을 통하지 않고 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아가 서로 전기적으로 연결될 수 있도록, 상기 제1 기판의 상기 제2 면과 상기 제2 기판의 상기 제4 면 사이에 위치하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 제1항에 있어서,
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 각각은 재배선층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  6. 제1항에 있어서,
    상기 제1 반도체 칩은 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 제1 기판 사이에 형성되는 제1 절연막을 더 포함하고,
    상기 제2 반도체 칩은 상기 적어도 하나의 제2 관통 실리콘 비아와 상기 제2 기판 사이에 형성되는 제2 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  7. 제6항에 있어서,
    상기 제1 반도체 칩은 상기 적어도 하나의 사이드 범프와 상기 제1 기판 사이에 형성되는 제3 절연막을 더 포함하고,
    상기 제2 반도체 칩은 상기 적어도 하나의 사이드 범프와 상기 제2 기판 사이에 형성되는 제4 절연막을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제1항에 있어서, 상기 적어도 하나의 제1 관통 실리콘 비아는 상기 제1 기판의 상기 제1 면과 대향하는 면을 더 관통하여 형성되는 것을 특징으로 하는 반도체 칩 패키지.
  9. 제1항에 있어서, 상기 제1 반도체 칩은,
    상기 제1 기판에 형성된 소자들; 및
    상기 소자들과 상기 적어도 하나의 제1 관통 실리콘 비아를 전기적으로 연결하기 위한 적어도 하나의 금속층을 포함하는 재배선층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  10. 제1항에 있어서,
    상기 제1 반도체 칩과 상기 제2 반도체 칩은 서로 다른 종류의 반도체 칩인 것을 특징으로 하는 반도체 칩 패키지.
  11. 복수의 반도체 칩들; 및
    상기 복수의 반도체 칩들을 전기적으로 연결하는 복수의 사이드 범프를 포함하고,
    상기 복수의 반도체 칩들 각각은,
    기판; 및
    상기 기판의 제1 면과 상기 제1 면과 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 관통 실리콘 비아를 포함하고,
    상기 제 2 면은 반도체 패터닝 공정이 수행되는 상기 제1 면과 인접하는 상기 기판의 측면에 해당하고, 상기 복수의 사이드 범프는 상기 복수의 반도체 칩들 중 어느 하나의 반도체 칩의 관통 실리콘 비아와 상기 복수의 반도체 칩들 중 다른 어느 하나의 반도체 칩의 관통 실리콘 비아를 상기 제2 면을 통하여 서로 전기적으로 연결하는 반도체 칩 패키지.
  12. 복수의 제1 반도체 칩들;
    복수의 제2 반도체 칩들;
    상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결하는 복수의 사이드 범프들을 포함하고,
    상기 복수의 제1 반도체 칩들 각각은,
    제1 기판; 및
    상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아를 포함하고,
    상기 복수의 제2 반도체 칩들 각각은,
    제2 기판; 및
    상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하고,
    상기 복수의 사이드 범프는 상기 복수의 제1 반도체 칩들의 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 복수의 제2 반도체 칩들의 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 반도체 칩 패키지.
  13. 베이스 기판;
    상기 베이스 기판 위에 장착되는 반도체 칩 패키지를 포함하고,
    상기 반도체 칩 패키지는,
    제1 기판 및 상기 제1 기판의 제1 면과 상기 제1 면과 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아(through silicon via)를 포함하는 제1 반도체 칩;
    제2 기판 및 상기 제2 기판의 제3 면과 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하는 제2 반도체 칩; 및
    상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 적어도 하나의 사이드 범프를 포함하고,
    상기 제2 면은 상기 제1 면과 인접하는 상기 제1 기판의 측면이고, 상기 제4 면은 상기 제3 면과 인접하는 상기 제2 기판의 측면이며, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 상기 제2 면과 상기 제4 면이 서로 마주 보도록 배열되는 반도체 모듈.
  14. 베이스 기판;
    상기 베이스 기판 위에 장착되는 반도체 칩 패키지를 포함하고,
    상기 반도체 칩 패키지는,
    복수의 제1 반도체 칩들;
    복수의 제2 반도체 칩들; 및
    상기 복수의 제1 반도체 칩들과 이에 상응하는 상기 제2 반도체 칩들을 각각 전기적으로 연결하는 복수의 사이드 범프를 포함하고,
    상기 복수의 제1 반도체 칩들 각각은,
    제1 기판; 및
    상기 제1 기판의 제1 면 및 상기 제1 면과 인접하는 제2 면을 관통하여 형성되는 적어도 하나의 제1 관통 실리콘 비아를 포함하고,
    상기 복수의 제2 반도체 칩들 각각은,
    제2 기판; 및
    상기 제2 기판의 제3 면 및 상기 제3 면과 인접하는 제4 면을 관통하여 형성되는 적어도 하나의 제2 관통 실리콘 비아를 포함하고,
    상기 복수의 사이드 범프는 상기 적어도 하나의 제1 관통 실리콘 비아와 상기 적어도 하나의 제2 관통 실리콘 비아를 서로 전기적으로 연결하는 반도체 모듈.
  15. 제14항에 있어서,
    상기 베이스 기판과 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이에 배치되어, 상기 복수의 제1 반도체 칩들 및 상기 복수의 제2 반도체 칩들 사이의 입출력 배선을 연결하는 인터포저를 더 포함하는 반도체 모듈.
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