TW201336054A - 半導體記憶卡 - Google Patents

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Abstract

本發明提供一種可縮短自外部連接端子至控制器晶片之配線長度之半導體記憶卡。本發明之實施形態之半導體記憶卡具備SiP構造之半導體記憶裝置11，該半導體記憶裝置11包括：記憶體晶片24，其配置於配線基板12上；控制器晶片29，其積層於記憶體晶片24上；及密封樹脂層。與外部連接端子電性連接之控制器晶片29之電極墊301係以位於配線基板12之第2面12b上之端子對應區域X1內之方式，沿與外部連接端子之排列方向平行、且位於排列有外部連接端子之配線基板12之第1外形邊S1側之控制器晶片29之外形邊排列。

Description

半導體記憶卡 [相關申請案]
本申請案享有以日本專利申請案2012-43680號(申請日：2012年2月29日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體記憶卡。
於內置如NAND(Not-AND，與非)型快閃記憶體之非揮發性半導體記憶體晶片之記憶卡(半導體記憶卡)中，為了謀求高容量化、高速化、製造成本之降低等，而推進如下構造之應用：將於1個封裝體內密封有記憶體晶片或控制器晶片之SiP(System in Package，系統級封裝)構造之半導體記憶裝置收容於卡盒內。SiP構造之半導體記憶裝置例如包括：配線基板，其設置有外部連接端子；記憶體晶片及控制器晶片，其等搭載於與配線基板之端子形成面為相反側之面；及密封樹脂層，其以密封記憶體晶片及控制器晶片之方式，形成於配線基板之晶片搭載面。
於SiP構造之半導體記憶裝置中，通常使用如下配線基板：於絕緣性之樹脂基材之兩面設置使銅箔圖案化而形成之配線層，並且以通孔電性連接兩面之配線層間。於設置於配線基板之端子形成面之銅配線層之一部分形成成為外部連接端子之鍍金層。於先前之SiP構造之半導體記憶裝置中，存在如下缺點：自進行與外部機器之電性連接之外 部連接端子至控制器晶片之配線長度易於變長。因此，信號傳輸速度下降，又，因配線密度下降而導致基板面積易於增大。根據此種情況，為了實現記憶卡中之信號傳輸速度之提高或構成SiP構造之配線基板之小型化等，較為理想的是縮短自外部連接端子至控制器晶片之配線長度。
本發明所欲解決之課題在於提供一種可縮短自外部連接端子至控制器晶片之配線長度之半導體記憶卡。
實施形態之半導體記憶卡具備半導體記憶裝置，該半導體記憶裝置包括：配線基板，其具備包含複數個外部連接端子與第1配線層之第1面、包含晶片搭載區域與第2配線層之第2面、及電性連接第1配線層與第2配線層之通孔；記憶體晶片，其配置於配線基板之晶片搭載區域上，且包含至少1個沿外形邊排列之第1電極墊；控制器晶片，其積層於記憶體晶片上，且包含至少1個沿外形邊排列之第2電極墊；第1金屬線，其電性連接記憶體晶片之第1電極墊與配線基板之第2配線層；第2金屬線，其電性連接控制器晶片之第2電極墊與配線基板之第2配線層；以及密封樹脂層，其以將記憶體晶片及控制器晶片連同第1及第2金屬線一併密封之方式，形成於配線基板之第2面上。複數個外部連接端子係以位於配線基板之第1外形邊之附近之方式，沿第1外形邊排列。控制器晶片之第2電極晶片中之與 外部連接端子電性連接之電極墊，係以位於與配線基板之第1面上之複數個外部連接端子之形成區域相對應的第2面上之區域內或上述區域之附近之方式，沿與複數個外部連接端子之排列方向平行、且位於配線基板之第1外形邊側之控制器晶片之外形邊排列。
以下，參照圖式，對實施形態之半導體記憶卡進行說明。圖1係表示實施形態之半導體記憶卡之平面圖。圖1所示之半導體記憶卡1係例如用作SD(Secure Digital，安全數位)TM規格之記憶卡(SDTM卡)者，包括上下一對卡盒2、及收容於卡盒2內之半導體記憶裝置3。半導體記憶裝置3係由SiP構造之半導體裝置構成。以下，對半導體記憶裝置3之具體構造進行詳細敍述。
(第1實施形態)
參照圖3至圖6，對第1實施形態之SiP構造之半導體記憶裝置進行說明。圖3係表示第1實施形態之半導體記憶裝置之上表面透視圖，圖4係沿圖3之A-A線之剖面圖，圖5係自半導體記憶裝置之上表面(模塑面)透視觀察圖3所示之半導體記憶裝置中之配線基板之端子形成面之透視圖，圖6係自半導體記憶裝置之上表面(模塑面)透視觀察圖3所示之半導體記憶裝置中之配線基板之晶片搭載面之透視圖。該等圖中所示之半導體記憶裝置11(3)包括兼作外部連接端子之形成基板與半導體晶片之搭載基板之配線基板12。配線基板12具有成為外部連接端子之形成面之第1面12a、及成為 記憶體晶片或控制器晶片之搭載面之第2面12b。
如圖4所示，配線基板12包含：樹脂基材13，其包含環氧樹脂或BT(Bismaleimide Triazine)樹脂(雙馬來醯亞胺三嗪樹脂)等；第1配線層14，其設置於樹脂基材13之第1面12a側；第2配線層15，其設置於樹脂基材13之第2面12b側；及通孔16，其電性連接第1配線層14與第2配線層15。第1及第2配線層14、15係藉由例如根據配線圖案使積層於樹脂基材13之兩面之銅箔圖案化而形成。第1及第2配線層14、15之表面係為了絕緣保護而由阻焊劑17、18覆蓋。
第1配線層14具有外部連接端子19。於第1配線層14之成為外部連接端子19之部分，在阻焊劑17上形成有開口圖案，經由該開口圖案而於第1配線層14上形成有鍍金層20。外部連接端子19係由第1配線層14與作為表面層之鍍金層20構成。第2配線層15具有連接墊21(21A、21B)。於第2配線層15之成為連接墊21之部分，在阻焊劑18上形成有開口圖案，經由該等開口圖案而於第2配線層15上形成有鍍金層22。連接墊21係由第2配線層15與作為表面層之鍍金層22構成。鍍金層20、22係例如藉由電鍍而形成。
如圖4及圖5所示，配線基板12之第1面12a具有第1配線層14與複數個外部連接端子19。複數個外部連接端子19係以位於配線基板12之第1外形邊S1之附近之方式，沿第1外形邊S1排列。如圖3、圖4及圖6所示，配線基板12之第2面12b具有第2配線層15與晶片搭載區域23。第2配線層15具有連接墊21A、21B。連接墊21A成為與配置於晶片搭載區 域23之記憶體晶片之電極墊之連接部，連接墊21B成為與積層於記憶體晶片上之控制器晶片之電極墊之連接部。
於配線基板12之晶片搭載區域23內配置有記憶體晶片24。作為記憶體晶片24，例如使用如NAND型快閃記憶體之半導體記憶體晶片。圖3及圖4表示積層8個記憶體晶片24而配置於晶片搭載區域23之狀態。記憶體晶片24相對於配線基板12之搭載數量並不限定於此。記憶體晶片24之搭載數量可為1個，又，亦可為2個、4個，進而亦可為9個以上。記憶體晶片24相對於配線基板12之搭載數量為1個或複數個之任一者均可。
於圖3及圖4中，複數個記憶體晶片24具有矩形狀之相同形狀，且分別具備電極墊25。電極墊25係位於與配線基板12之第1外形邊S1對向之第2外形邊S2側，且沿記憶體晶片24之位於第2外形邊S2側之外形邊排列。複數個記憶體晶片24構成記憶體晶片群26，進而分為2個晶片群26A、26B。第1晶片群26A係由以積層於配線基板12之晶片搭載區域23上之狀態而配置之4個記憶體晶片24構成。第2晶片群26B係由以積層於第1晶片群26A上之狀態而配置之4個記憶體晶片24構成。
構成第1晶片群26A之4個記憶體晶片24係以如下方式呈階梯狀積層：分別使電極墊25位於配線基板12之第2外形邊S2側，且使各個電極墊25露出。4個記憶體晶片24之電極墊25係經由金屬線27而依序連接。於第1晶片群26A中，位於最下層之記憶體晶片24之電極墊25經由金屬線27而與 配線基板12之連接墊21A電性連接。於第1晶片群26A上，介隔絕緣樹脂製之間隔層28而配置有第2晶片群26B。
構成第2晶片群26B之4個記憶體晶片24係以如下方式呈階梯狀積層：分別使電極墊25位於配線基板12之第2外形邊S2側，且使各個電極墊25露出。4個記憶體晶片24之電極墊25係經由金屬線27而依序連接。於第2晶片群26B中，位於最下層之記憶體晶片24之電極墊25經由金屬線27而與配線基板12之連接墊21A電性連接。於第1晶片群26A中，連接於位於最上層之記憶體晶片24之電極墊25之金屬線27係埋設於絕緣樹脂製之間隔層28內，藉此防止與第2晶片群26B之位於最下層之記憶體晶片24接觸。
於記憶體晶片群26上積層有控制器晶片29。控制器晶片29係自複數個記憶體晶片24中選擇進行資料之寫入或讀出之晶片，從而進行向所選擇之記憶體晶片24之資料之寫入、及所選擇之記憶體晶片24中所記憶之資料之讀出等。控制器晶片29具有L型墊構造，且包含沿長邊29a排列之電極墊30A、及沿短邊29b排列之電極墊30B。控制器晶片29係以長邊29a位於配線基板12之第1外形邊S1側、即排列有複數個外部連接端子19之第1外形邊S1側，且與第1外形邊S1平行之方式配置。
控制器晶片29之電極墊30(30A、30B)係經由金屬線31而與配線基板12之連接墊21B電性連接。沿控制器晶片29之長邊29a排列之電極墊30A係經由金屬線31而與配置於設置在配線基板12之第1外形邊S1側之墊區域32A內之連接墊 21B電性連接。沿控制器晶片29之短邊29b排列之電極墊30B係經由金屬線31而與配置於設置在配線基板12之第3外形邊S3側之墊區域32B內之連接墊21B電性連接。
於搭載有記憶體晶片24或控制器晶片29之配線基板12之第2面12b上模塑成形有包含例如環氧樹脂之密封樹脂層33。記憶體晶片24或控制器晶片29係與金屬線27、31等一併藉由密封樹脂層33而一體地密封。藉由該等而構成SiP構造之半導體記憶裝置11(3)。如上所述，藉由將SiP構造之半導體記憶裝置11收容至卡盒2內而構成半導體記憶卡1。如圖1所示，卡盒2具有使外部連接端子19露出之開口4。
然而，對於上述SDTM卡等記憶卡要求記憶容量進一步增大。因此，不斷推進具有64 GB或者其以上之記憶容量之記憶卡之實用化。此種記憶卡中除記憶容量之增大以外，亦期望提高數位信號之傳輸速度。因此，不斷推進數位信號之理論上之最大傳輸速度為50 MB/秒以上之記憶卡的實用化。即，不斷推進記憶卡與外部機器(主機)之間之資料讀寫速度之最大規格值為50 MB/秒或其以上之記憶卡的實用化。此處，將具有上述信號傳輸速度之記憶卡稱為高速動作型(高速傳輸型)記憶卡。
於如上所述之高速動作型之記憶卡中，為了提高外部機器與記憶卡之間之介面(IF，Interface)信號之特性，滿足如上所述之數位信號之傳輸速度，而期望縮短自進行與外部機器之電性連接之外部連接端子至控制器晶片之電極墊 之配線長度(IF用信號配線長度)。因此，於該實施形態之半導體記憶卡1中，將控制器晶片29之電極墊30中之直接與外部連接端子19電性連接之電極墊(IF用電極墊)301配置於與配線基板12之第1面12a上之外部連接端子19之形成區域相對應的第2面12b上之區域(端子對應區域)X1內。再者，IF用電極墊301亦可配置於端子對應區域X1之附近。
於將IF用電極墊301配置於端子對應區域X1內時，控制器晶片29係以如下方式積層於記憶體晶片24(記憶體晶片群26)上：其長邊29a與配線基板12之第1外形邊S1平行，該配線基板12之第1外形邊S1與外部連接端子19之排列方向平行，並且長邊29a位於配線基板12之第1外形邊S1側。沿此種控制器晶片29之長邊29a而配置IF用電極墊301。IF用電極墊301係經由金屬線31而與設置於配線基板12之第1外形邊S1側之墊區域32A內之連接墊21B電性連接。
進而，為了將IF用電極墊301配置於配線基板12之第2面12b上之端子對應區域X1之中央附近，IF用電極墊301係配置於控制器晶片29之長邊29a上之接近於端子對應區域X1之中央之位置。即，以如下方式設定控制器晶片29之長邊29a上之IF用電極墊301之位置：使IF用電極墊301較除IF用電極墊301以外之控制器晶片29之其他電極墊30更接近於端子對應區域X1之中央。
藉由應用如上所述之IF用電極墊301之配置位置，而可縮短自外部連接端子19至控制器晶片29之IF用電極墊301之信號配線長度。即，與沿控制器晶片29之短邊29b配置 IF用電極墊301之情形、或將控制器晶片29配置於配線基板12之第2面12b上(例如，圖3之記憶體晶片24之側方、且配線基板12之外形邊S3側)之情形相比，自IF用電極墊301至複數個外部連接端子19之各個距離變短，故可縮短IF用信號配線長度。
於圖3所示之半導體記憶裝置11中，由於應用具有L型墊構造之控制器晶片29，故藉由沿控制器晶片29之短邊29b排列之電極墊30B與連接墊21B之打線接合(Wire Bonding)，而限制IF用電極墊301之配置位置。如圖7所示，於應用具有長邊單側墊構造之控制器晶片29之情形時，可將IF用電極墊301配置於端子對應區域X1之更接近於中央之位置。無論於哪種情形時，均可藉由沿控制器晶片29之長邊29a排列IF用電極墊301，而縮短自外部連接端子19至IF用電極墊301之信號配線長度。
又，為了縮短自設置於配線基板12之第1面12a之外部連接端子19至設置於第2面12b之連接墊21B(配置於墊區域32A內之連接墊21B)之配線長度，而將電性連接第1配線層14與第2配線層15之通孔16之一部分設置於複數個外部連接端子19之間。於圖5及圖6中，通孔161為信號配線用通孔，且設置於複數個外部連接端子19之間。藉由應用此種信號配線用通孔161，可進一步縮短自外部連接端子19至控制器晶片29之IF用電極墊301之信號配線長度。再者，圖5中省略了配線之一部分(自連接墊21A至連接墊21B之配線等)之圖示。
如上所述，基於IF用電極墊301之配置位置、或第1配線層14與第2配線層15之電性連接構造，而縮短自外部連接端子19至控制器晶片29之IF用電極墊301之信號配線長度，藉此提高外部機器與半導體記憶卡1之間之IF信號之電特性。因此，可提高數位信號之傳輸速度。進而，記憶卡之容量負載亦會對IF信號之特性產生影響。因此，於半導體記憶卡1中，在配線基板12之第2面12b上之端子對應區域X1之一部分設定有不設置第2配線層15之區域X2。藉此，可降低將半導體記憶卡1連接於外部機器時之容量負載。
此處，於在端子對應區域X1之一部分設定不設置第2配線層15之區域X2時，若將區域X2設為空白區域(不設置任何元件之區域)，則有如下之虞：搭載記憶體晶片24或控制器晶片29時、或形成密封樹脂層33時之配線基板12之翹曲變得顯著。對此，於區域X2內，以與第2配線層15電性獨立之狀態局部地設置有構成第2配線層15之金屬層(Cu層)34。圖6表示於區域X2內形成有具有點圖案(圓點圖案)之Cu層34之狀態。此種Cu層34之虛設圖案(dummy pattern)不僅能抑制配線基板12之翹曲，而且有助於降低半導體記憶卡1之容量負載。
進而，鍍敷引線亦會對記憶卡之容量負載產生影響。即，第2配線層15具有用以藉由電鍍形成外部連接端子19之表面層(鍍金層)20之鍍敷引線35。若鍍敷引線35變長，則將半導體記憶卡1連接於外部機器時之容量負載會變 大。對此，使設置於配線基板12之第2面12b之鍍敷引線35經由設置於複數個外部連接端子19之間之通孔(鍍敷引線用通孔)162而與設置於配線基板12之第1面12a之外部連接端子19電性連接，並且引出至配線基板12之第1外形邊S1。藉此，可大幅度地縮短藉由電鍍形成外部連接端子19之鍍金層20之鍍敷引線35之長度。
如上所述，縮短自外部連接端子19至控制器晶片29之IF用電極墊301之信號配線長度，並且藉由形成Cu層34之虛設圖案、或縮短鍍敷引線35而降低半導體記憶卡1之容量負載，藉此可提高外部機器與半導體記憶卡1之間之IF信號之電特性。因此，可提高外部機器與半導體記憶卡1之間之數位信號之傳輸速度。即，可提供能夠實現50 MB/秒以上之數位信號之理論上之最大傳輸速度的半導體記憶卡1。如此，第1實施形態之半導體記憶卡1適合於高速動作型之記憶卡。
於第1實施形態之半導體記憶卡1中，將電性連接配線基板12之第1配線層14與第2配線層15之通孔16之一部分設置於複數個外部連接端子19之間。因此，可將第2配線層15形成至配線基板12之第2面12b之端子形成區域X1。如上所述，藉由提高第2配線層15之形成密度，而可實現配線基板12之小型化。如圖4所示，可將記憶體晶片24以多段積層而增大記憶容量，並且使配線基板12小型化。
又，藉由提高第2配線層15之形成密度，而可將與記憶體晶片24連接之連接墊21A集中配置於配線基板12之第2外 形邊S2側，並且將與控制器晶片29連接之連接墊21B配置於配線基板12之第1外形邊S1側。藉此，亦可實現配線基板12之小型化。又，可不增加配線基板12之配線層數而實現如上所述之配線形狀或連接墊之配置構造。藉由該等，可降低SiP構造之半導體記憶裝置11之製造成本，進而可降低半導體記憶卡1之製造成本。
進而，如圖4所示，將第1晶片群26A與第2晶片群26B以構成其等之記憶體晶片24之墊排列邊朝向同一方向之方式進行積層，藉此可將連接記憶體晶片24與配線基板12之金屬線27佈線於同一方向上。藉此，可削減記憶體晶片24相對於配線基板12之搭載面積或配線基板12之配線層數。因此，於使配線基板12之面積相同之情形時，可搭載更大之記憶體晶片24，故能以相同外形之半導體記憶裝置11增大記憶容量。又，於使記憶體晶片24之面積相同之情形時，可使配線基板12以及半導體記憶裝置11小型化。
(第2實施形態)
其次，參照圖8至圖11，對第2實施形態之SiP構造之半導體記憶裝置進行說明。圖8係表示第2實施形態之半導體記憶裝置之上表面透視圖，圖9係沿圖8之A-A線之剖面圖，圖10係自半導體記憶裝置之上表面(模塑面)透視觀察圖8所示之半導體記憶裝置中之配線基板之端子形成面之透視圖，圖11係自半導體記憶裝置之上表面(模塑面)透視觀察圖8所示之半導體記憶裝置中之配線基板之晶片搭載面之透視圖。再者，對與第1實施形態相同之部分標示相 同符號而省略其說明之一部分。
圖8至圖11所示之半導體記憶裝置41(3)與第1實施形態同樣地，包括配線基板12。配線基板12係與第1實施形態同樣地，包含：第1配線層14，其設置於樹脂基材13之第1面12a側；第2配線層15，其設置於樹脂基材13之第2面12b側；及通孔16，其電性連接第1配線層14與第2配線層15。第1配線層14具有外部連接端子19。第2配線層15具有連接墊21(21A、21B)。
如圖9及圖10所示，配線基板12之第1面12a包含第1配線層14與複數個外部連接端子19。複數個外部連接端子19係以位於配線基板12之第1外形邊S1之附近之方式，沿第1外形邊S1排列。如圖8、圖9及圖11所示，配線基板12之第2面12b包含第2配線層15與晶片搭載區域23。於配線基板12之晶片搭載區域23內，並列配置有記憶體晶片24與控制器晶片29。記憶體晶片24之搭載數量並不限定為1個，亦可為2個、4個、8個或以上。
記憶體晶片24具有電極墊25。電極墊25係位於配線基板12之第2外形邊S2側，且沿記憶體晶片24之位於第2外形邊S2側之外形邊排列。記憶體晶片24之電極墊25係經由金屬線27而與配線基板12之連接墊21A電性連接。控制器晶片29具有長邊單側墊構造，且具有沿長邊排列之電極墊30。控制器晶片29之電極墊30係經由金屬線31而與配線基板12之連接墊21B電性連接。
電性連接第1配線層14與第2配線層15之通孔16之一部分 係設置於複數個外部連接端子19之間。設置於外部連接端子19之間之通孔16中之通孔161為信號配線用通孔，形成電性連接外部連接端子19與控制器晶片29之電極墊30之信號配線之一部分。即，複數個外部連接端子19之至少一部分係經由信號配線用通孔161而與控制器晶片29之電極墊30電性連接。藉此，可縮短自外部連接端子19至控制器晶片29之電極墊30之信號配線長度。
又，設置於外部連接端子19之間之通孔16中之通孔162為鍍敷引線用通孔，形成電性連接外部連接端子19與鍍敷引線35之配線之一部分。即，複數個外部連接端子19之至少一部分係經由鍍敷引線用通孔162而與鍍敷引線35電性連接，進而鍍敷引線35被引出至配線基板12之第1外形邊S1。藉由該等，可大幅度地縮短藉由電鍍形成外部連接端子19之鍍金層20之鍍敷引線35之長度。
於搭載有記憶體晶片24或控制器晶片29之配線基板12之第2面12b上模塑成形有包含例如環氧樹脂之密封樹脂層33。記憶體晶片24或控制器晶片29係與金屬線27、31等一併藉由密封樹脂層33而一體地密封。藉由該等而構成SiP構造之半導體記憶裝置41(3)。如上所述，藉由將SiP構造之半導體記憶裝置11收容至卡盒2內而構成半導體記憶卡1。如圖1所示，卡盒2具有使外部連接端子19露出之開口4。
如上所述，藉由將通孔16之一部分(161、162)設置於複數個外部連接端子19之間，而可縮短自外部連接端子19至 控制器晶片29之信號配線長度或鍍敷引線35之長度。又，可將與配線基板12之第1面12a上之外部連接端子19之形成區域相對應的第2面12b上之區域(端子對應區域)用作配線區域。藉由該等，可提高配線基板12之每單位面積之配線密度，故可實現配線基板12之小型化。藉此，可降低SiP構造之半導體記憶裝置11之製造成本，進而可降低半導體記憶卡1之製造成本。
進而，藉由縮短自外部連接端子19至控制器晶片29之信號配線長度，而提高與外部機器之間之信號傳輸速度。藉由縮短鍍敷引線35之長度，而降低將半導體記憶卡1連接於外部機器時之容量負載。藉由該等，可應對半導體記憶卡1之高速動作化。再者，由於設置於複數個外部連接端子19之間之通孔161、162於將半導體記憶裝置41收容至卡盒2內時，隱藏於開口4間之阻隔壁5之下側，故不會自記憶卡1之外觀上被看到，又，亦不會對記憶卡1之動作造成不良影響等。
再者，對本發明之若干實施形態進行了說明，但該等實施形態係作為例子而提示者，而並非欲限定發明之範圍。該等實施形態可藉由其他各種形態而實施，且可於不脫離發明之主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變形包含於發明之範圍或主旨中，同時包含於申請專利範圍中所記載之發明與其均等之範圍內。
1‧‧‧半導體記憶卡
2‧‧‧卡盒
3‧‧‧半導體記憶裝置
11‧‧‧半導體記憶裝置
12‧‧‧配線基板
12a‧‧‧第1面
12b‧‧‧第2面
14‧‧‧第1配線層
15‧‧‧第2配線層
16‧‧‧通孔
19‧‧‧外部連接端子
20‧‧‧鍍金層
21‧‧‧連接墊
21A‧‧‧連接墊
21B‧‧‧連接墊
22‧‧‧鍍金層
23‧‧‧晶片搭載區域
24‧‧‧記憶體晶片
25‧‧‧電極墊
27‧‧‧金屬線
29‧‧‧控制器晶片
29a‧‧‧長邊
29b‧‧‧短邊
30‧‧‧電極墊
30A‧‧‧電極墊
30B‧‧‧電極墊31金屬線
32A‧‧‧墊區域
32B‧‧‧墊區域
33‧‧‧密封樹脂層
34‧‧‧金屬層(Cu層)
35‧‧‧鍍敷引線
41‧‧‧半導體記憶裝置
161‧‧‧通孔
162‧‧‧通孔
301‧‧‧IF用電極墊
S1‧‧‧第1外形邊
S2‧‧‧第2外形邊
S3‧‧‧第3外形邊
X1‧‧‧端子對應區域
圖1係表示實施形態之半導體記憶卡之平面圖。
圖2係表示收容於圖1所示之半導體記憶卡之半導體記憶裝置之平面圖。
圖3係表示第1實施形態之半導體記憶裝置之上表面透視圖。
圖4係沿圖3之A-A線之剖面圖。
圖5係自半導體記憶裝置之上表面透視觀察圖3所示之半導體記憶裝置中之配線基板之端子形成面之透視圖。
圖6係自半導體記憶裝置之上表面透視觀察圖3所示之半導體記憶裝置中之配線基板之晶片搭載面之透視圖。
圖7係表示第1實施形態之半導體記憶裝置之變形例之上表面透視圖。
圖8係表示第2實施形態之半導體記憶裝置之上表面透視圖。
圖9係沿圖8之A-A線之剖面圖。
圖10係自半導體記憶裝置之上表面透視觀察圖8所示之半導體記憶裝置中之配線基板之端子形成面之透視圖。
圖11係自半導體記憶裝置之上表面透視觀察圖8所示之半導體記憶裝置中之配線基板之晶片搭載面之透視圖。
3‧‧‧半導體記憶裝置
11‧‧‧半導體記憶裝置
12‧‧‧配線基板
12b‧‧‧第2面
21A‧‧‧連接墊
21B‧‧‧連接墊
23‧‧‧晶片搭載區域
24‧‧‧記憶體晶片
25‧‧‧電極墊
27‧‧‧金屬線
29‧‧‧控制器晶片
29a‧‧‧長邊
29b‧‧‧短邊
30A‧‧‧電極墊
30B‧‧‧電極墊
31‧‧‧金屬線
32A‧‧‧墊區域
32B‧‧‧墊區域
301‧‧‧IF用電極墊
S1‧‧‧第1外形邊
S2‧‧‧第2外形邊
S3‧‧‧第3外形邊
Y1‧‧‧端子對應區域

Claims (5)

  1. 一種半導體記憶卡，其特徵在於包括半導體記憶裝置，該半導體記憶裝置包括：配線基板，其具備包含複數個外部連接端子與第1配線層之第1面、包含晶片搭載區域與第2配線層之第2面、及電性連接上述第1配線層與上述第2配線層之通孔；記憶體晶片，其配置於上述配線基板之上述晶片搭載區域上，且包含至少1個沿外形邊排列之第1電極墊；控制器晶片，其積層於上述記憶體晶片上，且包含至少1個沿外形邊排列之第2電極墊；第1金屬線，其電性連接上述記憶體晶片之上述第1電極墊與上述配線基板之上述第2配線層；第2金屬線，其電性連接上述控制器晶片之上述第2電極墊與上述配線基板之上述第2配線層；以及密封樹脂層，其以將上述記憶體晶片及上述控制器晶片連同上述第1及第2金屬線一併密封之方式，形成於上述配線基板之上述第2面上；且上述複數個外部連接端子係以位於上述配線基板之第1外形邊之附近之方式，沿上述第1外形邊排列，且上述控制器晶片之上述第2電極晶片中之與上述外部連接端子電性連接之電極墊，係以位於與上述配線基板之上述第1面上之上述複數個外部連接端子之形成區域相對應的上述第2面上之區域內或上述區域之附近之方式，沿 與上述複數個外部連接端子之排列方向平行、且位於上述配線基板之上述第1外形邊側之上述控制器晶片之外形邊排列；上述配線基板之上述第2面上之上述端子對應區域包含未設置上述第2配線層之區域，且於未設置上述第2配線層之區域內，以未與上述第2配線層電性連接之狀態局部地設置有構成上述第2配線層之金屬層；上述通孔之至少一部分係設置於上述複數個外部連接端子間，且上述複數個外部連接端子之至少一部分係經由設置於上述複數個外部連接端子間之上述通孔而與上述控制器晶片之上述第2電極墊電性連接；上述複數個外部連接端子分別具備電鍍層作為表面層，且上述配線基板之上述第2配線層包含形成上述電鍍層之鍍敷引線，上述鍍敷引線之至少一部分經由設置於上述複數個外部連接端子間之上述通孔而與上述外部連接端子電性連接。
  2. 一種半導體記憶卡，其特徵在於包括半導體記憶裝置，該半導體記憶裝置包括：配線基板，其具備包含複數個外部連接端子與第1配線層之第1面、包含晶片搭載區域與第2配線層之第2面、及電性連接上述第1配線層與上述第2配線層之通孔；記憶體晶片，其配置於上述配線基板之上述晶片搭載區域上，且包含至少1個沿外形邊排列之第1電極墊； 控制器晶片，其積層於上述記憶體晶片上，且包含至少1個沿外形邊排列之第2電極墊；第1金屬線，其電性連接上述記憶體晶片之上述第1電極墊與上述配線基板之上述第2配線層；第2金屬線，其電性連接上述控制器晶片之上述第2電極墊與上述配線基板之上述第2配線層；以及密封樹脂層，其以將上述記憶體晶片及上述控制器晶片連同上述第1及第2金屬線一併密封之方式，形成於上述配線基板之上述第2面上；且上述複數個外部連接端子係以位於上述配線基板之第1外形邊之附近之方式，沿上述第1外形邊排列；上述控制器晶片之上述第2電極晶片中之與上述外部連接端子電性連接之電極墊，係以位於與上述配線基板之上述第1面上之上述複數個外部連接端子之形成區域相對應的上述第2面上之區域內或上述區域之附近之方式，沿與上述複數個外部連接端子之排列方向平行、且位於上述配線基板之上述第1外形邊側之上述控制器晶片之外形邊排列。
  3. 如請求項2之半導體記憶卡，其中上述配線基板之上述第2面上之上述端子對應區域包含未設置上述第2配線層之區域，且於未設置上述第2配線層之區域內，以未與上述第2配線層電性連接之狀態局部地設置有構成上述第2配線層之金屬層。
  4. 一種半導體記憶卡，其特徵在於包括半導體記憶裝置， 該半導體記憶裝置包括：配線基板，其包括包含複數個外部連接端子與第1配線層之第1面、包含晶片搭載區域與第2配線層之第2面、及電性連接上述第1配線層與上述第2配線層之通孔；記憶體晶片，其配置於上述配線基板之上述晶片搭載區域上，且包含至少1個沿外形邊排列之第1電極墊；控制器晶片，其配置於上述配線基板之上述晶片搭載區域上或上述記憶體晶片上，且包含至少1個沿外形邊排列之第2電極墊；第1金屬線，其電性連接上述記憶體晶片之上述第1電極墊與上述配線基板之上述第2配線層；第2金屬線，其電性連接上述控制器晶片之上述第2電極墊與上述配線基板之上述第2配線層；以及密封樹脂層，其以將上述記憶體晶片及上述控制器晶片連同上述第1及第2金屬線一併密封之方式，形成於上述配線基板之上述第2面上；且上述通孔之至少一部分設置於上述複數個外部連接端子間；上述複數個外部連接端子之至少一部分係經由設置於上述複數個外部連接端子間之上述通孔而與上述控制器晶片之上述第2電極墊電性連接。
  5. 如請求項4之半導體記憶卡，其中上述複數個外部連接端子分別具備電鍍層作為表面層，且上述配線基板之上 述第2配線層包含形成上述電鍍層之鍍敷引線；上述鍍敷引線之至少一部分係經由設置於上述複數個外部連接端子間之上述通孔而與上述外部連接端子電性連接。
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