JP2008187207A - 積層型電子部品 - Google Patents

積層型電子部品 Download PDF

Info

Publication number
JP2008187207A
JP2008187207A JP2008117005A JP2008117005A JP2008187207A JP 2008187207 A JP2008187207 A JP 2008187207A JP 2008117005 A JP2008117005 A JP 2008117005A JP 2008117005 A JP2008117005 A JP 2008117005A JP 2008187207 A JP2008187207 A JP 2008187207A
Authority
JP
Japan
Prior art keywords
semiconductor element
layer
electronic component
bonding
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008117005A
Other languages
English (en)
Other versions
JP4746646B2 (ja
Inventor
Atsushi Yoshimura
淳 芳村
Naoyuki Komuda
直幸 小牟田
Hideo Numata
英夫 沼田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008117005A priority Critical patent/JP4746646B2/ja
Publication of JP2008187207A publication Critical patent/JP2008187207A/ja
Application granted granted Critical
Publication of JP4746646B2 publication Critical patent/JP4746646B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

【課題】上段側の電子部品の下方に中空部が生じる積層構造において、上段側の電子部品へのボンディング時における不良発生を抑制する。
【解決手段】積層型電子部品６０は、基板２上に接着された第１の電子部品５と、第１の電子部品５上に接着時温度に対して固形状態を維持する絶縁性フィラー６２を含む接着剤層６１を介して接着されている第２の電子部品８とを具備する。第２の電子部品８は第１の電子部品５の外周より外側にはみ出した部分６３を有する。第２の電子部品８のはみ出し部分６３と基板２との間には接着剤層６１が第２の電子部品８の接着時温度で軟化または溶融することで充填されている。
【選択図】図２０

Description

本発明は積層型電子部品に関する。
近年、半導体装置の小型化や高密度実装化等を実現するために、１つのパッケージ内に複数の半導体素子（半導体チップ）を積層して封止したスタック型マルチチップパッケージが実用化されている。スタック型マルチチップパッケージにおいては、複数の半導体素子が回路基板上にダイアタッチ材等の接着剤を介して順に積層されている。各半導体素子の電極パッドは、回路基板の電極部とボンディングワイヤを介して電気的に接続されている。そして、このような積層構造体を封止樹脂でパッケージングすることによって、スタック型マルチチップパッケージが構成される。
上記したようなスタック型マルチチップパッケージにおいて、上段側の半導体素子が下段側の半導体素子より小さい場合には、下段側の半導体素子のボンディングワイヤに上段側の半導体素子が干渉することはない。しかし、このような構成では適用可能な半導体素子が大幅に制限されることから、スタック型マルチチップパッケージの適用範囲を同形状の半導体素子同士、さらには上段側に下段側より大きい半導体素子を積層した構造まで広げることが進められている（例えば特許文献１参照）。
この際、同形状の半導体素子同士や上段側に下段側より大形状の半導体素子を積層する場合には、下段側の半導体素子のボンディングワイヤと上段側の半導体素子とが接触するおそれがある。このため、ボンディングワイヤの接触による絶縁不良やショート等の発生を防止することが重要となる。そこで、下段側の半導体素子に接続されたボンディングワイヤの高さより上段側の半導体素子の下面が高くなるように厚さを設定したスペーサを、上下の半導体素子間に配置することが行われている（例えば特許文献２，３参照）。
しかし、このような厚いスペーサの使用はパッケージ（半導体装置）の薄型化を阻害することになる。また、半導体素子間の接着剤層自体にスペーサ機能を付与することも検討されているが、この場合にもパッケージの薄型化が妨げられることになる。このような点に対して、上段側の半導体素子の下面側に絶縁層を形成することによって、下段側の半導体素子のボンディングワイヤが上段側の半導体素子と接触した場合の絶縁不良やショート等の発生を抑制することが提案されている（例えば特許文献４，５参照）。
特許文献４には、下段側の半導体素子上に絶縁用樹脂層と固定用樹脂層を順に形成した後、上段側の半導体素子を配置して固定した構造が記載されている。特許文献５には、上段側の半導体素子の裏面にポリイミド樹脂からなる絶縁層とエポキシ樹脂からなる接着層とを積層したシートを貼り付け、このシートの接着層を用いて下段側の半導体素子上に上段側の半導体素子を接着した構造が記載されている。このような絶縁層の適用は絶縁不良やショート等の抑制に対して効果を示すものの、例えばポリイミド樹脂からなる絶縁層とエポキシ樹脂からなる接着層との熱膨張率の違い等に基づいて、積層した半導体素子間に剥離が生じやすいという難点がある。
さらに、上段側に下段側より大きい半導体素子を積層する場合、上段側の半導体素子は下段側の半導体素子からはみ出して配置されることから、このはみ出し部分の下方は中空状態となる。また、同形状の半導体素子同士を積層する場合においても、上段側の半導体素子の位置をオフセットさせると、その一部が下段側の半導体素子からはみ出すことになる。このようなはみ出し部分を有する半導体素子にワイヤボンディングを実施すると、その際の荷重で半導体素子に撓みが生じる。このような撓みは半導体素子のクラック等の発生原因になると共に、ボンディングワイヤの接続不良の原因にもなる。また、ボンディング時の超音波出力がはみ出し部分下方の中空部に発散することによっても、ワイヤ接続部の信頼性が低下する。
なお、特許文献１には上段側に下段側より大きい半導体素子を積層する構造において、下段側の半導体素子を基板に搭載した後に樹脂封止し、この樹脂封止部上に上段側の半導体素子を搭載した積層型半導体装置が記載されている。このような構造によれば、上段側の半導体素子の下部には樹脂封止部が存在するため、ボンディング不良や半導体素子のクラック等を防ぐことができる反面、各半導体素子の搭載後に樹脂封止工程が必要となることから、製造工数や製造コストが増加するという難点がある。さらに、各半導体素子の樹脂封止部は積層型半導体装置の薄型化や小型化の阻害要因となる。
特開２００１−２１７３８４号公報 特開２００３−１７９２００号公報 特開２００３−２１８３１６号公報 特開平８−２８８４５５号公報 特開２００２−２２２９１３号公報
本発明の目的は、上段側の電子部品の下方に中空部が生じる積層構造において、上段側の電子部品へのボンディング時における不良発生を抑制した積層型電子部品を提供することを目的としている。
本発明の一態様に係る積層型電子部品は、電極部を有する基板と、前記電極部に第１のボンディングワイヤを介して接続された第１の電極パッドを有し、前記基板上に接着された第１の電子部品と、前記電極部に第２のボンディングワイヤを介して接続された第２の電極パッドを有し、前記第１の電子部品上に接着剤層を介して接着されていると共に、前記第１の電子部品の外周より外側にはみ出した部分を有する第２の電子部品とを具備し、前記接着剤層は前記第１の電子部品と前記第２の電子部品との間の距離を保つスペーサとして機能する絶縁性フィラーを含み、かつ前記第２の電子部品のはみ出し部分と前記基板との間には前記接着剤層が前記第２の電子部品の接着時温度で軟化または溶融することで充填されていることを特徴としている。
本発明の他の態様に係る積層型電子部品は、電極部を有する基板と、前記電極部に第１のボンディングワイヤを介して接続された第１の電極パッドを有し、前記基板上に搭載された第１の電子部品と、前記電極部に第２のボンディングワイヤを介して接続された第２の電極パッドを有し、前記第１の電子部品上に搭載されていると共に、前記第１の電子部品の外周より外側にはみ出した部分を有する第２の電子部品と、前記第２の電子部品の前記はみ出し部分を支持する絶縁性柱状体とを具備することを特徴としている。
本発明の一態様に係る積層型電子部品は、第２の電子部品の第１の電子部品の外周からはみ出した部分の下方に接着剤層を充填している。本発明の他の態様に係る積層型電子部品は、第２の電子部品のはみ出し部分を絶縁性柱状体により支持している。これらによって、第２の電子部品のはみ出し部分下方の中空部に起因するクラックやボンディング不良等を抑制することができる。
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて説明するが、それらの図面は図解のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
図１は第１の参考例によるスタック型マルチチップ構造の半導体装置（積層型半導体装置）の構成を示す断面図である。同図に示す半導体装置１は、素子搭載用の基板２を有している。基板２は半導体素子等の電子部品を搭載することが可能であると共に、半導体素子等の電極と電気的に接続される回路を有するものであればよい。このような基板２としては絶縁基板や半導体基板等の表面や内部に回路（配線）を形成した回路基板、あるいはリードフレームのような素子搭載部と回路部とを一体化した基板を用いることができる。
図１に示す半導体装置１は、素子搭載用基板として回路基板２を有している。回路基板２を構成する絶縁基板には、樹脂基板、セラミックス基板、ガラス基板等、各種の絶縁材料からなる基板を適用することができる。樹脂基板を適用した回路基板としては、多層銅張積層板（多層プリント配線板）等を使用することができる。このような回路基板２の下面側には、半田バンプ等の外部接続端子３が設けられている。
回路基板２の素子搭載面となる上面側には、外部接続端子３と例えば内層配線（図示せず）を介して電気的に接続された電極部４が設けられている。電極部４はワイヤボンディング部となるものである。このような回路基板２の素子搭載面（上面）には、第１の電子部品として第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の接着剤層６には一般的なダイアタッチ材（ダイアタッチフィルム等）が用いられる。第１の半導体素子５の上面側に設けられた第１の電極パッド（図示せず）は、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。
第１の半導体素子５上には、第２の電子部品として第２の半導体素子８が第２の接着剤層９を介して接着されている。第２の半導体素子８は第１の半導体素子５と同形またはそれより大形の形状を有している。第２の接着剤層９は図２に示すように、第１の半導体素子５側に配置される第１の層１０と、第２の半導体素子８側に配置される第２の層１１との2層構造を有している。第１および第２の層１０、１１は同一材料、すなわち同一の接着剤用樹脂で形成されており、その上で異なる弾性率を有している。ここで言う弾性率は熱処理して硬化させる前の弾性率である。第１の層１０と第２の層１１は異なる弾性率に基づいて軟化または溶融温度が相違する。第１の層１０は第２の半導体素子８の接着時温度で軟化または溶融し、第２の層１１は接着時温度に対して層形状が維持される。
すなわち、第２の接着剤層９における第１の層１０は、第２の半導体素子８の接着時温度で軟化または溶融し、第１のボンディングワイヤ７を取り込むための層（ここでは便宜的に溶融層と記す）として機能するものである。溶融層として機能する第１の層１０は、接着時温度における粘度が１ｋＰａ・ｓ以上１００ｋＰａ・ｓ以下であることが好ましい。第１の層１０の接着時粘度が１ｋＰａ・ｓ未満であると軟らかすぎて、接着剤樹脂が素子端面からはみ出すおそれがある。一方、第１の層１０の接着時粘度が１００ｋＰａ・ｓを超えると硬すぎて、例えば第１のボンディングワイヤ７の変形や接続不良等を生じさせるおそれがある。第１の層１０の接着時粘度は１〜５０ｋＰａ・ｓの範囲であることがより好ましく、さらには１〜２０ｋＰａ・ｓの範囲であることが望ましい。
第２の層１１は第２の半導体素子８の接着時温度に対して層形状が維持され、第２の半導体素子８と第１のボンディングワイヤ７との接触に伴う絶縁不良やショート等の発生を防止する絶縁層として機能するものである。絶縁層として機能する第２の層１１は、接着時温度における粘度が１３０ｋＰａ・ｓ以上であることが好ましい。第２の層１１の接着時温度における粘度が１３０ｋＰａ・ｓ未満であると、第２の半導体素子８を第１の半導体素子５を接着する際に層形状を維持することができず、絶縁層としての機能が損なわれる。第２の層１１の接着時温度における粘度は２００ｋＰａ・ｓ以上であることがより好ましい。ただし、粘度があまり高すぎると接着剤層としての機能が損なわれるため、第２の層１１の接着時温度における粘度は１０００ｋＰａ・ｓ以下であることが好ましい。
上述したような2層構造の第２の接着剤層９の形成材料には、同一の接着剤用樹脂が用いられる。接着剤用樹脂としては、例えばエポキシ樹脂のような熱硬化性絶縁樹脂が挙げられる。２層構造の第２の接着剤層９は、例えば同一の熱硬化性樹脂ワニスを用いて、第１の層１０と第２の層１１を形成する際の乾燥温度や乾燥時間を異ならせることで得ることができる。２層構造の接着剤層９は、例えば第２の半導体素子８を第１の半導体素子５上に接着する際の接着剤フィルムとして用いられる。
２層構造の接着剤層９は、例えば以下のようにして作製される。まず、図３Ａに示すように、支持体となるフィルム基材１２上に例えばエポキシ樹脂ワニス（Ａステージ）を塗布した後、この塗布層を例えば150℃で乾燥させて半硬化状態（Ｂステージ）の第２の層１１を形成する。次いで、図３Ｂに示すように、第２の層１１上に同一のエポキシ樹脂ワニス（Ａステージ）を再度塗布し、この塗布層を例えば１３０℃で乾燥させて半硬化状態（Ｂステージ）の第１の層１０を形成する。２層構造の接着剤層９は第２の半導体素子８の下面にエポキシ樹脂ワニス等を順に塗布して形成することも可能である。
上記したようにエポキシ樹脂ワニスを異なる温度で乾燥させることによって、常温弾性率ひいては軟化または溶融温度が異なる第１の層１０と第２の層１１を得ることができる。具体的には、第１の層１０の乾燥温度以上（１３０℃以上）でかつ第２の層１１の乾燥温度未満（１５０℃未満）の温度で加熱した場合、第２の層１１は層形状が維持される。一方、第１の層１０のみは軟化または溶融する。従って、第２の半導体素子８の接着時温度を上記した温度範囲（例えば１３０℃以上１５０℃未満）に設定することによって、第２の層１１の層形状を維持して絶縁層として機能させた上で、第１の層１０を接着時に軟化または溶融させることができる。
なお、上記したエポキシ樹脂ワニスの乾燥温度の制御に代えて、エポキシ樹脂ワニスを塗布した後の乾燥時間を異ならせることによっても、第１の層１０と第２の層１１を有する２層構造の接着剤層９を得ることができる。この場合には、支持体となるフィルム基材１２上に例えばエポキシ樹脂ワニス（Ａステージ）を塗布した後、この塗布層を所定の温度で乾燥させて半硬化状態（Ｂステージ）の第２の層１１を形成する。次いで、第２の層１１上にエポキシ樹脂ワニス（Ａステージ）を再度塗布し、この塗布層を第２の層１１と同温度でかつ第２の層１１より短時間で乾燥させる。このようにしても、常温弾性率ひいては軟化または溶融温度が異なる第１の層１０と第２の層１１を得ることができる。
第１の層１０と第２の層１１の具体的な弾性率は特に限定されるものではなく、上述したように接着時温度における粘度に差が生じるものであればよい。第１の層１０を溶融層として機能させると共に、第２の層１１を絶縁層として機能させる上で、第２の層１１は第１の層１０より大きい常温弾性率を有することが好ましい。さらに、２層構造の接着剤層９を接着剤フィルムとして用いるにあたって、接着剤フィルムは個片化した第２の半導体素子８の裏面に貼り付けてもよいが、第２の半導体素子８に個片化する前の半導体ウエハの段階で貼り付けることが好ましい。これによって、第２の半導体素子８の製造工数や製造コストを低減することができる。
２層構造の接着剤層９からなる接着剤フィルムを半導体ウエハに貼り付けた場合、接着剤フィルムを含めて半導体ウエハをダイシングすることになる。このため、２層構造の接着剤層９を構成する各層１０、１１は、それぞれダイシング加工が可能な常温弾性率、具体的には５００ＭＰａ以上１２００ＭＰａ以下の範囲の常温弾性率を有することが好ましい。各層１０、１１の常温弾性率が５００ＭＰａ以下であると、ダイシング時の加工効率等が低下する。常温弾性率が１２００ＭＰａを超えると接着剤層９としての機能が低下する。第１および第２の層１０、１１の常温弾性率は上記条件を満足させた上で、第２の層１１の常温弾性率が第１の層１０のそれより大きくなるように設定することが好ましい。
２層構造の接着剤層９を用いて第１の半導体素子５上に接着された第２の半導体素子８は、その上面側に設けられた第２の電極パッド（図示せず）に第２のボンディングワイヤ１３が接続されている。さらに、第２のボンディングワイヤ１３は回路基板２の電極部４と電気的に接続されている。そして、回路基板２上に積層、配置された第１および第２の半導体素子５、８を、例えばエポキシ樹脂のような封止樹脂１４を用いて封止することによって、スタック型マルチチップパッケージ構造の半導体装置１が構成されている。
なお、図１では２個の半導体素子５、８を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではない。積層する素子数は３個もしくはそれ以上であってもよい。３個以上の半導体素子を積層して半導体装置を構成する場合、半導体素子間の接着に２層構造の接着剤層、すなわち半導体素子の接着時温度で軟化または溶融する第１の層と層形状が維持される第２の層とを有する接着剤層が用いられる。
上述した半導体装置１は、例えば以下のようにして作製される。半導体装置１の製造工程について、図４Ａ〜図４Ｃを参照して説明する。図４Ａに示すように、回路基板２上に第１の接着剤層６を用いて第１の半導体素子５を接着する。続いて、ワイヤボンディング工程を実施して、第１のボンディングワイヤ７で回路基板２の電極部４と第１の半導体素子５の電極パッドとを電気的に接続する。次いで、図４Ｂに示すように、第１の半導体素子５を接着した回路基板２を加熱ステージ２１上に載置する。
一方、第２の半導体素子８の下面側に、例えば図３に示した製造工程等に基づいて作製した２層構造の接着剤層（２層構造の接着剤フィルム）９を貼り付ける。この際、２層構造の接着剤フィルム９は、絶縁層として機能する第２の層１１が第２の半導体素子８側に配置されるように貼り付ける。２層構造の接着剤フィルム９は、前述したように半導体ウエハの段階で貼り付けるようにしてもよい。この際、２層構造の接着剤フィルム９はダイシングテープと一体化されたものであってもよい。２層構造の接着剤フィルム９を貼り付けた半導体ウエハはダイシング加工を施した後に半導体装置１の製造工程に供される。２層構造の接着剤層９を貼り付けた第２の半導体素子８は実装ツール２２で保持される。実装ツール２２は半導体素子８の吸着保持手段と加熱機構とを備えている。
次に、図４Ｃに示すように、実装ツール２２に保持された第２の半導体素子８を、第１の半導体素子５に対して位置合せする。実装ツール２２を下降させて、第２の接着剤層９を第１の半導体素子５に押し当てると共に、加熱ステージ２１および実装ツール２２の少なくとも一方を用いて第２の接着剤層９を加熱する。この際の加熱温度は第１の層１０の乾燥温度以上で第２の層１１の乾燥温度未満とする。上述したように第２の層１１を１５０℃で乾燥させ、第１の層１０を１３０℃で乾燥させた場合、第２の接着剤層９の加熱温度（第２の半導体素子８の接着温度）は例えば１４０±５℃とする。
上述した温度で第２の接着剤層９を加熱した場合、第１の層１０は例えば溶融するため、第１のボンディングワイヤ７を第１の層１０内に取り込みつつ第１の半導体素子５に接着される。これによって、第１のボンディングワイヤ７が押し潰されて変形や接続不良等が発生することを防ぐことができる。一方、第２の層１１は上述した加熱温度に対して層形状を維持するため、第１の層１０内に取り込まれた第１のボンディングワイヤ７と第２の半導体素子８との接触を防ぐことができる。第２の層１１は絶縁層として機能する。これによって、第１のボンディングワイヤ７と第２の半導体素子８との接触に伴う絶縁不良やショート等の発生を有効に防止することが可能となる。
２層構造の接着剤層９において、第１の層１０の厚さは第１のボンディングワイヤ７の高さに応じて適宜に設定する。例えば、第１のボンディングワイヤ７の高さ（第１の半導体素子５上における最大高さ）が６０±１５μｍであるとした場合、加熱温度で軟化または溶融する第１の層１０の厚さは７５±１５μｍとすることが好ましい。加熱温度に対して層形状を維持する第２の層１１の厚さは、例えば５〜１５μｍの範囲とすることが好ましい。この厚さは公差を含むものである。第２の層１１の厚さがあまり厚すぎると、半導体装置１の薄型化を阻害することになる。
第２の接着剤層９を用いて第２の半導体素子８を第１の半導体素子５上に接着した後に、回路基板２の電極部４と第２の半導体素子８の電極パッドとを第２のボンディングワイヤ１３で電気的に接続するワイヤボンディング工程を実施する。この後、外部接続端子３の形成工程や封止樹脂１４による樹脂封止工程等を実施することによって、スタック型マルチチップパッケージ構造の半導体装置１が得られる。
ここで、第２の接着剤層９に加熱処理を施して硬化させた後の弾性率は、１７５℃で４０ＭＰａ以上、２６０℃で１ＭＰａ以上であることが好ましい。硬化後の第２の接着剤層（硬化樹脂層）９の１７５℃における弾性率が４０ＭＰａ未満であると、ワイヤボンディング工程における第２の半導体素子８の撓みが大きくなり、第２の半導体素子８にクラック等が生じやすくなる。第２の半導体素子８のワイヤボンディング時における撓みは１５μｍ以下とすることが好ましい。
図５は硬化樹脂層９の１７５℃における弾性率と第２の半導体素子８のワイヤボンディング時における撓みとの関係を示している。図５において、サンプル１は５０μｍの半導体素子（チップ）の厚さと６０μｍの接合層の厚さを有する。サンプル２は７０μｍのチップ厚さと６０μｍの接合層厚さ、サンプル３は９０μｍのチップ厚さと６０μｍの接合層厚さを有する。サンプル４は５０μｍのチップ厚さと８５μｍの接合層厚さ、サンプル５は７０μｍのチップ厚さと８５μｍの接合層厚さ、サンプル６は９０μｍのチップ厚さと８５μｍの接合層厚さを有する。図５から、硬化樹脂層９の１７５℃における弾性率を４０ＭＰａ以上とすることによって、ワイヤボンディング工程における第２の半導体素子８の撓みを小さくすることが可能であることが分かる。
また、半導体装置１をマザーボード等に実装する場合、半導体装置１は例えば２６０℃でリフローされる。この際、半導体装置１は吸湿しているため、半導体装置１の状態によっては水蒸気爆発が発生するおそれがある。２６０℃における水蒸気圧は１ＭＰａである。従って、硬化樹脂層９の２６０℃における弾性率は１ＭＰａ以上であることが好ましい。これによって、半田リフロー時の水蒸気爆発を防ぐことができる。硬化樹脂層９の２６０℃における弾性率は１０ＭＰａ以上であることがより好ましく、さらに好ましくは５０ＭＰａ以上である。図６は硬化樹脂層の弾性率（周波数１Ｈｚで測定した動的貯蔵弾性率）の温度変化の一例を示している。樹脂の弾性率はガラス転移点を超えると急激に低下する。従って、２６０℃における弾性率を１ＭＰａ以上とすることが重要となる。
上述したように、弾性率が異なる２層構造の接着剤層９を用いることによって、第１のボンディングワイヤ７の変形や接続不良、さらに第１のボンディングワイヤ７と第２の半導体素子８との接触等を防止した上で、第２の半導体素子８を第１の半導体素子５に良好にかつ低コストで接着することが可能となる。その上で、２層構造の接着剤層９は同一材料で形成されているため、第２の半導体素子８の接着工程後に素子間剥離等を生じることがなく、さらには接着に要する製造工数や製造コストの増加を抑制することができる。
すなわち、従来の絶縁層と接着剤層とを用いた積層構造では、絶縁層と接着剤層との熱膨張率の違い等により素子間剥離等を招いていたが、同一材料で形成した２層構造の接着剤層９では熱膨張率の違い等に基づいて素子間剥離を生じることがない。さらに、２層構造の接着剤層９を用いて第１の半導体素子５と第２の半導体素子８とを接着することによって、接着工程自体は従来の１層構造のダイアタッチフィルムを用いた接着工程と同様とすることができるため、接着に要する製造工数や製造コストの増加を招くことがない。すなわち、従来の絶縁層の形成に要していた工数やコストを削減することができる。
また、第１のボンディングワイヤ７と第２の半導体素子８との接触は絶縁層として機能する第２の層１１で防止されるため、第２の接着剤層９の厚さは第１の層１０が第１のボンディングワイヤ７を変形させることなく取り込むことが可能な範囲に設定することができる。従って、スペーサで第１の半導体素子と第２の半導体素子との間の間隔を設定していた従来の積層型半導体装置に比べて、半導体装置１の薄型化を図ることが可能となる。すなわち、薄型化と信頼性の向上を両立させたスタック型マルチチップパッケージ構造の半導体装置１を実現することが可能となる。
上述した半導体装置１においては、第１の半導体素子５から絶縁層として機能する第２の層１１までの距離、言い換えると第１のボンディングワイヤ７が配置される部分の高さを、接着剤として機能する第１の層１０の厚さで規定している。例えば図７に示すように、第１の半導体素子５の接続に使用されない電極パッド上にスタッドパンプ２３を形成して、第１および第２の半導体素子５、８間の距離を規定するようにしてもよい。これによって、第１のボンディングワイヤ７に第２の層１１が接触することによるダメージや変形等をより確実に防ぐことができる。
図７に示す半導体装置１は、第１の半導体素子５の接続に使用されない電極パッド、すなわち非接続パッド（ノンコネクションパッド）上に、金属材料や樹脂材料等からなるスタッドパンプ２３が形成されている。スタッドパンプ２３の高さは、第１のボンディングワイヤ７の高さより高くなるように設定する。第２の半導体素子８はスタッドパンプ２３がスペーサとして機能することで、それより下には下降しない。従って、第２の層１１への第１のボンディングワイヤ７の接触が防止され、第１のボンディングワイヤ７のダメージや変形等をより確実に防ぐことが可能となる。スタッドパンプ２３の形成は1箇所でもよいが、第１の半導体素子５の重心を通る３箇所以上に設置することが好ましい。
スタッドパンプ２３は１層構造の接着剤層で第１の半導体素子と第２の半導体素子とを接着する半導体装置に対しても有効である。図８は第１の半導体素子５と第２の半導体素子８とを１層構造の接着剤層２４で接着した半導体装置を示している。このような半導体装置において、第１の半導体素子５の非接続パッド（ノンコネクションパッド）上にはスタッドパンプ２３が形成されている。スタッドパンプ２３の高さは第１のボンディングワイヤ７の高さより高くなるように設定されている。従って、第２の半導体素子８への第１のボンディングワイヤ７の接触を防止することができる。
次に、第２の参考例による積層型半導体装置について、図９および図１０を参照して説明する。図９は積層型半導体装置の概略構成を示す平面図、図１０はその断面図である。なお、前述した参考例と同一部分には同一符号を付し、その説明を一部省略する。
図９および図１０に示す半導体装置３０は、前述した参考例と同様に、回路基板２等の基板上に第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の半導体素子５の電極パッドは、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。第１の半導体素子５上には、第２の半導体素子８が第１の層１０と第２の層１１を有する2層構造の接着剤層９を用いて接着されている。第２の半導体素子８の電極パッドは、第２のボンディングワイヤ１３を介して回路基板２の電極部４と電気的に接続されている。
第２の半導体素子８は第１の半導体素子５に対してオフセットされて配置されている。従って、第２の半導体素子８のワイヤボンディング部にあたる両端部は第１の半導体素子５の外周より外側にはみ出している。これらはみ出し部３１の下側には第１の半導体素子５が存在していないため、このままでは第２の半導体素子８の下方、具体的にははみ出し部３１の下方に中空部が生じてしまう。このようなはみ出し部３１を有する第２の半導体素子８の電極パッドに対してワイヤボンディングを実施すると、第２の半導体素子８がボンディング時の荷重で撓んでしまう。これによって、第２の半導体素子８にクラック等が生じたり、またボンディング不良等が生じるおそれがある。
そこで、半導体装置３０においては第２の半導体素子８のはみ出し部３１と回路基板２との間の空間に、２層構造の接着剤層９における第１の層１０を第２の半導体素子８を接着する際の加熱温度（接着温度）で軟化または溶融させることで充填している。はみ出し部３１の下方に中空部が生じないように、加熱温度で軟化または溶融した第１の層１０の一部を、第２の半導体素子８のはみ出し部３１の下方に充填している。これによって、第２の半導体素子８のはみ出し部３１の下方には第１の層１０を構成する接着剤樹脂が存在することになるため、ワイヤボンディング時に第２の半導体素子８が撓むことがなくなり、第２の半導体素子８のクラックやボンディング不良等の発生を防ぐことができる。
上述した半導体装置３０は、例えば以下のようにして作製される。なお、前述した半導体装置１の製造工程と同一部分については一部説明を省略する。まず、図１１Ａに示すように、第１の半導体素子５を接着搭載した回路基板２を加熱ステージ２１上に載置する。一方、下面側に2層構造の接着剤層９を貼り付けた第２の半導体素子８を実装ツール２２で保持する。なお、２層構造の接着剤層９は第２の半導体素子８の下面に熱硬化性樹脂ワニスを順に塗布して形成してもよい。
第２の半導体素子８の下面に貼付する2層構造の接着剤層９において、加熱温度に対して層形状を維持する第２の層１１の厚さは第１の実施形態と同様に、絶縁層としての機能が得られる厚さ（例えば５〜１５μｍ）であればよい。一方、第１の層１０は第１の半導体素子５と第２の半導体素子８とを接着するだけでなく、第２の半導体素子８のはみ出し部３１の下方を十分に充填することが可能な絶縁樹脂を供給し得る厚さに設定する必要がある。ただし、第１の層１０を構成する接着剤樹脂（絶縁樹脂）の量が多すぎると、第１の層１０が第２の半導体素子８の外周部よりはみ出して不都合が生じる。
２層構造の接着剤層９における第１の層１０、すなわち加熱温度で軟化または溶融する接着剤樹脂層１０の厚さは、第１の半導体素子５と第２の半導体素子８との接着に必要な量と第２の半導体素子８のはみ出し部３１の下方（中空部）の充填に必要な量とを考慮して設定するものとする。例えば図１２に示すように、第２の半導体素子８の幅Ｗ2が１０ｍｍ（全体形状は１０×１０ｍｍ）、はみ出し部３１の幅（中空量）をｘｍｍ、第１の半導体素子５の幅Ｗ1が（１０−２ｘ）ｍｍとし、段差（基板２表面から第１の半導体素子５の上面までの高さ）が０．２ｍｍとした場合、中空量がｘｍｍのはみ出し部３１下方の中空部を充填するのに必要な第１の層１０の厚さは例えば図１３に示す通りとなる。
次に、図１１Ｂに示すように、実装ツール２２に保持された第２の半導体素子８を、第１の半導体素子５に対して位置合せする。実装ツール２２を下降させて、適度な圧力で第２の接着剤層９を第１の半導体素子５に押し当てると共に、加熱ステージ２１および実装ツール２２の少なくとも一方を用いて第２の接着剤層９を加熱する。この際の加熱温度は前述した参考例と同様に、第１の層１０の乾燥温度以上で第２の層１１の乾燥温度未満とする。この加圧・加熱工程において、上述したように2層構造の接着剤層９における第１の層１０の厚さを制御しているため、第１の層１０を第２の半導体素子８の外周部よりはみ出させることなく、第２の半導体素子８のはみ出し部３１下方の中空部を、第１の層１０を構成する接着剤樹脂（絶縁樹脂）で良好に充填することができる。
第２の半導体素子８を第１の半導体素子５上に接着すると共に、第２の半導体素子８のはみ出し部３１下方の中空部を接着剤樹脂（絶縁樹脂）で充填した後、第２のボンディングワイヤ１３で回路基板２の電極部４と第２の半導体素子８の電極パッドとを電気的に接続する。この際、第２の半導体素子８のワイヤボンディング部にあたるはみ出し部３１の下方には接着剤樹脂が埋め込まれているため、ワイヤボンディング時における第２の半導体素子８の撓みを防ぐことができる。従って、ボンディング荷重による第２の半導体素子８のクラックやボンディング不良等の発生を大幅に抑制することが可能となる。この後、前述した参考例と同様に、外部接続端子の形成工程や封止樹脂による封止工程等を実施することによって、スタック型マルチチップパッケージ構造の半導体装置３０が得られる。
上述した半導体装置３０によれば、前述した参考例と同様に、第１および第２の半導体素子５、８間を良好にかつ低コストで接着することを可能にした上で、第２の半導体素子８のオフセット配置に起因する第２の半導体素子８のクラックやボンディング不良等を大幅に抑制することが可能となる。なお、このような構成は第２の半導体素子８をオフセットさせて配置する場合に限らず、例えば図１４および図１５に示すように、第１の半導体素子５上にそれより大形の第２の半導体素子８を配置する場合についても有効である。
図１４および図１５に示す半導体装置３０は、第１の半導体素子５上にそれより大形の第２の半導体素子８が2層構造の接着剤層９を用いて接着されている。従って、第２の半導体素子８のワイヤボンディング部にあたる外周部は、第１の半導体素子５の外周より外側にはみ出している。これらはみ出し部３１下方の中空部は、それぞれ2層構造の接着剤層９における第１の層１０が第２の半導体素子８を接着する際の加熱温度（接着温度）で軟化または溶融することで充填されている。従って、第２の半導体素子８のはみ出し部３１の下方には第１の層１０を構成する接着剤樹脂が存在するため、ワイヤボンディング時に第２の半導体素子８が撓むことがなくなり、第２の半導体素子８のクラックやボンディング不良等の発生を防ぐことができる。
次に、本発明の第３の参考例による積層型半導体装置について、図１６、図１７および図１８を参照して説明する。なお、前述した参考例と同一部分には同一符号を付し、その説明を一部省略する。図１６に示す半導体装置４０は、第１の電子部品としての半導体素子４１と第２の電子部品としてのパッケージ部品４２とを積層したものであり、これらによりスタック型パッケージ構造が構成されている。積層型電子部品を構成する電子部品は半導体素子単体（ベアチップ）に限らず、予め半導体素子をパッケージングした半導体部品であってもよい。さらに、半導体素子４１やパッケージ部品４２等の半導体部品に限らず、一般的な回路部品等の電子部品であってもよい。
図１６に示す半導体装置４０は、前述した参考例と同様に、回路基板２上に第１の電子部品としての半導体素子４１が第１の接着剤層６を介して接着されている。半導体素子４１の電極パッドは、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。半導体素子４１上には第２の電子部品としてのパッケージ部品４２が２層構造の第２の接着剤層９を用いて接着されている。第２の接着剤層９の構成は前述した通りである。
パッケージ部品４２は、回路基板４３上に第１の半導体素子４４と第２の半導体素子４５とを順に積層した構造を有し、かつ予め封止樹脂４６でパッケージングしたものである。第１の半導体素子４４は回路基板４３上に接着剤層４７を介して接着されており、同様に第２の半導体素子４５は第１の半導体素子４４上に接着剤層４８を介して接着されている。なお、符号４９は受動部品である。このようなパッケージ部品４２は、回路基板４３が上方となるように半導体素子４１上に積層されている。さらに、回路基板４３の裏面側に設けられた電極パッド５０は、第２のボンディングワイヤ１３を介して回路基板２の電極部４と電気的に接続されている。
そして、回路基板２上に積層、配置された半導体素子４１およびパッケージ部品４２を、例えばエポキシ樹脂のような封止樹脂１４を用いて封止することによって、スタック型パッケージ構造を有する半導体装置４０が構成されている。このような半導体装置４０においても、第１のボンディングワイヤ７の変形や接続不良等を防止した上で、パッケージ部品４２を半導体素子４１上に良好にかつ低コストで接着することが可能となる。その上で、2層構造の接着剤層９は同一材料で形成されているため、パッケージ部品４２の接着工程後に部品間剥離等を生じることがなく、さらには接着に要する製造工数や製造コストの増加を抑制することができる。
半導体素子４１とパッケージ部品４２との積層構造は、例えば図１７に示すように、回路基板２上に配置した２個の半導体素子４１、４１の上に、パッケージ部品４２を積層するようにしてもよい。このような積層構造は半導体素子４１のサイズがパッケージ部品４２と大きく異なる場合に有効である。また、パッケージ部品４２は図１８に示すように、回路基板４３を下方にして積層することも可能である。この場合、第２のボンディングワイヤ１３は回路基板４３の上面側に設けられた電極パッド５０に接続される。なお、第３の参考例においても第１および第２の参考例と同様に種々の変形が可能である。
次に、本発明の第１の実施形態による積層型半導体装置について、図１９および図２０を参照して説明する。図１９は第１の実施形態による半導体装置の概略構成を示す平面図、図２０はその断面図である。なお、前述した参考例と同一部分には同一符号を付し、その説明を一部省略する。
図１９および図２０に示す半導体装置６０は、前述した参考例と同様に、回路基板２上に第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の半導体素子５の電極パッドは、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。第１の半導体素子５上には、第２の半導体素子８が第２の接着剤層６１を介して接着されている。第２の半導体素子８の電極パッドは、第２のボンディングワイヤ１３を介して回路基板２の電極部４と電気的に接続されている。
第１の半導体素子５上に第２の半導体素子８を接着する第２の接着剤層６１は、接着時温度（加熱温度）に対して固形状態を維持する絶縁性フィラー６２を含有しており、この絶縁性フィラー６２が第１および第２の半導体素子５、８間の距離を保つスペーサとして機能している。従って、第１のボンディングワイヤ７の変形や接続不良、さらに第１のボンディングワイヤ７と第２の半導体素子８との接触等を防止した上で、第２の半導体素子８を第１の半導体素子５上に良好にかつ低コストで接着することが可能となる。
第２の接着剤層６１内に配置される絶縁性フィラー６２は、例えば第２の半導体素子８を接着する際の温度（加熱温度）に対して耐熱性と形状を維持し得る強度（形状維持能）を有する絶縁性樹脂により構成され、その具体的な材料は特に限定されるものではない。絶縁性フィラー６２の具体的な構成材料としては、ウレタン樹脂、ポリイミド樹脂、シリコーン樹脂等の熱硬化性樹脂が挙げられる。このような絶縁性樹脂からなる絶縁性フィラー６２を含む接着剤樹脂（エポキシ樹脂等）を用いて、第１の半導体素子５上に第２の半導体素子８を接着する。
さらに、第２の半導体素子８は第１の半導体素子５に対してオフセットされて配置されている。従って、第２の半導体素子８のワイヤボンディング部にあたる両端部は第１の半導体素子５の外周より外側にはみ出している。これらはみ出し部６３の下方には、第２の接着剤層６１が第２の半導体素子８を接着する際の加熱温度（接着温度）で軟化または溶融することで充填されている。すなわち、はみ出し部６３の下方に中空部が生じないように、加熱温度で軟化または溶融した第２の接着剤層６１の一部を、第２の半導体素子８のはみ出し部６３の下方に充填している。第２の接着剤層６１の厚さは第２の参考例と同様に、中空部の充填量を考慮して適宜に設定することが好ましい。
上述した第１の実施形態の半導体装置６０によれば、前述した参考例と同様に、第１および第２の半導体素子５、８間を良好にかつ低コストで接着することを可能にした上で、第２の半導体素子８のオフセット配置に起因する第２の半導体素子８のクラックやボンディング不良等を大幅に抑制することができる。このような構成は前述した第２の参考例と同様に、第１の半導体素子上にそれより大形の第２の半導体素子を配置する場合においても有効に機能するものである。
次に、本発明の第２の実施形態による積層型半導体装置について、図２１および図２２を参照して説明する。図２１は第２の実施形態による半導体装置の概略構成を示す平面図、図２２はその断面図である。なお、前述した実施形態や参考例と同一部分には同一符号を付し、その説明を一部省略する。
図２１および図２２に示す半導体装置７０は、前述した実施形態や参考例と同様に、回路基板２等の基板上に第１の半導体素子５が第１の接着剤層６を介して接着されている。第１の半導体素子５の電極パッドは、第１のボンディングワイヤ７を介して回路基板２の電極部４と電気的に接続されている。第１の半導体素子５上には、それより大形状の第２の半導体素子８が第２の接着剤層７１を介して接着されている。第１および第２の接着剤層６、７１には一般的なダイアタッチ材（ダイアタッチフィルム等）が用いられる。
第２の半導体素子８は第１の半導体素子５より大きい形状を有しているため、第２の半導体素子８のワイヤボンディング部にあたる外周部は第１の半導体素子５の外周より外側にはみ出している。第２の半導体素子８の外周部に相当するはみ出し部７２の下側には第１の半導体素子５が存在していないため、このままでは第２の半導体素子８のはみ出し部７２は中空に張り出した状態となる。このようなはみ出し部７２を有する第２の半導体素子８の電極パッドに対してワイヤボンディングを実施すると、第２の半導体素子８がボンディング時の荷重で撓むことによって、第２の半導体素子８にクラック等が生じたり、またボンディング不良等が生じるおそれがある。
そこで、この実施形態の半導体装置７０においては、第２の半導体素子８のはみ出し部７２の下方に予め絶縁性柱状体７３が設けられている。すなわち、第２の半導体素子８のはみ出し部７２は回路基板２の所定の位置に設けられた絶縁性柱状体７３により支持されている。この実施形態の半導体装置７０において、各はみ出し部７２は第２の半導体素子８の一辺あたりに複数個、例えば３個の絶縁性柱状体７３で支持されている。第２の半導体素子８の各辺あたりに配置する絶縁性柱状体７３の数は１個でもよいが、剛性を高めると共に積層時や接続時の荷重を分散させる上で、第２の半導体素子８の各辺当たりに複数個の絶縁性柱状体７３を配置することが好ましい。
はみ出し部７２を支持する絶縁性柱状体７３は、少なくとも第２の半導体素子８との当接部が絶縁性樹脂等の絶縁材料により構成されている。図２１および図２２に示す半導体装置７０における絶縁性柱状体７３は、例えばエポキシ樹脂、ポリイミド樹脂、シリコーン樹脂等の熱硬化型絶縁樹脂、あるいは紫外線硬化型絶縁樹脂のような光硬化型絶縁樹脂を柱状に塗布し、それを硬化させることにより形成したものである。光硬化型絶縁樹脂としては、例えば紫外線硬化型アクリル樹脂組成物が挙げられる。紫外線硬化型アクリル樹脂組成物は、反応基としてアクリロイル基を有するプレポリマーやモノマーと光重合開始剤とを含有し、紫外線照射により硬化するものである。紫外線硬化型樹脂組成物は紫外線が照射された部分のみが硬化するため、塗布後の形状を容易に安定させることができる。
絶縁性柱状体７３の高さによっては、例えば図２３に示すように、複数個の樹脂柱７４、７４…を積み重ねるようにして形成してもよい。これによって、絶縁性柱状体７３の高さのバラツキ等を低減することができる。積み重ねる樹脂柱７４の個数は、絶縁性柱状体７３の高さと樹脂柱７４の形成材料となる樹脂組成物の粘度等に応じて適宜に設定される。図２３は３個の樹脂柱７４を順に塗布して形成した状態を示している。
また、絶縁性柱状体７３の成形性や強度等の向上を図る上で、例えば図２４に示すように、絶縁性柱状体７３の内部に補強材７５を配置してもよい。補強材７５には例えば絶縁性樹脂成形体や絶縁性無機物（ガラスやセラミックス等）、あるいは金属部材等が使用される。このような補強材７５を含む絶縁性柱状体７３は、まず下部樹脂層７６を回路基板２上に形成し、その上に補強材７５を配置した後、第２の半導体素子８との当接部となる上部樹脂層７７を形成することにより作製される。絶縁性柱状体７３の内部に補強材７５を配置することによって、絶縁性柱状体７３の高さのバラツキ等を低減することができると共に、強度や硬度が向上することでワイヤボンディングがより一層容易となる。
さらに、図２５に示すように、予め高粘度の樹脂組成物を用いてダム枠７８を設けておき、その内部に絶縁性柱状体７３を形成するようにしてもよい。絶縁性柱状体７３の外周にダム枠７８を設けることで、比較的高い絶縁性柱状体７３であっても良好に形成することができ、また絶縁性柱状体７３の積層時や接続時における倒壊等も抑制される。さらに、絶縁性柱状体７３を形成する際の樹脂材料の平面方向への広がりを抑制することができるため、回路基板２上に存在する電極部４への樹脂付着等を防ぐことが可能となる。
第１の半導体素子５上に搭載された第２の半導体素子８は、その上面側に設けられた第２の電極パッドに第２のボンディングワイヤ１３が接続されており、さらに第２のボンディングワイヤ１３を介して回路基板２の電極部４と電気的に接続されている。第２の半導体素子８にワイヤボンディングを実施するにあたって、第２の半導体素子８のはみ出し部７２は回路基板２上に設けられた絶縁性柱状体７３で支持されているため、ワイヤボンディング時の荷重による第２の半導体素子８の撓みを抑えることができる。これによって、第２の半導体素子８の撓みによるクラックやボンディング不良（接続不良）等の発生を有効に抑制することが可能となる。さらに、第２の半導体素子８の撓みに起因する第１のボンディングワイヤ７の変形や接続不良等も防ぐことができる。
そして、回路基板２上に積層、配置された第１および第２の半導体素子５、８を、例えばエポキシ樹脂のような封止樹脂１４を用いて封止することによって、スタック型マルチチップパッケージ構造の半導体装置７０が構成されている。なお、図２１および図２２では２個の半導体素子５、８を積層した構造について説明したが、半導体素子の積層数はこれに限られるものではなく、３個もしくはそれ以上であってもよいことは言うまでもない。３個以上の半導体素子を積層して半導体装置を構成する際においても、２段目以上の半導体素子のはみ出し部をそれぞれ絶縁性柱状体で支持することで、素子クラックやボンディング不良等の発生を有効に防止することができる。
さらに、回路基板２上に第１および第２の半導体素子５、８を配置するにあたって、これらの半導体素子５、８間にスペーサを配置することも可能である。このような構造において、スペーサは一般的に半導体素子５、８より小さい形状を有する。従って、第１および第２の半導体素子５、８が同形状を有する場合、第２の半導体素子８はスペーサに対してはみ出し部を有することになる。このような積層構造を有する場合には、第１の半導体素子５上に配置した絶縁性柱状体７３で第２の半導体素子８を支持する。これによって、第２の半導体素子８に対するボンディング性を高めることができる。
上述した第２の実施形態の半導体装置７０は、例えば以下のようにして作製される。半導体装置７０の製造工程について、図２６Ａ〜図２６Ｄを参照して説明する。まず、図２６Ａに示すように、回路基板２上に第１の接着剤層６を用いて第１の半導体素子５を接着する。続いてワイヤボンディング工程を実施して、第１のボンディングワイヤ７で回路基板２の電極部４と第１の半導体素子５の電極パッドとを電気的に接続する。
次いで、図２６Ｂに示すように、第１の半導体素子５を接着搭載した回路基板２の所定の位置に絶縁性柱状体７３を形成する。絶縁性柱状体７３は上述したようにエポキシ樹脂等の熱硬化型絶縁樹脂や光硬化型絶縁樹脂等を柱状に塗布することにより形成する。絶縁性柱状体７３は図２３に示したように複数個の樹脂柱を積み重ねるようにして形成してもよい。また、図２４や図２５に示した構造を有する絶縁性柱状体７３を適用してもよい。いずれの構造を採用する場合においても、少なくとも第２の半導体素子８との当接部は絶縁性樹脂で形成することが好ましい。さらに、第１の半導体素子５上に第２の接着剤層７１となるダイアタッチ材等を載置する。
次に、図２６Ｃに示すように、第１の半導体素子５上に第２の半導体素子８を位置合せしつつ配置する。第２の半導体素子８を第１の半導体素子５に適度な加圧力で押し当てつつ第２の接着剤層７１を加熱し、第２の半導体素子８を第１の半導体素子５に接着する。この際、第２の半導体素子８のはみ出し部７２を絶縁性柱状体７３に押し当てて、はみ出し部７２と絶縁性柱状体７３とを接着する。このようにして、第２の半導体素子８のはみ出し部７２を絶縁性柱状体７３で支持する。
この後、図２６Ｄに示すように、第２の半導体素子８に対してワイヤボンディング工程を実施して、第２のボンディングワイヤ１３で回路基板２の電極部４と第２の半導体素子８の電極パッドとを電気的に接続する。この際、第２の半導体素子８のはみ出し部７２は絶縁性柱状体７３で支持されている。従って、ワイヤボンディング時の荷重による第２の半導体素子８の撓みが抑えられるため、第２の半導体素子８のクラックやボンディング不良、また第１のボンディングワイヤ７の変形や接続不良等を有効に抑制することができる。そして、外部接続端子３の形成工程や封止樹脂１４による樹脂封止工程等を実施することによって、スタック型マルチチップパッケージ構造の半導体装置７０が得られる。
上述したように、第２の半導体素子８のはみ出し部７２を絶縁性柱状体７３で支持することによって、はみ出し部７２に起因する素子クラックやボンディングワイヤの接続不良等を有効に抑制することが可能となる。また、接続条件である荷重や超音波出力の選択幅が広がるため、第２の半導体素子８に対するワイヤボンディングをより良好に実施することができる。さらに、絶縁性柱状体７３は半導体装置７０の薄型化や小型化等を阻害することもないため、上段側に下段側の半導体素子５より大型の半導体素子８を積層する場合において、小型・薄型でかつ信頼性に優れたスタック型マルチチップパッケージ構造の半導体装置７０を実現することが可能となる。
次に、本発明の第３の実施形態による積層型半導体装置について、図２７、図２８および図２９を参照して説明する。図２７は第３の実施形態による半導体装置の概略構成を示す平面図、図２８は正面方向から見た断面図、図２９は側面方向から見た断面図である。前述した実施形態や参考例と同一部分には同一符号を付し、その説明を一部省略する。
図２７、図２８および図２９に示す半導体装置８０は、前述した実施形態や参考例と同様に、回路基板２上に第１の半導体素子８１が第１の接着剤層８２を介して接着されている。第１の半導体素子８１の電極パッドは、第１のボンディングワイヤ８３を介して回路基板２の電極部４と電気的に接続されている。第１の半導体素子８１上にはそれより小形の第２の半導体素子８４が第２の接着剤層８５を介して接着されている。第２の半導体素子８４の電極パッドは、第２のボンディングワイヤ８６を介して回路基板２の電極部４と電気的に接続されている。
第２の半導体素子８４上には第３の半導体素子８７が第３の接着剤層８８を介して接着されている。第３の半導体素子８７の電極パッドは、第３のボンディングワイヤ８９を介して回路基板２の電極部４と電気的に接続されている。第１、第２および第３の接着剤層８２、８５、８８には、前述した実施形態と同様に通常のダイアタッチ材が用いられる。ここで、第３の半導体素子８７は第２の半導体素子８４に対してオフセットされて配置されている。従って、第３の半導体素子８７のワイヤボンディング部にあたる端部は、第２の半導体素子８４の外周より外側にはみ出している。
この第３の半導体素子８７のはみ出し部９０は、前述した第２の実施形態と同様に、回路基板２上に設けられた絶縁性柱状体７３で支持されている。この実施形態において、はみ出し部９０は３個の絶縁性柱状体７３で支持されている。絶縁性柱状体７３には前述した実施形態と同様に、エポキシ樹脂等の熱硬化型絶縁樹脂や光硬化型絶縁樹脂を柱状に塗布して形成したもの、複数個の樹脂柱を積み重ねるようにして形成したもの、さらには図２４や図２５に示した構造を有するもの等、種々の形態が適用可能である。なお、図示を省略したが、回路基板２上に積層、配置された第１、第２および第３の半導体素子８１、８４、８７はエポキシ樹脂等の封止樹脂で封止されており、これらによってスタック型マルチチップパッケージ構造の半導体装置８０が構成されている。
図２７、図２８および図２９に示す半導体装置８０において、第３の半導体素子８７は第２の半導体素子８４のみならず、第１の半導体素子８１に対してもはみ出している。このため、第３の半導体素子８７を回路基板２上に設けた絶縁性柱状体７３で支持している。第３の半導体素子８７が第２の半導体素子８４のみに対してはみ出している場合、絶縁性柱状体７３は第１の半導体素子８１上に設置してもよい。このような絶縁性柱状体７３によっても、第３の半導体素子８７の端部を支持することができる。
上述した第３の実施形態の半導体装置８０においては、第２の半導体素子８４上に配置された第３の半導体素子８７、すなわち第２の半導体素子８４に対してオフセットされた第３の半導体素子８７のはみ出し部９０を絶縁性柱状体７３で支持している。これによって、はみ出し部９０に起因する素子クラックやボンディングワイヤの接続不良等を有効に抑制することができる。従って、上段側に下段側の半導体素子８４に対してオフセットさせて半導体素子８７を積層する場合においても、小型・薄型でかつ信頼性に優れたスタック型マルチチップパッケージ構造の半導体装置８０を実現することが可能となる。
図２７、図２８および図２９に示した半導体装置８０においては、第３の半導体素子８７を第１の半導体素子８１上に第２の半導体素子８４を介して搭載した構成を示したが、第２の半導体素子８４に代えてスペーサチップを配置する場合においても同様な構成を適用することができる。また、半導体素子（スペーサチップを含む）を３段に積層する場合に限らず、半導体素子を２段に積層する場合や４段以上に積層する場合においても、２段目以上の半導体素子のはみ出し部を絶縁性柱状体で支持することで、素子クラックやボンディング不良等の発生を有効に防止することができる。
なお、本発明は上記した各実施形態に限定されるものではなく、複数の電子部品を積層して搭載した各種の積層型電子部品に適用することができる。積層型電子部品を構成する電子部品には、前述したように半導体素子やパッケージ部品等の半導体部品、あるいは回路部品等を適用することができる。そのような積層型電子部品についても、本発明に含まれるものである。本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれる。
第１の参考例による積層型半導体装置を示す断面図である。 図１に示す積層型半導体装置の第１の半導体素子と第２の半導体素子との接着に用いる２層構造の接着剤層の構成を示す断面図である。 図２に示す２層構造の接着剤層の製造工程を示す断面図であって、第２の層の形成段階を示す図である。 図２に示す２層構造の接着剤層の製造工程を示す断面図であって、第１の層の形成段階を示す図である。 図１に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子の接着段階を示す図である。 図１に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子上に第２の半導体素子を配置する段階を示す図である。 図１に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子上に第２の半導体素子を接着する段階を示す図である。 硬化樹脂層の１７５℃における弾性率と半導体素子のワイヤボンディング時における撓みとの関係を示す図である。 硬化樹脂層の弾性率の温度変化の一例を示す図である。 図１に示す積層型半導体装置にスタッドバンプを適用した例を示す断面図である。 スタッドバンプを適用した積層型半導体装置の他の例を示す断面図である。 第２の参考例による積層型半導体装置を示す平面図である。 図９に示す積層型半導体装置の断面図である。 図９に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子上に第２の半導体素子を配置する段階を示す図である。 図９に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子上に第２の半導体素子を接着する段階を示す図である。 図９に示す積層型半導体装置における第２の半導体素子のはみ出し部の大きさ（中空量）を説明するための図である。 第２の半導体素子のはみ出し部の大きさ（中空量）と中空部の充填に必要な接着剤層の厚さとの関係の一例を示す図である。 図９に示す積層型半導体装置の変形例を示す平面図である。 図１４に示す積層型半導体装置の断面図である。 第２の参考例による積層型半導体装置を示す断面図である。 図１６に示す積層型半導体装置の一変形例を示す断面図である。 図１６に示す積層型半導体装置の他の変形例を示す断面図である。 本発明の第１の実施形態による積層型半導体装置を示す平面図である。 図１９に示す積層型半導体装置の断面図である。 本発明の第２の実施形態による積層型半導体装置を示す平面図である。 図２１に示す積層型半導体装置の断面図である。 図２１に示す積層型半導体装置に用いられる絶縁性柱状体の他の構成例を示す断面図である。 図２１に示す積層型半導体装置に用いられる絶縁性柱状体のさらに他の構成例を示す断面図である。 図２１に示す積層型半導体装置に用いられる絶縁性柱状体のさらに他の構成例を示す断面図である。 図２１に示す積層型半導体装置の製造工程を示す断面図であって、第１の半導体素子の接着段階を示す図である。 図２１に示す積層型半導体装置の製造工程を示す断面図であって、絶縁性柱状体の形成段階を示す図である。 図２１に示す積層型半導体装置の製造工程を示す断面図であって、第２の半導体素子の接着段階を示す図である。 図２１に示す積層型半導体装置の製造工程を示す断面図であって、第２の半導体素子に対するワイヤボンディング段階を示す図である。 本発明の第３の実施形態による積層型半導体装置を示す平面図である。 図２７に示す積層型半導体装置の正面方向から見た断面図である。 図２７に示す積層型半導体装置の側面方向から見た断面図である。
符号の説明
１，３０，４０，６０，７０，８０，９０…積層型半導体装置、２…回路基板、４…電極部、５，８１…第１の半導体素子、６，８２…第１の接着剤層、７，８３…第１のボンディングワイヤ、８，８４…第２の半導体素子、９…2層構造の第２の接着剤層、１０…第１の層、１１…第２の層、１３，８６…第２のボンディングワイヤ、３１，６３，７２，９０…はみ出し部、４１…半導体素子、４２…パッケージ部品、６１，７１，８５…第２の接着剤層、６２…絶縁性フィラー、７３…絶縁性柱状体、７５…補強材、８７…第３の半導体素子、８８…第３の接着剤層、８９…第３のボンディングワイヤ。

Claims (5)

  1. 電極部を有する基板と、
    前記電極部に第１のボンディングワイヤを介して接続された第１の電極パッドを有し、前記基板上に接着された第１の電子部品と、
    前記電極部に第２のボンディングワイヤを介して接続された第２の電極パッドを有し、前記第１の電子部品上に接着剤層を介して接着されていると共に、前記第１の電子部品の外周より外側にはみ出した部分を有する第２の電子部品とを具備し、
    前記接着剤層は前記第１の電子部品と前記第２の電子部品との間の距離を保つスペーサとして機能する絶縁性フィラーを含み、かつ前記第２の電子部品のはみ出し部分と前記基板との間には前記接着剤層が前記第２の電子部品の接着時温度で軟化または溶融することで充填されていることを特徴とする積層型電子部品。
  2. 電極部を有する基板と、
    前記電極部に第１のボンディングワイヤを介して接続された第１の電極パッドを有し、前記基板上に搭載された第１の電子部品と、
    前記電極部に第２のボンディングワイヤを介して接続された第２の電極パッドを有し、前記第１の電子部品上に搭載されていると共に、前記第１の電子部品の外周より外側にはみ出した部分を有する第２の電子部品と、
    前記第２の電子部品の前記はみ出し部分を支持する絶縁性柱状体と
    を具備することを特徴とする積層型電子部品。
  3. 請求項２記載の積層型電子部品において、
    前記絶縁性柱状体は少なくとも前記第２の電子部品との当接部が絶縁性樹脂からなることを特徴とする積層型電子部品
  4. 請求項２または請求項３記載の積層型電子部品において、
    前記絶縁性柱状体はその内部に配置された補強材を有することを特徴とする積層型電子部品
  5. 請求項１ないし請求項４のいずれか１項記載の積層型電子部品において、
    前記第１および第２の電子部品は半導体素子および半導体素子を含むパッケージ部品から選ばれる少なくとも１種からなることを特徴とする積層型電子部品
JP2008117005A 2004-05-20 2008-04-28 積層型電子部品 Expired - Fee Related JP4746646B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008117005A JP4746646B2 (ja) 2004-05-20 2008-04-28 積層型電子部品

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2004150047 2004-05-20
JP2004150046 2004-05-20
JP2004150047 2004-05-20
JP2004150046 2004-05-20
JP2008117005A JP4746646B2 (ja) 2004-05-20 2008-04-28 積層型電子部品

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2005126443A Division JP4188337B2 (ja) 2004-05-20 2005-04-25 積層型電子部品の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2011023500A Division JP5306385B2 (ja) 2004-05-20 2011-02-07 積層型電子部品

Publications (2)

Publication Number Publication Date
JP2008187207A true JP2008187207A (ja) 2008-08-14
JP4746646B2 JP4746646B2 (ja) 2011-08-10

Family

ID=36611230

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2008117005A Expired - Fee Related JP4746646B2 (ja) 2004-05-20 2008-04-28 積層型電子部品
JP2011023500A Active JP5306385B2 (ja) 2004-05-20 2011-02-07 積層型電子部品

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2011023500A Active JP5306385B2 (ja) 2004-05-20 2011-02-07 積層型電子部品

Country Status (2)

Country Link
US (5) US7629695B2 (ja)
JP (2) JP4746646B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062207A (ja) * 2008-09-01 2010-03-18 Shin-Etsu Chemical Co Ltd 半導体装置の製造方法
JP2010118554A (ja) * 2008-11-13 2010-05-27 Nec Electronics Corp 半導体装置およびその製造方法
JP2018041966A (ja) * 2017-10-05 2018-03-15 日立化成株式会社 フィルム状接着剤及びダイシングダイボンディング一体型接着シート

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
JP5592055B2 (ja) 2004-11-03 2014-09-17 テッセラ，インコーポレイテッド 積層パッケージングの改良
US7777407B2 (en) 2005-05-04 2010-08-17 Lg Display Co., Ltd. Organic light emitting devices comprising a doped triazine electron transport layer
US8487527B2 (en) * 2005-05-04 2013-07-16 Lg Display Co., Ltd. Organic light emitting devices
US7943244B2 (en) * 2005-05-20 2011-05-17 Lg Display Co., Ltd. Display device with metal-organic mixed layer anodes
US7811679B2 (en) * 2005-05-20 2010-10-12 Lg Display Co., Ltd. Display devices with light absorbing metal nanoparticle layers
US7728517B2 (en) 2005-05-20 2010-06-01 Lg Display Co., Ltd. Intermediate electrodes for stacked OLEDs
US7750561B2 (en) * 2005-05-20 2010-07-06 Lg Display Co., Ltd. Stacked OLED structure
US7795806B2 (en) 2005-05-20 2010-09-14 Lg Display Co., Ltd. Reduced reflectance display devices containing a thin-layer metal-organic mixed layer (MOML)
JP2007035864A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージ
JP2007035865A (ja) * 2005-07-26 2007-02-08 Toshiba Corp 半導体パッケージとその製造方法
KR100725364B1 (ko) * 2005-09-06 2007-06-07 삼성전자주식회사 반도체 칩 패키지 및 그 제조 방법
US7342308B2 (en) * 2005-12-20 2008-03-11 Atmel Corporation Component stacking for integrated circuit electronic package
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
JP4621595B2 (ja) * 2006-01-11 2011-01-26 株式会社東芝 半導体装置の製造方法
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
JP2007242684A (ja) * 2006-03-06 2007-09-20 Disco Abrasive Syst Ltd 積層型半導体装置及びデバイスの積層方法
JP4719042B2 (ja) * 2006-03-16 2011-07-06 株式会社東芝 半導体装置の製造方法
JP4881044B2 (ja) * 2006-03-16 2012-02-22 株式会社東芝 積層型半導体装置の製造方法
US20080308915A1 (en) * 2006-03-17 2008-12-18 Chipmos Technologies Inc. Chip package
WO2007145599A1 (en) * 2006-06-12 2007-12-21 Stats Chippac Ltd Integrated circuit package system with offset stacked die
TWI327369B (en) * 2006-08-07 2010-07-11 Chipmos Technologies Inc Multichip stack package
US20080054429A1 (en) * 2006-08-25 2008-03-06 Bolken Todd O Spacers for separating components of semiconductor device assemblies, semiconductor device assemblies and systems including spacers and methods of making spacers
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
US20080128879A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Film-on-wire bond semiconductor device
US20080131998A1 (en) * 2006-12-01 2008-06-05 Hem Takiar Method of fabricating a film-on-wire bond semiconductor device
US7750450B2 (en) * 2006-12-20 2010-07-06 Intel Corporation Stacked die package with stud spacers
JP5559452B2 (ja) * 2006-12-20 2014-07-23 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7687897B2 (en) * 2006-12-28 2010-03-30 Stats Chippac Ltd. Mountable integrated circuit package-in-package system with adhesive spacing structures
US20090001599A1 (en) * 2007-06-28 2009-01-01 Spansion Llc Die attachment, die stacking, and wire embedding using film
US7994645B2 (en) * 2007-07-10 2011-08-09 Stats Chippac Ltd. Integrated circuit package system with wire-in-film isolation barrier
US7969023B2 (en) * 2007-07-16 2011-06-28 Stats Chippac Ltd. Integrated circuit package system with triple film spacer having embedded fillers and method of manufacture thereof
US8816487B2 (en) * 2008-03-18 2014-08-26 Stats Chippac Ltd. Integrated circuit packaging system with package-in-package and method of manufacture thereof
JP2010040835A (ja) * 2008-08-06 2010-02-18 Toshiba Corp 積層型半導体装置の製造方法
CN102227308B (zh) * 2008-11-26 2016-01-06 3M创新有限公司 复合结构的表面膜
JP2011077108A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置
KR20110083969A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 반도체 패키지 및 그 제조 방법
JP5437111B2 (ja) * 2010-03-01 2014-03-12 日東電工株式会社 ダイボンドフィルム、ダイシング・ダイボンドフィルム及び半導体装置
TWI401773B (zh) * 2010-05-14 2013-07-11 Chipmos Technologies Inc 晶片封裝裝置及其製造方法
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US8710654B2 (en) * 2011-05-26 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
JP5673423B2 (ja) 2011-08-03 2015-02-18 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US8836136B2 (en) 2011-10-17 2014-09-16 Invensas Corporation Package-on-package assembly with wire bond vias
KR101835483B1 (ko) * 2011-12-09 2018-03-08 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
DE102011088256A1 (de) * 2011-12-12 2013-06-13 Zf Friedrichshafen Ag Multilayer-Leiterplatte sowie Anordnung mit einer solchen
US8867231B2 (en) * 2012-01-13 2014-10-21 Tyco Electronics Corporation Electronic module packages and assemblies for electrical systems
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
TWI512911B (zh) * 2012-06-27 2015-12-11 聯詠科技股份有限公司 晶片封裝
JP5425975B2 (ja) * 2012-06-28 2014-02-26 日東電工株式会社 接着フィルム、半導体装置の製造方法及び半導体装置
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9418971B2 (en) * 2012-11-08 2016-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure including a thermal isolation material and method of forming the same
US9157014B2 (en) 2012-11-29 2015-10-13 Micron Technology, Inc. Adhesives including a filler material and related methods
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9330993B2 (en) * 2012-12-20 2016-05-03 Intel Corporation Methods of promoting adhesion between underfill and conductive bumps and structures formed thereby
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) * 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
JP5715681B1 (ja) * 2013-12-24 2015-05-13 日東電工株式会社 接着フィルム、ダイシング・ダイボンドフィルム、半導体装置の製造方法
JP5715680B1 (ja) * 2013-12-24 2015-05-13 日東電工株式会社 接着フィルム、ダイシング・ダイボンドフィルム、半導体装置の製造方法
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
JP2015176893A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置及び半導体装置の製造方法
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
DE102014115099B4 (de) * 2014-10-16 2021-05-06 Infineon Technologies Ag Elektronisches Modul mit elektrisch isolierender Struktur mit Material mit niedrigem Elastizitätsmodul und Verfahren zur Herstellung eines elektronischen Moduls
US9972557B2 (en) 2014-12-11 2018-05-15 Stmicroelectronics Pte Ltd Integrated circuit (IC) package with a solder receiving area and associated methods
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
KR101685545B1 (ko) * 2015-04-29 2016-12-12 주식회사 바른전자 인쇄회로기판을 이용한 멀티 다이 스태킹 방법 및 이를 이용한 반도체 패키지
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
JP6373811B2 (ja) * 2015-09-08 2018-08-15 東芝メモリ株式会社 半導体装置の製造方法および製造装置
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
KR20170056391A (ko) * 2015-11-13 2017-05-23 삼성전기주식회사 프론트 엔드 모듈
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US10796975B2 (en) * 2016-04-02 2020-10-06 Intel Corporation Semiconductor package with supported stacked die
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US10147705B2 (en) * 2017-02-21 2018-12-04 Micron Technology, Inc. Stacked semiconductor die assemblies with die substrate extensions
JP7247733B2 (ja) * 2019-04-25 2023-03-29 株式会社レゾナック ドルメン構造を有する半導体装置の製造方法
US11062994B2 (en) * 2019-07-15 2021-07-13 Advanced Semiconducor Engineering, Inc. Semiconductor device package and method of manufacturing the same
JP2021015922A (ja) 2019-07-16 2021-02-12 キオクシア株式会社 半導体装置およびその製造方法
JP2021044435A (ja) * 2019-09-12 2021-03-18 キオクシア株式会社 半導体装置
KR20210066049A (ko) * 2019-11-27 2021-06-07 삼성전자주식회사 반도체 패키지

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277559A (ja) * 1999-03-26 2000-10-06 Nec Corp 半導体パッケージ及びその製造方法
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
JP2003124433A (ja) * 2001-08-27 2003-04-25 Samsung Electronics Co Ltd マルチチップパッケージ

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3172862A (en) * 1960-09-29 1965-03-09 Dow Chemical Co Organic electroluminescent phosphors
US3598644A (en) * 1964-10-12 1971-08-10 Xerox Corp Imaging member fabrication
CA942828A (en) * 1968-08-26 1974-02-26 James E. Adams Method for producing images by flash exposure
US4287449A (en) * 1978-02-03 1981-09-01 Sharp Kabushiki Kaisha Light-absorption film for rear electrodes of electroluminescent display panel
US4356429A (en) * 1980-07-17 1982-10-26 Eastman Kodak Company Organic electroluminescent cell
US4652794A (en) * 1982-12-10 1987-03-24 National Research Development Corporation Electroluminescent device having a resistive backing layer
US4539507A (en) * 1983-03-25 1985-09-03 Eastman Kodak Company Organic electroluminescent devices having improved power conversion efficiencies
US4665115A (en) * 1984-08-22 1987-05-12 Exxon Research And Engineering Company Method for controlling viscosity of organic liquids and compositions
US4720432A (en) * 1987-02-11 1988-01-19 Eastman Kodak Company Electroluminescent device with organic luminescent medium
US4885211A (en) * 1987-02-11 1989-12-05 Eastman Kodak Company Electroluminescent device with improved cathode
US4769292A (en) * 1987-03-02 1988-09-06 Eastman Kodak Company Electroluminescent device with modified thin film luminescent zone
CA1302547C (en) * 1988-12-02 1992-06-02 Jerzy A. Dobrowolski Optical interference electroluminescent device having low reflectance
GB8909011D0 (en) * 1989-04-20 1989-06-07 Friend Richard H Electroluminescent devices
JP2815472B2 (ja) * 1990-01-22 1998-10-27 パイオニア株式会社 電界発光素子
US5059861A (en) * 1990-07-26 1991-10-22 Eastman Kodak Company Organic electroluminescent device with stabilizing cathode capping layer
US5220200A (en) * 1990-12-10 1993-06-15 Delco Electronics Corporation Provision of substrate pillars to maintain chip standoff
US5151629A (en) * 1991-08-01 1992-09-29 Eastman Kodak Company Blue emitting internal junction organic electroluminescent device (I)
US5150006A (en) * 1991-08-01 1992-09-22 Eastman Kodak Company Blue emitting internal junction organic electroluminescent device (II)
US5141671A (en) * 1991-08-01 1992-08-25 Eastman Kodak Company Mixed ligand 8-quinolinolato aluminum chelate luminophors
JP2974835B2 (ja) * 1991-09-12 1999-11-10 パイオニア株式会社 有機エレクトロルミネッセンス素子
US5429884A (en) * 1992-01-17 1995-07-04 Pioneer Electronic Corporation Organic electroluminescent element
EP0569827A2 (en) * 1992-05-11 1993-11-18 Idemitsu Kosan Company Limited Organic electroluminescence device
JP3300069B2 (ja) * 1992-11-19 2002-07-08 パイオニア株式会社 有機エレクトロルミネッセンス素子
JP3332491B2 (ja) * 1993-08-27 2002-10-07 三洋電機株式会社 有機ｅｌ素子
US5707745A (en) * 1994-12-13 1998-01-13 The Trustees Of Princeton University Multicolor organic light emitting devices
US5703436A (en) * 1994-12-13 1997-12-30 The Trustees Of Princeton University Transparent contacts for organic devices
US5608287A (en) * 1995-02-23 1997-03-04 Eastman Kodak Company Conductive electron injector for light-emitting diodes
JPH08288455A (ja) 1995-04-11 1996-11-01 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP3529543B2 (ja) * 1995-04-27 2004-05-24 パイオニア株式会社 有機エレクトロルミネッセンス素子
US5593788A (en) * 1996-04-25 1997-01-14 Eastman Kodak Company Organic electroluminescent devices with high operational stability
EP0864182B1 (en) * 1995-11-28 2003-08-13 International Business Machines Corporation Organic/inorganic alloys used to improve organic electroluminescent devices
JP4477150B2 (ja) * 1996-01-17 2010-06-09 三星モバイルディスプレイ株式會社 有機薄膜ｅｌ素子
US5776622A (en) * 1996-07-29 1998-07-07 Eastman Kodak Company Bilayer eletron-injeting electrode for use in an electroluminescent device
US5728801A (en) * 1996-08-13 1998-03-17 The Dow Chemical Company Poly (arylamines) and films thereof
DE19638770A1 (de) * 1996-09-21 1998-03-26 Philips Patentverwaltung Organisches elektrolumineszentes Bauelement mit Exciplex
JP2762993B2 (ja) * 1996-11-19 1998-06-11 日本電気株式会社 発光装置及びその製造方法
US5846666A (en) * 1997-02-27 1998-12-08 Xerox Corporation Electroluminescent devices
US5925472A (en) * 1997-03-31 1999-07-20 Xerox Corporation Electroluminescent devices
US5935720A (en) * 1997-04-07 1999-08-10 Eastman Kodak Company Red organic electroluminescent devices
JP3420473B2 (ja) * 1997-04-30 2003-06-23 東レ・ダウコーニング・シリコーン株式会社 シリコーン系接着性シート、その製造方法、および半導体装置
US6130001A (en) * 1997-07-15 2000-10-10 Motorola, Inc. Organic electroluminescent device with continuous organic medium
US5853905A (en) * 1997-09-08 1998-12-29 Motorola, Inc. Efficient single layer electroluminescent device
US5952115A (en) * 1997-10-02 1999-09-14 Xerox Corporation Electroluminescent devices
US5942340A (en) * 1997-10-02 1999-08-24 Xerox Corporation Indolocarbazole electroluminescent devices
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
EP0933058A1 (en) * 1998-01-30 1999-08-04 STMicroelectronics S.r.l. Intelligent suction device capable of automatically adapting the suction force according to the conditions of the surface, particularly for vacuum cleaners and the like
JPH11251067A (ja) * 1998-03-02 1999-09-17 Junji Kido 有機エレクトロルミネッセント素子
US5935721A (en) * 1998-03-20 1999-08-10 Eastman Kodak Company Organic electroluminescent elements for stable electroluminescent
US5972247A (en) * 1998-03-20 1999-10-26 Eastman Kodak Company Organic electroluminescent elements for stable blue electroluminescent devices
JP4534100B2 (ja) 1998-11-10 2010-09-01 日立化成工業株式会社 電子部品用両面接着フィルム、半導体搭載用有機基板および半導体装置
US6465115B2 (en) * 1998-12-09 2002-10-15 Eastman Kodak Company Electroluminescent device with anthracene derivatives hole transport layer
JP3565319B2 (ja) 1999-04-14 2004-09-15 シャープ株式会社 半導体装置及びその製造方法
JP2001217384A (ja) 2000-02-01 2001-08-10 Sony Corp 積層型半導体装置の製造方法、及び積層型半導体装置
US6333562B1 (en) * 2000-07-13 2001-12-25 Advanced Semiconductor Engineering, Inc. Multichip module having stacked chip arrangement
JP4788852B2 (ja) * 2000-07-25 2011-10-05 住友金属鉱山株式会社 透明導電性基材とその製造方法およびこの製造方法に用いられる透明コート層形成用塗布液と透明導電性基材が適用された表示装置
JP2002057272A (ja) * 2000-08-04 2002-02-22 ▲せき▼品精密工業股▲ふん▼有限公司 スタックト・ダイ・パッケージ構造
JP4669166B2 (ja) * 2000-08-31 2011-04-13 エルピーダメモリ株式会社 半導体装置
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
JP2004523893A (ja) * 2000-11-14 2004-08-05 ヘンケル　ロックタイト　コーポレイション ウェーハ塗布用融剤兼アンダーフィル材、ならびにそれを用いて製造された積層電子組立体
US6503776B2 (en) * 2001-01-05 2003-01-07 Advanced Semiconductor Engineering, Inc. Method for fabricating stacked chip package
US6479172B2 (en) * 2001-01-26 2002-11-12 Xerox Corporation Electroluminescent (EL) devices
US6765348B2 (en) * 2001-01-26 2004-07-20 Xerox Corporation Electroluminescent devices containing thermal protective layers
US6614175B2 (en) * 2001-01-26 2003-09-02 Xerox Corporation Organic light emitting devices
US7288887B2 (en) * 2001-03-08 2007-10-30 Lg.Philips Lcd Co. Ltd. Devices with multiple organic-metal mixed layers
US6841932B2 (en) * 2001-03-08 2005-01-11 Xerox Corporation Display devices with organic-metal mixed layer
JP3839323B2 (ja) * 2001-04-06 2006-11-01 株式会社ルネサステクノロジ 半導体装置の製造方法
US6400007B1 (en) * 2001-04-16 2002-06-04 Kingpak Technology Inc. Stacked structure of semiconductor means and method for manufacturing the same
US6750609B2 (en) * 2001-08-22 2004-06-15 Xerox Corporation OLEDs having light absorbing electrode
US20030042615A1 (en) * 2001-08-30 2003-03-06 Tongbi Jiang Stacked microelectronic devices and methods of fabricating same
DE10142120A1 (de) * 2001-08-30 2003-03-27 Infineon Technologies Ag Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
US6753098B2 (en) * 2001-11-08 2004-06-22 Xerox Corporation Organic light emitting devices
US6759146B2 (en) * 2001-11-08 2004-07-06 Xerox Corporation Organic devices
US6737177B2 (en) * 2001-11-08 2004-05-18 Xerox Corporation Red organic light emitting devices
US6773830B2 (en) * 2001-11-08 2004-08-10 Xerox Corporation Green organic light emitting devices
JP2003179200A (ja) 2001-12-10 2003-06-27 Shinko Electric Ind Co Ltd 半導体装置およびその製造方法
JP2003218316A (ja) 2002-01-10 2003-07-31 Ficta Technology Inc マルチチップパッケージ構造及び製造方法
JP3688249B2 (ja) * 2002-04-05 2005-08-24 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
DE10221646B4 (de) * 2002-05-15 2004-08-26 Infineon Technologies Ag Verfahren zur Verbindung von Schaltungseinrichtungen und entsprechender Verbund von Schaltungseinrichtungen
TW546795B (en) * 2002-06-04 2003-08-11 Siliconware Precision Industries Co Ltd Multichip module and manufacturing method thereof
JP3912223B2 (ja) 2002-08-09 2007-05-09 富士通株式会社 半導体装置及びその製造方法
JP2004193363A (ja) 2002-12-11 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法
US6936961B2 (en) * 2003-05-13 2005-08-30 Eastman Kodak Company Cascaded organic electroluminescent device having connecting units with N-type and P-type organic layers
US6903378B2 (en) * 2003-06-26 2005-06-07 Eastman Kodak Company Stacked OLED display having improved efficiency
US7368320B2 (en) * 2003-08-29 2008-05-06 Micron Technology, Inc. Method of fabricating a two die semiconductor assembly
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US20050205981A1 (en) * 2004-03-18 2005-09-22 Kabushiki Kaisha Toshiba Stacked electronic part
US7629695B2 (en) * 2004-05-20 2009-12-08 Kabushiki Kaisha Toshiba Stacked electronic component and manufacturing method thereof
KR101106558B1 (ko) * 2004-12-28 2012-01-19 엘지디스플레이 주식회사 블랙매트릭스와 이를 포함하는 액정표시장치
US8487527B2 (en) * 2005-05-04 2013-07-16 Lg Display Co., Ltd. Organic light emitting devices
US7750561B2 (en) * 2005-05-20 2010-07-06 Lg Display Co., Ltd. Stacked OLED structure
US7811679B2 (en) * 2005-05-20 2010-10-12 Lg Display Co., Ltd. Display devices with light absorbing metal nanoparticle layers
US7795806B2 (en) * 2005-05-20 2010-09-14 Lg Display Co., Ltd. Reduced reflectance display devices containing a thin-layer metal-organic mixed layer (MOML)
US7728517B2 (en) * 2005-05-20 2010-06-01 Lg Display Co., Ltd. Intermediate electrodes for stacked OLEDs
US7943244B2 (en) * 2005-05-20 2011-05-17 Lg Display Co., Ltd. Display device with metal-organic mixed layer anodes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000277559A (ja) * 1999-03-26 2000-10-06 Nec Corp 半導体パッケージ及びその製造方法
JP2002222889A (ja) * 2001-01-24 2002-08-09 Nec Kyushu Ltd 半導体装置及びその製造方法
JP2003124433A (ja) * 2001-08-27 2003-04-25 Samsung Electronics Co Ltd マルチチップパッケージ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010062207A (ja) * 2008-09-01 2010-03-18 Shin-Etsu Chemical Co Ltd 半導体装置の製造方法
JP2010118554A (ja) * 2008-11-13 2010-05-27 Nec Electronics Corp 半導体装置およびその製造方法
JP2018041966A (ja) * 2017-10-05 2018-03-15 日立化成株式会社 フィルム状接着剤及びダイシングダイボンディング一体型接着シート

Also Published As

Publication number Publication date
US20120306103A1 (en) 2012-12-06
US8008763B2 (en) 2011-08-30
US8268673B2 (en) 2012-09-18
JP2011119756A (ja) 2011-06-16
JP4746646B2 (ja) 2011-08-10
US7629695B2 (en) 2009-12-08
US9024424B2 (en) 2015-05-05
US20150214193A1 (en) 2015-07-30
US20060139893A1 (en) 2006-06-29
US20080197470A1 (en) 2008-08-21
US20110281396A1 (en) 2011-11-17
JP5306385B2 (ja) 2013-10-02

Similar Documents

Publication Publication Date Title
JP4746646B2 (ja) 積層型電子部品
JP4188337B2 (ja) 積層型電子部品の製造方法
US20050205981A1 (en) Stacked electronic part
CN112530880B (zh) 半导体装置及半导体装置的制造方法
JP2013008963A (ja) 半導体装置とその製造方法
JP2007250887A (ja) 積層型半導体装置
JP2003078105A (ja) スタックチップモジュール
JP4203031B2 (ja) 積層型電子部品の製造方法
JP2012216644A (ja) 半導体装置及びその製造方法
JP2010040835A (ja) 積層型半導体装置の製造方法
JP2013038106A (ja) 半導体装置および半導体装置の製造方法
JP2007035865A (ja) 半導体パッケージとその製造方法
JP4594777B2 (ja) 積層型電子部品の製造方法
CN101295710B (zh) 半导体器件
US20070196952A1 (en) Manufacturing method of semiconductor device
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
JP2007035864A (ja) 半導体パッケージ
KR101078359B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2007324443A (ja) 積層型半導体装置とその製造方法
JP2004193363A (ja) 半導体装置及びその製造方法
JP5157098B2 (ja) 半導体装置及びその製法
JP5234703B2 (ja) 半導体装置の製造方法
JP2007081127A (ja) 半導体装置及び半導体装置の製造方法
JP2008282941A (ja) 半導体装置

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110207

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110419

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110513

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4746646

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140520

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees