TWI512911B - 晶片封裝 - Google Patents

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Description

晶片封裝
本發明是有關於一種晶片封裝技術，且特別是有關於一種晶片封裝具有減少靜電損壞的引腳線結構。
積體電路為程製造後，還需要藉由封裝的製程，將核心電路封裝成晶片(chip)，僅露出對外部電路連接用的引腳(lead)。
現今有多種封裝技術，其中例如薄膜覆晶(chip on film,COF)的封裝技術為新的趨勢，其引腳是薄膜引腳。積體電路的連接點結構，例如是凸墊(bumping pad)，其藉由薄膜引腳電性連接到外部電路。
圖1繪示傳統COF封裝的凸墊與薄膜引腳之間的連接結構上視示意圖。參閱圖1，晶片的封裝體100上有多個凸墊102。每一個連接點結構102經由薄膜引腳104對外連接，其中例如以標示A、B、C、D、E、F的連接點結構102會由相同一條薄膜引腳104所連接，其一般例如是提供電源的引腳。
就一般的設計，因應靜電放電(electrostatic discharge,ESD)的考量，每一個連接點結構102下皆要有靜電放電保護電路，且同一個薄膜引腳104可能對應多個連接點結構102。也就是說，其需要多個靜電放電保護電路。在這樣的方式下，積體電路面積會被靜電放電保護電路佔用，而無 法有效利用有效面積。
本發明提供一種晶片封裝結構，可以減少靜電放電保護電路的數量，而仍能維持靜電放電保護效果。
本發明一實施例提供一種晶片封裝，包括封裝體、第一引腳線與第二引腳線。在封裝體內的元件包括核心電路有至少一個第一連接點結構、至少一靜電放電保護電路有至少一個第二連接點結構、至少一個第三連接點結構、至少一內連線結構。內連線結構電性連接第二連接點結構與第三連接點結構。第一引腳線在該封裝體上，電性連接該第二連接點結構以及外部電路。第二引腳線在該封裝體上，電性連接對應的該第一連接點結構與該第三連接點結構。第二引腳線與該第一引腳線在結構上是分離的。
本發明一實施例提供一種晶片封裝結構包括封裝體、第一引腳線、第二引腳線。在該封裝體內的元件包括至少一個第一連接點結構，經由第一內連線結構與至少一個核心電路電性連接；至少一個第二連接點結構，經由第二內連線結構與一靜電放電保護電路電性連接；一第一引腳線，在該封裝體上與該第二連接點結構電性連接，且用以電性連接外部電路；以及一第二引腳線，在該封裝體上與該第一引腳線在結構上是分離的，用於該第一連接點結構的內部連接。
本發明一實施例提供一種晶片封裝結構包括第一晶 片、第二晶片、內引腳線、外引腳線。內引腳線在該封裝體上用以電性連接該第一晶片與該第二晶片。外引腳線在該封裝體上，用於該第一晶片與該第二晶片電性連接到一外部電路電。內引腳線與外引腳線在結構上是分離的。第一晶片與第二晶片的至少其一包括一封裝體。在封裝體內的元件包括：一第一核心電路，其上有至少一個第一連接點結構；一靜電放電保護電路，其上有至少一個第二連接點結構，電性連接該外引腳線；至少一個第三連接點結構，其中該內引腳線電性連接對應的該第一連接點結構與該第三連接點結構；以及至少一內連線結構，電性連接該第二連接點結構與該第三連接點結構。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
本發明實施例提出以引腳線(lead)搭配積體電路內部的佈線(routing)方式以達到一個引腳線可以只需要有一組ESD保護電路，可以以達到積體電路面積的有效使用並兼顧ESD能力。本發明可以應用於薄膜覆晶的封裝，或是可相容的其它封裝結構。
首先本發明先對傳統的晶片封裝結構關於ESD的現象探討。圖2繪示本發明所探討的傳統晶片封裝結構，剖面示意圖。
參閱圖2，以圖1的晶片封裝結構為例，晶片的封裝 體100內部有核心電路(core circuit)112、ESD保護電路110、連接點結構109、內連線結構(interconnection structure)108。連接點結構109是由連接墊(connection pad)106與凸塊(bump)所構成，也可以稱為凸墊。以圖1的結構為例，內連線結構109連接ESD保護電路110與核心電路112。相同的引腳線104會電性連接到多個連接點結構109，例如由標示為A的連接點結構109延伸到標示為B、C、D、E或F的多個連接點結構109。
在圖2的封裝結構下，例如ESD發生於標示為A的連接點結構109時，其ESD的電流路徑如箭頭線所示會同時進入ESD保護電路110，因此核心電路112可以避免受ESD的損壞。然而其需要多個ESD保護電路110。如果為了增加積體電路的面積，而減少ESD保護電路110，核心電路112可能會被ESD的損壞，其如圖3所示。
圖3繪示本發明所探討的傳統晶片封裝結構，剖面示意圖。參閱圖3，以圖2的封裝結構為基礎，但是移除標示為B、C、D、E或F的多個連接點結構109所對應的ESD保護電路110，則ESD電流會進入核心電路112，而可能造成核心電路112的損壞。因此，以圖2的封裝結構為例，在連接點結構109下面的ESD保護電路110是需要的，也因此無法省去ESD保護電路110所佔用的面積。
本發明以下提出實施例來說明，在減少ESD保護電路110的數量下，ESD保護向果仍可以維持的封裝方式。然而，本發明不僅僅限於所舉的多個實施例。
圖4繪示依據本發明一實施例，晶片封裝結構剖面示意圖。參閱圖4，晶片封裝結構包括封裝體150、第一引腳線200與第二引腳線202。在封裝體150內的元件包括核心電路112，其上有至少一個連接點結構209、至少一靜電放電(ESD)保護電路210，其上有至少一個第二連接點結構207、至少一個第三連接點結構209’、至少一內連線結構208’。連接點結構207、209、209’一般例如是由連接墊206與凸塊204所構成。連接墊206是由電路藉由內連線結構208或是內連線結構208’所完成。凸塊204是在封裝過程中形成於接墊206、206’上。
本發實施例的內連線結構208’電性連接對應ESD保護電路210設置的第二連接點結構207與獨立的第三連接點結構209’。第三連接點結構209’不與核心電路112直接電性連接。換句話說，第三連接點結構209’與核心電路112在結構上是分離的。第二連接點結構207藉由內部的內連線結構208’與第三連接點結構209’電性連接。本實施例的內連線結構208’也沒有直接與核心電路112電性連接。
第一引腳線200在封裝體150上，電性連接第二連接點結構207以及外部電路(未示)，但是以ESD的進入路徑為代表。第二引腳線202在封裝體150上，電性連接對應的在核心電路112上的第一連接點結構209以及獨立的第三連接點結構209’。
於此要注意的是，第二引腳線202與第一引腳線200 在結構上是分離的。經由第一引腳線200進入ESD保護電路210的ESD電流不會直接進入到核心電路112，而是會先經過ESD保護電路210，而殘餘的ESD電流或是正常操作的訊號會經由第三連接點結構209’與第二引腳線202進入核心電路112。因此，在第二引腳線202與第一引腳線200所連接的連接點結構209，實際上僅需要一個ESD保護電路210就已足夠。但是依照實際ESD能力的需要，也可以由多個組成。
本實施例的第三連接點結構209’與內連線結構208’電性連接，構成在結構上是獨立的中繼連接結構102’。
基於中繼連接結構102’的相同技術概念下，第三連接點結構209’可以不是獨立的。圖5繪示依據本發明一實施例，晶片封裝結構剖面示意圖。
參閱圖5，本實施例予圖4的實施例的變化是在封裝體160內的內連線結構208’例如也與核心電路112連接。內連線結構208’例如電性連接到標示A、B、C、D、E的連接點結構209也同時電性連接到第三連接點結構209’。換句話說，連接點結構209’也可以是在核心電路112上的連接點結構209。在此結構下，第二引腳線202與第一引腳線200仍是斷開的結構，ESD電流主要流經ESD保護電路210，而不會進入核心電路112。
圖6繪示依據本發明一實施例，晶片封裝結構剖面示意圖。參閱圖6，晶片封裝結構的另一種變化是在封裝體170內的連接點結構209’是屬於另一個核心電路112’的連 接點結構，其經由內連線結構208’電性連接，但是與核心電路112的電性連接是經由第二引腳線202完成。在此結構下，第二引腳線202與第一引腳線200仍是斷開的結構，ESD電流主要流經ESD保護電路210，而不會進入核心電路112、112’。
從另一個觀點，以連接點結構來分類，其基上也可以分為屬於ESD保護電路210的連接點結構207，以及核心電路112、112’上的連接點結構209、209’。
換句話說，晶片封裝結構包括封裝體、第一引腳線、第二引腳線。在該封裝體內的元件包括至少一個第一連接點結構209、209’，經由第一內連線結構208與至少一個核心電路112、112’電性連接。至少一個第二連接點結構207，經由第二內連線結構208’與一靜電放電保護電路210電性連接。第一引腳線200，在封裝體150、160、170上與在靜電放電保護電路210上的第二連接點結構電性連接，且用以電性連接外部電路。第二引腳線202在封裝體上與第一引腳線200在結構上是分離的，用於在核心電路112、112’上的第一連接點結構209、209’的內部連接。
就圖4~6的實施例，其例如第一連接點結構的至少其一連接點結構209’與核心電路112在結構上是分離的。
封裝體內例如可以包含個別的兩個以上的核心電路112、112’，而連接點結構209’是在核心電路112’上。
以上是關於針對一個晶片的封結構。然而如果有多個晶片需要由引腳線連接而達到多晶片封裝，前述的結構也 可以應用。
圖7繪示依據本發明一實施例，晶片封裝結構剖面示意圖。參閱圖7，其是關於多晶片封裝的結構。本實施例以包含兩個晶片的封裝為例，然而實際上可以包含有更多的晶片。晶片的封裝體180內有ESD保護電路210以及核心電路112，其例如以圖5的架構為基礎，然而也可以以其它如圖4與圖6的晶片為基礎。
又，本實施例所封裝的兩個晶片其內部可以都是以圖5的相同基礎，但是實際上也可以由圖4與圖6的實施例的不同架構。在ESD保護電路210上的連接點結構207仍是與引腳線200電性連接，而與外部的電路連接。ESD電流也可能從引腳線200進入，其又稱為外引腳線。然而於本實施例，由於ESD電流會先經過ESD保護電路210後才經由內連線結構進入核心電路112。引腳線202，其又稱為外引腳線，可以用於向外連接到另一個晶片，但是與另一個晶片的引腳線200g是分離的。因此，ESD保護電路210個別保護相對應的核心電路，且ESD電流也不會直接傳遞到其它晶片。
整體而言，一種晶片封裝結構包括第一晶片、第二晶片、內引腳線202、外引腳線200。內引腳線202在封裝體180上用以電性連接第一晶片與第二晶片。外引腳線200在封裝體180上，用於第一晶片與第二晶片電性連接到一外部電路(未示)。內引腳線202與外引腳線200在結構上是分離的。
第一晶片與第二晶片的至少其一包括一封裝體180。在封裝體180內的元件包括核心電路112，其上有至少一個如圖4~6所示的連接點結構209、209’。靜電放電保護電路210上有至少一個第二連接點結構207，電性連接外引腳線200。內引腳線202電性連接對應的第一連接點結構209、209’。至少一內連線結構電性連接該第二連接點結構207與連接點結構209’。
又，如果有必要的話，在外部更有一封膠層190，將二個晶片封裝成一個結構體。
圖8繪示依據本發明一實施例，晶片封裝結構的上視圖。參閱圖8，對於晶片的封裝體180，其如圖4所示會包含中繼連接結構102’，其也是連接點結構209’。因此ESD電流從引腳線104進入後，不會在封裝體180表面直接繼續延伸連接到連接點結構102，而是往下如虛線的內連線結構的路徑，在經由中繼的連接結構102’與內引腳線接到連接點結構102，如此對於一條路徑，僅需要在第一個連接點結構102設置ESD保護電路210即可，無需在每一個連接點結構102都設置ESD保護電路210。
另外，中繼的連接結構102’可能會使表面增加不平整面而甚至增加很少可能的電性問題。然而，一般在其表面也會有保護層300，其會覆蓋連接結構102、102’，因此增加連接結構102’不會影響原本的電路。
本發明提出薄膜引線的繞線設計，在通過ESD保護電路後以積體電路內部的內連線結構搭配內引薄膜腳線，其 取代傳統採用完全都是經由薄膜引線的繞線。如此，本發明可以避免ESD經過上一個連接點結構後，又直接進入下一個連接點結構。在這樣的方式下，ESD電流會先經過ESD保護電路後被阻斷，而阻斷ESD電流直接流入下一個連接點結構，其下方會於核心電路連接。如此，節省用於製作ESD保護電路的面積，可以用於製作更多的核心電路。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧封裝體
102‧‧‧連接點結構
102’‧‧‧連接點結構
104‧‧‧薄膜引腳
109‧‧‧內連線結構
110‧‧‧ESD保護電路
112、112’‧‧‧核心電路
150、160、170、180‧‧‧封裝體
190‧‧‧封膠層
200‧‧‧第一引腳線
202‧‧‧第二引腳線
204、204’‧‧‧凸塊
206、206’‧‧‧連接墊
207、209、209’‧‧‧連接點結構
208、208’‧‧‧內連線結構
210‧‧‧ESD保護電路
300‧‧‧保護層
圖1繪示傳統COF封裝的凸墊與薄膜引腳之間的連接結構上視示意圖。
圖2繪示本發明所探討的傳統晶片封裝結構，剖面示意圖。
圖3繪示本發明所探討的傳統晶片封裝結構，剖面示意圖。
圖4繪示依據本發明一實施例，晶片封裝結構剖面示意圖。
圖5繪示依據本發明一實施例，晶片封裝結構剖面示意圖。
圖6繪示依據本發明一實施例，晶片封裝結構剖面示 意圖。
圖7繪示依據本發明一實施例，晶片封裝結構剖面示意圖。
圖8繪示依據本發明一實施例，晶片封裝結構的上視圖。
102’‧‧‧連接點結構
112‧‧‧核心電路
150‧‧‧封裝體
200‧‧‧第一引腳線
202‧‧‧第二引腳線
204、204’‧‧‧凸塊
206、206’‧‧‧連接墊
207、209、209’‧‧‧連接點結構
208、208’‧‧‧內連線結構
210‧‧‧ESD保護電路

Claims (19)

  1. 一種晶片封裝結構，包括：一封裝體，在該封裝體內的元件包括：一第一核心電路，其上有至少一個第一連接點結構；一靜電放電保護電路，其上有至少一個第二連接點結構；至少一個第三連接點結構；以及至少一內連線結構，電性連接該第二連接點結構與該第三連接點結構；一第一引腳線，在該封裝體上，電性連接該第二連接點結構以及一外部電路；以及一第二引腳線，在該封裝體上，電性連接對應的該第一連接點結構與該第三連接點結構，其中該第二引腳線與該第一引腳線相互分離。
  2. 如申請專利範圍第1項所述之晶片封裝結構，其中與該第三連接點結構連接的該內連線結構與該核心電路相互分離。
  3. 如申請專利範圍第1項所述之晶片封裝結構，其中該第三連接點結構也經由該內連線結構與該第一核心電路電性連接。
  4. 如申請專利範圍第3項所述之晶片封裝結構，其中該內連線結構連接該第一連接點結構、該第二連接點結構以及該第三連接點結構。
  5. 如申請專利範圍第1項所述之晶片封裝結構，其中該封裝體內更包括一第二核心電路，經由該內連線結構與該第三連接點結構電性連接。
  6. 如申請專利範圍第1項所述之晶片封裝結構，該第一連接點結構、該第二連接點結構以及該第三連接點結構，分別包括一連接墊以及在該連接墊上的一電性凸塊。
  7. 如申請專利範圍第1項所述之晶片封裝結構，其中與該第三連接點結構有間接電性連接的該第一引腳線是用以傳送電源的電源引腳線。
  8. 一種晶片封裝結構，包括：一封裝體，在該封裝體內的元件包括：至少一個第一連接點結構，經由第一內連線結構與至少一個核心電路電性連接；以及至少一個第二連接點結構，經由第二內連線結構與一靜電放電保護電路電性連接；一第一引腳線，在該封裝體上與該第二連接點結構電性連接，且用以電性連接外部電路；以及一第二引腳線，在該封裝體上與該第一引腳線相互分離，用於該第一連接點結構的內部連接。
  9. 如申請專利範圍第8項所述之晶片封裝結構，其中該第一連接點結構的至少其一與該核心電路相互分離。
  10. 如申請專利範圍第8項所述之晶片封裝結構，其中與該第一連接點結構都設置在該核心電路上。
  11. 如申請專利範圍第8項所述之晶片封裝結構，其 中該封裝體內的該至少一個核心電路是包含個別的兩個核心電路。
  12. 如申請專利範圍第8項所述之晶片封裝結構，該第一連接點結構、第二連接點結構以及該第三連接點結構，分別包括一連接墊以及在該連接墊上的一電性凸塊。
  13. 一種晶片封裝結構，包括：一第一晶片；一第二晶片；一內引腳線，在該封裝體上用以電性連接該第一晶片與該第二晶片；以及一外引腳線，在該封裝體上，用於該第一晶片與該第二晶片電性連接到一外部電路電，其中該內引腳線與該外引腳線在結構上是分離的，其中該第一晶片與該第二晶片的至少其一包括一封裝體，在該封裝體內的元件包括：一第一核心電路，其上有至少一個第一連接點結構；一靜電放電保護電路，其上有至少一個第二連接點結構，電性連接該外引腳線；至少一個第三連接點結構，其中該內引腳線電性連接對應的該第一連接點結構與該第三連接點結構；以及至少一內連線結構，電性連接該第二連接點結構與該第三連接點結構。
  14. 如申請專利範圍第13項所述之晶片封裝結構，其中與該第三連接點結構連接的該內連線結構與該核心電路 相互分離。
  15. 如申請專利範圍第13項所述之晶片封裝結構，其中該第三連接點結構也經由該內連線結構與該第一核心電路電性連接。
  16. 如申請專利範圍第13項所述之晶片封裝結構，其中該內連線結構連接該第一連接點結構、該第二連接點結構以及該第三連接點結構。
  17. 如申請專利範圍第13項所述之晶片封裝結構，其中該封裝體內更包括一第二核心電路，經由該內連線結構與該第三連接點結構電性連接。
  18. 如申請專利範圍第13項所述之晶片封裝結構，該第一連接點結構、該第二連接點結構以及該第三連接點結構，分別包括一連接墊以及在該連接墊上的一電性凸塊。
  19. 如申請專利範圍第13項所述之晶片封裝結構，其中與該第三連接點結構有間接電性連接的該第一引腳線是用以傳送電源的電源引腳線。
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