WO2011104779A1 - 半導体集積回路装置 - Google Patents

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circuit device
semiconductor chip
pad
semiconductor integrated
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横山賢司
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パナソニック株式会社
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Definitions

  • the present invention relates to a semiconductor integrated circuit device having a flip chip structure.
  • a wire bonding method has been generally used as a connection method between an LSI and a package.
  • the LSI has a structure in which IO cells are arranged around the chip. A problem when this structure is used is that the chip area increases depending on the number of IO cells.
  • the wire bonding method as described above it is necessary to crimp the wire to the IO cell, and the IO cell is made to have a certain size or more so that the IO cell is not destroyed by this crimping. Need to keep.
  • a certain area is required for crimping, there is a limitation that the IO cell cannot be physically reduced. For these reasons, in a fine process, if the number of IO cells in a chip increases, the chip area is determined by the IO cells. For this reason, even if an area reduction method using an internal logic arrangement / synthesis method is used, the chip area as a whole cannot be reduced.
  • a flip chip structure is used as a solution to the problems described above.
  • a plurality of pads 12 are arranged on the entire surface of the chip 21, and IO cells 11 are arranged on the periphery of the chip 21. Has been.
  • the IO cell 11 and the pad 12 are electrically connected via a wiring 13 called a rewiring.
  • the chip 21 shown in FIG. 18 is flip-chip connected to the package 22
  • the chip 21 is mounted face down on the surface of the package 22 and the package 22 through the pad 12. And electrically connected.
  • the chip 21 is covered with a resin 23 on the surface of the package 22, and an external electrode 24 is provided on the back surface of the package 22.
  • the flip chip structure it is not necessary to wire the IO cell, so that the IO cell can be formed smaller than the conventional structure. Further, it is not necessary to arrange the IO cell itself at the peripheral portion of the chip 21, that is, around the LSI.
  • the pads arranged on the entire surface of the chip by the flip chip method are particularly referred to as area pads.
  • the operation speed of the LSI transistors becomes non-uniform due to this influence. If this influence is not taken into consideration, the operation timing of the LSI is affected, which causes a serious problem with respect to the malfunction of the LSI function and the yield. .
  • Patent Document 1 a method including dummy terminals provided at four corners or diagonal lines of a semiconductor chip and an interposer has been proposed (see, for example, Patent Document 1). Further, for example, a method of providing a dummy bump electrode using a mark opening that functions as an alignment mark has been proposed (see, for example, Patent Document 2).
  • Patent Document 1 is a stress relaxation technique for the four corners and diagonal lines of the chip, and no measures are taken against the stress on the entire outer periphery of the chip.
  • Patent Document 2 is a method of using alignment marks, which are often arranged at the four corners of a chip, as dummy bump electrodes. However, since the number thereof is small, a great effect of suppressing the stress at the outer periphery of the chip is I can't expect it.
  • an object of the present invention is to reduce the cost of a semiconductor integrated circuit device having a flip-chip structure, and particularly to the influence of stress applied to internal elements of the semiconductor chip from pads arranged on the surface of the semiconductor chip. It is to reduce the influence of stress on the outer peripheral portion of a chip having a large value, thereby preventing deterioration in timing performance and malfunction due to variations in transistor operation speed.
  • the inventors of the present application have made extensive studies on a measure that makes it less susceptible to the stress by performing a treatment corresponding to the stress from the pad at the LSI design stage. As a result, it is unlikely that LSI malfunctions due to the influence of stress on the pad placement position of the outer peripheral row of the semiconductor chip affected by the stress, the placement position of the cell below the pad, or the opening shape of the pad, etc. The technical idea of laying out in advance was found.
  • a first semiconductor integrated circuit device of the present invention is formed on a semiconductor chip having a plurality of input / output cells, a plurality of pads formed on the surface of the semiconductor chip, and a surface of the semiconductor chip. And a wiring for electrically connecting at least a part of the plurality of input / output cells and at least a part of the plurality of pads, wherein the plurality of pads are pads formed in an outer peripheral row of the semiconductor chip, and the semiconductor chip
  • the pad is formed on the inner peripheral row, and a resin protective film is formed on each of the plurality of pads.
  • the shape of the resin protective film on the pad formed on the outer peripheral row is the inner peripheral row. It differs from the shape of the resin protective film on the pad formed in the row.
  • the resin protective film has openings formed on each of the plurality of pads, The opening diameters of the openings on the pads formed in the above are different from the opening diameters of the openings on the pads formed in the inner circumferential row.
  • the third semiconductor integrated circuit device of the present invention is the second semiconductor integrated circuit device, wherein the opening diameter of the opening on the pad formed in the outer circumferential row is the pad formed in the inner circumferential row. It is characterized by being smaller than the opening diameter of the upper opening.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the opening diameter of the opening on the pad formed in the outer circumferential row is formed in the inner circumferential row. It is characterized by being larger than the opening diameter of the opening on the pad.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the fifth semiconductor integrated circuit device is characterized in that, in the first semiconductor integrated circuit device, the upper surface of the pad formed in the outer peripheral row is covered with a resin protective film. To do.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • an opening is formed in the resin protective film on the pad formed in the outer peripheral row,
  • the opening shape of the opening on the pad formed in the outer circumferential row is a ring shape.
  • the opening shape of the resin protective film on the pad in the outer peripheral row of the semiconductor chip that is more susceptible to stress is a ring shape, it is possible to reduce the range of influence of stress due to flip chip bonding.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress.
  • the ring shape is not limited to a circular shape, but can be used as a countermeasure to relieve stress in the same manner even when various shapes such as an octagonal shape and a rectangular shape are used as appropriate.
  • an opening is formed in the resin protective film on the pad formed in the outer peripheral row, and the outer periphery is formed.
  • the opening shape of the opening on the pad formed in a row is a shape in which a plurality of openings arranged in an array are formed.
  • the effect of stress due to flip chip bonding is achieved by making the opening shape of the resin protective film on the pad in the outer peripheral row of the semiconductor chip more susceptible to stress into a shape in which multiple openings arranged in an array are formed.
  • the range can be reduced.
  • the outer peripheral row of the semiconductor chip may be appropriately treated not only for the outer peripheral row but also for the outer peripheral row 2 and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • an eighth semiconductor integrated circuit device is the sixth semiconductor integrated circuit device, wherein the resin protective film on the pad formed in the outer peripheral row is arranged in an array inside the ring shape. A plurality of aligned openings are further formed.
  • the opening shape of the resin protective film on the pad in the outer peripheral row of the semiconductor chip which is more susceptible to stress is a ring shape, and a plurality of openings arranged in an array inside the ring shape are further formed.
  • the stress may be relieved by appropriately forming a plurality of ring shapes such as two rows and three rows as well as one row on the outer periphery.
  • the openings are not limited to a circle, but may be appropriately formed in various shapes such as an octagon and a rectangle. It may be a measure to relieve stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the ninth semiconductor integrated circuit device is the sixth semiconductor integrated circuit device, wherein a plurality of resin protective films on the pads formed in the outer circumferential row are arranged outside the ring shape.
  • the opening is further formed.
  • the opening shape of the resin protective film on the pad in the outer peripheral row of the semiconductor chip that is more susceptible to stress is a ring shape, and a plurality of openings are further formed outside the ring shape shape, It is possible to reduce the influence of stress caused by flip chip bonding.
  • the stress may be relieved by appropriately forming a plurality of ring shapes such as two rows and three rows as well as one row on the outer periphery.
  • the stress is similarly relieved even if the openings are not only circular but also various shapes such as octagons and squares. It may be a countermeasure. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the diameter of the pad formed in the outer circumferential row is larger than the diameter of the pad formed in the inner circumferential row. It is large.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the diameter of the pad formed in the outer circumferential row is larger than the diameter of the pad formed in the inner circumferential row. It is small.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the diameter of the bump arranged on the pad formed in the outer peripheral row is formed in the inner peripheral row. It is characterized by being larger than the diameter of the bump arranged on the pad.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the diameter of the bumps arranged on the pads formed in the outer circumferential row is the same as that of the bumps arranged on the pads formed in the inner circumferential row. It is smaller than the diameter.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the arrangement density of the pads formed in the outer circumferential row is the arrangement density of the pads formed in the inner circumferential row. It is characterized by being higher than.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the fifteenth semiconductor integrated circuit device according to the present invention is characterized in that, in the first semiconductor integrated circuit device, pads formed in the outer peripheral row are used as power supply terminals.
  • the outer peripheral rows of semiconductor chips that are more susceptible to stress are places where the wiring of semiconductor chips and interposers tends to be crowded, and flip chips without causing wiring congestion by using the connected pads as power supply terminals It becomes possible to reduce the influence of stress due to bonding.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the arrangement density of the pads formed at the four corners of the semiconductor chip among the plurality of pads is equal to that of the plurality of pads.
  • the arrangement density of pads formed at portions other than the four corners of the semiconductor chip is higher.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress.
  • the range of the four corners of the semiconductor chip can correspond to a rectangular region or a triangular region from the four corner ends of the semiconductor chip.
  • the pads formed at the four corners of the semiconductor chip among the plurality of pads are used as power supply terminals in the first semiconductor integrated circuit device. It is characterized by.
  • the outer peripheral row of the semiconductor chip and the four corners of the semiconductor chip that are more susceptible to stress are places where the wiring of the semiconductor chip and the interposer tends to be crowded, and using the pad connection as a power supply terminal causes wiring congestion. It is possible to reduce the influence of stress caused by flip chip bonding without any problem.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the eighteenth semiconductor integrated circuit device is the first semiconductor integrated circuit device, wherein the plurality of input / output cells are a first type that does not cause a malfunction in the semiconductor chip even if timing variation occurs. And a second type of cell that causes a malfunction in the semiconductor chip when timing variations occur, and the interior of the semiconductor chip located below the pad formed in the outer peripheral row. In the region, the arrangement density of the first type cells is higher than the arrangement density of the second type cells.
  • the “first type cell”, that is, the “cell that does not cause a malfunction in the semiconductor chip even if timing variation occurs” corresponds to, for example, a cell that does not operate in synchronization with the clock.
  • the “cell”, that is, the “cell that causes malfunction in the semiconductor chip when timing variation occurs” corresponds to a cell that operates at a severe timing by high-speed clock synchronization, for example.
  • the arrangement density of the first type cells that does not cause malfunction in the semiconductor chip even if timing variation occurs Is higher than the arrangement density of the second type cells that cause malfunction in the semiconductor chip when timing variation occurs.
  • a nineteenth semiconductor integrated circuit device is characterized in that the first semiconductor integrated circuit device further includes an interposer for flip-joining with a semiconductor chip.
  • the twentieth semiconductor integrated circuit device is the eighteenth semiconductor integrated circuit device according to the eighteenth semiconductor integrated circuit device, wherein the opening diameter of the interposer bonding portion bonded to the bump disposed on the pad formed in the outer peripheral row is provided. Is larger than the opening diameter of the interposer joint portion to be joined to the bump arranged on the pad formed in the inner circumferential row.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the twenty-first semiconductor integrated circuit device according to the present invention is the eighteenth semiconductor integrated circuit device, wherein an opening diameter of an interposer joint portion to be joined to a bump disposed on a pad formed in the outer peripheral row. Is smaller than the opening diameter of the interposer joint portion to be joined to the bump arranged on the pad formed in the inner circumferential row.
  • the outer peripheral rows of the semiconductor chips may be appropriately treated not only for the outer peripheral row but also for the outer peripheral rows and the third row, and the region that is more strongly affected by the stress. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the resin material for joining the semiconductor chip and the interposer in the outer peripheral row of the semiconductor chips on the interposer flip-connected to the semiconductor chip is a semiconductor It is applied to the periphery of the chip and the upper peripheral row of the semiconductor chip.
  • the range of influence of stress due to flip chip bonding by forming a resin material that joins the semiconductor chip and interposer in the outer peripheral row that is more susceptible to stress to the periphery of the semiconductor chip and the upper part of the outer peripheral row of the semiconductor chip. Can be reduced. As described above, by performing the treatment corresponding to the stress from the pad at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the present invention it is possible to realize the LSI design and the structure of the semiconductor integrated circuit device in consideration of the influence of the stress from the pad on the outer peripheral row of the semiconductor chip in the flip chip structure. For this reason, the malfunction of the semiconductor integrated circuit device caused by the stress can be prevented without increasing the cost.
  • FIG. 1 is a top view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 3 is a top view showing the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 4 is a top view showing a configuration of a semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 5 is a sectional view showing a configuration of a semiconductor integrated circuit device according to the third embodiment of the present invention.
  • FIG. 6 is a top view showing the configuration of the pad portion of the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 1 is a top view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • FIG. 3 is a top
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • FIG. 8 is a top view showing the configuration of the pad portion of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a configuration of a semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • FIG. 10 is a top view showing the configuration of the pad portion of the semiconductor integrated circuit device according to the sixth embodiment of the present invention.
  • FIG. 11 is a top view showing a configuration of a semiconductor integrated circuit device according to the sixth embodiment of the present invention.
  • FIG. 12 is a top view showing the configuration of the pad portion of the semiconductor integrated circuit device according to the seventh embodiment of the present invention.
  • FIG. 13 is a top view showing a configuration of a semiconductor integrated circuit device according to the eighth, tenth and seventeenth embodiments of the present invention.
  • FIG. 14 is a top view showing a configuration of a semiconductor integrated circuit device according to the ninth, eleventh, and eighteenth embodiments of the present invention.
  • FIG. 15 is a top view showing a configuration of a semiconductor integrated circuit device according to the twelfth and thirteenth embodiments of the present invention.
  • FIG. 16 is a top view showing a configuration of a semiconductor integrated circuit device according to the fourteenth and fifteenth embodiments of the present invention.
  • FIG. 17 is a cross-sectional view showing the configuration of the semiconductor integrated circuit device according to the nineteenth embodiment of the present invention.
  • FIG. 18 is a plan view showing a configuration of a chip using a conventional flip chip structure.
  • FIG. 19 is a cross-sectional view showing a configuration in which a chip using a conventional flip chip structure and a package are connected.
  • the opening diameter of the resin protective film 103 on the pad (pad metal) 102 in the outer peripheral row of the semiconductor chip 101 is the semiconductor chip.
  • a semiconductor integrated circuit device having an opening diameter smaller than the opening diameter of the resin protective film 103 on the pad 102 in the inner circumferential row will be described.
  • FIG. 1 is a plan view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention
  • FIG. 2 is a cross-sectional view showing the configuration of the semiconductor integrated circuit device according to the first embodiment of the present invention.
  • pads 102 as shown in the cross-sectional view of FIG. 2 are arranged in an array to form an area pad structure.
  • FIG. 1 shows the shape of the pad 102 disposed on the semiconductor chip 101.
  • a portion of the resin protective film 103 formed on the pad 102 is taken out and shown together. Yes.
  • the pad 102 is electrically connected to at least a part of the input / output cells (see FIG. 18) formed on the peripheral edge of the semiconductor chip 101 through wiring formed on the semiconductor chip 101.
  • the surface of the semiconductor chip 101 is covered with a resin protective film 103 having an opening 103 hs or 103 hr on the pad 102, and the pad 103 is filled with the opening 103 hs or 103 hr.
  • the barrier metal 106 is formed on the barrier metal 106, and the solder bump 107 is formed on the barrier metal 106.
  • a structure is formed to electrically and physically join the electrode metal 109 serving as an interposer joint portion of the interposer substrate 110 via the solder bump 107.
  • the semiconductor chip 101 and the interposer substrate 110 have a structure in which the semiconductor chip 101 and the interposer substrate 110 are physically bonded by the bonding resin 111 through the interposer resin material protective film 108, the resin protective film 103, and the nitride protective film.
  • openings provided in the resin protective film 103 located on the pads 102 arranged in the outer peripheral row of the semiconductor chip 101 is smaller than the opening diameter 103 r of the opening 103 hr provided in the resin protective film 103 located on the pad 102 arranged in the inner row of the semiconductor chip 101.
  • the range affected by the stress due to flip chip bonding is reduced. It is possible to reduce.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 1 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the opening diameter of the resin protective film 103 on the pad 102 in the outer peripheral row of the semiconductor chip 101 is the inner periphery of the semiconductor chip 101.
  • a semiconductor integrated circuit device having an opening diameter larger than the opening diameter of the resin protective film 103 on the pad 102 in the row will be described.
  • FIG. 3 is a plan view showing the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention
  • FIG. 2 shows the configuration of the semiconductor integrated circuit device according to the second embodiment of the present invention. It is also a sectional view.
  • the openings 103 hr provided in the resin protective film 103 located on the pads 102 arranged in the outer peripheral row of the semiconductor chip 101 are opened.
  • the diameter 103r is larger than the opening diameter 103s of the opening 103hs provided in the resin protective film 103 located on the pad 102 arranged in the inner row of the semiconductor chip 101.
  • the stress itself due to flip-chip bonding can be reduced. Is possible.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 3 but also two outer peripheral rows and three rows may be appropriately taken for the region more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the upper surface of the pad 102 formed in the outer peripheral row of the semiconductor chip 101 is covered with the resin protective film 103, particularly as a semiconductor integrated circuit device in consideration of the stress from the area pad in the outer peripheral row of the chip.
  • the resin protective film 103 particularly as a semiconductor integrated circuit device in consideration of the stress from the area pad in the outer peripheral row of the chip.
  • FIG. 4 is a plan view showing the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention
  • FIG. 5 is a cross-sectional view showing the configuration of the semiconductor integrated circuit device according to the third embodiment of the present invention.
  • an opening is formed in the resin protective film 103a on the pad 102 in the outer peripheral row of the semiconductor chip 101.
  • a resin protective film 103 a in which no opening is formed and a barrier metal 106 are sequentially formed on the pads 102 in the outer peripheral row of the semiconductor chip 101 through the nitride protective film 105.
  • the bumps 102 formed in the outer peripheral row are dummy bumps that are not electrically joined to the input / output cells.
  • the resin protective film 103 on the pad 102 in the inner circumferential row of the semiconductor chip 101 has an opening 103hs having the opening diameter 103s as described in the second embodiment, for example. The size of the opening is not limited to this.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 4 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the semiconductor integrated circuit device is characterized in that the opening shape of the resin protective film 103b on the pad 102 of the semiconductor chip 101 is a ring shape. explain.
  • FIG. 6 is a plan view showing a configuration of a pad of a semiconductor integrated circuit device according to the fourth embodiment of the present invention
  • FIG. 7 shows a configuration of the semiconductor integrated circuit device according to the fourth embodiment of the present invention. It is sectional drawing shown, Comprising: It is sectional drawing corresponding to center part vicinity of FIG.
  • the pad 102 in the outer peripheral row of the semiconductor chip 101 is a resin protective film 103 b on the pad 102.
  • the opening shape of the opening 103bh provided in the ring shape is a ring shape having a ring diameter of 103bht.
  • the resin protective film 103 on the pads 102 in the inner circumferential row of the semiconductor chip 101 may be formed with an opening 103hs having an opening diameter 103s as described in the second embodiment, for example.
  • the opening diameter and the size and shape of the opening are not limited thereto.
  • the opening 103bh provided in the resin protective film 103b on the pad 102 shown in FIG. 6 has a ring shape, and is arranged in the outer peripheral row of the semiconductor chip 101 that is more susceptible to stress, thereby flip-chip bonding. It is possible to reduce the range of influence of stress due to.
  • As the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the ring shape is not limited to a circular shape, and may be a measure to relieve stress in the same manner even when various shapes such as an octagonal shape and a quadrangular shape are appropriately used.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • openings 103ch having a small opening diameter 103cht are arranged in an array in the resin protective film 103c on the pad 102.
  • a semiconductor integrated circuit device having the shape formed in the above will be described.
  • FIG. 8 is a plan view showing a configuration of a pad of a semiconductor integrated circuit device according to the fifth embodiment of the present invention
  • FIG. 9 shows a configuration of the semiconductor integrated circuit device according to the fifth embodiment of the present invention. It is sectional drawing shown, Comprising: It is sectional drawing corresponding to the center part vicinity of FIG.
  • openings 103ch having a small opening diameter 103cht are formed in an array in the resin protective film 103c on the pad 102 in the outer peripheral row of the semiconductor chip 101.
  • the resin protective film 103 on the pad 102 in the inner circumferential row of the semiconductor chip 101 may be formed with, for example, the opening 103 hs having the opening diameter 103 s as described in the second embodiment.
  • the opening diameter and the size and shape of the opening are not limited thereto.
  • the flip chip By arranging the pads 102 having the shape in which the openings 103ch having the small-diameter opening diameter 103cht shown in FIG. 8 are arranged in an array in the outer peripheral row of the semiconductor chip which is more susceptible to stress, the flip chip It is possible to reduce the influence range of the bonding stress.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the opening shape of the small-diameter opening 103ch is not limited to a circular shape, but may be a measure to relieve stress in the same manner even when various shapes such as an octagonal shape and a rectangular shape are used as appropriate.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the opening shape of the opening 103bh provided in the resin protective film 103d on the pad 102 is a ring shape, particularly as a semiconductor integrated circuit device in consideration of the stress from the area pad in the outer peripheral portion of the chip.
  • a semiconductor integrated circuit device will be described in which openings 103ch having a small opening diameter 103cht are formed in an array inside the ring shape. That is, this embodiment is characterized by a combination of the above-described fourth and fifth embodiments.
  • FIG. 10 is a plan view showing a configuration of a pad of a semiconductor integrated circuit device according to the sixth embodiment of the present invention
  • FIG. 11 shows a configuration of the semiconductor integrated circuit device according to the sixth embodiment of the present invention. It is sectional drawing shown, Comprising: It is sectional drawing corresponding to center part vicinity of FIG.
  • the resin protective film 103 d on the pad 102 in the outer peripheral row of the semiconductor chip 101 is formed with a ring-shaped opening 103 bh having a ring diameter 103 bht, and the ring-shaped shape thereof.
  • the resin protective film 103 on the pads 102 in the inner circumferential row of the semiconductor chip 101 may be formed with an opening 103hs having an opening diameter 103s as described in the second embodiment, for example.
  • the opening diameter and the size and shape of the opening are not limited thereto.
  • the opening shape of the opening 103bh provided in the resin protective film 103d on the pad 102 shown in FIGS. 10 and 11 is a ring shape, and a plurality of openings 103ch are arranged in an array inside the ring shape.
  • a ring shape By disposing the pads 102 on the outer peripheral rows of the semiconductor chip 101, it is possible to reduce the influence of stress due to flip chip bonding.
  • the opening shape of the opening 103bh provided in the resin protective film 103d on the pad 102 is changed to a ring shape, not only one row on the outer periphery but also two rows, three rows, and a plurality of ring shapes are provided as appropriate so that stress can be applied. It may be a mitigating measure.
  • the ring shape and the opening shape of the small-diameter opening 103ch are not limited to a circular shape, and may be various measures such as an octagonal shape and a quadrilateral shape as appropriate.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the opening shape of the opening 103bh provided in the resin protective film 103e on the pad 102 is a ring shape, particularly as a semiconductor integrated circuit device considering the stress from the area pad in the outer periphery of the chip,
  • a semiconductor integrated circuit device in which an opening 103ch having a small opening diameter 103cht is formed outside the ring shape will be described.
  • FIG. 12 is a plan view showing the configuration of the pads of the semiconductor integrated circuit device according to the seventh embodiment of the present invention. Although a cross-sectional view corresponding to the vicinity of the central portion in FIG. 12 is omitted, it can be easily recalled from the above-described FIG. 7, FIG. 9, FIG.
  • a ring-shaped opening 103bh having a ring diameter of 103bht is formed and on the outside of the ring-shaped shape. Is formed with an opening 103ch having a small-diameter opening diameter 103cht.
  • the resin protective film 103 on the pads 102 in the inner circumferential row of the semiconductor chip 101 may be formed with an opening 103hs having an opening diameter 103s as described in the second embodiment, for example.
  • the opening diameter and the size and shape of the opening are not limited thereto.
  • the opening 103bh provided in the resin protective film 103e on the pad 102 shown in FIG. 12 has a ring shape, and the pad 102 having a plurality of small diameter openings 103ch outside the ring shape is By disposing the semiconductor chip 101 in the outer peripheral row, it is possible to reduce the influence of stress caused by flip chip bonding.
  • the opening shape of the opening 103bh provided in the resin protective film 103e on the pad 102 is changed to a ring shape, not only one row on the outer periphery but also two rows, three rows, and a plurality of ring shapes are appropriately provided so that stress can be applied. It may be a mitigating measure.
  • the ring shape and the opening shape of the small-diameter opening 103ch are not limited to a circular shape, and may be various measures such as an octagonal shape and a quadrilateral shape as appropriate.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the diameter of the pad 102r in the outer peripheral row of the semiconductor chip 101 is larger than the diameter of the pad 102s in the inner peripheral row of the chip.
  • a semiconductor integrated circuit device having a caliber will be described.
  • FIG. 13 is a plan view showing a configuration of a semiconductor integrated circuit device according to the eighth embodiment of the present invention.
  • the diameter of the pad 102r in the outer circumferential row among the plurality of pads formed on the surface of the semiconductor chip 101 is larger than the diameter of the pad 102s in the inner circumferential row of the semiconductor chip 101.
  • the stress itself due to flip chip bonding can be reduced.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 13 but also two outer peripheral rows and three rows may be appropriately taken for areas that are more strongly affected by stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the diameter of the pad 102s in the outer peripheral row of the semiconductor chip 101 is equal to the diameter of the pad 102r in the inner peripheral row of the semiconductor chip 101.
  • a semiconductor integrated circuit device having a smaller diameter than the above will be described.
  • FIG. 14 is a plan view showing a configuration of a semiconductor integrated circuit device according to the ninth embodiment of the present invention.
  • the diameter of the pad 102 s in the outer circumferential row among the plurality of pads formed on the surface of the semiconductor chip 101 is smaller than the diameter of the pad 102 r in the inner circumferential row of the semiconductor chip 101.
  • the outer peripheral row of the semiconductor chip 101 By reducing the diameter of the pad 102s in the outer peripheral row of the chip that is more susceptible to stress, it is possible to reduce the range of influence of stress due to flip chip bonding.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 14 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the solder bumps 107r and 107s arranged on the pad 102 are used as the semiconductor integrated circuit device in consideration of the stress from the area pad in the outer peripheral portion of the chip.
  • a semiconductor integrated circuit device will be described in which the diameter of 107r is larger than the diameter of the solder bump 107s in the inner circumferential row of the semiconductor chip 101.
  • FIG. 13 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the tenth embodiment of the present invention.
  • the diameter of the solder bump 107r in the outer circumferential row of the semiconductor chip 101 is larger than the diameter of the solder bump 107s in the inner circumferential row of the semiconductor chip 101.
  • the stress itself due to flip chip bonding can be reduced.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 13 but also two outer peripheral rows and three rows may be appropriately taken for areas that are more strongly affected by stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the solder bumps 107r and 107s arranged on the pad 102 are used as the semiconductor integrated circuit device in consideration of the stress from the area pad in the outer peripheral portion of the chip.
  • a semiconductor integrated circuit device will be described in which the diameter of 107s is smaller than the diameter of the solder bump 107r in the inner circumferential row of the semiconductor chip 101.
  • FIG. 14 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the eleventh embodiment of the present invention.
  • the diameter of the solder bump 107s in the outer peripheral row of the semiconductor chip 101 is smaller than the diameter of the solder bump 107r in the inner peripheral row of the semiconductor chip 101.
  • the outer peripheral row of the semiconductor chip 101 By reducing the diameter of the solder bump 107s in the outer peripheral row of the semiconductor chip 101 that is more susceptible to stress, it is possible to reduce the range of influence of stress due to flip chip bonding.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 14 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the arrangement density of the pads 102 in the outer peripheral row of the semiconductor chip 101 A semiconductor integrated circuit device that is dense with respect to the arrangement density will be described.
  • FIG. 15 is a plan view showing a configuration of a semiconductor integrated circuit device according to the twelfth embodiment of the present invention.
  • the arrangement density of pads 102 arranged in, for example, the region 140R as the region of the outer peripheral row in the semiconductor chip 101 is the pad arranged in the inner peripheral row of the semiconductor chip 101, for example, the region inside the region 140R. It is dense with respect to the arrangement density of 102.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the pads 102 arranged in the outer peripheral row are power supplies.
  • a semiconductor integrated circuit device used as a terminal will be described.
  • FIG. 15 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the thirteenth embodiment of the present invention.
  • connection of the pad 102 arranged in the region 140R of the outer peripheral row is used as the power supply terminal.
  • the outer peripheral row of the semiconductor chip 101 that is more susceptible to stress is a place where the wiring of the semiconductor chip 101 and the interposer tends to be crowded, and the connection of the pad 102 is used as a power supply terminal without causing wiring congestion. It is possible to reduce the influence of stress caused by flip chip bonding.
  • As the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 15 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the arrangement density of the pads 102 at the four corners (corner portions) of the semiconductor chip 101 A semiconductor integrated circuit device that is dense with respect to the arrangement density of 102 will be described.
  • FIG. 16 is a plan view showing a configuration of a semiconductor integrated circuit device according to the fourteenth embodiment of the present invention.
  • the arrangement density of the pads 102 in the region 150 ⁇ / b> R as the four corners of the semiconductor chip 101 is dense with respect to the arrangement density of the pads 102 in the region other than the area 150 ⁇ / b> R as the inside of the semiconductor chip 101. Yes.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 16 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by stress.
  • the range of the four corners of the semiconductor chip 101 may be a square region or a triangular region from the four corner ends of the semiconductor chip 101.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the pads 102 arranged at the four corners are used as power supply terminals.
  • a semiconductor integrated circuit device characterized by the above will be described.
  • FIG. 16 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the fifteenth embodiment of the present invention.
  • connection of the pads 102 arranged in the region 150R which is the four corners is used as the power supply terminal in the above-described fourteenth semiconductor integrated circuit device. .
  • the four corners of the outer peripheral row of the semiconductor chip 101 that are more susceptible to stress are places where the wiring of the semiconductor chip 101 and the interposer tends to be crowded.
  • the connection of the pad 102 as a power supply terminal, the wiring congestion is reduced. It is possible to reduce the effect of stress due to flip chip bonding without causing it.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 16 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • FIG. 15 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the sixteenth embodiment of the present invention.
  • the arrangement density of the first type cells is the arrangement of the second type cells. It is higher than the density.
  • the “first type cell” means “a cell that does not cause a malfunction in the semiconductor chip even if timing variation occurs”. For example, a cell that does not operate in synchronization with the clock corresponds to the “first type cell”.
  • the “two types of cells” means “cells that cause malfunctions in the semiconductor chip when timing variations occur”, for example, cells that operate at severe timing by high-speed clock synchronization.
  • the semiconductor chip 101 Even if timing variation occurs in the inner region of the semiconductor chip 101 located below the pad 102 in the region 140R as the outer peripheral row of the semiconductor chip 101, the semiconductor chip 101 The arrangement density of the first type cells that do not cause malfunctions is higher than the arrangement density of the second type cells that cause malfunctions in the semiconductor chip 101 when timing variation occurs. This makes it difficult for LSI malfunctions due to the effect of stress applied to the inside of the semiconductor chip 101 from the pads 102 arranged on the surface of the semiconductor chip 101. As a result, it is possible to prevent deterioration in timing reliability while suppressing costs. In addition, as described above, by performing a treatment corresponding to the stress from the pad 102 at the stage of LSI design, the above-described effects can be obtained while suppressing the cost.
  • the opening diameter in the outer peripheral row of the semiconductor chip 101 is larger than the opening diameter in the inner peripheral row of the semiconductor chip 101.
  • FIG. 13 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the seventeenth embodiment of the present invention.
  • the opening diameter of the interposer joint is The opening diameter of the corresponding interposer joint portion of the solder bump 107s on the pad 102s in the inner circumferential row of the semiconductor chip 101 is large.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the opening diameter in the outer peripheral row of the semiconductor chip 101 is smaller than the opening diameter in the inner peripheral row of the semiconductor chip 101.
  • FIG. 14 is also a plan view showing the configuration of the semiconductor integrated circuit device according to the eighteenth embodiment of the present invention.
  • the region (see FIG. 2) where the solder bump 107s on the pad 102s in the outer peripheral row of the semiconductor chip 101 is joined to the electrode metal 109 in the interposer substrate 110, that is, the opening diameter of the interposer joint is The aperture is smaller than the aperture of the corresponding interposer joint of the solder bump 107r on the pad 102r in the inner circumferential row of the semiconductor chip 101.
  • the opening diameter of the interposer joint at the outer periphery of the semiconductor chip 101 that is more susceptible to stress it is possible to reduce the range of influence of stress due to flip chip joining.
  • the outer peripheral row of the semiconductor chip 101 not only one outer peripheral row shown in FIG. 14 but also two outer peripheral rows and three rows may be appropriately taken for the region that is more strongly affected by the stress.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the semiconductor chip on the interposer in the package 122 flip-connected to the semiconductor chip 101 as a semiconductor integrated circuit device taking into account the stress from the area pad in the outer peripheral portion of the chip.
  • a resin material 123 that joins the semiconductor chip 101 and the interposer is applied to the periphery of the semiconductor chip 101 and to the upper part of the outer peripheral row of the semiconductor chip 101.
  • FIG. 17 is a cross-sectional view showing a configuration of a semiconductor integrated circuit device according to the nineteenth embodiment of the present invention.
  • the resin material 123 that joins the semiconductor chip 101 and the interposer is disposed around the semiconductor chip 101 and It is applied to the upper part of the outer peripheral row of the semiconductor chip 101.
  • a resin material 123 that joins the semiconductor chip 101 and the interposer is applied to the periphery of the semiconductor chip 101 and the upper portion of the outer peripheral row of the semiconductor chip 101.
  • the above-described effects can be obtained while suppressing the cost by performing the treatment corresponding to the stress from the pad at the LSI design stage.
  • the present invention is suitable for a semiconductor integrated circuit device, particularly a semiconductor integrated circuit device in which a semiconductor circuit composed of a transistor or the like is formed under a pad, and a design method thereof.

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Abstract

　フリップチップ構造を有する半導体集積回路装置において、応力の影響を受ける半導体チップの外周列におけるパッドの構造及び配置位置等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトする。

Description

半導体集積回路装置
　本発明は、フリップチップ構造を有する半導体集積回路装置に関するものである。
　近年の半導体製造技術の微細化に伴い、ＬＳＩを構成するトランジスタ数は増加の一途を辿っている。また、ＬＳＩの構成要素が増加するに連れて、チップ面積の増加が懸念されており、チップ面積を抑制することがコスト面から見て最も重要な課題の１つとなっている。一方、ＬＳＩとパッケージとの接続方式として、ワイヤーボンディング方式が一般的に用いられてきた。この実装形態を用いた場合、ＬＳＩの構造はＩＯセルをチップ周辺に配置した構造となる。この構造を用いた場合の課題として、ＩＯセル数に依存してチップ面積が増大することが挙げられる。さらに、前述のようなワイヤーボンディング方式を用いた場合、ＩＯセルに対してワイヤーを圧着する必要があると共に、この圧着によってＩＯセルが破壊されないように、ＩＯセルを一定の大きさ以上にして強度を保つ必要がある。また、圧着にはある程度の面積が必要であるため、物理的にもＩＯセルを小さくできないという制限がある。これらの原因により、微細プロセスにおいては、チップのＩＯセル数が多くなるとＩＯセルによってチップ面積が決まってしまう。このため、内部ロジックの配置合成手法などを用いて面積削減に取り組んだとしても、全体としてチップ面積の削減に結びつかなくなる。
　以上に述べた課題の解決策としてフリップチップ構造が用いられている。
　図１８に示すように、フリップチップ接続に用いるチップ（ＬＳＩ）２１の平面構造によると、チップ２１の全面に複数のパッド１２が配置されていると共に、チップ２１の周縁部にＩＯセル１１が配置されている。ＩＯセル１１とパッド１２とが再配線と呼ばれる配線１３を介して電気的に接続されている。
　図１９に示すように、図１８に示したチップ２１をパッケージ２２とフリップチップ接続を行った断面構造によると、チップ２１は、パッケージ２２の表面にフェースダウンで搭載されると共にパッド１２を通じてパッケージ２２と電気的に接続される。また、パッケージ２２の表面においてチップ２１は樹脂２３によって被覆されており、パッケージ２２の裏面には外部電極２４が設けられている。このように、フリップチップ構造を用いることにより、ＩＯセルに対してワイヤリングを行う必要が無くなるため、ＩＯセルを従来構造と比較して小さく形成することができる。また、ＩＯセル自体をチップ２１の周縁部、つまりＬＳＩの周辺に配置する必要がなくなる。このため、ワイヤーボンディング方式での課題、つまり、ＩＯセルがＬＳＩの面積を決定してしまうという課題を解決することが可能となる。尚、以下の説明においては、フリップチップ方式でチップ全面に配置したパッドを特にエリアパッドと称する。
　ところで、フリップチップ方式を用いる上で対応すべき課題として、ＬＳＩ（チップ）表面に配置したエリアパッドからＬＳＩ内部素子へ加わる応力の影響が挙げられる。具体的には、エリアパッドを通じてＬＳＩに外部応力が加わるため、ＬＳＩ上にはエリアパッドの配置に対応して応力の加わる部分と加わらない部分とが混在することになる。また、チップ面内の応力分布について、チップとインターポーザの温度依存による伸縮量の差が存在することにより、チップの外周部により強い応力がかかる傾向がある。ここで、ＬＳＩに応力が加わることに起因する影響として、エリアパッド直下に存在するトランジスタの特性が変化することが懸念されている。すなわち、この影響によりＬＳＩのトランジスタの動作速度が不均一となるので、この影響を考慮しなければ、ＬＳＩの動作タイミングが影響を受けるため、ＬＳＩ機能動作不良及び歩留り等について大きな問題が生じてしまう。
　この課題を解決する方法として、例えば、半導体チップ及びインターポーザの四隅部又は対角線上に設けられたダミー端子を備える手法が提案されている（例えば、特許文献１参照）。また、例えば、アライメントマークとして機能するマーク開口を用いてダミーバンプ電極を備える手法が提案されている（例えば、特許文献２参照）。
特開２００８－６０５８７号公報 特開２００５－１２０６５号公報
　しかしながら、上記特許文献１の方法は、チップの四隅部及び対角線上に対する応力緩和の手法であって、チップの外周部全体の応力に対する対策は講じられていない。
　また、特許文献２の方法は、チップの四隅部に配置されることが多いアライメントマークをダミーバンプ電極として用いる方法であるが、その個数が少ないため、チップの外周部の応力を抑制する大きな効果は期待できない。
　前記に鑑み、本発明の目的は、フリップチップ構造を有する半導体集積回路装置において、コストを抑制しながら、半導体チップの表面に配置したパッドから半導体チップの内部素子へ加わる応力の影響について、特に応力値の大きなチップの外周部の応力の影響を低減し、それにより、トランジスタの動作速度のばらつき等に起因するタイミング性能の劣化及び機能誤動作を防止することである。
　前記の目的を達成するために、本願発明者は、ＬＳＩ設計の段階でパッドからの応力に対応した処置を行うことによって当該応力の影響を受けにくくする方策について、鋭意検討を重ねた。その結果、応力の影響を受ける半導体チップの外周列のパッド配置位置、パッド下側のセルの配置位置、又はパッドの開口形状等について、応力の影響に起因するＬＳＩの動作不具合が発生しにくいように予めレイアウトしておくという技術的思想を見出した。
　具体的には、本発明の第１の半導体集積回路装置は、複数の入出力セルを有する半導体チップと、半導体チップの表面上に形成された複数のパッドと、半導体チップの表面上に形成され、且つ複数の入出力セルの少なくとも一部と複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、複数のパッドは、半導体チップの外周列に形成されたパッドと、半導体チップの内周列に形成されたパッドとからなり、複数のパッドの各々の上には、樹脂保護膜が形成されており、外周列に形成されたパッド上の樹脂保護膜の形状は、内周列に形成されたパッド上の樹脂保護膜の形状と異なることを特徴とする。
　具体的には、本発明の第２の半導体集積回路装置は、第１の半導体集積回路装置において、樹脂保護膜には、複数のパッドの各々の上に開口部が形成されており、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径と異なることを特徴とする。
　具体的には、本発明の第３の半導体集積回路装置は、第２の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも小さいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第４の半導体集積回路装置は、第３の半導体集積回路装置において、外周列に形成されたパッド上の開口部の開口径は、内周列に形成されたパッド上の開口部の開口径よりも大きいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの上面は、樹脂保護膜に覆われていることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜を開口しないことにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第６の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、リング型形状であることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。ここで、リング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策として可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明の第７の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、開口部が形成されており、外周列に形成されたパッド上の開口部の開口形状は、アレイ状に並んだ複数個の開口が形成された形状であることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状を、アレイ状に並んだ複数個の開口が形成された形状にすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。また、半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明の第８の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状及びそのリング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。パッド上の樹脂保護膜においてアレイ状に並んだ複数個の開口を形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第９の半導体集積回路装置は、第６の半導体集積回路装置において、外周列に形成されたパッド上の樹脂保護膜には、リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッド上の樹脂保護膜の開口形状がリング型形状であって、そのリング型形状の外側に複数個の開口がさらに形成されていることにより、フリップチップ接合による応力の影響を縮小することが可能とする。パッド上の樹脂保護膜の開口部をリング型形状とする際は、外周一列のみでなく、２列、３列と、適宜複数のリング形状とすることにより、応力を緩和する対策としてもよい。リング型形状の外側に複数個の開口をさらに形成する際は、その開口を、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１０の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも大きいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッドの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１１の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの径は、内周列に形成されたパッドの径よりも小さいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッドの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１２の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のバンプの径を大きくすることにより、フリップチップ接合による応力を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１３の半導体集積回路装置は、外周列に形成されたパッド上に配置されるバンプの径は、内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のバンプの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１４の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドの配置密度は、内周列に形成されたパッドの配置密度よりも高いことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のパッドの配置密度を密にすることにより、フリップチップ接合応力の影響を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１５の半導体集積回路装置は、第１の半導体集積回路装置において、外周列に形成されたパッドが電源端子として使用されることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、接続されたパッドを電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明の第１６の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドの配置密度は、複数のパッドのうち半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部について、パッドの配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。半導体チップの四隅部の範囲は、半導体チップの四隅端から四角形の領域であっても三角形の領域に対してであっても対応可能である。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１７の半導体集積回路装置は、第１の半導体集積回路装置において、複数のパッドのうち半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列且つ半導体チップの四隅部は、半導体チップ及びインターポーザの配線が混雑しがちな場所であり、パッド接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１８の半導体集積回路装置は、第１の半導体集積回路装置において、複数の入出力セルは、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルと、半導体チップの内部に形成され、且つタイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルとからなり、外周列に形成されたパッドの下側に位置する半導体チップの内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする。
　ここで、「第１種別のセル」、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」とは、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」とは、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
　この第１８の半導体集積回路装置によると、半導体チップの外周列のパッドの下側の半導体チップの内部領域において、タイミングばらつきが生じても半導体チップに誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップに誤動作を引き起こす第２種別のセルの配置密度よりも高い。このため、半導体チップの表面に配置したパッドから半導体チップ内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなるので、コストを抑制しつつ、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置をすることにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第１９の半導体集積回路装置は、第１の半導体集積回路装置において、半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする。
　具体的には、本発明に係る第２０の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力を縮小することが可能である。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　具体的には、本発明に係る第２１の半導体集積回路装置は、第１８の半導体集積回路装置において、外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする。
　より応力の影響を受けやすい半導体チップの外周列のはんだインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。半導体チップの外周列は、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　本発明の第２２の半導体集積回路装置は、第１８の半導体集積回路装置において、半導体チップとフリップ接続したインターポーザ上の半導体チップの外周列において、半導体チップとインターポーザとを接合する樹脂材は、半導体チップの周囲及び半導体チップの外周列上部に塗布されていることを特徴とする。
　より応力の影響を受けやすい外周列の半導体チップとインターポーザを接合する樹脂材が、半導体チップの周囲及び半導体チップの外周列上部に塗布された形状とすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能となる。このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　以上説明したように、本発明によると、フリップチップ構造における半導体チップの外周列のパッドからの応力の影響を考慮したＬＳＩ設計及び半導体集積回路装置の構造を実現することが可能となる。このため、当該応力を原因とする半導体集積回路装置の不具合をコストを増加させることなく防止することができる。
図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。 図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。 図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。 図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図である。 図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。 図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図である。 図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。 図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッド部の構成を示す上面図である。 図１３は、本発明の第８、１０、１７の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図１４は、本発明の第９、１１、１８の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図１５は、本発明の第１２、１３の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図１６は、本発明の第１４、１５の実施形態に係る半導体集積回路装置の構成を示す上面図である。 図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。 図１８は、従来のフリップチップ構造を用いるチップの構成を示す平面図である。 図１９は、従来のフリップチップ構造を用いたチップとパッケージとが接続された構成を示す断面図である。
　以下、本発明の例示的な各実施形態について図面を参照しながら説明する。なお、以下では、図面及び詳細な説明をもって本発明の技術的思想を明確に説明するものであり、当該技術分野におけるいずれの当業者であれば、本発明の好ましい実施例を理解した後に、本発明が開示する技術により、変更及び付加を加えることが可能であり、これは本発明の技術的思想及び範囲を逸脱するものではない。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド（パッドメタル）１０２上の樹脂保護膜１０３の開口径が半導体チップの内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも小開口径であることを特徴とする半導体集積回路装置について説明する。
　図１は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図２は、本発明の第１の実施形態に係る半導体集積回路装置の構成を示す断面図である。
　図１における半導体チップ１０１上に、図２の断面図に示すようなパッド１０２がアレイ状に配置され、エリアパッド構造となっている。なお、特に図１は、半導体チップ１０１上に配置されたパッド１０２の形状を示しており、説明の便宜上、該パッド１０２上に形成されている樹脂保護膜１０３の部分を取り出して併せて示している。また、パッド１０２は、図示しないが半導体チップ１０１の周縁部に形成された入出力セル（図１８参照）の少なくとも一部と半導体チップ１０１に形成された配線を通じて電気的に接続されている。
　図２に示すように、半導体チップ１０１の表面は、パッド１０２上に開口部１０３ｈｓ又は１０３ｈｒを有する樹脂保護膜１０３によって覆われており、パッド１０２の上には当該開口部１０３ｈｓ又は１０３ｈｒを埋めるようにバリアメタル１０６が形成されており、バリアメタル１０６上にはんだバンプ１０７が形成されている。はんだバンプ１０７を介して、インターポーザ基板１１０のインターポーザ接合部となる電極メタル１０９と電気的及び物理的に接合する構造が形成されている。半導体チップ１０１とインターポーザ基板１１０とは、インターポーザ樹脂材保護膜１０８、樹脂保護膜１０３及び窒化保護膜を介して、接合樹脂１１１によって物理的に接合された構造が形成されている。
　ここで、図１に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒよりも小さくなっている。
　より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓを小さくすることにより、フリップチップ接合による応力の影響を受ける範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第２の実施形態）
　以下、本発明の第２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３の開口径が半導体チップ１０１の内周列においてパッド１０２上の樹脂保護膜１０３の開口径よりも大開口径であることを特徴とする半導体集積回路装置について説明する。
　図３は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す平面図であり、上記図２は、本発明の第２の実施形態に係る半導体集積回路装置の構成を示す断面図でもある。
　図３に示すように、半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒが、半導体チップ１０１の内部列に配置されるパッド１０２上に位置する樹脂保護膜１０３に設けられた開口部１０３ｈｓの開口径１０３ｓよりも大きくなっている。
　より応力の影響を受けやすい半導体チップ１０１の外周列のパッド１０２上の樹脂保護膜１０３に設けられた開口部１０３ｈｒの開口径１０３ｒを大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第３の実施形態）
　以下、本発明の第３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列に形成されたパッド１０２の上面は、樹脂保護膜１０３に覆われていることを特徴とする半導体集積回路装置について説明する。
　図４は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す平面図であり、図５は、本発明の第３の実施形態に係る半導体集積回路装置の構成を示す断面図である。
　図４に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２上の樹脂保護膜１０３ａには開口部が形成されていない。すなわち、図５に示すように、半導体チップ１０１の外周列におけるパッド１０２上には、窒化保護膜１０５を介して、開口部が形成されていない樹脂保護膜１０３ａと、バリアメタル１０６とが順に形成されている。このように、本実施形態において、外周列に形成されたバンプ１０２は、入出力セルと電気的に接合しないダミーバンプとなっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されているが、開口径及び開口部の大きさはこれに限定されるものではない。
　より応力の影響を受けやすいチップの外周列のパッド１０２上の樹脂保護膜１０３ａには開口部を形成しないことにより、フリップチップ接合による応力そのものの影響を縮小することが可能である。半導体チップ１０１の外周列としては、図４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第４の実施形態）
　以下、本発明の第４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、エリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１のパッド１０２上の樹脂保護膜１０３ｂの開口形状がリング型形状であることを特徴とする半導体集積回路装置について説明する。
　図６は、本発明の第４の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図７は、本発明の第４の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図６の中央部付近に対応する断面図である。
　図６及び図７に示すように、複数の入出力セルを有する半導体チップ１０１の表面上に形成されたパッド１０２について、半導体チップ１０１の外周列においてパッド１０２は、パッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状が、リング径１０３ｂｈｔのリング型形状となっている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
　図６に示すパッド１０２上の樹脂保護膜１０３ｂに設けられた開口部１０３ｂｈの開口形状をリング型形状とし、より応力の影響を受けやすい半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。そのリング型形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第５の実施形態）
　以下、本発明の第５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状であることを特徴とする半導体集積回路装置について説明する。
　図８は、本発明の第５の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図９は、本発明の第５の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図８の中央部付近に対応する断面図である。
　図８及び図９に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｃには、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓを形成してもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
　図８に示す小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成された形状を有するパッド１０２を、より応力の影響を受けやすい半導体チップの外周列に配置することにより、フリップチップ接合応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第６の実施形態）
　以下、本発明の第６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の内側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されていることを特徴とする半導体集積回路装置について説明する。すなわち、本実施形態は、上述した第４及び第５の実施形態の組み合わせを特徴とする。
　図１０は、本発明の第６の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図であり、図１１は、本発明の第６の実施形態に係る半導体集積回路装置の構成を示す断面図であって、図１０の中央部付近に対応する断面図である。
　図１０及び図１１に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｄには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の内部には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈがアレイ状に並んで形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
　図１０及び図１１に示すパッド１０２上の樹脂保護膜１０３ｄに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の内側に複数の開口部１０３ｃｈがアレイ状に並んでいるパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｄに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第７の実施形態）
　以下、本発明の第７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップ外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、且つ、リング型形状の外側に、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されていることを特徴とする半導体集積回路装置について説明する。
　図１２は、本発明の第７の実施形態に係る半導体集積回路装置のパッドの構成を示す平面図である。なお、図１２の中央部付近に対応する断面図は省略するが、上述の図７、図９、図１１などから容易に想起できるものである。
　図１２に示すように、半導体チップ１０１の外周列におけるパッド１０２上の樹脂保護膜１０３ｅには、リング径１０３ｂｈｔのリング型形状の開口部１０３ｂｈが形成されていると共に、そのリング型形状の外側には、小径の開口径１０３ｃｈｔを有する開口部１０３ｃｈが形成されている。なお、半導体チップ１０１の内周列におけるパッド１０２上の樹脂保護膜１０３には、例えば第２の実施形態で説明したような開口径１０３ｓを有する開口部１０３ｈｓが形成されてもよいし、その他、開口径及び開口部の大きさ及び形状はこれに限定されるものではない。
　図１２に示すパッド１０２上の樹脂保護膜１０３ｅに設けられた開口部１０３ｂｈの開口形状がリング型形状であって、そのリング型形状の外側に小径の複数の開口部１０３ｃｈを有するパッド１０２を、半導体チップ１０１の外周列に配置することにより、フリップチップ接合による応力の影響を縮小することが可能である。パッド１０２上の樹脂保護膜１０３ｅに設ける開口部１０３ｂｈの開口形状をリング型形状とする際は、外周一列のみでなく、２列、３列と、複数のリング形状を適宜設けることにより、応力を緩和する対策としてもよい。そのリング型形状、及び小径の開口部１０３ｃｈの開口形状は、円形のみでなく、適宜、八角形、四角形等の各種形状とする場合であっても、同様に応力を緩和する対策としてもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第８の実施形態）
　以下、本発明の第８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｒの径がチップの内周列におけるパッド１０２ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
　図１３は、本発明の第８の実施形態に係る半導体集積回路装置の構成を示す平面図である。
　図１３に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｒの径は、半導体チップ１０１の内周列におけるパッド１０２ｓの径よりも大きい。
　より応力の影響を受けやすい半導体チップ１０１の外周列におけるパッド１０２ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第９の実施形態）
　以下、本発明の第９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周列におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２ｓの径が、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
　図１４は、本発明の第９の実施形態に係る半導体集積回路装置の構成を示す平面図である。
　図１４に示すように、半導体チップ１０１の表面上に形成された複数のパッドのうち外周列におけるパッド１０２ｓの径は、半導体チップ１０１の内周列におけるパッド１０２ｒの径よりも小さい。
　より応力の影響を受けやすいチップの外周列におけるパッド１０２ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１０の実施形態）
　以下、本発明の第１０の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
　上記図１３は、本発明の第１０の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１３に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｓの径よりも大きい。
　より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｒの径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１１の実施形態）
　以下、本発明の第１１の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２上に配置されるはんだバンプ１０７ｒ、１０７ｓの径について、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径が、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
　上記図１４は、本発明の第１１の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１４に示すように、半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径は、半導体チップ１０１の内周列におけるはんだバンプ１０７ｒの径よりも小さい。
　より応力の影響を受けやすい半導体チップ１０１の外周列におけるはんだバンプ１０７ｓの径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１２の実施形態）
　以下、本発明の第１２の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の配置密度が、半導体チップ１０１の内周列におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
　図１５は、本発明の第１２の実施形態に係る半導体集積回路装置の構成を示す平面図である。
　図１５に示すように、半導体チップ１０１における外周列の領域として例えば領域１４０Ｒに配置されたパッド１０２の配置密度が、半導体チップ１０１における内周列、例えば領域１４０Ｒの内側の領域に配置されたパッド１０２の配置密度に対して密となっている。
　より応力の影響を受けやすい半導体チップ１０１の外周部のパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１３の実施形態）
　以下、本発明の第１３の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１２の実施形態の半導体集積回路装置において、その外周列に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
　上記図１５は、本発明の第１３の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１５に示すように、本実施形態の半導体集積回路装置は、上述した第１２の半導体集積回路装置において、その外周列の領域１４０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
　より応力の影響を受けやすい半導体チップ１０１の外周列は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１５に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１４の実施形態）
　以下、本発明の第１４の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の四隅部（コーナー部）におけるパッド１０２の配置密度が、半導体チップ１０１の内部におけるパッド１０２の配置密度に対して密であることを特徴とする半導体集積回路装置について説明する。
　図１６は、本発明の第１４の実施形態に係る半導体集積回路装置の構成を示す平面図である。
　図１６に示すように、半導体チップ１０１の四隅部として例えば領域１５０Ｒにおけるパッド１０２の配置密度が、半導体チップ１０１の内部として例えば領域１５０Ｒ以外の領域におけるパッド１０２の配置密度に対して密となっている。
　より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部に配置されたパッド１０２の配置密度を密にすることにより、フリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。また、半導体チップ１０１の四隅部の範囲は、半導体チップ１０１の四隅の端部から四角形の領域や三角形の領域であっても構わない。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１５の実施形態）
　以下、本発明の第１５の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、上述した第１５の半導体集積回路装置において、その四隅部に配置されたパッド１０２が電源端子として使用されることを特徴とする半導体集積回路装置について説明する。
　上記図１６は、本発明の第１５の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１６に示すように、本実施形態の半導体集積回路装置は、上述した第１４の半導体集積回路装置において、その四隅部である領域１５０Ｒに配置されたパッド１０２の接続が電源端子として使用される。
　より応力の影響を受けやすい半導体チップ１０１の外周列における四隅部は、半導体チップ１０１及びインターポーザの配線が混雑しがちな場所であり、パッド１０２の接続を電源端子として使用することにより、配線混雑を引き起こすことなくフリップチップ接合による応力の影響を縮小することが可能である。半導体チップ１０１の外周列としては、図１６に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１６の実施形態）
　以下、本発明の第１６の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１の外周列におけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高いことを特徴とする半導体集積回路装置について説明する。
　上記図１５は本発明の第１６の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１５に示すように、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、第１種別のセルの配置密度は第２種別のセルの配置密度よりも高くなっている。
　ここで、「第１種別のセル」とは、つまり「タイミングばらつきが生じても半導体チップに誤動作を引き起こさないセル」を意味し、例えばクロック同期して動作していないセルが該当し、「第２種別のセル」とは、つまり「タイミングばらつきが生じると半導体チップに誤動作を引き起こすセル」を意味し、例えば高速クロック同期によってシビアなタイミングで動作しているセルが該当する。
　本発明に係る第１６の半導体集積回路装置によると、半導体チップ１０１の外周列として例えば領域１４０Ｒにおけるパッド１０２の下側に位置する半導体チップ１０１の内部領域において、タイミングばらつきが生じても半導体チップ１０１に誤動作を引き起こさない第１種別のセルの配置密度は、タイミングばらつきが生じると半導体チップ１０１に誤動作を引き起こす第２種別のセルの配置密度よりも高くなっている。これにより、半導体チップ１０１の表面に配置したパッド１０２から半導体チップ１０１の内部へ加わる応力の影響に起因するＬＳＩの動作不具合が発生しにくくなる。その結果、コストを抑制しながら、タイミング信頼性の劣化を防止することができる。また、このように、ＬＳＩ設計の段階でパッド１０２からの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１７の実施形態）
　以下、本発明の第１７の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも大口径であることを特徴とする半導体集積回路装置について説明する。
　上記図１３は、本発明の第１７の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１３に示すように、半導体チップ１０１の外周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓの対応するインターポーザ接合部の開口径に対して大口径となっている。
　より応力の影響を受けやすい半導体チップ１０１の外周列におけるインターポーザ接合部の開口径を大きくすることにより、フリップチップ接合による応力そのものを縮小することが可能である。半導体チップ１０１の外周列としては、図１３に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１８の実施形態）
　以下、本発明の第１８の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、パッド１０２ｒ、１０２ｓ上に配置されたはんだバンプ１０７ｒ、１０７ｓと接合されるインターポーザ接合部となる開口径について、半導体チップ１０１の外周列におけるその開口径は半導体チップ１０１の内周列におけるその開口径よりも小口径であることを特徴とする半導体集積回路装置について説明する。
　上記図１４は、本発明の第１８の実施形態に係る半導体集積回路装置の構成を示す平面図でもある。
　図１４に示すように、半導体チップ１０１の外周列におけるパッド１０２ｓ上のはんだバンプ１０７ｓが、インターボーザ基板１１０における電極メタル１０９と接合する領域（図２参照）、つまりインターポーザ接合部の開口径は、半導体チップ１０１の内周列におけるパッド１０２ｒ上のはんだバンプ１０７ｒの対応するインターポーザ接合部の開口径に対して小口径となっている。
　より応力の影響を受けやすい半導体チップ１０１の外周部におけるインターポーザ接合部の開口径を小さくすることにより、フリップチップ接合による応力の影響範囲を縮小することが可能である。半導体チップ１０１の外周列としては、図１４に示す外周１列のみでなく、外周２列、３列と、応力の影響をより強く受ける領域に対して適宜対策してもよい。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　（第１９の実施形態）
　以下、本発明の第１９の実施形態に係る半導体集積回路装置について、図面を参照しながら詳細に説明する。
　本実施形態では、特にチップの外周部におけるエリアパッドからの応力を考慮した半導体集積回路装置として、半導体チップ１０１とフリップ接続したパッケージ１２２（裏面に外部電極１２４を有する）内のインターポーザ上における半導体チップ１０１の外周領域において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されていることを特徴とする。
　図１７は、本発明の第１９の実施形態に係る半導体集積回路装置の構成を示す断面図である。
　図１７に示すように、半導体チップ２１とフリップチップ接続したインターポーザ上における半導体チップ１０１の外周列（外周領域）において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
　より応力の影響を受けやすい半導体チップ１０１の外周列において、半導体チップ１０１とインターポーザとを接合する樹脂材１２３が、半導体チップ１０１の周囲及び半導体チップ１０１の外周列上部に塗布されている。
　このように、ＬＳＩ設計の段階でパッドからの応力に対応した処置を施すことにより、コストを抑制しながら、前述の効果を得ることができる。
　なお、本発明の趣旨を逸脱しない範囲で、以上に述べた第１～第１９の実施形態（変形例を含む）における各構成要素を任意に組み合わせることも可能である。
　本発明は、半導体集積回路装置、特にパッドの下側にトランジスタ等から構成される半導体回路が形成されている半導体集積回路装置及びその設計方法に好適なものである。
１０１　半導体チップ
１０２、１０２ｒ、１０２ｓ　パッド（パッドメタル）
１０２ｔ　パッド幅
１０３、１０３ａ、１０３ｂ、　樹脂材保護膜
１０５　窒化保護膜
１０６　バリアメタル
１０７　はんだバンプ
１０８　（インターポーザ）樹脂材保護膜
１０９　（インターポーザ接合部）電極メタル
１１０　インターポーザ基板
１０３ｓ、１０３ｒ、１０３ｂｈｔ、１０３ｃｈｔ　開口径
１０３ｈｓ、１０３ｒｓ、１０３ｂｈ、１０３ｃｈ　開口部
１２２　パッケージ
１２３　樹脂材
１２４　外部電極
１４０Ｒ　四隅部（コーナー部）
１５０Ｒ　外周部

Claims (20)

  1. 　複数の入出力セルを有する半導体チップと、
    　前記半導体チップの表面上に形成された複数のパッドと、
    　前記半導体チップの表面上に形成され、且つ前記複数の入出力セルの少なくとも一部と前記複数のパッドの少なくとも一部とを電気的に接続する配線とを備え、
    　前記複数のパッドは、前記半導体チップの外周列に形成されたパッドと、前記半導体チップの内周列に形成されたパッドとからなり、
    　前記複数のパッドの各々の上には、樹脂保護膜が形成されており、
    　前記外周列に形成されたパッド上の前記樹脂保護膜の形状は、前記内周列に形成されたパッド上の前記樹脂保護膜の形状と異なることを特徴とする半導体集積回路装置。
  2. 　前記樹脂保護膜には、前記複数のパッドの各々の上に開口部が形成されており、
    　前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径と異なることを特徴とする請求項１に記載の半導体集積回路装置。
  3. 　前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも大きいことを特徴とする請求項２に記載の半導体集積回路装置。
  4. 　前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも大きいことを特徴とする請求項３に記載の半導体集積回路装置。
  5. 前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも大きいことを特徴とする請求項４に記載の半導体集積回路装置。
  6. 　前記外周列に形成されたパッド上の前記樹脂保護膜には、開口部が形成されており、
    　前記外周列に形成されたパッド上の前記開口部の開口形状は、リング型形状であることを特徴とする請求項５に記載の半導体集積回路装置。
  7. 　前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の内側にアレイ状に並んだ複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
  8. 　前記外周列に形成されたパッドの配置密度は、前記内周列に形成されたパッドの配置密度よりも高いことを特徴とする請求項７に記載の半導体集積回路装置。
  9. 　前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドの配置密度は、前記複数のパッドのうち前記半導体チップの四隅部以外に形成されたパッドの配置密度よりも高いことを特徴とする請求項８に記載の半導体集積回路装置。
  10. 　前記複数のパッドのうち前記半導体チップの四隅部に形成されたパッドが電源端子として使用されることを特徴とする請求項９に記載の半導体集積回路装置。
  11. 　前記半導体チップとフリップ接合するためのインターポーザをさらに備えることを特徴とする請求項１０に記載の半導体集積回路装置。
  12. 　前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも大きいことを特徴とする請求項１１に記載の半導体集積回路装置。
  13. 　前記半導体チップとフリップ接続したインターポーザ上の前記半導体チップの外周列において、前記半導体チップと前記インターポーザとを接合する樹脂材は、前記半導体チップの周囲及び前記半導体チップの外周列上部に塗布されていることを特徴とする請求項１２に記載の半導体集積回路装置。
  14. 　前記外周列に形成されたパッド上の前記開口部の開口径は、前記内周列に形成されたパッド上の前記開口部の開口径よりも小さいことを特徴とする請求項２に記載の半導体集積回路装置。
  15. 　前記外周列に形成されたパッドの径は、前記内周列に形成されたパッドの径よりも小さいことを特徴とする請求項３に記載の半導体集積回路装置。
  16. 　前記外周列に形成されたパッドの上面は、前記樹脂保護膜に覆われていることを特徴とする請求項１に記載の半導体集積回路装置。
  17. 　前記外周列に形成されたパッド上に配置されるバンプの径は、前記内周列に形成されたパッド上に配置されるバンプの径よりも小さいことを特徴とする請求項４に記載の半導体集積回路装置。
  18. 　前記外周列に形成されたパッド上の前記樹脂保護膜には、前記リング型形状の外側に複数個の開口がさらに形成されていることを特徴とする請求項６に記載の半導体集積回路装置。
  19. 　前記複数の入出力セルは、タイミングばらつきが生じても前記半導体チップに誤動作を引き起こさない第１種別のセルと、前記半導体チップの内部に形成され、且つタイミングばらつきが生じると前記半導体チップに誤動作を引き起こす第２種別のセルとからなり、
    　前記外周列に形成されたパッドの下側に位置する前記半導体チップの内部領域において、前記第１種別のセルの配置密度は前記第２種別のセルの配置密度よりも高いことを特徴とする請求項１に記載の半導体集積回路装置。
  20. 　前記外周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径は、前記内周列に形成されたパッド上に配置されるバンプと接合されるインターポーザ接合部の開口径よりも小さいことを特徴とする請求項１１に記載の半導体集積回路装置。
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