JPH09260436A - 半導体装置 - Google Patents

半導体装置

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JPH09260436A
JPH09260436A JP7204396A JP7204396A JPH09260436A JP H09260436 A JPH09260436 A JP H09260436A JP 7204396 A JP7204396 A JP 7204396A JP 7204396 A JP7204396 A JP 7204396A JP H09260436 A JPH09260436 A JP H09260436A
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external electrode
semiconductor device
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Yoshihiro Tomita
至洋 冨田
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Abstract

(57)【要約】 【課題】 装置の小型化を図るとともに反りに強い構造
の半導体装置を得る。 【解決手段】 複数のパッド電極２を含む半導体チップ
１全体、複数の接続バンプ５、複数のチップ接続パター
ン４を含む配線板３の表面、配線板３の側面及び配線板
３の裏面における外部電極部２０の形成領域Ａ１の周辺
領域１４を覆って封止樹脂６が形成される。この封止樹
脂６はトランスファモールド法により形成される。配線
板３は半導体チップ１と同程度の平面形状を有し、複数
の外部電極部３０の形成領域Ａ１は複数のチップ接続用
パターン４の形成領域Ａ２よりも小さい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体チップを実
装する半導体装置に関する。
【０００２】
【従来の技術】図６はＢＧＡ（Ｂall Ｇrid Ａrray）タ
イプの従来の半導体装置の構成を示す断面図である。同
図に示すように、半導体チップ１の裏面に複数のパッド
電極２が設けられる。そして、複数の接続バンプ５がそ
れぞれ複数のパッド電極２うち対応するパッド電極２に
直接接続される。
【０００３】また、配線板２３の表面に複数のチップ接
続用パターン４が設けられ、裏面に複数の外部電極部３
０が設けられる。複数の外部電極部３０はそれぞれ基板
接続用パターン２７及び接続端子２８から構成され、基
板接続用パターン２７が配線板２３の裏面上に直接形成
され、基板接続用パターン２７上に接続端子２８が設け
られる。複数のチップ接続用パターン４はそれぞれ複数
の外部電極部３０（基板接続用パターン２７）のうち対
応する外部電極部３０に電気的に接続され、かつそれぞ
れ複数の接続バンプ５のうち対応する接続バンプ５に直
接接続される。
【０００４】複数のパッド電極２を含む半導体チップ１
の裏面、複数の接続バンプ５、複数のチップ接続パター
ン４を含む配線板２３の表面を覆って封止樹脂２６が形
成される。
【０００５】配線板２３は半導体チップ１より広い平面
形状を有し、複数の外部電極部３０の形成領域Ａ１は複
数のチップ接続用パターン４の形成領域Ａ２よりも大き
い。
【０００６】
【発明が解決しようとする課題】このような構成の従来
の半導体装置は、複数の外部電極部３０の形成領域Ａ１
が複数のチップ接続用パターン４の形成領域Ａ２より大
きく、複数のチップ接続用パターン４が形成されていな
い領域に対応する領域の一部にも外部電極部３０が形成
されている。したがって、配線板２３は半導体チップ１
より広い平面形状を有する。
【０００７】その結果、配線板２３の平面形状が半導体
チップ１に比べて大きくなるため、装置の小型化を阻害
するとともに、半導体チップ１と配線板２３との接合面
で反りが生じやすく、実装基板上への実装へも支障を来
すという問題点があった。
【０００８】この発明は上記問題点を解決するためにな
されたもので、装置の小型化を図るとともに反りに強い
構造の半導体装置を得ることを目的とする。
【０００９】
【課題を解決するための手段】この発明に係る請求項１
記載の半導体装置は、一方主面及び他方主面を有し、他
方主面に複数のパッド電極が設けられる半導体チップ
と、各々が前記複数のパッド電極うち対応するパッド電
極に直接接続される複数の接続電極と、一方主面及び他
方主面を有し、一方主面に複数のチップ接続用パターン
が設けられ、他方主面に複数の外部電極部が設けられる
配線板とを備え、前記複数のチップ接続用パターンはそ
れぞれ前記複数の外部電極部のうち対応する外部電極部
に電気的に接続され、かつそれぞれ前記複数の接続電極
のうち対応する接続電極に直接接続され、前記複数のパ
ッド電極を含む前記半導体チップ全体、前記複数の接続
電極、前記複数のチップ接続パターンを含む前記配線板
の一方主面を覆って形成される樹脂をさらに備え、前記
配線板は前記半導体チップと同程度の平面形状を有し、
前記複数の外部電極部の形成領域は前記複数のチップ接
続用パターンの形成領域よりも小さいことを特徴として
いる。
【００１０】この発明に係る請求項２記載の半導体装置
は、一方主面及び他方主面を有し、一方主面上に複数の
パッド電極が設けられる半導体チップと、一方主面及び
他方主面を有し、一方主面上に前記半導体チップが配置
され、その周辺に複数のチップ接続用パターンが設けら
れ、他方主面に複数の外部電極部が設けられる配線板と
を備え、前記複数のチップ接続用パターンはそれぞれ前
記複数の外部電極部のうち対応する外部電極部に電気的
に接続され、かつそれぞれ前記複数のパッド電極のうち
対応するパッド電極に金属線を介して接続され、前記複
数のパッド電極を含む前記半導体チップ全体、前記複数
のチップ接続パターンを含む前記配線板の一方主面を覆
って形成される樹脂をさらに備え、前記複数の外部電極
部の形成領域は前記複数のチップ接続用パターンの形成
領域よりも小さいことを特徴としている。
【００１１】また、請求項３記載の半導体装置のよう
に、前記樹脂をトランスファモールド法により形成して
もよい。
【００１２】また、請求項４記載の半導体装置のよう
に、前記配線板の端部から前記複数のチップ接続用パタ
ーンの形成領域までの距離は、前記配線板の端部から前
記複数の外部電極部の形成領域までの距離より長く、前
記樹脂は、前記配線板の側面及び前記複数の外部電極部
を含まない前記配線板の他方主面上の一部をさらに覆っ
て形成されるように構成してもよい。
【００１３】
【発明の実施の形態】
＜実施の形態１＞図１はこの発明の実施の形態１である
半導体装置の構成を示す断面図である。同図に示すよう
に、半導体チップ１の裏面に複数のパッド電極２が設け
られる。そして、複数の接続バンプ５がそれぞれ複数の
パッド電極２うち対応するパッド電極２に直接接続され
る。
【００１４】また、配線板３の表面に複数のチップ接続
用パターン４が設けられ、裏面に複数の外部電極部２０
が設けられる。複数の外部電極部２０はそれぞれ基板接
続用パターン７及び接続端子８から構成され、基板接続
用パターン７が配線板３の裏面上に直接形成され、基板
接続用パターン７上に接続端子８が設けられる。複数の
チップ接続用パターン４はそれぞれ複数の外部電極部２
０（基板接続用パターン７）のうち対応する外部電極部
２０に電気的に接続され、かつそれぞれ複数の接続バン
プ５のうち対応する接続バンプ５に直接接続される。な
お、配線板３として、ガラエポ（ガラス繊維エポキシ樹
脂）基板、ポリイミドテープ等が考えられるが、これに
限定されない。
【００１５】複数のパッド電極２を含む半導体チップ１
全体、複数の接続バンプ５、複数のチップ接続パターン
４を含む配線板３の表面、配線板３の側面及び配線板３
の裏面における外部電極部２０の形成領域Ａ１の周辺領
域１４を覆って封止樹脂６が形成される。
【００１６】この封止樹脂６はトランスファモールド法
により形成される。なお、配線板３の裏面の樹脂の形成
方法は、例えば、特開平６−２０９０５４号公報に開示
されている。
【００１７】配線板３は半導体チップ１と同程度の平面
形状を有し、複数の外部電極部３０の形成領域Ａ１は複
数のチップ接続用パターン４の形成領域Ａ２よりも小さ
い。
【００１８】このような構成の実施の形態１の半導体装
置を図示しない実装基板上に配置して、複数の外部電極
部２０それぞれの接続端子８と、実装基板上の複数の接
続端子のうち対応する接続端子とを加熱溶融により接続
することにより、実装基板上に半導体装置を実装するこ
とができる。
【００１９】実施の形態１の半導体装置における配線板
３は半導体チップ１と同程度の平面形状を有し、複数の
外部電極部２０の形成領域Ａ１は複数のチップ接続用パ
ターン４の形成領域Ａ２よりも小さく、複数のチップ接
続用パターン４の形成領域Ａ２に対応する領域内に収ま
るように、外部電極部３０の形成領域Ａ１が形成され
る。したがって、半導体チップ１のチップサイズに適合
して装置の小型化を図ることができる。
【００２０】また、外部電極部２０（基板接続用パター
ン７）の形成領域Ａ１を小さくすることにより、基板接
続用パターン７の総配線長が短くなり、その分、配線に
生じるインダクタンスが減少し、電気的特性の優れた半
導体装置を得ることができる。
【００２１】さらに、複数の外部電極部２０の形成領域
Ａ１は複数のチップ接続用パターン４の形成領域Ａ２よ
りも小さいため、半導体チップ１との平面形状が同程度
の配線板３を何等支障なく形成することができる。
【００２２】また、実施の形態１の半導体装置の封止樹
脂６は、複数のチップ接続パターン４を含む配線板３の
表面全てを覆って形成されるため、複数のパッド電極
２，複数の接続バンプ５及び複数のチップ接続用パター
ン４を介した半導体チップ１と配線板３との接合面で生
じる反りを効果的に抑制することができる。
【００２３】加えて、配線板３は半導体チップ１と同程
度の平面形状を有するため、上記接合面で生じた反り
が、配線板３の端部においても大きく広がることはな
い。
【００２４】さらに、実施の形態１の半導体装置の封止
樹脂６は、配線板３の側面及び配線板３の裏面における
複数の外部電極部２０の形成領域Ａ１の周辺領域１４上
にも形成されるため、封止樹脂６の配線板３との接着力
がより一層強化され、上記接合面で生じる反りをより効
果的に抑制するとともに、装置の信頼性をより一層向上
させることができる。
【００２５】また、実施の形態１の半導体装置の封止樹
脂６はトランスファモールド法で形成されるため、上記
接合面で生じる反りの抑制力が強い性質を有する樹脂を
形成することができる。
【００２６】加えて、複数のチップ接続用パターン４
（パッド電極２，接続バンプ５）が微小間隔で形成され
ていた場合でも、トランスファモールド法で封止樹脂６
を形成することにより、半導体チップ１と配線板３との
接合部分に精度よく封止樹脂６を充填することができ
る。
【００２７】＜実施の形態２＞図２はこの発明の実施の
形態２である半導体装置の構成を示す断面図である。同
図に示すように、配線板３上に半導体チップ１１１が接
着剤１０により接着配置される。半導体チップ１１の表
面に複数のパッド電極１２が設けられる。
【００２８】また、配線板３の表面における半導体チッ
プ１１の周辺に複数のチップ接続用パターン４が設けら
れ、裏面に複数の外部電極部２０が実施の形態１同様に
設けられる。複数のチップ接続用パターン４はそれぞれ
複数の外部電極部２０（基板接続用パターン７）のうち
対応する外部電極部２０に電気的に接続され、かつそれ
ぞれ複数のパッド電極１２のうち対応するパッド電極１
２に金属細線１５を介してワイヤボンディング接続され
る。なお、配線板３として、ガラエポ（ガラス繊維エポ
キシ樹脂）基板、ポリイミドテープ等が考えられるが、
これに限定されない。
【００２９】複数のパッド電極１２を含む半導体チップ
１１全体、複数のチップ接続パターン４を含む配線板３
の表面、配線板３の側面及び配線板３の裏面における外
部電極部２０の形成領域Ａ１の周辺領域１４を覆って封
止樹脂１６が形成される。この封止樹脂１６は実施の形
態１同様にトランスファモールド法により形成される。
【００３０】複数の外部電極部３０の形成領域Ａ１は、
半導体チップ１１を含む複数のチップ接続用パターン４
の形成領域Ａ２よりも小さい。
【００３１】このような構成の実施の形態２の半導体装
置を図示しない実装基板上に配置して、複数の外部電極
部２０それぞれの接続端子８と、実装基板上の複数の接
続端子のうち対応する接続端子とを加熱溶融により接続
することにより、実装基板上に半導体装置を実装するこ
とができる。
【００３２】実施の形態２の半導体装置における複数の
外部電極部２０の形成領域Ａ１は、半導体チップ１１を
含む複数のチップ接続用パターン４の形成領域Ａ２より
も小さく、形成領域Ａ２に対応する領域内に収まるよう
に、外部電極部３０の形成領域Ａ１が形成される。した
がって、チップ接続用パターン４の形成領域Ａ１で規定
される大きさに適合して装置の小型化を図ることができ
る。
【００３３】また、外部電極部２０（基板接続用パター
ン７）の形成領域Ａ１を小さくすることにより、基板接
続用パターン７の総配線長が短くなり、その分、配線に
生じるインダクタンスが減少し、電気的特性の優れた半
導体装置を得ることができる。
【００３４】また、実施の形態２の半導体装置の封止樹
脂１６は、複数のチップ接続パターン４を含む配線板３
の表面全てを覆って形成されるため、複数のパッド電極
１２，複数の接続バンプ５及び複数のチップ接続用パタ
ーン４を介した半導体チップ１１と配線板３との接合面
で生じる反りを効果的に抑制することができる。
【００３５】さらに、実施の形態２の半導体装置の封止
樹脂１６は、配線板３の側面及び配線板３の裏面におけ
る複数の外部電極部２０の形成領域Ａ１の周辺領域１４
上にも形成されるため、封止樹脂１６の配線板３との接
着力がより一層強化され、上記接合面で生じる反りをよ
り効果的に抑制するとともに、装置の信頼性をより一層
向上させることができる。
【００３６】また、実施の形態２の半導体装置の封止樹
脂１６はトランスファモールド法で形成されるため、上
記接合面で生じる反りの抑制力が強い性質を有する樹脂
を形成することができる。
【００３７】＜変形例＞実施の形態１の半導体装置で
は、外部電極部２０として基板接続用パターン７及び接
続端子８からなる構造を示したが、図３に示すように、
枝上の接続ピン９を用いて構成してもよく、通常のリー
ドや薄いロー材を用いてもよく、材質、構造に問わな
い。同様のことが、実施の形態２の半導体装置の外部電
極部２０にも当てはまる。
【００３８】また、実施の形態１及び実施の形態２で
は、封止樹脂６及び封止樹脂１６を配線板３の側面から
裏面の一部にかけて形成したが、図４及び図５に示すよ
うに、配線板３の表面上のみに封止樹脂６及び封止樹脂
１６を形成するように構成してもよい。ただし、これら
の構造の場合、封止樹脂６（１６）の配線板３との接着
力は実施の形態１及び実施の形態２の半導体装置に対し
て劣る。
【００３９】
【発明の効果】以上説明したように、この発明における
請求項１記載の半導体装置において、配線板は半導体チ
ップと同程度の平面形状を有し、複数の外部電極部の形
成領域は複数のチップ接続用パターンの形成領域よりも
小さいため、半導体チップのチップサイズに適合して小
型化を図ることができる。
【００４０】さらに、請求項１記載の半導体装置の樹脂
は、複数のチップ接続パターンを含む配線板の一方主面
全面を覆って形成されるため、複数のパッド電極，複数
の接続電極及び複数のチップ接続用パターンを介した半
導体チップと配線板との接合面で生じる反りを効果的に
抑制することができる。
【００４１】加えて、配線板は半導体チップと同程度の
平面形状を有するため、上記接合面で生じた反りが、配
線板の端部においても大きく広がらない。
【００４２】また、複数の外部電極部の形成領域は複数
のチップ接続用パターンの形成領域よりも小さいため、
半導体チップとの平面形状が同程度の配線板を何等支障
なく形成することができる。
【００４３】この発明における請求項２記載の半導体装
置の樹脂は、複数のチップ接続パターンを含む配線板の
一方主面全面を覆って形成されるため、半導体チップと
配線板との接合面で生じる反りを効果的に抑制すること
ができる。
【００４４】また、請求項３記載の半導体装置の樹脂は
トランスファモールド法で形成されるため、上記接合面
で生じる反りの抑制力が強い性質を有する樹脂を形成す
ることができる。
【００４５】加えて、請求項３記載の半導体装置が請求
項１に従属する場合、複数のチップ接続用パターン（パ
ッド電極，接続電極）が微小間隔で形成されていた場合
でも、トランスファモールド法で樹脂を形成することに
より、半導体チップと配線板との接合部分に精度よく樹
脂を充填することができる。
【００４６】さらに、請求項４記載の半導体装置の樹脂
は、配線板の側面及び複数の外部電極部を含まない配線
板の他方主面上の一部をさらに覆って形成されるため、
樹脂の配線板との接着力がより一層強化され、上記接合
面で生じる反りをより効果的に抑制するとともに、装置
の信頼性を向上させることができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１の半導体装置を示す
断面図である。
【図２】 この発明の実施の形態２の半導体装置を示す
断面図である。
【図３】 この発明の実施の形態１の変形例を示す断面
図である。
【図４】 この発明の実施の形態１の変形例を示す断面
図である。
【図５】 この発明の実施の形態２の変形例を示す断面
図である。
【図６】 従来の半導体装置を示す断面図である。
【符号の説明】
１，１１ 半導体チップ、２，１２ パッド電極、３
配線板、４ チップ接続用パターン、５ 接続バンプ、
６，１６ 封止樹脂、７ 基板接続用パターン、８ 接
続端子、９ 接続ピン。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 一方主面及び他方主面を有し、他方主面
    に複数のパッド電極が設けられる半導体チップと、 各々が前記複数のパッド電極うち対応するパッド電極に
    直接接続される複数の接続電極と、 一方主面及び他方主面を有し、一方主面に複数のチップ
    接続用パターンが設けられ、他方主面に複数の外部電極
    部が設けられる配線板とを備え、前記複数のチップ接続
    用パターンはそれぞれ前記複数の外部電極部のうち対応
    する外部電極部に電気的に接続され、かつそれぞれ前記
    複数の接続電極のうち対応する接続電極に直接接続さ
    れ、 前記複数のパッド電極を含む前記半導体チップ全体、前
    記複数の接続電極、前記複数のチップ接続パターンを含
    む前記配線板の一方主面を覆って形成される樹脂をさら
    に備え、 前記配線板は前記半導体チップと同程度の平面形状を有
    し、前記複数の外部電極部の形成領域は前記複数のチッ
    プ接続用パターンの形成領域よりも小さいことを特徴と
    する、半導体装置。
  2. 【請求項２】 一方主面及び他方主面を有し、一方主面
    上に複数のパッド電極が設けられる半導体チップと、 一方主面及び他方主面を有し、一方主面上に前記半導体
    チップが配置され、その周辺に複数のチップ接続用パタ
    ーンが設けられ、他方主面に複数の外部電極部が設けら
    れる配線板とを備え、前記複数のチップ接続用パターン
    はそれぞれ前記複数の外部電極部のうち対応する外部電
    極部に電気的に接続され、かつそれぞれ前記複数のパッ
    ド電極のうち対応するパッド電極に金属線を介して接続
    され、 前記複数のパッド電極を含む前記半導体チップ全体、前
    記複数のチップ接続パターンを含む前記配線板の一方主
    面を覆って形成される樹脂をさらに備え、 前記複数の外部電極部の形成領域は前記複数のチップ接
    続用パターンの形成領域よりも小さいことを特徴とす
    る、半導体装置。
  3. 【請求項３】 前記樹脂は、トランスファモールド法で
    形成される、請求項１あるいは請求項２記載の半導体装
    置。
  4. 【請求項４】 前記配線板の端部から前記複数のチップ
    接続用パターンの形成領域までの距離は、前記配線板の
    端部から前記複数の外部電極部の形成領域までの距離よ
    り長く、 前記樹脂は、前記配線板の側面及び前記複数の外部電極
    部を含まない前記配線板の他方主面上の一部をさらに覆
    って形成される、請求項３記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040758A (ko) * 1997-11-19 1999-06-05 김영환 비지에이 패키지 및 그 제조 방법
US6448665B1 (en) 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
WO2011104779A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 半導体集積回路装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6407461B1 (en) * 1997-06-27 2002-06-18 International Business Machines Corporation Injection molded integrated circuit chip assembly
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6495083B2 (en) * 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6038136A (en) * 1997-10-29 2000-03-14 Hestia Technologies, Inc. Chip package with molded underfill
SG71734A1 (en) * 1997-11-21 2000-04-18 Inst Materials Research & Eng Area array stud bump flip chip and assembly process
US5998876A (en) * 1997-12-30 1999-12-07 International Business Machines Corporation Reworkable thermoplastic hyper-branched encapsulant
US6303408B1 (en) 1998-02-03 2001-10-16 Tessera, Inc. Microelectronic assemblies with composite conductive elements
US6291899B1 (en) * 1999-02-16 2001-09-18 Micron Technology, Inc. Method and apparatus for reducing BGA warpage caused by encapsulation
US6303992B1 (en) * 1999-07-06 2001-10-16 Visteon Global Technologies, Inc. Interposer for mounting semiconductor dice on substrates
US6329220B1 (en) * 1999-11-23 2001-12-11 Micron Technology, Inc. Packages for semiconductor die
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
US6559537B1 (en) * 2000-08-31 2003-05-06 Micron Technology, Inc. Ball grid array packages with thermally conductive containers
JP3786103B2 (ja) * 2003-05-02 2006-06-14 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
KR100585163B1 (ko) * 2004-11-27 2006-06-01 삼성전자주식회사 메모리 카드 및 그 제조방법
JP2009099838A (ja) * 2007-10-18 2009-05-07 Nec Electronics Corp 半導体装置およびその製造方法
US20120217653A1 (en) * 2009-11-10 2012-08-30 Nec Corporation Semiconductor device and noise suppressing method
CN102520340B (zh) * 2012-01-06 2016-08-03 日月光半导体制造股份有限公司 具有测试结构的半导体封装元件及其测试方法
US20130341807A1 (en) * 2012-06-25 2013-12-26 Po-Chun Lin Semiconductor package structure
US10468307B2 (en) * 2017-09-18 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4202007A (en) * 1978-06-23 1980-05-06 International Business Machines Corporation Multi-layer dielectric planar structure having an internal conductor pattern characterized with opposite terminations disposed at a common edge surface of the layers
FR2498814B1 (fr) * 1981-01-26 1985-12-20 Burroughs Corp Boitier pour circuit integre, moyen pour le montage et procede de fabrication
FR2521350B1 (fr) * 1982-02-05 1986-01-24 Hitachi Ltd Boitier porteur de puce semi-conductrice
US5399903A (en) * 1990-08-15 1995-03-21 Lsi Logic Corporation Semiconductor device having an universal die size inner lead layout
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
DE69229661T2 (de) * 1991-04-26 1999-12-30 Citizen Watch Co Ltd Verfahren zur Herstellung einer Anschlusstruktur für eine Halbleiteranordnung
US5557150A (en) * 1992-02-07 1996-09-17 Lsi Logic Corporation Overmolded semiconductor package
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
US5535101A (en) * 1992-11-03 1996-07-09 Motorola, Inc. Leadless integrated circuit package
JPH06209054A (ja) * 1993-01-08 1994-07-26 Mitsubishi Electric Corp 半導体装置
MY111779A (en) * 1994-11-10 2000-12-30 Nitto Denko Corp Semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6448665B1 (en) 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
KR19990040758A (ko) * 1997-11-19 1999-06-05 김영환 비지에이 패키지 및 그 제조 방법
WO2011104779A1 (ja) * 2010-02-23 2011-09-01 パナソニック株式会社 半導体集積回路装置

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Publication number Publication date
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DE19651122A1 (de) 1997-10-02
DE19651122C2 (de) 2001-05-17
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CN1160933A (zh) 1997-10-01

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