TWI387024B - 半導體裝置以及修改積體電路的方法 - Google Patents

半導體裝置以及修改積體電路的方法 Download PDF

Info

Publication number
TWI387024B
TWI387024B TW098102020A TW98102020A TWI387024B TW I387024 B TWI387024 B TW I387024B TW 098102020 A TW098102020 A TW 098102020A TW 98102020 A TW98102020 A TW 98102020A TW I387024 B TWI387024 B TW I387024B
Authority
TW
Taiwan
Prior art keywords
pad
integrated circuit
circuit
semiconductor device
current guiding
Prior art date
Application number
TW098102020A
Other languages
English (en)
Other versions
TW201019407A (en
Inventor
Ching Han Jan
Yu Hsin Lin
Original Assignee
Mediatek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mediatek Inc filed Critical Mediatek Inc
Publication of TW201019407A publication Critical patent/TW201019407A/zh
Application granted granted Critical
Publication of TWI387024B publication Critical patent/TWI387024B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/4813—Connecting within a semiconductor or solid-state body, i.e. fly wire, bridge wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

半導體裝置以及修改積體電路的方法
本發明涉及一種半導體裝置，尤其涉及半導體裝置以及修改積體電路的方法，所述半導體裝置中包含有積體電路，所包含的積體電路具有由外部連接組件相耦接的焊墊。
通常的，如第1圖所示，半導體裸晶(semiconductor die)的主表面包含有多個接合焊墊(bonding pad)，而接合焊墊位於半導體裸晶主表面邊緣的周圍。第1圖為習知的半導體裸晶之主表面示意圖。多條接合線(bonding wire)110分別與多個接合焊墊120相接合，以使外部信號(如電源、接地源、輸入信號、輸出信號等)電氣耦接至半導體裸晶。對於每一耦接於電源/接地源的接合焊墊120(即電源/接地焊墊)而言，在其之下總設有靜電放電(Electrostatic Discharging，簡稱ESD)保護電路以保護半導體裸晶不受靜電信號的損害。儘管如此，半導體裸晶的製程並無法保證每一ESD保護電路都能如人們所愿的順利運作。換言之，某些ESD保護電路也許無法做到足夠迅速的反應以釋放相應焊墊上的感生(induced)靜電信號。若發生此情況，對於半導體晶片設計者而言大致具有兩種選項。一是重新設計半導體晶片的ESD保護電路，二是忽視掉ESD保護電路。第一種做法會延長半導體晶片的製造時間並且大幅增加半導體晶片的成本。而第二種做法則有可能縮短半導體晶片的壽命，而更嚴重的是可能影響半導體晶片的正常運作。
為了保護半導體晶片不受靜電信號的損害，同時節約成本，本發明目的之一係提供一種半導體裝置及修改積體電路的方法。
依據本發明之一實施例提供一種半導體裝置，包含一積體電路與一連接組件。其中該積體電路包含一第一焊墊；一第二焊墊；一第一電流引導電路(current guiding circuit)，耦接於該第一焊墊與一第一參考電壓，用於選擇性地將接收自該第一焊墊的一第一特定電信號(specific electrical signal)引導至該第一參考電壓；以及一第二電流引導電路，耦接於該第二焊墊與一第二參考電壓，用於選擇性地將接收自該第二焊墊的一第二特定電信號引導至該第二參考電壓。而其中的連接組件，於該積體電路之外，用於耦接該第一焊墊與該第二焊墊。
依據本發明之另一實施例提供一種修改積體電路的方法，其中該積體電路包含一第一焊墊；一第二焊墊；一第一電流引導電路，耦接於該第一焊墊與一第一參考電壓，用於選擇性地將接收自該第一焊墊的一第一特定電信號引導至該第一參考電壓；以及一第二電流引導電路，耦接於該第二焊墊與一第二參考電壓，用於選擇性地將接收自該第二焊墊的一第二特定電信號引導至該第二參考電壓。而該方法包含提供一連接組件；以及使用該連接組件將該第一焊墊與該第二焊墊耦接，其中該連接組件係於該積體電路之外。
藉此，無需重新設計半導體晶片的ESD保護電路即可避免存在缺陷的ESD保護電路的不利影響。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個組件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。
請同時參照第2圖與第3圖。第2圖為根據本發明之一實施例的半導體裝置200的俯視示意圖。第3圖為第2圖中所示的半導體裝置200的簡要電路示意圖。半導體裝置200包含積體電路201以及至少一連接組件202。請注意，此處為簡便起見，在第2圖中僅顯示出一個連接組件。積體電路201包含第一焊墊2011，第二焊墊2012，第一電流引導電路2013，耦接於第一焊墊2011.與第一參考電壓，用於選擇性地將接收自第一焊墊2011的第一特定電信號Sesd1 引導(guiding)至第一參考電壓；以及第二電流引導電路2014，耦接於第二焊墊2012與第二參考電壓，用於選擇性地將接收自第二焊墊2012的第二特定電信號Sesd2 引導至第二參考電壓。在一實施例中，第一參考電壓與第二參考電壓可設為相同接地電壓Vgnd ，並且第一焊墊2011與第二焊墊2012耦接於相同電源Vdd 。連接組件202，可為一內部接合線，位於積體電路201本身之外，其係用於耦接第一焊墊2011與第二焊墊2012。請注意，在本實施例中，第一焊墊2011以及第二焊墊2012為用於接收供應電壓或接地電壓的電源焊墊(power pads)；儘管如此，這並非為對本發明的限定。換言之，第一焊墊2011與第二焊墊2012亦可為輸入/輸出焊墊用以接收/輸出信號。進一步的，第一電流引導電路2013與第二電流引導電路2014可以利用ESD保護電路來實作。因此，第一電流引導電路2013與第二電流引導電路2014係分別用於保護第一焊墊2011以及第二焊墊2012不受感生的靜電損害，第一焊墊2011以及第二焊墊2012分別會產生第一特定電信號Sesd1 與第二特定電信號Sesd2 。
請再次參照第2圖。半導體裝置200進一步包含第三焊墊2015，接合線203，多個焊墊204，以及多條接合線205。接合線203耦接於第三焊墊2015以接收電源Vdd 。進一步的，在半導體裝置200當中的導線(圖中未示)電氣耦接於第三焊墊2015以及第二焊墊2011之間。多个焊墊204分別耦接於多条接合線205。請注意，本領域習知技藝者可知使用多個焊墊204與多條接合線205的作用，故簡潔起見此處略去不予詳述。並且，連接組件202可以等同於如第3圖當中所示的電感器件。
請參照第4圖。第4圖為第一特定電信號Sesd1 與第二特定電信號Sesd2 的時序示意圖。當快速增長的第一特定電信號Sesd1 (峰值電壓V1 )進入第一焊墊2011中時，將啟動第一電流引導電路2013以將第一特定電信號Sesd1 釋放至接地電壓Vgnd 。另外，連接組件202的電感特性會對第一特定電信號Sesd1 產生一較大的阻容延遲(RC delay)。當第一特定電信號Sesd1 經過連接組件202後，即成為第二特定電信號Sesd2 。相應的，如第4圖所示，第二特定電信號Sesd2 將相對平緩(峰值電壓V2 )。接著，第二特定電信號Sesd2 將會啟動第二電流引導電路2014以使第二特定電信號Sesd2 釋放至接地電壓Vgnd 。換言之，對於第一特定電信號Sesd1 而言有兩條釋放路徑：一是通過第一電流引導電路2013，另一路徑則是通過第二焊墊2012與第二電流引導電路2014。
為更清楚的描述第2圖中的實施例，第二電流引導電路2014可為一有缺陷的ESD保護電路，缺陷也許是半導體裝置200的製造過程導致的。換言之，第二電流引導電路2014的功能並非像第一電流引導電路2013那般完善。在某種非常糟糕的情況中，第二電流引導電路2014甚至沒有ESD保護的功能。例如，在人體模式(Human Body Mode，簡稱HBM)以及機器模式(Machine Mode，簡稱MM)的ESD測試當中，第二電流引導電路2014分別在1.5KV以及250V上失效。換言之，第二電流引導電路2014只對靜電低於人體模式的1.5KV或機器模式的250V作出響應。相應的，本發明之連接組件202能夠對第一特定電信號Sesd1 起緩沖作用，使之成為第二特定電信號Sesd2 ，如第4圖中所示，後者相對平緩且可由第二電流引導電路2014處理。
請一併參照第5圖和第6圖。第5圖為待測試的積體電路500的俯視示意圖。第6圖為修改第5圖中積體電路500之方法的流程圖。積體電路500可以利用人體模式以及機器模式的ESD測試來檢驗。積體電路500包含多個焊墊1～20以及分別耦接至該些焊墊的多個電流引導電路(圖中未示)，其中每個電流引導電路耦接至一相應焊墊與一相應參考電壓，以便將接收自相應焊墊的電信號引導到該相應參考電壓。與第2圖當中的半導體裝置200類似，電流引導電路由ESD保護電路實作，且上述電信號為靜電信號。在積體電路500製成之後，實施修改積體電路500之方法以添加額外的連接組件。請注意若結果實質上相同，該步驟並不限定於完全按照第6圖中所示的順序執行。另外，根據不同的應用可以略去某些步驟。該方法包含以下步驟：步驟501：通過焊墊1～20對積體電路500上的電流引導電路實施人體模式及機器模式的ESD驗證(verification)；步驟502：確認是否有任何的與電流引導電路相應的焊墊未能通過上述ESD驗證；若有，轉至步驟503；若無，轉至步驟507；步驟503：確認是否存在與步驟502中確定的焊墊耦接於同一電壓源的焊墊；若有，轉至步驟504；若無，轉至步驟507；步驟504：確認在步驟503當中獲得的焊墊是否為雙接合焊墊(double bond pad)；若是，轉至步驟505；若不是，轉至步驟507；步驟505：提供一連接組件；步驟506：使用連接組件將焊墊2與焊墊19相耦接，其中連接組件係於積體電路之外，焊墊2為步驟504當中獲得的焊墊，而焊墊19為步驟502當中獲得的焊墊；步驟507：結束。
在接合線接合到積體電路500的每一焊墊之前，可利用人體模式與機器模式的ESD驗證來檢測積體電路500以確定電流引導電路的功能是否正常(步驟501)。若在步驟502中驗證一焊墊(如焊墊19)未通過ESD驗證，則意味著耦接於該焊墊的電流引導電路可能在ESD驗證的某一特定電壓上失效，例如，在人體模式的1.5KV或機器模式的250V。然後，該流程會找出與未通過ESD驗證的焊墊具有相同電壓源，但卻通過驗證的焊墊(步驟503)。若通過ESD驗證的焊墊為一雙接合焊墊，如焊墊1與焊墊2，則利用一連接組件耦接焊墊2與焊墊19(步驟505，506)以形成修改後的如第2圖所示的半導體裝置200。因此，根據對第2圖中實施例的描述，連接組件可對焊墊2上的靜電信號進行緩沖，以便得到可由電流引導電路處理的較平緩的信號並將之轉送到焊墊19。
上述之實施例僅用來例舉本發明之實施態樣，以及闡釋本發明之技術特徵，並非用來限制本發明之範疇。任何習知技藝者可依據本發明之精神輕易完成之改變或均等性之安排均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
110．．．多條接合線
120．．．多個接合焊墊
200．．．半導體裝置
201．．．積體電路
202．．．連接組件
203．．．接合線
204．．．多個焊墊
205．．．多條接合線
2011．．．第一焊墊
2012．．．第二焊墊
2013．．．第一電流引導電路
2014．．．第二電流引導電路
2015．．．第三焊墊
500．．．積體電路
1～20．．．多個焊墊
501～507．．．步驟
Sesd1 ．．．第一特定電信號
Sesd2 ．．．第二特定電信號
第1圖為一習知的半導體裸晶之主表面示意圖。
第2圖為根據本發明之一實施例的半導體裝置之俯視示意圖。
第3圖為說明第2圖中半導體裝置的簡要電路示意圖。
第4圖為說明第3圖中第一特定電信號與第二特定電信號的時序圖。
第5圖為一待測試的積體電路俯視示意圖。
第6圖為根據本發明之一實施例修改第5圖中積體電路的方法之流程圖。
200．．．半導體裝置
201．．．積體電路
202．．．連接組件
203．．．接合線
204．．．多個焊墊
205．．．多條接合線
2011．．．第一焊墊
2012．．．第二焊墊
2015．．．第三焊墊

Claims (19)

  1. 一種半導體裝置，包含：一積體電路，包含：一第一焊墊；一第二焊墊；一第一電流引導電路，耦接於該第一焊墊與一第一參考電壓，用於選擇性地將接收自該第一焊墊的一第一特定電信號引導至該第一參考電壓；以及一第二電流引導電路，耦接於該第二焊墊與一第二參考電壓，用於選擇性地將接收自該第二焊墊的一第二特定電信號引導至該第二參考電壓；以及一連接組件，於該積體電路之外，用於耦接該第一焊墊與該第二焊墊。
  2. 如申請專利範圍第1項所述之半導體裝置，其中該第一電流引導電路為一靜電放電保護電路。
  3. 如申請專利範圍第2項所述之半導體裝置，其中該第一焊墊為一電源/接地焊墊。
  4. 如申請專利範圍第2項所述之半導體裝置，其中該第一焊墊為一輸入/輸出焊墊。
  5. 如申請專利範圍第2項所述之半導體裝置，其中該第二電流引導電路為一靜電放電保護電路。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該第一以及第二焊墊均為電源/接地焊墊。
  7. 如申請專利範圍第5項所述之半導體裝置，其中該第一以及第二焊墊均為輸入/輸出焊墊。
  8. 如申請專利範圍第1項所述之半導體裝置，其中該連接組件為一內部接合線。
  9. 如申請專利範圍第8項所述之半導體裝置，其中該內部接合線直接連接於該第一焊墊與該第二焊墊之間。
  10. 一種修改積體電路的方法，該積體電路包含：一第一焊墊；一第二焊墊；一第一電流引導電路，耦接於該第一焊墊與一第一參考電壓，用於選擇性地將接收自該第一焊墊的一第一特定電信號引導至該第一參考電壓；以及一第二電流引導電路，耦接於該第二焊墊與一第二參考電壓，用於選擇性地將接收自該第二焊墊的一第二特定電信號引導至該第二參考電壓；該方法包含：提供一連接組件；以及使用該連接組件將該第一焊墊與該第二焊墊耦接，其中該連接組件係於該積體電路之外。
  11. 如申請專利範圍第10項所述之修改積體電路的方法，其中，使用該連接組件耦接該第一焊墊與該第二焊墊的步驟包含：對該第一電流引導電路及該第二電流引導電路實施一驗證過程；以及當該第一電流引導電路通過該驗證而該第二電流引導電路未通過時，使用該連接組件將該第一焊墊連接至該第二焊墊。
  12. 如申請專利範圍第11項所述之修改積體電路的方法，其中該第一電流引導電路為一靜電放電保護電路。
  13. 如申請專利範圍第12項所述之修改積體電路的方法，其中該第一焊墊為一電源/接地焊墊。
  14. 如申請專利範圍第12項所述之修改積體電路的方法，其中該第一焊墊為一輸入/輸出焊墊。
  15. 如申請專利範圍第12項所述之修改積體電路的方法，其中該第二電流引導電路為一靜電放電保護電路。
  16. 如申請專利範圍第15項所述之修改積體電路的方法，其中該第一焊墊以及該第二焊墊均為電源/接地焊墊。
  17. 如申請專利範圍第15項所述之修改積體電路的方法，其中該第一焊墊以及該第二焊墊均為輸入/輸出焊墊。
  18. 如申請專利範圍第10項所述之修改積體電路的方法，其中該連接組件為一內部接合線。
  19. 如申請專利範圍第18項所述之修改積體電路的方法，其中該內部接合線直接連接於該第一焊墊與該第二焊墊之間。
TW098102020A 2008-11-04 2009-01-20 半導體裝置以及修改積體電路的方法 TWI387024B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/264,272 US20100109053A1 (en) 2008-11-04 2008-11-04 Semiconductor device having integrated circuit with pads coupled by external connecting component and method for modifying integrated circuit

Publications (2)

Publication Number Publication Date
TW201019407A TW201019407A (en) 2010-05-16
TWI387024B true TWI387024B (zh) 2013-02-21

Family

ID=42130324

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098102020A TWI387024B (zh) 2008-11-04 2009-01-20 半導體裝置以及修改積體電路的方法

Country Status (3)

Country Link
US (1) US20100109053A1 (zh)
CN (1) CN101740537B (zh)
TW (1) TWI387024B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI424544B (zh) * 2011-03-31 2014-01-21 Novatek Microelectronics Corp 積體電路裝置
TWI596992B (zh) * 2016-09-06 2017-08-21 奕力科技股份有限公司 靜電放電保護裝置及靜電放電的保護方法
JP7426702B2 (ja) * 2020-02-13 2024-02-02 ザインエレクトロニクス株式会社 半導体装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4692834A (en) * 1984-08-20 1987-09-08 Kabushiki Kaisha Toshiba Electrostatic discharge protection circuit with variable limiting threshold for MOS device
US6043539A (en) * 1997-11-26 2000-03-28 Lsi Logic Corporation Electro-static discharge protection of CMOS integrated circuits
TW463442B (en) * 1999-09-13 2001-11-11 United Microelectronics Corp Electrostatic discharge protection circuit having common discharge line
TW543179B (en) * 2001-03-16 2003-07-21 Sarnoff Corp Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
TW565928B (en) * 2001-05-23 2003-12-11 United Microelectronics Corp Electrostatic discharge protection circuit using Zener diode
US6770982B1 (en) * 2002-01-16 2004-08-03 Marvell International, Ltd. Semiconductor device power distribution system and method
JP2005196468A (ja) * 2004-01-07 2005-07-21 Toshiba Corp 半導体集積回路の静電放電の解析装置および解析プログラム
JP2006278899A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 静電保護回路及び該静電保護回路を含む半導体装置
JP2007005817A (ja) * 2006-07-24 2007-01-11 Fujitsu Ltd 半導体装置
JP2008218886A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 半導体回路及びその動作方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101582421B (zh) * 2002-12-20 2011-10-19 先进模拟科技公司 可测试静电放电保护电路

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4692834A (en) * 1984-08-20 1987-09-08 Kabushiki Kaisha Toshiba Electrostatic discharge protection circuit with variable limiting threshold for MOS device
US4692834B1 (zh) * 1984-08-20 1993-03-02 Tokyo Shibaura Electric Co
US6043539A (en) * 1997-11-26 2000-03-28 Lsi Logic Corporation Electro-static discharge protection of CMOS integrated circuits
TW463442B (en) * 1999-09-13 2001-11-11 United Microelectronics Corp Electrostatic discharge protection circuit having common discharge line
TW543179B (en) * 2001-03-16 2003-07-21 Sarnoff Corp Electrostatic discharge protection structures for high speed technologies with mixed and ultra-low voltage supplies
TW565928B (en) * 2001-05-23 2003-12-11 United Microelectronics Corp Electrostatic discharge protection circuit using Zener diode
US6770982B1 (en) * 2002-01-16 2004-08-03 Marvell International, Ltd. Semiconductor device power distribution system and method
JP2005196468A (ja) * 2004-01-07 2005-07-21 Toshiba Corp 半導体集積回路の静電放電の解析装置および解析プログラム
JP2006278899A (ja) * 2005-03-30 2006-10-12 Oki Electric Ind Co Ltd 静電保護回路及び該静電保護回路を含む半導体装置
JP2007005817A (ja) * 2006-07-24 2007-01-11 Fujitsu Ltd 半導体装置
JP2008218886A (ja) * 2007-03-07 2008-09-18 Nec Electronics Corp 半導体回路及びその動作方法

Also Published As

Publication number Publication date
CN101740537B (zh) 2012-06-27
TW201019407A (en) 2010-05-16
US20100109053A1 (en) 2010-05-06
CN101740537A (zh) 2010-06-16

Similar Documents

Publication Publication Date Title
US7965095B2 (en) Separate testing of continuity between an internal terminal in each chip and an external terminal in a stacked semiconductor device
CN103795049B (zh) 使用i/o焊盘的esd保护电路
TWI546926B (zh) 一種用以電性連接多個積體電路晶粒的組裝結構及方法
JP2012186484A (ja) 多チップモジュール用ｅｓｄ回路を含む集積回路及びその方法
US8994397B2 (en) Thermal pad shorts test for wire bonded strip testing
WO2006011292A1 (ja) 半導体装置
TWI387024B (zh) 半導體裝置以及修改積體電路的方法
JP2002124577A5 (zh)
TWI236727B (en) Semiconductor device including optimized driver layout for integrated circuit with staggered bond pads
JP4264640B2 (ja) 半導体装置の製造方法
JP2002228725A (ja) 半導体チップ，マルチチップモジュール及びその接続テスト方法
US9502385B2 (en) Semiconductor device and connection checking method for semiconductor device
TW201401448A (zh) 晶片封裝
JP3495835B2 (ja) 半導体集積回路装置及びその検査方法
US7542254B2 (en) Method for producing a protective assembly for protecting an electronic component from electrostatic discharge, and correspondingly configured electronic component
US20180053699A1 (en) Integrated circuit die having a split solder pad
US20050223289A1 (en) Semiconductor embedded memory devices having bist circuit situated under the bonding pads
JP5908545B2 (ja) 高性能サブシステムの設計および組立体
JP2001135778A (ja) 半導体装置
JP2003124331A (ja) 半導体集積回路装置
US9013046B1 (en) Protecting integrated circuits from excessive charge accumulation during plasma cleaning of multichip modules
JPH08335616A (ja) 半導体装置及びその検査方法
JPH09330963A (ja) 半導体集積回路装置及びそのチップ化方法
JP2010239137A (ja) 高性能サブシステムの設計および組立体
US20090267179A1 (en) System for power performance optimization of multicore processor chip

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees