JP2007005817A - 半導体装置 - Google Patents

Abstract

【課題】本発明は、低いコストでワンチップＬＳＩと同等のデータ転送速度を達成する半導体システムを提供することを目的とする。
【解決手段】半導体システムは、パッケージと、パッケージ内部に格納される複数の半導体チップを含み、複数の半導体チップは、パッケージ外部と接続される外部接続パッドと、複数の半導体チップ間で接続されるチップ間接続パッドと、静電気放電による破壊防止のために外部接続パッド毎に設けられる第１の電流駆動能力を有する第１のＥＳＤ保護回路と、静電気放電による破壊防止のためにチップ間接続パッド毎に設けられる第２の電流駆動能力を有する第２のＥＳＤ保護回路を含み、第２の電流駆動能力は第１の電流駆動能力よりも小さいことを特徴とする。
【選択図】図１９

Description

本発明は一般に半導体装置及び半導体システムに関し、詳しくはメモリチップとロジックチップを一つのパッケージに混載したデバイス（ＭＣＰ：Multi-ChipPackage）に関する。

従来ロジックデバイスとメモリデバイスとを接続する際、一般的には、共通のバスを介して両デバイスを接続する。図２４（Ａ）は、共通バスを介したロジックデバイスとメモリデバイスとの接続の従来例を示す。図２４（Ａ）に示されるように、ロジックデバイス５０１とメモリデバイス５０２が、共通のバス５０３に接続され、このバス５０３を介すことでロジックデバイス５０１とメモリデバイス５０２間のデータ転送が行われる。

データ処理の高速化をはかるためにはロジックデバイスとメモリデバイスとの間のデータ転送速度を向上させることが必要であるが、そのためには、図２４に於てバス５０３の信号線の本数を増やすこと、データ転送のクロック周波数を上げることが考えられる。バスの信号線を増やす方法は、バス信号線の占める面積や消費電力が増加するという問題があり好ましくない。またデータ転送のクロック周波数を上げる方法は、バス信号線の信号伝送能力の限界や各デバイスのデータ入出力スピードの限界が問題となり、これらの限界を越えて周波数を上げていくことは困難である。

これらの問題に対応する技術として、ロジックデバイスとメモリデバイスとを同一のチップ上に搭載したワンチップＬＳＩがある。図２４（Ｂ）は、ロジックデバイスとメモリデバイスとをワンチップ化したワンチップＬＳＩの例を示す。図２４（Ｂ）に示されるように、ワンチップＬＳＩ５１０には、メモリ部５１１とロジック部５１２とが搭載される。メモリ部５１１とロジック部５１２間はチップ内の配線によって接続されているので、高速なデータ転送を行うことが出来る。

しかしワンチップＬＳＩを製造するためには、メモリ部５１１とロジック部５１２を同一プロセスで製造するための新プロセス技術の開発が必要となり、コスト増加を招く。また共通のプロセスで製造されたメモリ部５１１とロジック部５１２とは、夫々を専用のプロセスで製造した場合と比較して、性能が低下してしまう可能性が高い。

このように共通のバスでロジックデバイスとメモリデバイスとを接続した場合には、両デバイス間でのデータ転送速度を上げることが難しく、またロジック部とメモリ部とを同一のチップ上に搭載したワンチップＬＳＩでは、コスト増加及び性能低下という問題が生じてしまう。

従って本発明は、低いコストでワンチップＬＳＩと同等のデータ転送速度を達成する半導体システムを提供することを目的とする。

半導体システムは、パッケージと、該パッケージ内部に格納される複数の半導体チップを含み、該複数の半導体チップは、該パッケージ外部と接続される外部接続パッドと、該複数の半導体チップ間で接続されるチップ間接続パッドと、静電気放電による破壊防止のために該外部接続パッド毎に設けられる第１の電流駆動能力を有する第１のＥＳＤ保護回路と、静電気放電による破壊防止のために該チップ間接続パッド毎に設けられる第２の電流駆動能力を有する第２のＥＳＤ保護回路を含み、該第２の電流駆動能力は該第１の電流駆動能力よりも小さいことを特徴とする。

本発明の少なくとも１つの実施例による半導体システムに於ては、パッケージに複数の半導体チップが搭載される場合、半導体チップ間を接続するためのパッドは、パッケージによって覆われており、帯電した人体が触れるようなことはない。従って、外部端子に接続されるパッドに設けられるＥＳＤ保護回路と比較して、半導体チップ間接続のパッドに設けられるＥＳＤ保護回路は、比較的小量の電流を流すに足るものであればよい。ＥＳＤ保護回路を小さく出来れば、チップ面積を小さく出来るという利点があると共に、寄生容量を小さく出来るので、信号の切り替わりの速度を速くして高速なデータ転送を可能にすることが出来る。

以下に、本発明の実施例を添付の図面と共に説明する。

図１は、本発明により同一のパッケージにロジックチップとメモリチップとを搭載した実施例を示す。図１の半導体システム１は、パッケージ１０に搭載されたロジックチップ１１及びメモリチップ１２を含む。ロジックチップ１１及びメモリチップ１２は、一辺が向き合うように互いに隣接して配置される。パッケージ１０は、外部との信号入出力用の外部端子１３、ロジックチップ１１及びメモリチップ１２と接続される接続端子１４を含み、外部端子１３と接続端子１４とは電気的に接続されている（図示せず）。

パッケージ１０は、更にＩ／Ｏ回路電源用端子１５を含み、Ｉ／Ｏ回路電源用端子１５は接続端子１４を介して外部から電源電圧ＶＣＣとグランド電圧ＶＳＳを受け取る。電源電圧ＶＣＣとグランド電圧ＶＳＳを伝送するＩ／Ｏ回路電源線１６が、Ｉ／Ｏ回路電源用端子１５から延びて、ロジックチップ１１及びメモリチップ１２間に配線される。Ｉ／Ｏ回路電源線１６上には、端子１７が設けられる。

接続端子１４は、ロジックチップ１１及びメモリチップ１２の接続端子２４或いはメモリチップ１２の外部記憶装置用端子３２に、ワイヤボンディング等で電気的に接続される。ロジックチップ１１及びメモリチップ１２の各々は、メモリ・ロジック間Ｉ／Ｏ部２０を含む。メモリ・ロジック間Ｉ／Ｏ部２０は、高速Ｉ／Ｏ回路２１、Ｉ／Ｏ端子２２、及びＩ／Ｏ電源端子２３を含む。Ｉ／Ｏ端子２２及びＩ／Ｏ電源端子２３は、ロジックチップ１１及びメモリチップ１２の対向して隣接する辺に配置される。Ｉ／Ｏ端子２２は、ロジックチップ１１及びメモリチップ１２間で、対向する端子同士が対応するように、ワイヤボンディング２５で電気的に接続される。Ｉ／Ｏ電源端子２３は、Ｉ／Ｏ回路電源線１６上に設けられた端子１７にワイヤボンディング等で接続する。

ロジックチップ１１及びメモリチップ１２間で、Ｉ／Ｏ端子２２同士は配線長が等しくなるように接続され、データ間のタイミングのずれが生じないように構成される。また上述のように対向する端子同士が接続されるので、Ｉ／Ｏ端子２２間を最短の配線長で配線することになる。高速Ｉ／Ｏ回路２１は、後述するように、ＣＭＯＳタイプの回路で構成されており、ロジックチップ１１及びメモリチップ１２間で高速なデータ転送を可能にする。高速Ｉ／Ｏ回路２１は、Ｉ／Ｏ電源端子２３に供給された電源電圧ＶＣＣ及びグランド電圧ＶＳＳにより駆動される。なおロジックチップ１１及びメモリチップ１２に於て、高速Ｉ／Ｏ回路２１以外の回路部分は、Ｉ／Ｏ電源端子２３とは別の電源経路として、接続端子１４から接続端子２４を介して電源電圧及びグランド電圧が供給される。

高速Ｉ／Ｏ回路２１の電源を、ロジックチップ１１及びメモリチップ１２間で共通にすることにより、ロジックチップ１１及びメモリチップ１２の間で信号振幅を同一にして、確実な信号伝達を実現することが可能になる。またこの共通のＩ／Ｏ用電源は、それ以外の回路部分の電源電圧と違いが発生してもよいように、上述のように専用電源として供給される。専用電源として供給することで、高速Ｉ／Ｏ回路２１へ安定した電源電圧供給を行うことが出来る。

図２４（Ａ）のようにバス５０３を介して接続するのではなく、ワイヤボンディング２５によってＩ／Ｏ端子２２同士を接続するので、ロジックチップ１１及びメモリチップ１２間の配線容量が小さく、高速なデータ転送を実現することが出来る。また高速Ｉ／Ｏ回路２１の出力回路の駆動能力をそれ程高くする必要がないので、高速Ｉ／Ｏ回路２１の面積を小さく構成することが可能となり、多数のＩ／Ｏ端子２２を対向する辺に配置することが出来る。

図２は、高速Ｉ／Ｏ回路２１の出力回路及び入力回路の回路構成を示す回路図である。図２に示されるように、高速Ｉ／Ｏ回路２１の出力回路は、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７を含み、入力回路は、ＰＭＯＳトランジスタ２８とＮＭＯＳトランジスタ２９を含む。このようにＣＭＯＳタイプの回路で入出力回路を構成するのは、以下の理由による。従来の図２４（Ａ）のような構成に於ては、データ転送のクロック周波数が高くなると、バス５０３に於ける信号反射の影響が大きくなってしまう。この影響を小さくするためには、信号の振幅を小さくすると共にバス終端抵抗を設ける必要があり、ＣＭＯＳタイプの回路を用いることが困難になる。それに対して図１及び図２に示される本発明の構成では、出力回路と入力回路との間は、ワイヤボンディング２５によって接続されているため、反射の影響を考える必要がなく、ＣＭＯＳタイプの回路によって振幅の大きな信号を用いることが出来る。またワイヤボンディング２５の配線容量が小さいので、出力回路の電流駆動能力をそれ程高くしなくても、高速なデータ転送が可能である。従って出力回路に於て、ＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７のゲート幅を比較的小さくすることが可能であり、高速Ｉ／Ｏ回路２１の面積を小さくして、多数のＩ／Ｏ端子２２を配置することが出来る。また出力回路当りの消費電力が小さいので、多数のＩ／Ｏ端子２２を配置してロジックチップ１１及びメモリチップ１２間を多数の信号線で接続しても、大きな消費電力を必要とすることがなく、バス幅の拡大による高速なデータ転送を実現できる。

図１を再び参照して、メモリチップ１２は更に、パッケージ１０外部の他の記憶装置とデータ入出力を行う外部記憶装置用Ｉ／Ｏ部３０を含んでもよい。外部記憶装置用Ｉ／Ｏ部３０は、外部記憶装置用Ｉ／Ｏ回路３１及び外部記憶装置用端子３２を含む。外部記憶装置用端子３２は、パッケージ１０側の接続端子１４を介して、パッケージ１０の外部端子１３に電気的に接続される。この外部記憶装置用端子３２は、メモリチップ１２に於て、Ｉ／Ｏ端子２２が設けられている辺とは異なる辺に設けられる。また外部記憶装置用Ｉ／Ｏ回路３１は、半導体システム１が接続されるバスと整合性がある通常のＩ／Ｏ回路であってよく、高速Ｉ／Ｏ回路２１と同程度の高速データ転送が可能である必要性はない。

図３は、本発明により同一のパッケージにロジックチップとメモリチップとを搭載した別の実施例を示す。図３に於て、図１と同一の番号は、図１と同一の構成要素を参照するために用いられる。図３の半導体システム１Ａは、パッケージ１０Ａ、ロジックチップ１１Ａ、及びメモリチップ１２Ａを含む。図３の実施例は図１の実施例に比較して、ロジックチップ１１Ａ及びメモリチップ１２ＡのＩ／Ｏ電源の供給の仕方が異なる。

図３のロジックチップ１１Ａは、電源電圧を受け取り電源電圧を降圧して降圧電圧を生成する降圧回路３３を含む。降圧回路３３は、電源電圧ＶＣＣを供給する端子１７からＩ／Ｏ電源端子２３ａを介して電源電圧ＶＣＣを受け取り、降圧電圧ＶＣＣｌをＩ／Ｏ電源端子２３ｂに供給する。ロジックチップ１１Ａ側のＩ／Ｏ電源端子２３ｂは、メモリチップ１２Ａ側のＩ／Ｏ電源端子２３ｂにワイヤボンディング等を介して電気的に接続される。なおグランド電圧ＶＳＳは、図１の実施例と同様に、ロジックチップ１１Ａ及びメモリチップ１２Ａの各々に対して、端子１７からＩ／Ｏ電源端子２３を介して直接に供給される。

このような構成にすることで、電源電圧ＶＣＣを降圧した降圧電圧ＶＣＣｌを用いて高速Ｉ／Ｏ回路２１を駆動する場合に、降圧電圧ＶＣＣｌの電圧レベルをロジックチップ１１Ａ及びメモリチップ１２Ａ間で同一とすることが出来る。従ってロジックチップ１１Ａ及びメモリチップ１２Ａ間で信号振幅を同一にして、確実な信号伝達を実現することが可能になる。

図３に於て、降圧回路３３は、ロジックチップ１１Ａ側に設けられたが、代わりにメモリチップ１２Ａ側に設けてもよいことは言うまでもない。なお降圧回路３３の構成は、従来半導体システムで用いられる降圧回路と同様であるので、詳細な説明は省略する。図４は、本発明により同一のパッケージにロジックチップとメモリチップとを搭載した更に別の実施例を示す。図４に於て、図１と同一の番号は、図１と同一の構成要素を参照するために用いられる。

図４の半導体システム１Ｂは、パッケージ１０Ｂ、２つのロジックチップ１１、及びメモリチップ１２Ｂを含む。２つのロジックチップ１１は、メモリチップ１２Ｂの両側に配置され、各ロジックチップ１１とメモリチップ１２Ｂとの間には、Ｉ／Ｏ回路電源線１６が配線される。一つのロジックチップ１１ではなく、２つのロジックチップ１１がパッケージ１０Ｂ内に搭載される点が、図１の実施例の場合と異なる。

図４から分かるように、Ｉ／Ｏ端子２２がメモリチップ１２Ｂの左右両辺に配置されているので、パッケージ１０Ｂ外部の他の記憶装置とデータ入出力を行う外部記憶装置用Ｉ／Ｏ部３０は、メモリチップ１２Ｂの図面下側の辺に設けられる。図５は、本発明により同一のパッケージにロジックチップとメモリチップとを搭載した更に別の実施例を示す。図５に於て、図１と同一の番号は、図１と同一の構成要素を参照するために用いられる。

図５の半導体システム１Ｃは、パッケージ１０Ｃ、ロジックチップ１１Ｃ、及び２つのメモリチップ１２を含む。２つのメモリチップ１２は、ロジックチップ１１Ｃの両側に配置され、各メモリチップ１２とロジックチップ１１Ｃとの間には、Ｉ／Ｏ回路電源線１６が配線される。一つのメモリチップ１２ではなく、２つのメモリチップ１２がパッケージ１０Ｃ内に搭載される点が、図１の実施例の場合と異なる。

図６は、図１のメモリチップ１２の構成例を示すブロック図である。メモリチップ（ＤＲＡＭ）１２は、クロックバッファ４１、コマンドデコーダ４２、バンク選択バッファ４３、アドレスバッファ４４、データバッファ４５、及び複数（図では２つ）のバンク５０を含む。各バンク５０は、メモリセルアレイ４６、ローデコーダ４７、センスアンプ・ライトアンプ４８、及びコラムデコーダ４９を含む。図６のＤＲＡＭの構成は、従来のＤＲＡＭの構成と同様であり、単にデータバッファ４５等のロジックチップ１１との間で信号伝送を行うバッファが、図２に示される入出力回路を有した高速Ｉ／Ｏ回路２１を用いて構成されている点が、従来のＤＲＡＭとは異なる。従って以下に於て、メモリチップ１２の動作に関する説明は、必要最小限の説明とする。

クロックバッファ４１は、供給されるクロック信号ＣＬＫを、コマンドデコーダ４２、バンク選択バッファ４３、アドレスバッファ４４、及びデータバッファ４５に供給する。コマンドデコーダ４２は、コマンド信号ＰＤ、／ＲＡＳ、／ＣＡＳ、及び／ＷＥを、クロック信号ＣＬＫに同期して取り込みデコードする。デコード結果に応じて、メモリチップ１２の動作が制御される。バンク選択バッファ４３は、クロック信号ＣＬＫに同期してアドレス信号Ａを取り込む。アドレス信号Ａに応じて、２つのバンク５０のうちの一つが選択される。アドレスバッファ４４は、アドレス信号Ａ０乃至Ａｍを、クロック信号ＣＬＫに同期して取り込み、ローデコーダ及びコラムデコーダにローアドレス及びコラムアドレスを供給する。

選択されたバンク５０のローデコーダ４７は、メモリセルアレイ４６の指定されたローアドレスをアクセスする。データ読み出しの場合には、このローアドレスのデータが、センスアンプ・ライトアンプ４８に保持される。コラムデコーダ４９は、指定されたコラムアドレスのデータを、センスアンプ・ライトアンプ４８から読み出させる。読み出されたデータは、データバッファ４５を介して、ロジックチップ１１に供給される。データ書き込みの場合には、ロジックチップ１１からデータバッファ４５に供給されたデータが、センスアンプ・ライトアンプ４８を介して、メモリセルアレイ４６に格納される。

図７は、外部記憶装置用Ｉ／Ｏ部３０を備える場合のメモリチップ１２の構成例を示すブロック図である。図７に於て、図６と同一の構成要素は同一の番号で参照され、その説明は省略される。図７のメモリチップ１２は、図６のメモリチップに於て、バンク５０がバンク５０Ａで置き換えられると共に、転送制御回路５５と外部記憶装置用データバッファ５６とを含む。バンク５０Ａは、図６のバンク５０と同一のメモリセルアレイ４６、ローデコーダ４７、センスアンプ・ライトアンプ４８、及びコラムデコーダ４９に加えて、シリアルアドレスカウンタ５１、シリアルデコーダ５２、シリアルアクセスメモリ（ＳＡＭ）５３、及び転送ゲート５４を含む。これらのシリアルアドレスカウンタ５１、シリアルデコーダ５２、シリアルアクセスメモリ５３、及び転送ゲート５４は、半導体システム１（図１）の外部に設けられた外部記憶装置とメモリチップ１２との間で、シリアルなデータ転送を行うためにバンク５０Ａ内に設けられる。ここで外部記憶装置用データバッファ５６が、図１の外部記憶装置用Ｉ／Ｏ部３０に対応する。

シリアルアドレスカウンタ５１は、アドレスバッファ４４から供給されたアドレスを基にして、アドレスをカウントアップすることで連続したアドレスを順次出力する。シリアルデコーダ５２は、シリアルアドレスカウンタ５１から順次供給されるアドレスをデコードして、シリアルアクセスメモリ５３に供給する。データ書き込みの場合、外部から外部記憶装置用データバッファ５６に供給されるデータは、シリアルアクセスメモリ５３内の連続するアドレスに順次書き込まれる。転送制御回路５５が制御するタイミングで、転送ゲート５４が開かれ、シリアルアクセスメモリ５３内のデータが、並列にメモリセルアレイ４６に転送される。データ読み出しの場合の動作は、データ書き込みの場合と逆である。

図７のメモリチップ１２の構成は、従来用いられるデュアルポートメモリ等で用いられる構成と同様であり、各構成要素の詳細な説明は省略する。図８は、図１の高速Ｉ／Ｏ回路２１を含むメモリ・ロジック間Ｉ／Ｏ部２０の構成を示すブロック図である。図８に於て、図１と同一の構成要素は同一の番号で参照され、その説明は省略される。

メモリチップ１２は、Ｔ−ＣＬＫ発生回路１００、Ｒ−ＣＬＫ発生回路１０１、等長配線１０２、及びデータバッファ１０３を含む。これらのＴ−ＣＬＫ発生回路１００、Ｒ−ＣＬＫ発生回路１０１、等長配線１０２、及びデータバッファ１０３が高速Ｉ／Ｏ回路２１を構成し、高速Ｉ／Ｏ回路２１と複数のＩ／Ｏ端子２２とで、メモリチップ側のメモリ・ロジック間Ｉ／Ｏ部２０を構成する。

Ｔ−ＣＬＫ発生回路１００は、ロジックチップ１１からノードＮ１（Ｉ／Ｏ端子２２）に供給されたクロック信号Ｉ−ＣＬＫに基づいて、メモリチップ１２に対するデータ書き込み用のクロック信号Ｔ−ＣＬＫを生成する回路である。Ｔ−ＣＬＫ発生回路１００は、ＤＬＬ（delay latch cicuit）回路１１１、位相シフト回路１１２、及びダミー等長配線１１３を含む。ＤＬＬ回路１１１は、Ｔ−ＣＬＫ発生回路１００からデータバッファ１０３までの等長配線１０２による信号遅延を考慮にいれて、略３６０度の位相遅れを、ノードＮ１の信号Ｎ１に対して与える。位相遅延された信号Ｎ２は、位相シフト回路１１２によって更に１８０度位相が遅延され、書き込み用クロック信号Ｔ−ＣＬＫとして、等長配線１０２を介して複数のデータバッファ１０３に供給される。ダミー等長配線１１３は、ＤＬＬ回路１１１に於て、等長回線１０２による位相遅延の影響を模擬する為に用いられる。

図９は、図８のメモリチップ側の高速Ｉ／Ｏ回路２１の動作を説明するためのタイミング図である。以下に図８及び図９を用いて、高速Ｉ／Ｏ回路２１の動作を説明する。等長配線１０２による位相遅延をｘとする。Ｔ−ＣＬＫ発生回路１００のＤＬＬ回路１１１から出力される信号Ｎ４は、信号Ｎ２と同位相の信号である。信号Ｎ４をダミー等長配線１１３に入力すると、ダミー等長配線１１３から出力される信号Ｎ３は、信号Ｎ２より位相ｘだけ遅れた信号となる。ＤＬＬ回路１１１は、この信号Ｎ３と信号Ｎ１とが同位相になるように、信号Ｎ４の位相を調整する。従って、信号Ｎ４と同位相である信号Ｎ２は、信号Ｎ１（クロック信号Ｉ−ＣＬＫ）と比較して３６０度−ｘだけ位相が遅れた信号である。信号Ｎ１と信号Ｎ２とが図９の（Ｆ）及び（Ｇ）に示される。信号Ｎ２は、位相シフト回路１１２によって１８０度位相が遅延されて、信号Ｎ５（図９（Ｈ））となる。信号Ｎ５は、Ｔ−ＣＬＫ発生回路１００から出力され、等長配線１０２を伝播して、信号Ｎ１１としてデータバッファ１０３に供給される。図９（Ｉ）に示されるように、信号Ｎ１１は、等長配線１０２の位相遅延ｘによって、クロック信号Ｉ−ＣＬＫ（信号Ｎ１）と正確に１８０度位相のずれた信号となる。

ロジックチップ１１からは、クロック信号Ｉ−ＣＬＫと同位相のデータ信号がメモリチップ１２に供給される。メモリチップ１２のノードＮ１２（Ｉ／Ｏ端子２２）に供給された信号Ｎ１２が、図９（Ｊ）に示される。データバッファ１０３に供給される信号Ｎ１１（図９（Ｉ））は、信号Ｎ１２と丁度１８０度位相がずれているので、信号Ｎ１１をデータ取り込みのための同期信号として用いることで、信号Ｎ１２が有効である期間の丁度中間点でデータを取り込むことが可能になる。これによって、高速なクロック周波数を用いても、信頼性の高いデータ書き込みを実行することが可能になる。

Ｒ−ＣＬＫ発生回路１０１は、ロジックチップ１１からノードＮ１（Ｉ／Ｏ端子２２）に供給されたクロック信号Ｉ−ＣＬＫに基づいて、メモリチップ１２からデータを読み出す際のデータ読み出し用クロック信号Ｒ−ＣＬＫを生成する回路である。Ｒ−ＣＬＫ発生回路１０１は、ＤＬＬ回路１１４、ダミー等長配線１１５、ダミーデータバッファ１１６、及びダミーノード１１７を含む。ＤＬＬ回路１１４は、Ｒ−ＣＬＫ発生回路１０１からＩ／Ｏ端子２２までの信号遅延を考慮にいれて、略３６０度の位相遅れを、ノードＮ１の信号Ｎ１に対して与える。位相遅延された信号Ｎ６は、読み出し用クロック信号Ｒ−ＣＬＫとして、等長配線１０２を介して複数のデータバッファ１０３に供給される。ダミー等長配線１１５は、ＤＬＬ回路１１４に於て、等長回線１０２による位相遅延の影響を模擬する為に用いられる。またダミーデータバッファ１１６及びダミーノード１１７は各々、データバッファ１０３とＩ／Ｏ端子２２の遅延を模擬するために用いられる。

等長配線１０２、データバッファ１０３、及びＩ／Ｏ端子２２による合計の位相遅延をｙとする。Ｒ−ＣＬＫ発生回路１０１のＤＬＬ回路１１４から出力される信号Ｎ７は、信号Ｎ６と同位相の信号である。信号Ｎ７をダミー等長配線１１５、ダミーデータバッファ１１６、及びダミーノード１１７に伝播させると、ダミーノード１１７から出力される信号Ｎ９は、信号Ｎ７より位相ｙだけ遅れた信号となる。ＤＬＬ回路１１４は、この信号Ｎ９と信号Ｎ１とが同位相になるように、信号Ｎ７の位相を調整する。従って、信号Ｎ７と同位相である信号Ｎ６は、信号Ｎ１（クロック信号Ｉ−ＣＬＫ）と比較して３６０度−ｙだけ位相が遅れた信号である。信号Ｎ１と信号Ｎ６（＝Ｎ７）とが、図９の（Ａ）及び（Ｂ）に示される。信号Ｎ６は、等長配線１０２によって位相が遅延されて、信号Ｎ１０（＝Ｎ８：図９（Ｃ））となる。信号Ｎ１０は、データバッファ１０３で同期信号として用いられて、データバッファ１０３からＩ／Ｏ端子２２へと信号Ｎ１２（図９（Ｅ））が出力される。信号Ｎ１２は、信号Ｎ６に対して位相ｙだけ遅れているので、図９（Ｄ）に示される信号Ｎ９と同位相の信号である。信号Ｎ９はクロック信号Ｉ−ＣＬＫ（信号Ｎ１）と同位相の信号であるから、Ｉ／Ｏ端子２２から出力される信号Ｎ１２もまた、クロック信号Ｉ−ＣＬＫと同位相の信号となる。

このようにＲ−ＣＬＫ発生回路１０１を用いることで、ロジックチップ１１から供給されるクロック信号Ｉ−ＣＬＫと同一の位相で、読み出しデータをメモリチップ１２から読みだすことが出来る。図８に於て、ロジックチップ１１は、クロックバッファ１２０、ＤＬＬ回路１２１、位相シフト回路１２２、ダミー等長配線１２３、ＤＬＬ回路１２４、ダミー等長配線１２５、ダミーデータバッファ１２６、ダミーノード１２７、及びデータバッファ１２８を含む。クロックバッファ１２０は、接続端子２４を介して外部から入力されたクロック信号ＣＬＫを受け取り、クロック信号Ｉ−ＣＬＫを出力する。クロック信号Ｉ−ＣＬＫは、Ｉ／Ｏ端子２２を介してメモリチップ１２に供給されると共に、ロジックチップ１１内部へと供給される。メモリ・ロジック間Ｉ／Ｏ部２０を示した図８に於て、クロックバッファ１２０以外のロジックチップ１１の構成要素はメモリチップ１２の構成要素と同一であり、読み出し及び書き込み時の動作も同一であるので、その詳細な説明は省略する。

図１０は、ＤＬＬ回路１１１の構成を示す構成図である。図１０に示されるように、ＤＬＬ回路１１１は、分周器１３１、可変遅延回路１３２及び１３３、位相比較器１３４、及び遅延制御回路１３５を含む。端子ＩＮに入力された信号は分周器１３１によって分周されて、位相比較をするに適切な分周信号に変換される。分周器１３１からの分周信号は可変遅延回路１３３によって遅延され、更にダミー等長配線１１３によって遅延されて、位相比較器１３４に入力される。位相比較器１３４は、分周器１３１から直接に供給される分周信号と、遅延された分周信号との位相を比較して、両信号の位相が同一になるように遅延制御回路１３５を制御する。この遅延制御回路１３５は、可変遅延回路１３３の遅延量を設定する回路である。

また端子ＩＮに入力された信号は、可変遅延回路１３２によって遅延され、端子ＯＵＴから出力される。可変遅延回路１３２の遅延量は、遅延制御回路１３５によって、遅延制御回路１３３と同一の遅延量に設定される。ダミー等長配線１１３の遅延量をｘとすると、可変遅延回路１３３の位相遅延量は、３６０度−ｘに調整される。従って端子ＯＵＴから出力される信号もまた、端子ＩＮに入力される信号と比較して、３６０度−ｘだけ位相が遅れることになる。

図１１は、位相比較器１３４の回路構成の一例を示す回路図である。位相比較器１３４に入力される信号Ｓ１及びＳ２は、図１０に於て、分周器１３１から供給される分周信号と、ダミー等長配線１１３から供給される遅延された分周信号である。位相比較器１３４は、ＮＡＮＤ回路１４１乃至１４５、インバータ１４６乃至１４９、ＮＡＮＤ回路１５０及び１５１、インバータ１５２及び１５３、バイナリカウンタ１５４、インバータ１５５、ＮＡＮＤ回路１５６及び１５７、及びインバータ１５８及び１５９を含む。ＮＡＮＤ回路１４４及び１４５はラッチを構成し、図１１に示されるように初期状態では２つの入力がＬＯＷであり、２つの出力はＨＩＧＨである。信号Ｓ１の立ち上がりエッジが、信号Ｓ２の立ち上がりエッジより早い場合、ＮＡＮＤ回路１４３の出力の方がＮＡＮＤ回路１４２の出力よりも先にＨＩＧＨになる。従って、ＮＡＮＤ回路１４５の出力がＬＯＷになり、ＮＡＮＤ回路１４４の出力はＨＩＧＨのままである。この状態はラッチされるので、その後信号Ｓ２の立ち上がりエッジによってＮＡＮＤ回路１４２の出力がＨＩＧＨになっても状態は変化しない。従って、信号Ｓ１の方が位相が進んでいる場合には、インバータ１４９の出力はＨＩＧＨになる。逆に信号Ｓ２の方が位相が進んでいる場合には、インバータ１５５の出力がＨＩＧＨになる。

ここでインバータ１４８からの信号は、適切なタイミングでＮＡＮＤ回路１４２及び１４３の出力を同時にＬＯＷにすることで、ラッチの状態を初期状態に戻す役目を果たす。このような構成にしないと、信号Ｓ１の方が位相が進んでいる場合に、ＮＡＮＤ回路１４３の出力がＨＩＧＨになり続いてＮＡＮＤ回路１４２の出力がＨＩＧＨになった後、信号Ｓ１が信号Ｓ２より先にＬＯＷに戻ることでラッチの状態が逆転され、ＮＡＮＤ回路１４４の出力がＬＯＷになってしまう。これを避けるために、ＮＡＮＤ回路１４２及び１４３の出力を同時にＬＯＷにすることが行われる。

インバータ１４８の出力信号は、バイナリカウンタ１５４に供給される。バイナリカウンタ１５４の２つの出力は、入力分周信号Ｓ１及びＳ２の１サイクル毎に交互にＨＩＧＨになる信号である。バイナリカウンタ１５４は、ＮＡＮＤ回路１６１乃至１６８と、インバータ１６９乃至１７１を含む。その動作は従来技術の範囲内であるので、説明を省略する。

バイナリカウンタ１５４の２つの出力は、ＮＡＮＤ回路１５０及び１５１の一方の入力に供給される。ＮＡＮＤ回路１５０及び１５１のもう一方の入力には、インバータ１４９からの出力が供給される。更にバイナリカウンタ１５４の２つの出力は、ＮＡＮＤ回路１５６及び１５７の一方の入力に供給される。ＮＡＮＤ回路１５６及び１５７のもう一方の入力には、インバータ１５５からの出力が供給される。

従って、信号Ｓ１の方が信号Ｓ２より位相が進んでいる場合には、ＮＡＮＤ回路１５０及び１５１の出力を反転するインバータ１５２及び１５３から、ＨＩＧＨパルスが交互に出力されることになる。逆に信号Ｓ２の方が位相が進んでいる場合には、ＮＡＮＤ回路１５６及び１５７の出力を反転するインバータ１５８及び１５９から、ＨＩＧＨパルスが交互に出力される。

インバータ１５２及び１５３或いはインバータ１５８及び１５９から交互に出力されるＨＩＧＨパルスが、図１０の遅延制御回路１３５に供給されて、可変遅延回路１３２及び１３３の遅延量を調整する。図１２は、遅延制御回路１３５の回路構成の一例を示す回路図である。遅延制御回路１３５は、ＮＯＲ回路２０１−０乃至２０１−ｎ、インバータ２０２−１乃至２０２−ｎ、ＮＡＮＤ回路２０３−１乃至２０３−ｎ、ＮＭＯＳトランジスタ２０４−１乃至２０４−ｎ、ＮＭＯＳトランジスタ２０５−１乃至２０５−ｎ、ＮＭＯＳトランジスタ２０６−１乃至２０６−ｎ、及びＮＭＯＳトランジスタ２０７−１乃至２０７−ｎを含む。リセット信号ＲがＬＯＷにされると、遅延制御回路１３５はリセットされる。即ち、リセット信号ＲがＬＯＷになると、ＮＡＮＤ回路２０３−１乃至２０３−ｎの出力がＨＩＧＨになり、インバータ２０２−１乃至２０２−ｎの出力がＬＯＷになる。ＮＡＮＤ回路２０３−１乃至２０３−ｎとインバータ２０２−１乃至２０２−ｎとの各ペアは、互いの出力を互いの入力とすることでラッチを形成する。従って、上記リセット信号Ｒで設定された初期状態は、リセット信号ＲがＨＩＧＨに戻っても保持される。

この初期状態では、図１２に示されるように、ＮＯＲ回路２０１−０の出力Ｐ（０）はＨＩＧＨであり、ＮＯＲ回路２０１−１乃至２０１−ｎの出力Ｐ（１）乃至Ｐ（ｎ）はＬＯＷである。即ち出力Ｐ（０）だけがＨＩＧＨである。遅延量を大きくする必要がある場合には、信号線Ａ及びＢに交互にＨＩＧＨパルスを供給する。まず信号線ＢにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ２０４−１がオンになる。このときＮＭＯＳトランジスタ２０６−１がオンであるので、ＮＡＮＤ回路２０３−１の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ２０２−１の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路２０３−１とインバータ２０２−１からなるラッチに保持される。またこの時出力Ｐ（０）はＨＩＧＨからＬＯＷに変化し、出力Ｐ（１）はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ（１）のみがＨＩＧＨになる。

次に信号線ＡにＨＩＧＨパルスが供給されると、ＮＭＯＳトランジスタ２０４−２がオンになる。このときＮＭＯＳトランジスタ２０６−２がオンになっているので、ＮＡＮＤ回路２０３−２の出力がグランドに接続されて、強制的にＨＩＧＨからＬＯＷに変化させられる。従ってインバータ２０２−２の出力はＨＩＧＨになり、この状態がＮＡＮＤ回路２０３−２とインバータ２０２−２からなるラッチに保持される。またこの時出力Ｐ（１）はＨＩＧＨからＬＯＷに変化し、出力Ｐ（２）はＬＯＷからＨＩＧＨに変化する。従ってこの状態では、出力Ｐ（２）だけがＨＩＧＨになる。

このように信号線Ａ及びＢに交互にＨＩＧＨパルスを供給することで、出力Ｐ（０）乃至Ｐ（ｎ）のうちで一つだけＨＩＧＨである出力を一つずつ右にずらしていくことが出来る。遅延量を小さくする必要がある場合には、信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給する。この場合の動作は、上述の動作と逆であるので、詳細な説明は省略する。

信号線Ｃ及びＤに交互にＨＩＧＨパルスを供給することで、出力Ｐ（０）乃至Ｐ（ｎ）のうちで一つだけＨＩＧＨである出力を一つずつ左にずらしていくことが出来る。これらの出力信号Ｐ（１）乃至Ｐ（ｎ）を、図１０の可変遅延回路１３２及び１３３に供給することで、信号の遅延量を調整する。

図１３は、可変遅延回路１３２の回路構成の一例を示す回路図である。なお可変遅延回路１３３の構成は、可変遅延回路１３２の構成と同一である。可変遅延回路１３２は、インバータ２１０、ＮＡＮＤ回路２１１−１乃至２１１−ｎ、ＮＡＮＤ回路２１２−１乃至２１２−ｎ、及びインバータ２１３−１乃至２１３−ｎを含む。ここでＮＡＮＤ回路２１２−１乃至２１２−ｎ及びインバータ２１３−１乃至２１３−ｎが、遅延素子列を構成する。

ＮＡＮＤ回路２１１−１乃至２１１−ｎの一方の入力には、入力信号ＳＩの反転信号がインバータ２１０から供給され、もう一方の入力には信号Ｐ（１）乃至Ｐ（ｎ）が供給される。信号Ｐ（１）乃至Ｐ（ｎ）のうちで、一つだけＨＩＧＨである信号をＰ（ｘ）とする。ＮＡＮＤ回路２１１−１乃至２１１−ｎうちでＮＡＮＤ回路２１１−ｘ以外のものは、一方の入力がＬＯＷであるから、出力はＨＩＧＨレベルになる。このＨＩＧＨレベルを一方の入力に受け取るＮＡＮＤ回路２１２−１乃至２１２−ｎのうちでＮＡＮＤ回路２１２−ｘ以外のものは、他方の入力に対するインバータとして機能する。

従って、ＮＡＮＤ回路２１２−ｘより図面左側にある遅延素子列は、ＮＡＮＤ回路２１２−ｎの一方の入力に与えられる固定のＨＩＧＨレベルを伝達する。従って、ＮＡＮＤ回路２１２−ｘの一方の入力はＨＩＧＨである。ＮＡＮＤ回路２１２−ｘのもう一方の入力には、インバータ２１０及びＮＡＮＤ回路２１１−ｘを介して、入力信号ＳＩが供給される。従って、ＮＡＮＤ回路２１２−ｘからインバータ２１３−１までの遅延素子列は、入力信号ＳＩを遅延させながら伝播させ、遅延された信号が出力信号ＳＯとして得られる。この場合の出力信号ＳＯは、入力信号ＳＩに対して、遅延素子ｘ段分の遅延時間だけ遅れることになる。

このように、図１１に示される位相比較器１３４が分周信号の位相を比較し、この比較結果に基づいて、図１２に示される遅延制御回路１３５が出力信号Ｐ（１）乃至Ｐ（ｎ）のうちで唯一ＨＩＧＨである信号の位置を制御し、この信号Ｐ（１）乃至Ｐ（ｎ）によって、図１３に示される可変遅延回路１３２（１３３）の遅延量を設定する。これによって、図１０のＤＬＬ回路１１１に於て、所望の遅延量を有した信号を生成して出力することが出来る。

図１４は、図８の位相シフト回路１１２の構成を示す構成図である。図１４に示されるように、位相シフト回路１１２は、可変遅延回路２５０及び２５１、位相比較器２５２、及び遅延制御回路２５３を含む。入力端子ＩＮに入力された信号は、可変遅延回路２５０によって遅延量Ｔだけ遅延される。可変遅延回路２５０から出力される遅延量Ｔの信号は、更に可変遅延回路２５１によって、可変遅延回路２５０の遅延量と同一の遅延量Ｔだけ遅延される。可変遅延回路２５１から出力される遅延量２Ｔの信号は、位相比較器２５２によって、入力端子ＩＮに入力された信号と位相が比較される。位相比較器２５２は、両信号の位相が同一になるように、遅延制御回路２５３を介して可変遅延回路２５０及び２５１の遅延量Ｔを制御する。

従って、遅延量２Ｔが位相にして３６０度に等しくなるように、可変遅延回路２５０及び２５１の遅延量が調整されることになる。これによって、位相シフト回路１１２の出力端子ＯＵＴには、入力信号を位相にして１８０度遅延させた信号が得られることになる。なお可変遅延回路２５０及び２５１、位相比較器２５２、及び遅延制御回路２５３の構成は、夫々、ＤＬＬ回路１１１の可変遅延回路１３２及び１３３、位相比較器１３４、及び遅延制御回路１３５の構成と同様である。

なお信号周波数が固定の場合には、位相シフト回路１１２は、固定の遅延量だけ信号を遅延させる固定遅延回路であってもよい。図１５は、ロジックチップ１１及びメモリチップ１２のメモリ・ロジック間Ｉ／Ｏ部２０の別の構成例を示すブロック図である。図１５に於て、図８と同一の構成要素は同一の番号で参照され、その説明は省略される。

図１５の構成は、図８の構成に比較して、ロジックチップ１１からメモリチップ１２に供給したクロック信号Ｉ−ＣＬＫを、ワイヤボンディング２５ａを介してメモリチップ１２からロジックチップ１１に戻す構成が付加されている。戻されたクロック信号Ｉ−ＣＬＫは、メモリチップ１２から読み出されたデータをロジックチップ１１に取り込む際に用いるクロック信号Ｔ−ＣＬＫを生成するために用いられる。

図８の構成は、ロジックチップ１１とメモリチップ１２との間のワイヤボンディング２５に於て、信号伝播の遅延がない或いは無視できる程度に小さいことを条件とする構成であり、図１５の構成に於ては、ワイヤボンディング２５に無視できない遅延がある場合であっても、信頼性のあるデータ転送を行うために、クロック信号Ｉ−ＣＬＫを戻すことが行われる。

ここでワイヤボンディング２５或いは２５ａによる信号遅延をＴ１とする。ロジックチップ１１からメモリチップ１２に供給されるクロック信号Ｉ−ＣＬＫは、ワイヤボンディング２５による遅延量Ｔ１を有する。メモリチップ１２に対するデータ書き込みの場合、ロジックチップ１１からメモリチップ１２へ伝播するデータ信号も、ワイヤボンディング２５で遅延量Ｔ１だけ遅れることになる。従って、遅延量Ｔ１を有するクロック信号Ｉ−ＣＬＫから求めた書き込み用クロック信号Ｔ−ＣＬＫを用いて、遅延量Ｔ１を有するデータをメモリチップ１２に取り込むことに問題はない。

しかしながら、遅延量Ｔ１のクロック信号Ｉ−ＣＬＫに同期してメモリチップ１２から読み出されるデータは、ロジックチップ１１に到達するまでに更に遅延量Ｔ１だけ遅れることになる。従って、遅延無しのクロック信号Ｉ−ＣＬＫと比較すると、ロジックチップ１１に到達するデータは、遅延量２Ｔ１だけ遅れている。従って図８の構成のように、遅延量無しのクロック信号Ｉ−ＣＬＫから求めた書き込み用クロック信号Ｔ−ＣＬＫを用いて、遅延量２Ｔ１のデータをロジックチップ１１に取り込んだのでは、データ取り込みに関して同期が取れないことになる。

図１５の構成に於ては、ロジックチップ１１からメモリチップ１２に送信したクロック信号Ｉ−ＣＬＫを、更にワイヤボンディング２５ａを介してロジックチップ１１に戻すことで、遅延量２Ｔ１のクロック信号Ｉ−ＣＬＫを得ることが出来る。ロジックチップ１１に於ては、この遅延量２Ｔ１のクロック信号Ｉ−ＣＬＫから求めた書き込み用クロック信号Ｔ−ＣＬＫを同期信号として用いて、メモリチップ１２から送られる遅延量２Ｔ１のデータを取り込む。このような構成によって、ロジックチップ１１とメモリチップ１２間の信号遅延が無視できない場合であっても、信頼性のある高速なデータ転送を行うことが出来る。

図１６は、ロジックチップ１１及びメモリチップ１２のメモリ・ロジック間Ｉ／Ｏ部２０の更に別の構成例を示すブロック図である。図１６に於て、図８と同一の構成要素は同一の番号で参照され、その説明は省略される。図１６の構成においては、図８の構成で用いられるデータ書き込み用クロック信号Ｔ−ＣＬＫに対して、分周器で１／２の周波数に分周したデータ書き込み用クロック信号Ｔ−ＣＬＫ（Ａ）及びＴ−ＣＬＫ（Ｂ）を生成し、このデータ書き込み用クロック信号Ｔ−ＣＬＫ（Ａ）及びＴ−ＣＬＫ（Ｂ）を用いて、外部からのデータ取り込みを行う。

このようにして取り込まれたデータは、基のクロック信号Ｉ−ＣＬＫに比較して１／２の周波数で切り替わるので、ロジックチップ１１及びメモリチップ１２の内部回路の動作周波数を１／２にすることが出来る。即ち、ロジックチップ１１及びメモリチップ１２を従来可能な速度で動作させながらも、この動作周波数よりも高い周波数の高速なクロックを用いて、ロジックチップ１１及びメモリチップ１２間で高速なデータ転送を実現することが出来る。即ち、図１のように同一パッケージ１０にロジックチップ１１及びメモリチップ１２を搭載して、対向するＩ／Ｏ端子２２同士をワイヤボンディング２５で接続した構成において、高速データ転送可能な特徴を十分に生かすことが出来る。

メモリチップ１２に於ては、Ｔ−ＣＬＫ発生回路１００ａの分周器３０１が、信号Ｎ５（クロック信号Ｔ−ＣＬＫ）を１／２に分周する。分周されたクロック信号Ｔ−ＣＬＫ（Ａ）は、等長配線１０２ａを介して、ラッチ−Ａ３０５に供給される。また分周されたクロック信号Ｔ−ＣＬＫ（Ｂ）は、等長配線１０２ａを介して、ラッチ−Ｂ３０６に供給される。ラッチ−Ａ３０５及びラッチ−Ｂ３０６は、ロジックチップ１１からのデータ取り込み用のラッチであり、データ送出用には、データ出力バッファ３０４が用いられる。

図１７は、図１６のメモリチップ１２の動作を説明するためのタイミング図である。図１７に示されるように、１／２に分周されたクロック信号Ｎ２１及びＮ２２を生成し、クロック信号Ｎ２１及びＮ２２が等長配線１０２ａで遅延されたクロック信号Ｎ２３及びＮ２４を用いて、データ信号Ｎ１２を取り込む。このようにしてラッチ−Ａ３０５及びラッチ−Ｂ３０６に取り込まれたデータは、クロック信号Ｉ−ＣＬＫ（信号Ｎ１）の１／２の周波数で、データ切り替えが行われることになる。

なお図１６及び図１７の例に於ては、分周器３０１は２分周としたが、２分周ではなくＮ分周され互いに位相が３６０度／ＮだけずれたＮ個のクロック信号を生成する構成としてもよい。この場合、データ取り込み用のラッチは、各Ｉ／Ｏ端子２２に対してＮ個設けられる。図１６に戻り、ロジックチップ１１に於ては、分周器３０２が、信号Ｎ５'（クロック信号Ｔ−ＣＬＫ）を１／２に分周する。データ取り込み及びデータ送出に関する動作は、メモリチップ１２の動作と同様であるので説明を省略する。

図１６のロジックチップ１１は、更にＰＬＬ回路３０３を含む。このＰＬＬ回路３０３によって、接続端子２４を介して外部から供給されるクロック信号ＣＬＫの周波数を逓倍して、高周波数のクロック信号Ｉ−ＣＬＫを生成する。外部から供給するクロック信号ＣＬＫは、図１の半導体システム１までバスを介して供給されるので、それ程高い信号周波数を用いることは出来ない。そこで図１６のような構成とすれば、半導体システム１内部で高い周波数のクロック信号Ｉ−ＣＬＫを生成して、ロジックチップ１１及びメモリチップ１２間で高速なデータ転送を行うことが出来る。なおＰＬＬ回路３０３の回路構成は、従来技術の範囲内であるので説明を省略する。

なお上述の図８、図１５、及び図１６の構成に於ては、外部からクロック信号ＣＬＫを受け取るチップはロジックチップ１１であるとしたが、逆にメモリチップ１２がクロック信号ＣＬＫを外部から受け取る構成であってもよい。図１８は、メモリチップ１２に於て、ロジックチップ１１に対向する辺に配置されるＩ／Ｏ端子２２の一例を示す図である。

メモリチップ１２が、２のＭ乗ビット×Ｎワード×２のＬ乗バンク構成のメモリチップである場合、Ｉ／Ｏ端子２２は、一つのクロック受信用端子（或いはクロック送信用端子）ＣＬＫ、Ｍ個のアドレス信号用端子及びＬ個のバンク選択信号用端子Ａ００乃至Ａ１９、Ｎ個のデータ入出力端子ＤＱ００乃至ＤＱ３１、３個のコマンド選択用端子ＷＥ、ＣＡＳ、及びＲＡＳ、１個のパワーダウン信号用端子ＰＤ、バイト単位に用意したＤＭ信号用端子ＤＭ０乃至ＤＭ７、電源用端子ＶＳＳ、ＶＣＣ、ＶＳＳＱ、及びＶＣＣＱを含む。また更に、メモリチップ１２は、供給されたクロック信号をロジックチップ１１に戻す（或いは供給したクロック信号をロジックチップ１１から受け取る）クロックリターン端子ＲＣＬＫを含んでもよい。ここでＤＭ信号用端子ＤＭ０乃至ＤＭ７が受け取る信号は、バイト毎にマスクをしてデータを書き込まないようにするための信号である。

また電源用端子ＶＳＳ、ＶＣＣ、ＶＳＳＱ、及びＶＣＣＱの幾つかは、ＤＬＬ回路１１１、１１４、１２１、及び１２４、及び／又はＰＬＬ回路３０３用の専用電源端子であってよい。ＤＬＬ回路やＰＬＬ回路は、その動作がデリケートであり外乱に弱いので、ＤＬＬ回路及び／又はＰＬＬ回路に専用電源を設けることで、信頼性のあるクロック制御を行うことが可能になる。

図１９は、本発明による図１の半導体システムのＥＳＤ保護回路を説明するための図である。図１９に於て、図１と同一の構成要素は同一の番号で参照され、その説明は省略する。通常、半導体チップの端子には、ＥＳＤ（electrical-static discharge ）によるデバイス破壊を防ぐために、ＥＳＤ保護回路が設けられる。ＥＳＤとしては、ワイヤボンディング時等に帯電した金属がデバイスに接触して起こる放電、帯電した人体がデバイスに触れた時に起こる放電、及びデバイスのパッケージが帯電し他の物体に接触して起こる放電などが挙げられる。

図１或いは図１９のように、パッケージ１０にロジックチップ１１及びメモリチップ１２が搭載される場合、ロジックチップ１１及びメモリチップ１２間を接続するためのＩ／Ｏ端子２２（パッド）は、パッケージ１０によって覆われており、帯電した人体が触れるようなことはない。従って、外部端子１３に対して設けられるＥＳＤ保護回路４０１と比較して、ロジックチップ・メモリチップ間Ｉ／Ｏに対して設けられるＥＳＤ保護回路４０２は、比較的小さなものであればよい。即ち、ＥＳＤ保護回路４０２は、比較的小量の電流を流せすに足るものであればよい。

このようにＥＳＤ保護回路４０２を小さく出来れば、チップ面積を小さく出来るという利点がある。また寄生容量を小さく出来るので、信号の切り替わりの速度を速くすることが可能である。図２０は、ＭＯＳＦＥＴをＥＳＤ保護回路として用いた場合の実施例を示す図である。

ＥＳＤ保護回路４０１或いは４０２は、ＮＭＯＳトランジスタ４１０を含む。信号レベル以上の電圧がパッド（接続端子２４或いはＩ／Ｏ端子２２）に印加されると、ＮＭＯＳトランジスタ４１０が導通して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即ち外部端子１３に接続される接続端子２４に用いられる回路の場合、ＮＭＯＳトランジスタ４１０のゲート幅は１０００μｍ程度でよい。またＥＳＤ保護回路４０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の場合、ＮＭＯＳトランジスタ４１０のゲート幅は５００μｍ程度でよい。

図２１は、フィールドＭＯＳＦＥＴをＥＳＤ保護回路として用いた場合の実施例を示す図である。ＥＳＤ保護回路４０１或いは４０２は、しきい値電圧の高いフィールドＭＯＳＦＥＴ４１１を含む。信号レベル以上の電圧がパッド（接続端子２４或いはＩ／Ｏ端子２２）に印加されると、フィールドＭＯＳＦＥＴ４１１が導通して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即ち外部端子１３に接続される接続端子２４に用いられる回路の場合、フィールドＭＯＳＦＥＴ４１１のゲート幅は１０００μｍ程度でよい。またＥＳＤ保護回路４０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の場合、フィールドＭＯＳＦＥＴ４１１のゲート幅は５００μｍ程度でよい。

図２２は、バイポーラ型トランジスタをＥＳＤ保護回路として用いた場合の実施例を示す図である。ＥＳＤ保護回路４０１或いは４０２は、バイポーラ型トランジスタ４１２を含む。信号レベル以上の電圧がパッド（接続端子２４或いはＩ／Ｏ端子２２）に印加されると、バイポーラ型トランジスタ４１２が導通して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即ち外部端子１３に接続される接続端子２４に用いられる回路の場合、バイポーラ型トランジスタ４１２のエミッタ面積は３００μｍ² 程度でよい。またＥＳＤ保護回路４０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の場合、バイポーラ型トランジスタ４１２のエミッタ面積は１００μｍ² 程度でよい。

図２３は、ダイオードをＥＳＤ保護回路として用いた場合の実施例を示す図である。ＥＳＤ保護回路４０１或いは４０２は、ダイオード４１３を含む。信号レベル以上の電圧がパッド（接続端子２４或いはＩ／Ｏ端子２２）に印加されると、ダイオード４１３が導通して、デバイス破壊を防ぐ。ＥＳＤ保護回路４０１の場合、即ち外部端子１３に接続される接続端子２４に用いられる回路の場合、ダイオード４１３のジャンクション面積は３００μｍ² 程度でよい。またＥＳＤ保護回路４０２の場合、即ちＩ／Ｏ端子２２に用いられる回路の場合、ダイオード４１３のジャンクション面積は１００μｍ² 程度でよい。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明により同一のパッケージにロジックチップとメモリチップとを搭載した実施例を示す図である。 高速Ｉ／Ｏ回路の出力回路及び入力回路の回路構成を示す回路図である。 本発明により同一のパッケージにロジックチップとメモリチップとを搭載した別の実施例を示す図である。 本発明により同一のパッケージにロジックチップとメモリチップとを搭載した更に別の実施例を示す図である。 本発明により同一のパッケージにロジックチップとメモリチップとを搭載した更に別の実施例を示す図である。 図１のメモリチップの構成例を示すブロック図である。 外部記憶装置用Ｉ／Ｏ部を備える場合の図１のメモリチップの構成例を示すブロック図である。 図１の高速Ｉ／Ｏ回路を含むメモリ・ロジック間Ｉ／Ｏ部の構成を示すブロック図である。 図８のメモリチップ側の高速Ｉ／Ｏ回路の動作を説明するためのタイミング図である。 ＤＬＬ回路の構成を示す構成図である。 位相比較器の回路構成の一例を示す回路図である。 遅延制御回路の回路構成の一例を示す回路図である。 可変遅延回路の回路構成の一例を示す回路図である。 図８の位相シフト回路の構成を示す構成図である。 ロジックチップ及びメモリチップのメモリ・ロジック間Ｉ／Ｏ部の別の構成例を示すブロック図である。 ロジックチップ及びメモリチップのメモリ・ロジック間Ｉ／Ｏ部の更に別の構成例を示すブロック図である。 図１６のメモリチップの動作を説明するためのタイミング図である。 メモリチップに於て、ロジックチップに対向する辺に配置されるＩ／Ｏ端子の一例を示す図である。 本発明による図１の半導体システムのＥＳＤ保護回路を説明するための図である。 ＭＯＳＦＥＴをＥＳＤ保護回路として用いた場合の実施例を示す図である。 フィールドＭＯＳＦＥＴをＥＳＤ保護回路として用いた場合の実施例を示す図である。 バイポーラ型トランジスタをＥＳＤ保護回路として用いた場合の実施例を示す図である。 ダイオードをＥＳＤ保護回路として用いた場合の実施例を示す図である。 （Ａ）は、共通バスを介したロジックデバイスとメモリデバイスとの接続の従来例を示す図であり、（Ｂ）は、ロジックデバイスとメモリデバイスとをワンチップ化したワンチップＬＳＩの例を示す図である。

符号の説明

１ 半導体システム１
１０ パッケージ
１１ ロジックチップ
１２ メモリチップ
１３ 外部端子
１４ 接続端子
１５ Ｉ／Ｏ回路電源用端子
１６ Ｉ／Ｏ回路電源線
１７ 端子
２０ メモリ・ロジック間Ｉ／Ｏ部
２１ 高速Ｉ／Ｏ回路
２２ Ｉ／Ｏ端子
２３ Ｉ／Ｏ電源端子
２４ 接続端子
２５ ワイヤボンディング
３０ 外部記憶装置用Ｉ／Ｏ部
３１ 外部記憶装置用Ｉ／Ｏ回路
３２ 外部記憶装置用端子
３３ 降圧回路
４１ クロックバッファ
４２ コマンドデコーダ
４３ バンク選択バッファ
４４ アドレスバッファ
４５ データバッファ
４６ メモリセルアレイ
４７ ローデコーダ
４８ センスアンプ・ライトアンプ
４９ コラムデコーダ
５０、５０Ａ バンク
５１ シリアルアドレスカウンタ
５２ シリアルデコーダ
５３ シリアルアクセスメモリ
５４ 転送ゲート
５５ 転送制御回路
５６ 外部記憶装置用データバッファ
１００ Ｔ−ＣＬＫ発生回路
１０１ Ｒ−ＣＬＫ発生回路
１０２ 等長配線
１０３ データバッファ
１１１ ＤＬＬ回路
１１２ 位相シフト回路
１１３ ダミー等長配線
１１４ ＤＬＬ回路
１１５ ダミー等長配線
１１６ ダミーデータバッファ
１１７ ダミーノード
１２８ データバッファ
１２０ クロックバッファ
１２１ ＤＬＬ回路
１２２ 位相シフト回路
１２３ ダミー等長配線
１２４ ＤＬＬ回路
１２５ ダミー等長配線
１２６ ダミーデータバッファ
１２７ ダミーノード
１２８ データバッファ
４０１ ＥＳＤ保護回路
４０２ ＥＳＤ保護回路
５０１ ロジックデバイス
５０２ メモリデバイス
５０３ バス

Claims (4)

1. パッケージと、該パッケージ内部に格納される複数の半導体チップを含み、該複数の半導体チップは、該パッケージ外部と接続される外部接続パッドと、該複数の半導体チップ間で接続されるチップ間接続パッドと、静電気放電による破壊防止のために該外部接続パッド毎に設けられる第１の電流駆動能力を有する第１のＥＳＤ保護回路と、静電気放電による破壊防止のために該チップ間接続パッド毎に設けられる第２の電流駆動能力を有する第２のＥＳＤ保護回路を含み、該第２の電流駆動能力は該第１の電流駆動能力よりも小さいことを特徴とする半導体システム。
2. 前記第１のＥＳＤ保護回路は第１のＭＯＳＦＥＴを含み、前記第２のＥＳＤ保護回路は第２のＭＯＳＦＥＴを含み、該第２のＭＯＳＦＥＴは該第１のＭＯＳＦＥＴよりも狭いゲート幅を有することを特徴とする請求項１記載の半導体システム。
3. 前記第１のＥＳＤ保護回路は第１のバイポーラ型トランジスタを含み、前記第２のＥＳＤ保護回路は第２のバイポーラ型トランジスタを含み、該第２のバイポーラ型トランジスタは該第１のバイポーラ型トランジスタよりも狭いエミッタ面積を有することを特徴とする請求項１記載の半導体システム。
4. 前記第１のＥＳＤ保護回路は第１のダイオードを含み、前記第２のＥＳＤ保護回路は第２のダイオードを含み、該第２のダイオードは該第１のダイオードよりも狭いエミッタ面積を有することを特徴とする請求項１記載の半導体システム。

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