JP2015176893A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2015176893A JP2015176893A JP2014050111A JP2014050111A JP2015176893A JP 2015176893 A JP2015176893 A JP 2015176893A JP 2014050111 A JP2014050111 A JP 2014050111A JP 2014050111 A JP2014050111 A JP 2014050111A JP 2015176893 A JP2015176893 A JP 2015176893A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- semiconductor
- adhesive
- folded
- semiconductor chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
Abstract
【課題】外形サイズを大きくすることなくワイヤボンディングが可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置によれば、複数の半導体チップを階段状にずらして多段積層し、途中で半導体チップをずらす方向を反転させて積層する折り返し構造を有するものにおいて、前記ずらす方向を反転させる直前に積層された折り返し段半導体チップの裏面の一端側に接着材が配置され、前記折り返し段半導体チップの直下に位置する半導体チップの端面部が、少なくとも前記接着材と接した状態で、前記各半導体チップがワイヤボンディングされている。前記各半導体チップをワイヤボンディングする際の前記接着材の弾性率は40Mpa以上である。
【選択図】図7
【解決手段】実施形態の半導体装置によれば、複数の半導体チップを階段状にずらして多段積層し、途中で半導体チップをずらす方向を反転させて積層する折り返し構造を有するものにおいて、前記ずらす方向を反転させる直前に積層された折り返し段半導体チップの裏面の一端側に接着材が配置され、前記折り返し段半導体チップの直下に位置する半導体チップの端面部が、少なくとも前記接着材と接した状態で、前記各半導体チップがワイヤボンディングされている。前記各半導体チップをワイヤボンディングする際の前記接着材の弾性率は40Mpa以上である。
【選択図】図7
Description
本発明の実施形態は、複数の半導体チップを階段状にずらして多段積層し、途中でずらす方向を反転させて積層する折り返し構造を有する半導体装置及び半導体装置の製造方法に関する。
複数の半導体チップを、ガラスエポキシ基板やリードフレーム上階段状にずらして多段積層し、途中でずらす方向を反転させて積層する折り返し構造を有するようにダイボンディングして構成される半導体装置がある。このような半導体装置において、ずらす方向を反転させる直前(折り返し段と称す)の半導体チップの厚さが薄いと、ワイヤボンディングを行うため当該半導体チップの端部にキャピラリが当接した際にチップが撓み、チップ割れが発生したりボンディングワイヤ先端部のボール剥がれ(接合不良)が生じるおそれがある。従来、このようなチップの撓みを防止するため、折り返し段の半導体チップの下部に樹脂を配置することが行われている。
しかしながら、上記の対策では、配置した樹脂が基板又はリードフレーム上で広がってしまうため、その樹脂を避けるようにワイヤボンディングを行う必要があり、半導体装置の外形サイズが大きくなってしまうという問題があった。また、それに付随して使用する材料が多くなることから、総じてコストがアップするという問題もあった。
そこで、半導体装置の外形サイズを大きくせずともワイヤボンディングが可能な半導体装置及び半導体装置の製造方法を提供する。
そこで、半導体装置の外形サイズを大きくせずともワイヤボンディングが可能な半導体装置及び半導体装置の製造方法を提供する。
実施形態の半導体装置によれば、複数の半導体チップを階段状にずらして多段積層し、複数の半導体チップの一方の面に接着材を配置し、途中で半導体チップをずらす方向を反転させて積層する。複数の半導体チップの一方の面に加え、前記ずらす方向を反転させる直前に積層された折り返し段半導体チップの裏面の一端側にも接着材を配置し、前記折り返し段半導体チップの直下に位置する半導体チップの端面部が、少なくとも前記接着材と接した状態で、前記各半導体チップの他方の面がワイヤボンディングされている。そして、前記各半導体チップをワイヤボンディングする際の前記接着材の弾性率が40Mpa以上となっている。
以下、一実施形態について図面を参照して説明する。図1は、半導体装置の製造方法の手順を示すフローチャートである。先ず、例えばメモリ等の回路が形成された各半導体チップの表面に保護テープを貼り付けて(S1)裏面研削を行う(S2)。それから、それら複数の半導体チップを階段状に積層するため、各半導体チップの裏面の全面に、半硬化樹脂(例えばエポキシ系,ポリイミド系,アクリル系)を用いた接着材であるDAF(Dai Attached Film)を貼り付ける(S3)。
本実施形態では、例えば8枚の半導体チップを多段積層する。最終的な積層形態は図6から図8に示されているが、基板1の上に半導体チップ2(1〜8)を積層するため、図2に示すように、各半導体チップ2(1〜8)の裏面にそれぞれDAF3を貼り付ける。半導体チップ2(1〜5)まで一方向にずらしながら積層すると、そこからずらす方向を反転して半導体チップ2(6〜8)を積層する。
各半導体チップ2のサイズは例えば10mm角程度であり、半導体チップ2(2〜8)の厚さは例えば40μm程度である。基板1の直上に積層される半導体チップ2(1)だけは、チップの割れを防止するため厚さがより厚く設定されている(例えば60μm〜80μm程度)。また、各半導体チップ2をずらす寸法は、各半導体チップ2の一端側に配置されているワイヤボンディングを行うためのパッドの位置に応じて適宜設定する。
ここで、ずらす方向を反転する直前に積層される半導体チップ2(5)については(折り返し段半導体チップ)、ステップS3を実行した後に、その裏面の一端側に線状(直方体状)のDAF4を貼り付ける(S4,図3参照)。このDAF4の厚さはDAF3(例えば数μm程度)よりも厚く、例えば30μm程度に設定されており、その線幅は、半導体チップ2(4)に対する半導体チップ2(5)の積層ずれ幅と略等しくなるように設定されている。尚、図2及び図3に示す厚さ寸法は、後述する図4〜図6に示すものよりも拡大した状態となっている。
以上を前処理として行った後、ダイボンディングを行う(S5)。図4〜図6は、ダイボンディングの工程を詳細に示している。図4に示すように、基板1の上に、半導体チップ2(1〜4)まで一方向(図中右方向)にずらしながら順次積層する。尚、半導体チップ2(1)の裏面に貼付されているDAF3は、その他のDAF3よりも若干厚くなっているが、これは、基板1の表面にある微細な凹凸を吸収するためである。
続いて、図5に示すように、半導体チップ2(4)の上に半導体チップ2(5)を積層するが、この際に、半導体チップ2(5)の裏面に貼付されているDAF4の左側面を、半導体チップ2(4)の端面部Eに接触させるように配置する。尚、この時、前記端面部Eは、DAF4により接着された状態になるものに限らず、少なくともDAF4に接した状態にあれば良い。また、半導体チップ2(4)の上に半導体チップ2(5)を積層した際に、半導体チップ2(5)がずれて張り出している部分は、半導体チップ2(4)から見てオーバーハングした形状となっている。DAF4の矩形の外形寸法は、そのオーバーハングした形状となる部分の寸法に合わせたものにする。なお、半導体チップ2(4)より下の半導体チップ2の端面部は露出している。
また、上述したように、DAF4の厚さ寸法は例えば30μm程度としているが、この寸法は、半導体チップ2(4)の厚さ寸法(40μm)に、半導体チップ2(5)の裏面の前面に配置されているDAF3の厚さ寸法(数μm)を加えた値以下として設定されている。そして、DAF4の厚さ寸法は、少なくとも半導体チップ2(4)の端面がDAF4に接する状態となるように設定する必要がある。
次に、図6に示すように、半導体チップ2(6〜8)を、ずらす方向を反転させて(図中左方向)順次積層する。図6(b)は、図6(a)の右側面を示している。それから、加熱してDAF3及び4を硬化させると、図7に示すように、基板1,半導体チップ2(1〜8)をワイヤボンディングして、金などからなるワイヤ5により電気的に接続する(S6)。
その後、トランスファモールド法やインジェクションモールド法、コンプレッションモールド法等の樹脂封止方法を用い、ワイヤボンディングされた半導体チップ2(1〜8)を、樹脂を用いて封止する(図8参照)。この時、半導体チップ2(5)の裏面に貼付されたDAF4の側面を半導体チップ2(4)の端面部Eに接触させているが、半導体チップ2(4)より下の半導体チップ2の端面部は、封止樹脂9に接する形状となる。封止後に、必要に応じて不要な部分を切り落とし、半導体装置は完成する。
このように折り返し構造を有するものにワイヤボンディングを行うと、半導体チップ2(5)をワイヤボンディングするためキャピラリを当接させた際の撓み量が最も大きくなる。そこで、半導体チップ2(4),2(5)間でオーバーハング形状となる部分に合わせてDAF4を配置することで、半導体チップ2(5)をワイヤボンディングする際に当該チップ2(5)の撓み変形を防止する。
図9は、横軸にDAFを硬化した後の温度175℃における弾性率(MPa,対数表示)を示し、縦軸には、半導体チップの端部にワイヤボンディング用のキャピラリを当接させた場合の撓み量(μm)を示している。半導体チップの厚さとDAFの厚さとの組み合わせを変化させ、DAFのヤング率を熱機械分析(TMA)により測定した。チップ割れが発生する撓み量は15μm以上である。
硬化後のDAFの弾性率が40MPa以上あれば、全ての厚さの組み合わせについてチップの撓み量を15μm未満にして、チップ割れを防止することができる。但し、半導体チップの厚さはより薄い方が望ましいので、DAF4を設ける構造を厚さ70μm以下のチップに適用すれば、半導体装置全体を小型化する効果が得られると考える。
以上のように本実施形態によれば、複数の半導体チップ2を基板1上に階段状にずらして多段積層し、途中でずらす方向を反転させて積層する折り返し構造を有するものにおいて、ずらす方向を反転させる直前に積層された半導体チップ2(5)の裏面の一端側にDAF4を配置し、半導体チップ2(5)の直下に位置する半導体チップ2(4)の端面部Eが少なくともDAF4と接した状態で、各半導体チップ2(1〜8)をワイヤボンディングする。
これにより、半導体チップ2(5)の厚さ寸法を、他の半導体チップ2(2〜4)等より厚くせずとも、半導体チップ2(5)をワイヤボンディングする際の撓み変形を抑止してチップ割れ等を防止できる。そして、各半導体チップ2をワイヤボンディングする際のDAF4の弾性率を40Mpa以上とし、半導体チップ2(5)の厚さを70μm以下とすることで、より確実にチップ割れ等を防止できる。
尚、DAFの貼り合わせを用いた技術は、プロセスの安定性に優れている。例えば液体をインクジェットにより吐出させてオーバーハング部の形状を作成しようとすると、段差の形状は液体の粘度に依存することになる。高い粘度の液体を用いれば形状の安定性は高くなるが、小さい液滴によるインクジェットはできなくなるというトレードオフがある。また、溶媒の蒸発時間が短くなる環境下でインクジェットを用いれば形状の安定性は高くなるが、ノズルの目詰まりを起こし易くなるというトレードオフもある。すなわち、オーバーハング部の形状について高い形状安定性を目指すと、プロセスマージンや装置の安定稼働にしわ寄せが及ぶことになる。
これに対して、DAFの貼り合わせの場合は、元々が固体なので特にプロセスへしわ寄せが行くことなく、高い形状安定性を実現できる。また、液体の様に温度や溶媒の蒸発等による粘度変化もないので、樹脂量も高い精度で制御できる。更に、予め設定した厚さのDAFを用いるので、厚さの精度も高いというメリットがある。
(その他の実施形態)
ワイヤボンディングする際の弾性率が40Mpa以上あれば、接着材として、DAF4に替えて液状の樹脂からなる接着材を用いても良い。
折り返し段半導体チップの厚さは、個別の設計により許容される場合は70μmを超えていても良い。
半導体チップの多段積層数は、適宜変更して良い。
ワイヤボンディングする際の弾性率が40Mpa以上あれば、接着材として、DAF4に替えて液状の樹脂からなる接着材を用いても良い。
折り返し段半導体チップの厚さは、個別の設計により許容される場合は70μmを超えていても良い。
半導体チップの多段積層数は、適宜変更して良い。
本発明の実施形態を説明したが、この実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
図面中、2は半導体チップ、2(5)は半導体チップ(折り返し段半導体チップ)、3,4はDAF(接着材)を示す。
Claims (5)
- 階段状にずらして多段積層された複数の半導体チップと、
前記複数の半導体チップの一方の面に配置された接着材と、を備え、
前記複数の半導体チップは、途中で半導体チップをずらす方向を反転させ、折り返して積層されており、
前記複数の半導体チップの一方の面に加え、前記ずらす方向を反転させる直前に積層された折り返し段半導体チップの裏面の一端側にも前記接着材が配置され、
前記折り返し段半導体チップの直下に位置する半導体チップの端面部が、少なくとも前記接着材と接した状態で、前記各半導体チップの他方の面がワイヤボンディングされており、
前記各半導体チップをワイヤボンディングする際の前記接着材の弾性率が、40Mpa以上であることを特徴とする半導体装置。 - 階段状にずらして多段積層された複数の半導体チップと、
前記複数の半導体チップの一方の面に配置された接着材と、を備え、
前記複数の半導体チップは、途中で半導体チップをずらす方向を反転させ、折り返して積層されており、
前記複数の半導体チップの一方の面に加え、前記ずらす方向を反転させる直前に積層された折り返し段半導体チップの裏面の一端側にも前記接着材が配置され、
前記折り返し段半導体チップの直下に位置する半導体チップの端面部が、少なくとも前記接着材と接した状態で、前記各半導体チップの他方の面がワイヤボンディングされており、
前記折り返し段半導体チップの直下に位置する半導体チップのさらに下に位置する半導体チップの端面部が、前記複数の半導体チップを封止する封止樹脂と接していることを特徴とする半導体装置。 - 前記接着材に、半硬化樹脂を用いることを特徴とする請求項1又は2記載の半導体装置。
- 前記折り返し段半導体チップの厚さが、70μm以下であることを特徴とする請求項1から3の何れか一項に記載の半導体装置。
- 半導体チップを一方向にずらしながら階段状に多段積層した後、半導体チップをずらす方向を反転させて階段状に多段積層する半導体装置の製造方法であって、
前記多段積層する前の複数の半導体チップの裏面に、半硬化樹脂からなる接着材を面状に配置し、
前記ずらす方向を反転させる直前に積層される半導体チップを折り返し段半導体チップとして、前記折り返し段半導体チップの裏面における一端側に、半硬化樹脂からなる接着材を線状に配置し、
半導体チップを一方向にずらしながら階段状に多段積層し、
前記折り返し段半導体チップを積層する際に、その直下に位置する半導体チップの端面部が前記接着材に少なくとも接するように積層し、
半導体チップを前記反転させた方向にずらして多段積層し、
前記各半導体チップをワイヤボンディングすることを特徴とする半導体装置の製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014050111A JP2015176893A (ja) | 2014-03-13 | 2014-03-13 | 半導体装置及び半導体装置の製造方法 |
TW103125586A TWI555141B (zh) | 2014-03-13 | 2014-07-25 | Semiconductor device and method for manufacturing semiconductor device |
CN201410452797.9A CN104916664A (zh) | 2014-03-13 | 2014-09-05 | 半导体装置及半导体装置的制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014050111A JP2015176893A (ja) | 2014-03-13 | 2014-03-13 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2015176893A true JP2015176893A (ja) | 2015-10-05 |
Family
ID=54085589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014050111A Pending JP2015176893A (ja) | 2014-03-13 | 2014-03-13 | 半導体装置及び半導体装置の製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2015176893A (ja) |
CN (1) | CN104916664A (ja) |
TW (1) | TWI555141B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019165046A (ja) * | 2018-03-19 | 2019-09-26 | 東芝メモリ株式会社 | 半導体装置およびその製造方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004235310A (ja) * | 2003-01-29 | 2004-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2011119756A (ja) * | 2004-05-20 | 2011-06-16 | Toshiba Corp | 積層型電子部品 |
JP2012216651A (ja) * | 2011-03-31 | 2012-11-08 | Sumitomo Bakelite Co Ltd | 半導体装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3813788B2 (ja) * | 2000-04-14 | 2006-08-23 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
JP4751351B2 (ja) * | 2007-02-20 | 2011-08-17 | 株式会社東芝 | 半導体装置とそれを用いた半導体モジュール |
-
2014
- 2014-03-13 JP JP2014050111A patent/JP2015176893A/ja active Pending
- 2014-07-25 TW TW103125586A patent/TWI555141B/zh not_active IP Right Cessation
- 2014-09-05 CN CN201410452797.9A patent/CN104916664A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004235310A (ja) * | 2003-01-29 | 2004-08-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
JP2011119756A (ja) * | 2004-05-20 | 2011-06-16 | Toshiba Corp | 積層型電子部品 |
JP2012216651A (ja) * | 2011-03-31 | 2012-11-08 | Sumitomo Bakelite Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
TWI555141B (zh) | 2016-10-21 |
TW201535627A (zh) | 2015-09-16 |
CN104916664A (zh) | 2015-09-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9601438B2 (en) | Semiconductor device and method for manufacturing the same | |
JP5529371B2 (ja) | 半導体装置及びその製造方法 | |
US9093450B2 (en) | Chip package and manufacturing method thereof | |
CN112530880B (zh) | 半导体装置及半导体装置的制造方法 | |
JP2012015185A (ja) | 半導体記憶装置 | |
JP2012216644A (ja) | 半導体装置及びその製造方法 | |
JP2016062995A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2015177061A (ja) | 半導体装置の製造方法および半導体装置 | |
JP5700927B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
JP2020009983A (ja) | 半導体装置 | |
JP2017055052A (ja) | 半導体装置および半導体装置の製造方法 | |
JP5184132B2 (ja) | 半導体装置およびその製造方法 | |
US9669567B2 (en) | Manufacturing method of molded article | |
JP2016213464A (ja) | 積層パッケージ素子およびその製造方法 | |
KR101590453B1 (ko) | 휨 개선을 위한 반도체 칩 다이 구조 및 방법 | |
US8785254B2 (en) | Method of manufacturing high-capacity semiconductor package | |
JP2014167973A (ja) | 半導体装置およびその製造方法 | |
JP2015176893A (ja) | 半導体装置及び半導体装置の製造方法 | |
US9997484B2 (en) | Semiconductor device and manufacturing method of the same | |
KR20140124871A (ko) | 비균일 진공 프로파일 다이 부착 팁 | |
US11101242B2 (en) | Semiconductor device and method of manufacturing same | |
US10121767B2 (en) | Semiconductor storage device and manufacturing method thereof | |
JP2013098240A (ja) | 記憶装置、半導体装置及び半導体装置の製造方法 | |
JP2021044435A (ja) | 半導体装置 | |
JP2010258227A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160218 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170131 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170808 |