KR20100134354A - 반도체 패키지, 스택 모듈, 카드 및 전자 시스템 - Google Patents

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KR20100134354A
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김길수
염근대
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Abstract

반도체 패키지 및 이를 이용한 스택 모듈, 카드 및 전자 시스템이 개시된다. 반도체 패키지는 기판을 포함한다. 복수의 제 1 반도체칩들은 상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된다. 서포팅 부재는 상기 기판 및 상기 복수의 제 1 반도체칩들 중 최하층 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연된다. 상기 서포팅 부재의 평면 크기는 상기 최하층 제 1 반도체칩의 평면 크기보다 작다.

Description

반도체 패키지, 스택 모듈, 카드 및 전자 시스템{Semiconductor package, stack module, card and electronic system}
본 발명은 반도체 장치에 관한 것이고, 특히 하나 또는 그 이상의 반도체칩들을 실장한 반도체 패키지와 이를 이용한 스택 모듈, 카드 및 전자 시스템에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 하지만, 반도체칩의 고집적화는 그 제조 공정상의 한계로 인해서 한계에 부딪히고 있다. 이에 따라, 복수의 반도체칩들을 적층하여 하나의 패키지로 제품화 한 적층형 반도체 패키지가 고려되고 있다.
하지만, 적층형 반도체 패키지에 있어서 반도체칩들의 적층 수가 많아지고 반도체칩들의 전극 패드들의 수가 많아짐에 따라서, 반도체칩들의 연결이 어려워지고 있다. 이에 따라, 반도체 패키지의 신뢰성이 떨어져 그 평면 크기의 축소가 어려워지고 있다.
따라서 본 발명이 이루고자 하는 하나의 과제는 그 평면 크기를 줄일 수 있는 반도체 패키지를 제공하는 데 있다.
나아가, 본 발명이 이루고자 하는 다른 과제는 상기 반도체 패키지를 이용한 스택 모듈, 카드 및 전자 시스템을 제공하는 데 있다.
하지만 전술한 본 발명의 과제는 예시적으로 제시된 것이고, 본 발명이 이에 제한되지는 않는다.
본 발명의 일 형태에 따른 반도체 패키지가 제공된다. 기판이 제공된다. 복수의 제 1 반도체칩들은 상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된다. 서포팅 부재는 상기 기판 및 상기 복수의 제 1 반도체칩들 중 최하층 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연된다. 상기 서포팅 부재의 평면 크기는 상기 최하층 제 1 반도체칩의 평면 크기보다 작다.
상기 반도체 패키지의 일 예에 따르면, 상기 서포팅 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 하면 일부분을 노출하도록 상기 최하층 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치될 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 제 2 반도체칩이 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결될 수 있다. 나아가, 상기 제 2 반도체칩은 상기 최하층 제 1 반도체칩과 적어도 일부분이 수직으로 중첩되도록 상기 최하층 제 1 반도체칩 아래에 배치될 수 있다. 또한, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 적어도 하나의 일부분과 수직으로 전적으로 중첩되도록 배치될 수 있다.
상기 반도체 패키지의 다른 예에 따르면, 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결된 수동 소자가 더 제공될 수 있다. 나아가, 상기 수동 소자는 상기 최하층 제 1 반도체칩과 적어도 일부분이 수직으로 중첩되도록 상기 최하층 제 1 반도체칩 아래에 배치될 수 있다.
본 발명의 다른 형태에 따른 반도체 패키지가 제공된다. 기판이 제공된다. 제 1 반도체칩은 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결된다. 서포팅 부재는 상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된다. 제 2 반도체칩은 상기 제 1 반도체칩 아래에 배치되고 상기 기판과 전기적으로 연결된다. 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으로 중첩하여 배치된다.
본 발명의 일 형태에 따른 스택 모듈이 제공된다. 제 1 반도체 패키지가 제공된다. 제 2 반도체 패키지는 상기 제 1 반도체 패키지 상에 적층된다. 상기 제 1 반도체 패키지는, 기판; 상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 제 1 반도체칩; 상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 서포팅 부재; 및 상기 제 1 반도체칩 아래에 배치되고 상기 기판과 전기적으로 연결된 제 2 반도체칩을 포함한다. 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으 로 중첩하여 배치된다. 상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상기 제 1 반도체칩과 전기적으로 연결된다.
본 발명의 일 형태에 따른 메모리 카드가 제공된다. 메모리부가 제공된다. 상기 메모리부의 데이터 입출력을 제어하는 제어기가 제공된다. 상기 메모리부는 전술한 반도체 패키지들의 어느 하나를 포함할 수 있다.
본 발명의 일 형태에 따른 전자 시스템이 제공된다. 외부 장치와 데이터의 교환을 위한 입출력 장치가 제공된다. 상기 데이터를 저장하기 위한 메모리부가 제공된다. 상기 데이터를 제어하기 위한 프로그램을 실행하기 위한 프로세서부가 제공된다. 상기 메모리부는 전술한 반도체 패키지들의 어느 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지에 따르면, 제 1 반도체칩 아래에 그 크기 조절이 용이한 서포팅 부재를 개재시킴으로써, 제 2 반도체칩을 제 1 반도체칩들과 중첩되게 배치할 수 있다. 따라서 반도체 패키지의 풋프린트가 커지는 것을 막을 수 있고 그 결과 반도체 패키지의 집적도를 높일 수 있다.
나아가, 제 2 반도체칩은 기판 바로 위에 적층될 수 있다. 따라서 제 2 반도체칩을 제 1 반도체칩들 위에 배치하는 경우보다, 제 2 반도체칩과 기판을 연결하는 제 2 연결 부재들의 높이를 낮출 수 있다. 이에 따라, 조밀하게 배치된 제 2 반도체칩의 제 2 전극 패드들에 제 2 연결 부재들을 연결하는 작업이 용이해진다. 또한, 제 2 연결 부재들의 높이가 낮아짐에 따라서 몰딩 단계에서 와이어 스위핑에 의해서 제 2 연결 부재들이 서로 쇼트될 확률이 작아진다. 따라서 반도체 패키지의 신뢰성이 높아질 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 2는 도 1의 반도체 패키지의 일부분을 보여주는 평면도이다.
도 1 및 도 2를 참조하면, 기판(110)이 제공된다. 예를 들어, 기판(110)은 인쇄회로기판, 플레서블 기판, 테이프 기판 등 다양하게 불릴 수 있다. 기판(110)은 코어 보드(102), 코어 보드(102)의 상면 상의 제 1 수지층(104) 및 코어 보드(102)의 하면 상의 제 2 수지층(106)을 포함할 수 있다. 기판(110)은 서로 반대편에 배치된 제 1 측벽(112) 및 제 2 측벽(114)을 포함할 수 있다.
제 1 수지층(104) 내에는 제 1 전극 핑거들(116) 및 제 2 전극 핑거들(118)이 더 제공될 수 있다. 예를 들어, 제 1 전극 핑거들(116) 및 제 2 전극 핑거들(118)은 코어 보드(102) 상에 제 1 수지층(104)으로부터 노출되도록 배치될 수 있다. 기판(110)은 회로 패턴(미도시)을 더 포함할 수 있고, 제 1 전극 핑거들(116)의 일부 및 제 2 전극 핑거들(118)의 일부는 이러한 회로 패턴에 의해서 전 기적으로 연결될 수 있다. 제 1 전극 핑거들(116) 및 제 2 전극 핑거들(118)의 수 및 배치는 예시적으로 제공되었고, 따라서 이 실시예의 범위를 제한하지 않는다.
복수의 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 접착 부재들(142)을 이용하여 기판(110) 상에 서로 적층될 수 있다. 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 내부에 집적회로를 포함할 수 있다. 예를 들어, 상기 집적회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 내부의 집적회로와 연결된 제 1 전극 패드들(141)을 상면 (즉, 활성면(active surface)) 상에 포함할 수 있다.
제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 동종 제품들이거나 또는 이종 제품들일 수 있다. 예를 들어, 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 모두 메모리칩들일 수 있다. 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 이 경우, 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가지거나 또는 서로 다른 크기를 가질 수도 있다. 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)의 수는 예시적으로 도시되었고 이 실시예의 범위를 제한하지 않는다.
제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 전극 패드들(141)을 노출하도록 순차적인 오프셋 배치를 가질 수 있다. 예를 들어, 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e)은 기판(110)의 제 1 측벽(112) 방향으로 순차로 오프셋 되고, 제 1 반도체칩들(140f, 140g, 140h)은 기판(110)의 제 2 측벽(114) 방향으로 순차로 오프셋 될 수 있다. 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)의 이러한 오프셋 배치는 예시적으로 도시되었고 이 실시예의 범위를 제한하지 않는다. 예를 들어, 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)이 모두 한 방향으로 오프셋 되거나 또는 전술한 두 방향을 따라서 반복적으로 오프셋 될 수도 있다.
제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)은 제 1 연결 부재들(145)을 통해서 기판(110)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 연결 부재들(145)은 기판(110)의 제 1 전극 핑거들(116)과 반도체칩(140a)의 제 1 전극 패드들(141)을 직접 연결하고, 반도체칩들(140b, 140c, 140d)의 제 1 전극 패드들(141)을 서로 연결할 수 있다. 나아가, 제 1 연결 부재들(145)은 기판(110)의 제 1 전극 핑거들(116)과 반도체칩(140e)의 제 1 전극 패드들(141)을 직접 연결하고, 반도체칩들(140g, 140g, 140h)의 제 1 전극 패드들(141)을 서로 연결할 수 있다. 예컨대, 제 1 연결 부재들(145)은 본딩 와이어일 수 있다.
서포팅 부재(130)는 기판(110) 및 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h) 사이에 제공될 수 있다. 예를 들어, 서포팅 부재(130)는 기판(110) 및 최하층에 배치된 제 1 반도체칩(140a) 사이에 개재될 수 있다. 서포팅 부재(130)는 접착 부재(132)를 이용하여 기판(110) 상에 부착될 수 있다.
서포팅 부재(130)는 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)을 지지하는 역할을 할 수 있다. 서포팅 부재(130)는 기판(110)으로부터 전기적으로 절연된다(electrically isolated). 따라서 서포팅 부재(130)는 기판(110)과 전기적으로 연결된 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)과 구별될 수 있다. 나아가, 서포팅 부재(130)는 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)로부터도 전기적으로 절연될 수 있다.
서포팅 부재(130)는 다양한 재료로 형성될 수 있다. 예를 들어, 서포팅 부재(130)는 내부에 집적회로를 전혀 포함하지 않는 더미칩(dummy chip)일 수 있다. 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)이 반도체 웨이퍼 상에 집적회로를 형성하여 제조되는 경우, 더미칩은 집적회로가 형성되기 전의 반도체 웨이퍼일 수 있다. 이러한 반도체 웨이퍼에 대해서 이면 연마를 진행하지 않는 경우, 더미칩은 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)보다 큰 두께를 가질 수 있다.
다른 예로, 서포팅 부재(130)는 인쇄회로기판 또는 절연 기판일 수 있다. 이러한 서포팅 부재(130)는 인터포저(interposer)라고 불릴 수도 있다. 또 다른 예로, 서포팅 부재(130)는 내부에 집적회로를 포함하는 반도체칩일 수도 있다. 이 경우에도 서포팅 부재(130)는 기판(110)과 전기적으로 절연되기 때문에, 서포팅 부재(130)의 집적회로가 반도체 패키지의 동작에 관여하지는 않는다.
서포팅 부재(130)는 제 1 반도체칩(140a)의 적어도 일 측벽으로부터 내부 방 향으로 오프셋 배치될 수 있다. 이에 따라, 제 1 반도체칩(140a)의 하면(비활성면) 일부분이 서포팅 부재(130)에 의하여 덮이지 않고 노출될 수 있고, 오프셋 영역(OA)이 그 노출 부분 아래에 한정될 수 있다. 나아가, 서포팅 부재(130)가 반도체 패키지의 크기를 키우지 않도록 서포팅 부재(130)의 평면 크기는 제 1 반도체칩(140a)의 평면 크기보다 작을 수 있다. 여기에서 평면 크기라 함은 기판(110) 위에서 볼 때의 크기, 즉 기판(110)과 평행한 단면 크기를 지칭할 수 있다. 일부 실시예에서, 평면 크기는 풋프린트(footprint)를 지칭할 수도 있다.
이에 따라, 서포팅 부재(130)의 다른 측벽들은 제 1 반도체칩(140a)의 대응하는 측벽들과 정렬되거나 또는 내부 방향으로 오프셋 배치될 수 있다. 예를 들어, 서포팅 부재(130)의 상면은 제 1 반도체칩(140a)의 하면에 의해서 전적으로 덮일 수 있다. 즉, 서포팅 부재(130)는 제 1 반도체칩(140a)의 일부분과 수직으로 전적으로 중첩될 수 있다. 이 경우, 기판(110)의 위에서 볼 때, 서포팅 부재(130)는 제 1 반도체칩(140a)에 가려서 보이지 않게 된다. 따라서 서포팅 부재(130)는 반도체 패키지의 높이에 영향을 줄 뿐 평면 크기에는 실질적으로 영향을 끼치지 않게 된다.
한편, 이 실시예의 변형된 예에서, 서포팅 부재(130)가 제 1 반도체칩(140a)의 적어도 일 측벽으로부터 오프셋 배치되면서도 제 1 반도체칩(140a)에 의해서 완전히 덮여 있지는 않을 수도 있다. 이에 따라, 서포팅 부재(130)의 상면 일부분이 제 1 반도체칩(140a)으로부터 노출될 수도 있다.
제 2 반도체칩(150)은 기판(110) 상에 접착 부재(152)를 개재하여 적층될 수 있다. 제 2 반도체칩(150)은 집적회로를 내부에 포함할 수 있다. 예를 들어, 제 2 반도체칩(150)은 로직회로를 포함하는 로직칩일 수 있다. 이러한 로직칩은 메모리칩들을 제어하는 제어기일 수 있다. 제 2 반도체칩(150)은 이러한 로직회로와 전기적으로 연결된 제 2 전극 패드들(151)을 포함할 수 있다. 이 경우, 제 2 반도체칩(150)은 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)보다 작은 평면 크기를 가질 수 있다. 이에 따라, 제 2 전극 패드들(151)은 제 1 전극 패드들(141)보다 조밀하게 배치될 수 있다. 나아가 제 2 반도체칩(150)의 기능이 복잡해짐에 따라 제 2 전극 패드들(151)의 수가 더 늘어나고, 이에 따라 제 2 전극 패드들(151)이 더 조밀하게 배치될 수 있다.
제 2 반도체칩(150)은 제 1 반도체칩(140a)의 아래에 서포팅 부재(130)와 실질적으로 동등한 레벨에 배치될 수 있다. 예를 들어, 제 2 반도체칩(150)은 제 1 반도체칩(140a) 아래의 오프셋 영역(OA) 내로 침투하여 서포팅 부재(130)와 근접하도록 배치될 수 있다. 이에 따라, 제 2 반도체칩(150)의 적어도 일부분은 제 1 반도체칩(140a)의 일부분과 수직으로 중첩 배치될 수 있다. 서포팅 부재(130)의 평면 크기 및 오프셋 정도를 조절함으로써, 제 2 반도체칩(150)과 제 1 반도체칩(140a)의 중첩 정도가 조절될 수 있다. 이러한 중첩 배치로 인해서, 제 2 반도체칩(150)의 평면 크기가 반도체 패키지의 평면 크기에 끼치는 영향을 줄일 수 있다.
나아가, 제 2 반도체칩(150)은 기판(110)의 제 1 측벽(112) 방향으로 가장 멀리 오프셋 배치된 제 1 반도체칩(140e)의 일부분과 전적으로 수직으로 중첩될 수 있다. 이 경우, 기판(110)의 위에서 볼 때, 제 2 반도체칩(150)은 제 1 반도체칩 들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)에 의해서 실질적으로 보이지 않게 된다. 따라서 제 2 반도체칩(150)은 반도체 패키지의 평면 크기를 증가시키지 않게 된다.
다만, 이 실시예의 변형된 예에서, 제 2 반도체칩(150)이 제 1 반도체칩(140e)에 의해서 전적으로 가려지지 않을 수도 있다. 이 경우, 제 2 반도체칩(150)의 돌출 부분을 최소화함으로써 반도체 패키지의 평면 크기의 증가를 최소화할 수 있다.
제 2 반도체칩(150)은 제 2 연결 부재들(155)을 통해서 기판(110)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 연결 부재들(155)은 제 2 전극 패드들(151)과 제 2 전극 핑거들(118)을 직접 연결할 수 있다. 예를 들어, 제 2 연결 부재들(155)은 본딩 와이어일 수 있다. 제 2 연결 부재들(155)의 배치를 용이하게 하기 위해서 서포팅 부재(130)의 기판(110) 상의 높이는 제 2 반도체칩(150)의 기판(110) 상의 높이보다 클 수 있다. 이에 따라, 제 2 반도체칩(150)과 제 1 반도체칩(140a) 사이에 간격(G1)이 존재할 수 있다.
제 2 전극 핑거들(118)의 일부는 기판(110)의 내부 회로(미도시)를 통해서 제 1 전극 핑거들(116)과 전기적으로 연결될 수 있다. 이에 따라, 제 2 반도체칩(150)과 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)이 전기적으로 연결될 수 있다.
몰딩 부재(170)는 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h) 및 제 2 반도체칩(150)을 덮도록 기판(110) 상에 제공될 수 있다. 예 를 들어, 몰딩 부재(170)는 절연 수지, 예컨대 에폭시 몰딩 컴파운드를 포함할 수 있다.
이 실시예에서, 제 2 반도체칩(150)은 기판(110) 바로 위에 적층될 수 있다. 따라서 제 2 반도체칩(150)을 최상층의 제 1 반도체칩(140h) 위에 배치하는 경우보다, 제 2 연결 부재들(155)의 높이를 낮출 수 있다. 이에 따라, 조밀하게 배치된 제 2 전극 패드들(151)에 제 2 연결 부재들(155)을 연결하는 작업이 용이해진다. 또한, 제 2 연결 부재들(155)의 높이가 낮아짐에 따라서 이후 몰딩 단계에서 와이어 스위핑에 의해서 제 2 연결 부재들(155)이 서로 쇼트될 확률이 작아진다.
따라서 제 2 반도체칩(150)을 기판(110) 바로 위에 배치함으로써 제 2 반도체칩(150)과 기판(110)의 연결 신뢰성을 높일 수 있다. 또한, 제 2 반도체칩(150)을 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)의 일부분과 중첩되도록 배치함으로써, 반도체 패키지의 풋프린트가 커지는 것을 막을 수 있어서 반도체 패키지의 평면 크기를 축소할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 3을 참조하면, 제 2 반도체칩(150a)은 플립칩(flip chip) 타입으로 기판(110) 상에 적층될 수 있다. 제 2 반도체칩(150a)은 활성면이 기판(110)을 향하도록 배치되고, 범프들(155a)을 통해서 기판(110)의 제 2 본딩 핑거들(118a)과 연결될 수 있다.
선택적으로, 범프들(155a)의 크기를 조절하여, 제 2 반도체칩(150a)과 제 1 반도체칩(140a)을 접착 부재(142)를 이용하여 서로 부착시킬 수 있다. 이 경우, 서포팅 부재(130)와 제 2 반도체칩(150)이 함께 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)을 지지할 수 있어서, 반도체 패키지의 견고성이 증대될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 4를 참조하면, 제 2 반도체칩(150b)은 제 2 반도체칩(150b)을 관통하는 제 2 연결 부재(155b)를 통해서 기판(110)과 전기적으로 연결될 수 있다. 이러한 제 2 연결 부재(155b)는 관통 전극으로 불릴 수도 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 5를 참조하면, 기판(110)은 제 1 수지층(104) 내에 개구(105)를 포함할 수 있다. 제 2 반도체칩(150)은 개구(105) 내의 코어 보드(102) 상에 접착 부재(152)를 통하여 부착될 수 있다. 따라서 제 2 반도체칩(150)은 서포팅 부재(130)보다 낮은 레벨에 배치될 수 있다. 이 경우, 제 2 반도체칩(150)과 제 1 반도체칩(140a) 사이의 간격(G2)이 도 1의 경우보다 커진다. 이에 따라, 제 2 연결 부재들(155)의 형성이 보다 용이해질 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 도 7은 도 6의 반도체 패키지의 일부분을 보여주는 평면도이다.
도 6 및 도 7을 참조하면, 기판(210)이 제공된다. 기판(210)은 코어 보드(202), 코어 보드(202)의 상면 상의 제 1 수지층(204) 및 코어 보드(202)의 하면 상의 제 2 수지층(206)을 포함할 수 있다. 제 1 수지층(204) 내에는 제 1 전극 핑거들(216) 및 제 2 전극 핑거들(218)이 배치될 수 있다. 기판(210)에 대한 설명은 도 1의 기판(110)에 대한 설명을 더 참조할 수 있다.
복수의 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 접착 부재들(242)을 개재하여 기판(210) 상에 서로 적층될 수 있다. 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 도 1과 달리 지그재그 형태로 오프셋 배치될 수 있다. 이에 따라, 제 1 반도체칩들(240a, 240c, 240e, 240g)의 제 1 전극 패드들(241)은 기판(210)의 제 1 측벽(212)에 인접한 가장자리 상에 배치되고, 제 1 반도체칩들(240b, 240d, 240f, 240h)의 제 1 전극 패드들(241)은 기판(210)의 제 2 측벽(214)에 인접한 가장자리 상에 배치될 수 있다.
제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 제 1 연결 부재들(245)을 통해서 기판(210)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 연결 부재들(245)은 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)의 제 1 전극 패드들(241)과 기판(210)의 제 1 전극 핑거들(216)을 직접 연결할 수 있다. 예를 들어, 제 1 연결 부재들(245)은 본딩 와이어일 수 있다.
제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 도 1 의 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)에 대한 설명을 더 참조할 수 있다.
서포팅 부재(230)는 접착 부재(232)를 통하여 기판(210) 상에 적층될 수 있다. 서포팅 부재(230)는 제 1 반도체칩(240a)으로부터 기판(210)의 제 1 측벽(212) 방향으로 오프셋 배치될 수 있다. 서포팅 부재(230)는 도 1의 서포팅 부재(130)에 대한 설명을 더 참조할 수 있다.
제 2 반도체칩(250)은 기판(210) 상에 접착 부재(252)를 개재하여 적층될 수 있다. 제 2 반도체칩(250)은 제 2 연결 부재들(255)을 통해서 기판(210)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 연결 부재들(255)은 제 2 반도체칩(250)의 제 2 전극 패드들(251)과 기판(210)의 제 2 전극 핑거들(218)을 직접 연결할 수 있다. 예를 들어, 제 2 연결 부재들(255)은 본딩 와이어들일 수 있다.
제 2 반도체칩(250)의 적어도 일부분은 제 1 반도체칩(240a)의 일부분과 수직으로 중첩될 수 있다. 나아가, 제 2 반도체칩(250)은 제 1 반도체칩(240b)의 일부분과 수직으로 전적으로 중첩될 수 있다. 제 2 반도체칩(250)은 도 1의 제 2 반도체칩(250)에 대한 설명을 더 참조할 수 있다.
한편, 이 실시예의 변형된 예들에서, 제 2 반도체칩(250)은 도 3의 제 2 반도체칩(150a) 또는 도 4의 제 2 반도체칩(150b)으로 대체될 수도 있다.
몰딩 부재(270)는 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h) 및 제 2 반도체칩(250)을 덮도록 기판(210) 상에 형성될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이 다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 8을 참조하면, 기판(310)이 제공된다. 기판(310)은 코어 보드(302), 코어 보드(302)의 상면 상의 제 1 수지층(304) 및 코어 보드(302)의 하면 상의 제 2 수지층(306)을 포함할 수 있다. 제 1 수지층(304) 내에는 제 1 전극 핑거들(316) 및 제 2 전극 핑거들(318)이 배치될 수 있다. 기판(310)에 대한 설명은 도 1의 기판(110)을 더 참조할 수 있다.
복수의 제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)은 접착 부재들(342)을 개재하여 기판(310) 상에 서로 적층될 수 있다. 제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)은 도 1과 달리 그 단부들이 서로 수직으로 정렬될 수 있다. 제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)은 제 1 연결 부재(345)를 통해서 기판(210)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 연결 부재(345)는 제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)의 제 1 전극 패드들(미도시)을 관통하여 기판(210)의 제 1 전극 패드들(316)과 연결될 수 있다. 이 경우, 제 1 연결 부재(345)는 관통 전극으로 불릴 수 있다.
제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h)은 도 1 및 도 2의 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)에 대한 설명을 더 참조할 수 있다.
서포팅 부재(330)는 접착 부재(332)를 통하여 기판(310) 상에 적층될 수 있 다. 서포팅 부재(330)는 제 1 반도체칩(340a)으로부터 기판(310)의 제 1 측벽(312) 방향으로 오프셋 배치될 수 있다. 서포팅 부재(330)는 도 1의 서포팅 부재(130)에 대한 설명을 더 참조할 수 있다.
제 2 반도체칩(350)은 기판(310) 상에 접착 부재(352)를 개재하여 적층될 수 있다. 제 2 반도체칩(350)은 제 2 연결 부재들(355)을 통해서 기판(310)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 연결 부재들(355)은 제 2 반도체칩(350)의 제 2 전극 패드들(미도시)과 기판(310)의 제 2 전극 핑거들(318)을 직접 연결할 수 있다. 예를 들어, 제 2 연결 부재들(355)은 본딩 와이어들일 수 있다. 제 2 반도체칩(350)은 제 1 반도체칩(340a)의 일부분과 수직으로 전적으로 중첩될 수 있다. 제 2 반도체칩(350)은 도 1의 제 2 반도체칩(350)에 대한 설명을 더 참조할 수 있다.
한편, 이 실시예의 변형된 예들에서, 제 2 반도체칩(350)은 도 3의 제 2 반도체칩(150a) 또는 도 4의 제 2 반도체칩(150b)으로 대체될 수도 있다.
몰딩 부재(370)는 제 1 반도체칩들(340a, 340b, 340c, 340d, 340e, 340f, 340g, 340h) 및 제 2 반도체칩(350)을 덮도록 기판(210) 상에 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 9를 참조하면, 기판(410)이 제공된다. 기판(410)은 코어 보드(402), 코어 보드(402)의 상면 상의 제 1 수지층(404) 및 코어 보드(402)의 하면 상의 제 2 수 지층(406)을 포함할 수 있다. 제 1 수지층(404) 내에는 제 1 전극 핑거들(416) 및 제 2 전극 핑거들(418)이 배치될 수 있다. 기판(410)은 도 1의 기판(110)에 대한 설명을 더 참조할 수 있다.
복수의 제 1 반도체칩들(440a, 440b, 440c, 440d, 440e, 440f, 440g, 440h)은 접착 부재들(442)을 개재하여 기판(410) 상에 서로 적층될 수 있다. 제 1 반도체칩들(440a, 440b, 440c, 440d, 440e)은 도 1과 달리 서로 수직으로 정렬되고, 제 1 반도체칩들(440f, 440g, 440h)은 제 1 반도체칩(440e)으로부터 순차로 오프셋 배치될 수 있다.
제 1 반도체칩들(440a, 440b, 440c, 440d, 440e)은 제 1 연결 부재(445a)를 통해서 기판(410)과 전기적으로 연결될 수 있다. 예를 들어, 제 1 연결 부재(445a)는 제 1 반도체칩들(440a, 440b, 440c, 440d, 440e)의 제 1 전극 패드들(미도시)을 관통하여 기판(410)의 제 1 전극 핑거들(416)과 연결될 수 있다. 이 경우, 제 1 연결 부재(445a)는 관통 전극으로 불릴 수 있다. 제 1 반도체칩들(440f, 440g, 440h)은 제 1 연결 부재들(445b)을 통해서 기판(410)의 제 1 전극 핑거들(416)과 연결될 수 있다.
제 1 반도체칩들(440a, 440b, 440c, 440d, 440e, 440f, 440g, 440h)은 도 1의 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)에 대한 설명을 더 참조할 수 있다.
서포팅 부재(430)는 접착 부재(432)를 통하여 기판(410) 상에 적층될 수 있다. 서포팅 부재(430)는 도 1의 서포팅 부재(430)에 대한 설명 및 도 8의 서포팅 부재(330)에 대한 설명을 더 참조할 수 있다.
제 2 반도체칩(450)은 기판(410) 상에 접착 부재(452)를 개재하여 적층될 수 있다. 제 2 반도체칩(450)은 제 2 연결 부재들(455)을 통해서 기판(410)과 전기적으로 연결될 수 있다. 예를 들어, 제 2 연결 부재들(455)은 제 2 반도체칩(450)의 제 2 전극 패드들(미도시)과 기판(410)의 제 2 전극 핑거들(418)을 직접 연결할 수 있다. 제 2 반도체칩(450)은 도 1의 제 2 반도체칩(450)에 대한 설명을 더 참조할 수 있다.
한편, 이 실시예의 변형된 예들에서, 제 2 반도체칩(450)은 도 3의 제 2 반도체칩(150a) 또는 도 4의 제 2 반도체칩(150b)으로 대체될 수도 있다.
몰딩 부재(470)는 제 1 반도체칩들(440a, 440b, 440c, 440d, 440e, 440f, 440g, 440h) 및 제 2 반도체칩(450)을 덮도록 기판(410) 상에 형성될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 10을 참조하면, 도 1의 제 2 반도체칩(150) 대신에 수동 소자(passive device, 160)가 기판(110) 상에 제공될 수 있다. 수동 소자(160)는 능동 소자(active device)와 대비되는 것으로서, 예컨대 레지스터(resistor), 커패시터(capacitor) 또는 인덕터(inductor)를 포함할 수 있다.
수동 소자(160)의 적어도 일부분은 제 1 반도체칩(140a)의 일부분과 수직으로 중첩될 수 있다. 나아가, 수동 소자(160)는 제 1 반도체칩(140e)의 일부분과 수 직으로 전적으로 중첩될 수 있다. 따라서 기판(110)의 위에서 볼 때 수동 소자(160)는 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)에 의해서 전적으로 덮일 수 있다. 이에 따라, 수동 소자(160)는 반도체 패키지의 평면 크기에 영향을 주지 않는다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1 및 도 10의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 11을 참조하면, 기판(110) 상에 수동 소자(160)가 더 제공될 수 있다. 수동 소자(160)는 서포팅 부재(150)의 제 2 반도체칩(150) 반대편에 배치될 수 있다. 수동 소자(160)는 제 1 반도체칩(140a)의 일부분과 수직으로 전적으로 중첩될 수 있다. 예를 들어, 서포팅 부재(150)의 중심부와 제 1 반도체칩(140a)의 중심부를 정렬시키면, 서포팅 부재(150)의 평면 크기가 제 1 반도체칩(140a)의 평면 크기보다 작기 때문에 서포팅 부재(150)의 측벽들 옆 및 제 1 반도체칩(140a) 바로 아래에 빈 공간들이 생길 수 있다. 이 빈 공간들의 일부에 제 2 반도체칩(150) 및 수동 소자(160)를 배치할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 12를 참조하면, 기판(610)이 제공된다. 기판(610)은 코어 보드(602), 코어 보드(602)의 상면 상의 제 1 수지층(604) 및 코어 보드(602)의 하면 상의 제 2 수지층(606)을 포함할 수 있다. 제 1 수지층(604) 내에는 제 1 전극 핑거들(616) 및 제 2 전극 핑거들(618)이 배치될 수 있다. 기판(610)은 도 1의 기판(110)에 대한 설명을 더 참조할 수 있다.
제 1 반도체칩들(640a, 640b, 640c, 640d, 640e, 640f)은 기판(610) 상에 서로 적층될 수 있다. 예를 들어, 제 1 반도체칩들(640a, 640b, 640c, 640d, 640e, 640f)은 기판(610)의 제 1 측벽(612) 또는 제 2 측벽(614) 방향으로 오프셋 배치될 수 있다. 제 1 반도체칩들(640a, 640b, 640c, 640d, 640e, 640f)은 제 1 연결 부재들(645)을 통해서 기판(610)의 제 1 전극 핑거들(616)과 전기적으로 연결될 수 있다.
서포팅 부재(630)는 제 1 반도체칩들(640c, 640d) 사이에 개재될 수 있다. 예를 들어, 서포팅 부재(630)는 접착 부재(632)를 개재하여 제 1 반도체칩(640c) 상에 부착될 수 있다. 서포팅 부재(630)의 평면 크기는 제 1 반도체칩(640d)의 평면 크기보다 작을 수 있다. 서포팅 부재(630)는 제 1 반도체칩(640d)에 의해서 덮이도록 배치될 수 있다. 서포팅 부재(630)는 도 1의 서포팅 부재(130)에 대한 설명을 더 참조할 수 있다.
제 2 반도체칩(650)은 제 1 반도체칩들(640c, 640d) 사이에 서포팅 부재(630)와 실질적으로 동일 레벨에 배치될 수 있다. 제 2 반도체칩(650)은 제 2 연결 부재들(655)을 통해서 기판(610)의 제 2 전극 핑거들(618)과 전기적으로 연결될 수 있다. 제 2 반도체칩(650)의 적어도 일부분은 제 1 반도체칩(640d)의 일부분과 수직으로 중첩 배치될 수 있다. 나아가, 제 2 반도체칩(650)은 제 1 반도체 칩(640c)과 수직으로 전적으로 중첩 배치될 수 있다.
몰딩 부재(670)는 제 1 반도체칩들(640a, 640b, 640c, 640d, 640e, 640f) 및 제 2 반도체칩(650)의 적층 구조를 덮도록 기판(610) 상에 형성될 수 있다.
한편, 이 실시예의 변형된 예에서, 제 2 반도체칩(650) 및 서포팅 부재(630)는 제 1 반도체칩들(640c, 640d)의 사이가 아닌 다른 층, 예컨대 제 1 반도체칩들(640a, 640b)의 사이에 실질적으로 동일 레벨에 배치될 수도 있다
도 13은 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 6의 반도체 패키지를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 13을 참조하면, 제 1 반도체 패키지(510) 상에 제 2 반도체 패키지(520)가 적층될 수 있다. 제 1 반도체 패키지(510)는 도 6의 반도체 패키지와 유사한 구조를 가질 수 있다. 다만, 기판(210)은 하면 상에 범프 패드들(219)을 더 포함할 수 있고, 범프 패드들(219) 상에는 제 1 범프들(290)이 더 연결될 수 있다. 나아가, 최상부에 배치된 제 1 반도체칩(240h) 상에는 제 1 반도체칩(240h)과 전기적으로 연결된 재배선 라인(280)이 더 배치될 수 있다.
제 2 반도체 패키지(520)는 제 3 기판(210a2) 및 제 3 기판(210a2) 상에 서로 적층된 제 3 반도체칩들(240a2, 240b2, 240c2, 240d2, 240e2, 240f2, 240g2, 240h2)을 포함할 수 있다. 제 3 반도체칩들(240a2, 240b2, 240c2, 240d2, 240e2, 240f2, 240g2, 240h2)은 제 3 연결 라인들(245c)을 통해서 제 3 기판(210a2)과 연결될 수 있다. 제 3 기판(210a2)은 제 2 범프들(290a2)을 통해서 제 1 반도체 패키 지(510)의 재배선 라인(280)과 연결될 수 있다. 이에 따라서, 제 2 반도체 패키지(520)가 제 1 반도체 패키지(510)와 전기적으로 연결될 수 있다. 즉, 제 3 반도체칩들(240a2, 240b2, 240c2, 240d2, 240e2, 240f2, 240g2, 240h2)과 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)이 전기적으로 연결될 수 있다.
한편, 제 2 반도체 패키지(520) 상에 하나 이상의 반도체 패키지들(미도시)이 더 적층될 수도 있다.
도 14는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 1의 반도체 패키지를 이용할 수 있고, 따라서 중복된 설명은 생략된다.
도 14를 참조하면, 제 1 반도체 패키지(530) 상에 제 2 반도체 패키지(540)가 적층될 수 있다. 제 1 반도체 패키지(530)는 도 1의 반도체 패키지와 실질적으로 유사한 구조를 가질 수 있다. 다만, 기판(110)은 하면 상에 범프 패드들(119)을 더 포함할 수 있고, 범프 패드들(119) 상에는 제 1 범프들(190)이 더 연결될 수 있다. 나아가, 최상부에 배치된 제 1 반도체칩(140h) 상에는 제 1 반도체칩(140h)과 전기적으로 연결된 재배선 라인(180)이 더 배치될 수 있다.
제 2 반도체 패키지(540)는 제 3 기판(110a2) 및 제 3 기판(110a2) 상에 서로 적층된 제 3 반도체칩들(140a2, 140b2, 140c2, 140d2, 140e2, 140f2, 140g2, 140h2)을 포함할 수 있다. 제 3 반도체칩들(140a2, 140b2, 140c2, 140d2, 140e2, 140f2, 140g2, 140h2)은 제 3 연결 라인들(145c)을 통해서 제 3 기판(110a2)과 연 결될 수 있다. 제 3 기판(110a2)은 제 2 범프들(190a2)을 통해서 제 1 반도체 패키지(530)의 재배선 라인(180)과 연결될 수 있다. 이에 따라서, 제 2 반도체 패키지(540)가 제 1 반도체 패키지(530)와 전기적으로 연결될 수 있다. 즉, 제 3 반도체칩들(140a2, 140b2, 140c2, 140d2, 140e2, 140f2, 140g2, 140h2)과 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)이 전기적으로 연결될 수 있다.
한편, 제 2 반도체 패키지(540) 상에 하나 이상의 반도체 패키지들(미도시)이 더 적층될 수도 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이다. 이 실시예에 따른 반도체 패키지는 도 6의 반도체 패키지에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략된다.
도 15를 참조하면, 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 서로 수직으로 정렬될 수 있다. 예를 들어, 제 1 반도체칩들(240a, 240b, 240c, 240d, 240e, 240f, 240g, 240h)은 동종 제품이고, 동일 크기를 갖고, 그 단부들이 서로 수직으로 정렬될 수 있다. 이 경우, 제 1 연결 부재들(245d)은 전극 패드들(미도시)로부터 접착 부재들(242) 사이를 관통하여 기판(210)에 연결될 수 있다.
도 16 내지 도 18, 도 20 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지에서 서포팅 부재의 변형된 예들을 보여주는 평면도들이다. 도 19는 도 18의 서포팅 부재를 보여주는 사시도이다.
도 16을 참조하면, 서포팅 부재(130a)는 적어도 한면이 파인 형태 다각 또는 원 기둥 형 형상을 가질 수 있다. 이에 따라, 서포팅 부재(130a)의 내부에는 빈 공간이 생기고, 이 빈 공간에 제 2 반도체칩(150)이 배치될 수 있다. 제 1 반도체칩(140a)은 서포팅 부재(130a)를 덮고, 나아가 제 2 반도체칩(150)의 일부 또는 전부를 덮을 수 있다. 서포팅 부재(130a)의 파인 부분으로는 몰딩 부재(도 1의 170)가 침투할 수 있다.
도 17을 참조하면, 서포팅 부재(130b)는 일부분이 잘리고 내부가 비어 있는 다각 또는 원 기둥 형상을 가질 수 있다. 이에 따라, 서포팅 부재(130b)의 내부에는 빈 공간이 생기고, 이 빈 공간에 제 2 반도체칩(150)이 배치될 수 있다. 제 1 반도체칩(140a)은 서포팅 부재(130b)를 덮고, 나아가 제 2 반도체칩(150)의 일부 또는 전부를 덮을 수 있다. 서포팅 부재(130b)의 잘린 부분으로 몰딩 부재(도 1의 170)가 침투할 수 있다.
도 18 및 도 19를 참조하면, 서포팅 부재(130c)는 내부가 비어 있는 다각 또는 원 기둥 형상을 가질 수 있다. 다만, 몰딩 부재(도 1의 170)가 서포팅 부재(130c)의 내부 공간으로 침투할 수 있도록, 서포팅 부재(130c)는 적어도 하나의 리세스부(133)를 가질 수 있다.
도 20을 참조하면, 서포팅 부재(130d)는 제 2 반도체칩(150) 주위에 이격 배치된 제 1 서포팅 세그먼트(130d1) 및 제 2 서포팅 세그먼트(130d2)를 포함할 수 있다. 예를 들어, 제 1 및 제 2 세그먼트들(130d1, 130d2)은 제 2 반도체칩(150)의 양측에 배치될 수 있고, 나아가 제 1 반도체칩(140a)의 중심을 기준으로 대칭되게 배치될 수 있다. 이러한 대칭 구조의 서포팅 부재(130d)는 힘의 균등 분배를 통해서 제 1 반도체칩(140a)을 안정적으로 지지할 수 있다.
도 21을 참조하면, 서포팅 부재(130e)는 제 2 반도체칩(150) 주위에 이격 배치된 제 1 및 제 2 서포팅 세그먼트들(130e1, 130e2)을 포함할 수 있다. 예를 들어, 제 1 및 제 2 서포팅 세그먼트들(130e1, 130e2)은 제 2 반도체칩(150)을 둘러싸는 형상을 갖고, 나아가 제 1 반도체칩(140a)의 중심을 기준으로 대칭되게 배치될 수 있다.
도 22를 참조하면, 서포팅 부재(130f)는 제 2 반도체칩(150) 주위에 이격 배치된 제 1,제 2, 제 3 및 제 4 서포팅 세그먼트들(130f1, 130f2, 130f3, 130f4)을 포함할 수 있다. 예를 들어, 제 1,제 2, 제 3 및 제 4 서포팅 세그먼트들(130f1, 130f2, 130f3, 130f4)은 제 1 반도체칩(140a)의 중심을 기준으로 대칭되게 배치될 수 있다.
전술한 도 16 내지 도 22의 서포팅 부재의 변형 실시예들은 편의상 도 2를 참조하여 설명되었지만, 이러한 서포팅 부재의 변형된 예들은 다른 실시예들에도 적용될 수 있다. 한편, 제 1 반도체칩(140a) 위에 도 1에 도시된 바와 같이 제 1 반도체칩들(140b, 140c, 140d, 140e, 140f, 140g, 140h)의 적어도 하나가 더 적층될 수도 있다.
도 23은 본 발명의 일 실시예에 따른 카드를 보여주는 평면도이다.
도 23을 참조하면, 기판(702) 상에 서포팅 부재(703) 및 제 2 반도체칩(705)이 적층될 수 있다. 제 1 반도체칩(704)은 서포팅 부재(703) 상에 적층될 수 있다. 기판(702)은 도 1의 기판(110)을 참조할 수 있고, 서포팅 부재(703)는 도 1의 서포팅 부재(130)를 참조할 수 있다. 제 1 반도체칩(704)은 도 1의 제 1 반도체칩(140a) 또는 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)의 적층 구조를 포함할 수 있다. 제 2 반도체칩(705)은 도 1의 제 2 반도체칩(150)을 참조할 수 있다.
기판(702)의 단부에는 터미널들(706)이 배치될 수 있다. 터미널들(706)은 카드의 입출력 단자로 이용될 수 있고, 따라서 제 2 반도체칩(705)에 전기적으로 연결될 수 있다.
도 24는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;
도 24를 참조하면, 메모리 카드는 하우징(721) 내에 제어기(722)와 메모리부(723)를 포함할 수 있다. 제어기(722)는 메모리부(723)의 데이터 입출력을 제어할 수 있다. 예를 들어, 제어기(722)의 명령에 따라서, 메모리부(723)와 제어기(722)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드는 메모리부(723)에 데이터를 저장하거나 또는 메모리부(723)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리부(723)는 전술한 반도체 패키지들 및 스택 모듈들의 적어도 하나를 포함할 수 있다. 이러한 메모리 카드는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital; SD) 카드를 포함할 수 있다.
도 25는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
도 25를 참조하면, 전자 시스템은 프로세서(731), 입/출력 장치(733) 및 메 모리부(732)를 포함할 수 있고, 이들은 버스(bus, 734)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(731)는 프로그램을 실행하고 시스템을 제어하는 역할을 할 수 있다. 입/출력 장치(733)는 데이터의 입출력에 이용될 수 있다. 시스템은 입/출력 장치(733)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리부(732)는 프로세서(731)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리부(732)는 전술한 반도체 패키지들 및 스택 모듈들의 적어도 하나를 포함할 수 있다.
예를 들어, 이러한 전자 시스템은 메모리부(732)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전제품(household appliances)에 이용될 수 있다.
도 26 내지 도 29는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.
도 26을 참조하면, 기판(110) 상에 서포팅 부재(130)를 접착 부재(132)를 통해서 적층할 수 있다.
도 27을 참조하면, 기판(110) 상에 서포팅 부재(130)와 실질적으로 동일 레벨에 서포팅 부재(130)와 인접하게 제 2 반도체칩(150)을 적층할 수 있다. 이어서, 와이어 본딩 방법을 이용하여, 제 2 반도체칩(150)과 기판(110)의 제 2 전극 핑거들(118)을 서로 연결할 수 있다.
도 28을 참조하면, 서포팅 부재(130) 상에 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)을 오프셋 적층할 수 있다. 이 경우, 제 1 반도체칩(140a)의 일부분과 제 2 반도체칩(150)의 일부분이 수직으로 중첩되고, 나아가 제 1 반도체칩(140e)의 일부분과 제 2 반도체칩(150)의 전체 부분이 수직으로 중첩될 수 있다.
이어서, 와이어 본딩 방법을 이용하여, 제 1 연결 부재들(145)을 이용하여 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)과 기판(110)의 제 1 전극 핑거들(116)을 서로 연결할 수 있다.
도 29를 참조하면, 기판(110) 상에 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h) 및 제 2 반도체칩(150)을 덮도록 몰딩 부재(170)를 형성할 수 있다.
도 30 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.
도 30을 참조하면, 기판(110) 상에 접착 부재(132)를 통해서 서포팅 부재(130)를 적층할 수 있다. 이어서, 제 1 수지층(104)을 패터닝하여 제 1 수지층(104) 내에 서포팅 부재(132)와 인접하게 개구(105)를 형성할 수 있다.
도 31을 참조하면, 개구(105) 부분 상에 제 2 반도체칩(150)을 적층할 수 있다. 이에 따라서, 제 2 반도체칩(150)은 개구(105)의 깊이만큼 서포팅 부재(130)로부터 아래에 배치될 수 있다. 이어서, 와이어 본딩 방법을 이용하여, 제 2 반도체칩(150)과 기판(110)의 제 2 전극 핑거들(118)을 연결할 수 있다.
도 32를 참조하면, 서포팅 부재(130) 상에 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)을 오프셋 적층할 수 있다. 이어서, 와이어 본딩 방법을 이용하여, 제 1 연결 부재들(145)을 통해서 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h)과 기판(110)의 제 1 전극 핑거들(116)을 서로 연결할 수 있다. 이어서, 기판(110) 상에 제 1 반도체칩들(140a, 140b, 140c, 140d, 140e, 140f, 140g, 140h) 및 제 2 반도체칩(150)을 덮도록 몰딩 부재(170)를 형성할 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 2는 도 1의 반도체 패키지의 일부분을 보여주는 평면도이고;
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 7은 도 6의 반도체 패키지의 일부분을 보여주는 평면도이고;
도 8은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 9는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 12는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 13은 본 발명의 일 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 14는 본 발명의 다른 실시예에 따른 스택 모듈을 보여주는 단면도이고;
도 15는 본 발명의 다른 실시예에 따른 반도체 패키지를 보여주는 단면도이고;
도 16 내지 도 18, 도 20 내지 도 22는 본 발명의 실시예들에 따른 반도체 패키지에서 서포팅 부재의 변형된 예들을 보여주는 평면도들이고;
도 19는 도 18의 서포팅 부재를 보여주는 사시도이고;
도 23은 본 발명의 일 실시예에 따른 카드를 보여주는 평면도이고;
도 24는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고;
도 25는 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이고;
도 26 내지 도 29는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이고; 그리고
도 30 내지 도 32는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 보여주는 단면도들이다.

Claims (40)

  1. 기판;
    상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 복수의 제 1 반도체칩들; 및
    상기 기판 및 상기 복수의 제 1 반도체칩들 중 최하층 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연된 서포팅 부재를 포함하고, 상기 서포팅 부재의 평면 크기는 상기 최하층 제 1 반도체칩의 평면 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 복수의 제 1 반도체칩들은 동종의 제품이고, 상기 서포팅 부재의 평면 크기는 상기 복수의 제 1 반도체칩들의 평면 크기보다 작은 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 서포팅 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 하면 일부분을 노출하도록 상기 최하층 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 서포팅 부재의 상면은 상기 최하층 제 1 반도체칩의 바닥면에 의해서 전적으로 덮여 있는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 서포팅 부재는 그 내부에 집적회로를 포함하지 않는 더미칩인 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 서포팅 부재는 인쇄회로기판을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결된 제 2 반도체칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 제 2 반도체칩은 상기 최하층 제 1 반도체칩과 적어도 일부분이 수직으로 중첩되도록 상기 최하층 제 1 반도체칩 아래에 배치된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 서포팅 부재의 일 측벽은 상기 최하층 제 1 반도체칩의 일 측벽으로 내부 방향으로 오프셋 배치되고, 상기 제 2 반도체칩의 일 측벽은 상기 서포팅 부재의 오프셋 배치된 상기 일 측벽에 인접하여 배치된 것을 특징으로 하는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 제 2 반도체칩 및 상기 서포팅 부재는 상기 최하층 제 1 반도체칩 아래에 실질적으로 동일 레벨에 배치된 것을 특징으로 하는 반도체 패키지.
  11. 제 8 항에 있어서, 상기 제 2 반도체칩은 상기 최하층 제 1 반도체칩 아래에서 상기 서포팅 부재보다 아래 레벨에 배치된 것을 특징으로 하는 반도체 패키지.
  12. 제 8 항에 있어서, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 적어도 하나의 일부분과 수직으로 전적으로 중첩되도록 배치된 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 복수의 제 1 반도체칩들은 적어도 일 방향으로 순차 오프셋 배치되고, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 상기 서포팅 부재로부터 가장 멀리 오프셋 배치된 제 1 반도체칩의 일부분과 수직으로 전적으로 중첩 배치된 것을 특징으로 하는 반도체 패키지.
  14. 제 12 항에 있어서, 상기 복수의 제 1 반도체칩들은 지그재그 형태로 오프셋 배치되고, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 상기 서포팅 부재로부터 멀리 오프셋 배치된 제 1 반도체칩들의 일부분들과 수직으로 전적으로 중첩 배치된 것을 특징으로 하는 반도체 패키지.
  15. 제 12 항에 있어서, 상기 복수의 제 1 반도체칩들은 그 단부들이 서로 정렬되고, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들의 일부분들과 수직으로 전적으로 중첩 배치된 것을 특징으로 하는 반도체 패키지.
  16. 제 8 항에 있어서, 상기 서포팅 부재의 상기 기판 상의 높이는 상기 제 2 반도체칩의 상기 기판 상의 높이보다 큰 것을 특징으로 하는 반도체 패키지.
  17. 제 8 항에 있어서, 상기 제 2 반도체칩은 상기 기판 상에 플립칩 타입으로 본딩되고, 상기 제 2 반도체칩의 일면은 상기 최하층 제 1 반도체칩에 부착된 것을 특징으로 하는 반도체 패키지.
  18. 제 8 항에 있어서, 상기 제 2 반도체칩은 적어도 하나의 관통 전극을 이용하여 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  19. 제 8 항에 있어서, 상기 제 2 반도체칩은 본딩 와이어를 이용하여 상기 기판과 전기적으로 연결된 것을 특징으로 하는 반도체 패키지.
  20. 제 8 항에 있어서, 상기 복수의 제 1 반도체칩들은 메모리칩들이고, 상기 제 2 반도체칩은 로직칩인 것을 특징으로 하는 반도체 패키지.
  21. 제 1 항에 있어서, 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결된 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서, 상기 수동 소자는 상기 최하층 제 1 반도체칩과 적어도 일부분이 수직으로 중첩되도록 상기 최하층 제 1 반도체칩 아래에 배치된 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서, 상기 수동 소자는 상기 복수의 제 1 반도체칩들 중 적어도 하나의 일부분과 수직으로 전적으로 중첩되도록 배치된 것을 특징으로 하는 반도체 패키지.
  24. 기판;
    상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 제 1 반도체칩;
    상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 서포팅 부재; 및
    상기 제 1 반도체칩 아래에 배치되고 상기 기판과 전기적으로 연결된 제 2 반도체칩을 포함하고, 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으로 중첩하여 배치된 것을 특징으로 하는 반도체 패키지.
  25. 제 24 항에 있어서, 상기 기판 상의 수동 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  26. 제 25 항에 있어서, 상기 서포팅 부재, 상기 제 2 반도체칩 및 상기 수동 소자는 상기 기판 상에서 실질적으로 동일 레벨에 배치된 것을 특징으로 하는 반도체 패키지.
  27. 제 25 항에 있어서, 상기 수동 소자의 적어도 일부분은 상기 제 1 반도체칩의 상기 제 2 반도체칩 반대편 일부분과 수직으로 중첩되도록 배치된 것을 특징으로 하는 반도체 패키지.
  28. 제 24 항에 있어서, 상기 제 1 반도체칩 상에 적층된 복수의 제 1 반도체칩들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  29. 제 28 항에 있어서, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 적어도 하나의 일부분과 수직으로 전적으로 중첩되도록 배치된 것을 특징으로 하는 반도체 패키지.
  30. 제 1 반도체 패키지; 및
    상기 제 1 반도체 패키지 상에 적층된 제 2 반도체 패키지를 포함하고, 상기 제 1 반도체 패키지는,
    기판;
    상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 제 1 반도체칩;
    상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 서포팅 부재; 및
    상기 제 1 반도체칩 아래에 배치되고 상기 기판과 전기적으로 연결된 제 2 반도체칩을 포함하고, 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으로 중첩하여 배치되고,
    상기 제 2 반도체 패키지는 상기 제 1 반도체 패키지의 상기 제 1 반도체칩과 전기적으로 연결된 것을 특징으로 하는 스택 모듈.
  31. 제 30 항에 있어서, 상기 제 1 반도체 패키지는 상기 제 1 반도체칩 상에 적층된 복수의 제 1 반도체칩들을 더 포함하고, 상기 제 2 반도체칩은 상기 복수의 제 1 반도체칩들 중 적어도 하나의 일부분과 수직으로 전적으로 중첩되도록 배치된 것을 특징으로 하는 스택 모듈.
  32. 제 30 항에 있어서, 상기 제 2 반도체 패키지는
    제 2 기판; 및
    상기 제 2 기판 상에 적층되고 상기 제 2 기판과 전기적으로 연결된 적어도 하나의 제 3 반도체칩을 포함하고,
    상기 제 2 기판은 상기 제 1 반도체칩들과 전기적으로 연결된 것을 특징으로 하는 스택 모듈.
  33. 메모리부; 및
    상기 메모리부의 데이터 입출력을 제어하는 제어기를 포함하고, 상기 메모리부는,
    기판;
    상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 제 1 반도체칩;
    상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 서포팅 부재; 및
    상기 제 1 반도체칩 아래에 배치되고, 상기 기판과 전기적으로 연결된 제 2 반도체칩을 포함하고, 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으로 중첩하여 배치된 것을 특징으로 하는 메모리 카드.
  34. 외부 장치와 데이터의 교환을 위한 입출력 장치;
    상기 데이터를 저장하기 위한 메모리부;
    상기 데이터를 제어하기 위한 프로그램을 실행하기 위한 프로세서를 포함하고, 상기 메모리부는
    기판;
    상기 기판 상에 적층되고, 상기 기판과 전기적으로 연결된 제 1 반도체칩;
    상기 기판 및 상기 제 1 반도체칩 사이에 배치되고, 상기 기판으로부터 전기적으로 절연되고, 상기 제 1 반도체칩의 일 측벽으로부터 내부 방향으로 오프셋 배치된 서포팅 부재; 및
    상기 제 1 반도체칩 아래에 배치되고, 상기 기판과 전기적으로 연결된 제 2 반도체칩을 포함하고, 상기 제 2 반도체칩의 일부분은 상기 제 1 반도체칩의 상기 일 측벽 아래에서 상기 제 1 반도체칩의 일부분과 수직으로 중첩하여 배치된 것을 특징으로 하는 전자 시스템.
  35. 제 1 항에 있어서, 상기 서포팅 부재는 내부가 비어 있고, 일부분이 잘린 다각 기둥 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  36. 제 1 항에 있어서, 상기 서포팅 부재는 내부가 비어 있고, 적어도 하나의 리세스부를 포함하는 다각 기둥 형상을 갖는 것을 특징으로 하는 반도체 패키지.
  37. 제 35 항 또는 제 36 항에 있어서, 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결되고, 상기 서포팅 부재의 비어 있는 내부 및 상기 최하층 제 1 반도체칩 아래에 배치된 제 2 반도체칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  38. 제 1 항에 있어서, 상기 서포팅 부재는 복수의 서포팅 세그먼트들을 갖는 것을 특징으로 하는 반도체 패키지.
  39. 제 38 항에 있어서, 상기 복수의 서포팅 세그먼트들은 상기 최하층 제 1 반도체칩의 중심을 기준으로 대칭적으로 배치된 것을 특징으로 하는 반도체 패키지.
  40. 제 38 항에 있어서, 상기 기판 상에 적층되고 상기 기판과 전기적으로 연결되고, 상기 복수의 서포팅 세그먼트들의 내부 및 상기 최하층 제 1 반도체칩 아래에 배치된 제 2 반도체칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
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