JP5512292B2 - 半導体装置の製造方法 - Google Patents

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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
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    • H01L2224/48476—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area
    • H01L2224/48477—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding)
    • H01L2224/48478—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball
    • H01L2224/48479—Connecting portions connected to auxiliary connecting means on the bonding areas, e.g. pre-ball, wedge-on-ball, ball-on-ball between the wire connector and the bonding area being a pre-ball (i.e. a ball formed by capillary bonding) the connecting portion being a wedge bond, i.e. wedge on pre-ball on the semiconductor or solid-state body
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    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
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    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
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    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/85051—Forming additional members, e.g. for "wedge-on-ball", "ball-on-wedge", "ball-on-ball" connections
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    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
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    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
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Description

本発明は、半導体装置の製造技術に関し、薄く形成した半導体ウエハのダイシング時のチップクラック低減化に適用して有効な技術に関する。
複数の半導体素子を配線基板上に階段状に積層するにあたって、配線基板上に第１の素子群を構成する複数の半導体素子が階段状に積層され、第１の素子群上に第２の素子群を構成する複数の半導体素子が第１の素子群の階段方向とは逆方向に向けて階段状に積層された構造が開示されている（例えば、特許文献１）。
また、複数の半導体素子を配線基板上に階段状に積層するにあたって、配線基板上に第１の素子群を構成する複数の半導体素子が階段状に積層され、第１の素子群上に第２の素子群を構成する複数の半導体素子が第１の素子群の階段方向とは逆方向に向けて階段状に積層され、第２の素子群における最下段の半導体素子が、第１の素子群における最上段の半導体素子の直上に絶縁性接着層を介して積層された構造が開示されている（例えば、特許文献２）。
また、複数の半導体素子を配線基板上に階段状に積層するにあたって、配線基板上に第１の素子群を構成する複数の半導体素子が階段状に積層され、第１の素子群上に第２の素子群を構成する複数の半導体素子が第１の素子群の階段方向とは逆方向に向けて階段状に積層され、最上段に位置する半導体素子がその下段に位置する半導体素子より厚い厚さを有する構造が開示されている（例えば、特許文献３）。
特開２００９−８８２１７号公報 特開２００９−１５８７３９号公報 特開２００９−１７６８４９号公報
半導体装置の大容量化に伴い、一つの半導体装置内に複数の半導体チップを搭載することが検討されている中、電子機器（電子デバイス）の小型化の要求もあるため、この電子機器に搭載される半導体装置の外形サイズも低減する必要があり、前記特許文献１乃至３に示すように、複数の半導体チップ（半導体素子）を基材である配線基板上に多段に積層することが有効とされている。
また、近年では、半導体装置の薄型化の要求も高まっているため、基材の厚さだけでなく、この基材上に搭載される各半導体チップ（又は、半導体チップが取得される半導体ウエハ）の厚さも薄くしなければならない。しかしながら、半導体チップを取得するために、半導体ウエハの厚さを例えば８０μｍ厚以下に薄くした状態で、ブレードを用いたダイシング工程を行うと、チップクラックが発生することが、本願発明者の検討により明らかとなった。
なお、前記特許文献１乃至３の何れも、基材上に多段に搭載する半導体チップの厚さは、８０μｍ厚以下のものを使用することについて記載があるものの、このような厚さの半導体チップを取得するための具体的な手法について、何ら開示が無い。
本発明は、上記課題に鑑みてなされたものであり、その目的は、薄型の半導体チップを取得することができる技術について提供するものである。
また、本発明の他の目的は、小型の半導体装置を製造することができる技術を提供するものである。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
代表的な実施の形態による半導体装置の製造方法は、半導体チップ（第１半導体チップ、第２半導体チップ）を取得する工程では、半導体ウエハの基準部分と半導体ウエハの中心点とを結ぶ第１の直線に沿った第１方向におけるダイシングの際、前記半導体ウエハの辺のうちの第１部分に位置する第１点から、前記辺のうちの第２部分に位置し、かつ前記第１方向において、前記第１の直線と直交し、かつ前記半導体ウエハの中心点を通過する第２の直線を介して前記第１点と対向する第２点に向かってブレードを進行させることを特徴とする。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
薄型の半導体チップにおけるチップクラックを低減して薄型の半導体チップを取得することができる。
本発明の実施の形態１の半導体装置の構造の一例を示す斜視図である。 図１の裏面側の外部端子の配列の一例を示す斜視図である。 図１に示す半導体装置の構造の一例を封止体を透過して示す平面図である。 図３のＡ−Ａ線に沿って切断した構造の一例を示す拡大断面図である。 図１に示す半導体装置に組み込まれる第１半導体チップと第１接着層の構造の一例を示す斜視図である。 図１に示す半導体装置に組み込まれる第２半導体チップと第２接着層の構造の一例を示す斜視図である。 図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す平面図である。 図７の配線基板の内部構造の一例を示す拡大部分断面図である。 図１に示す半導体装置の組み立てにおけるダイシング後の半導体ウェハの構造の一例を示す平面図である。 図９に示す半導体ウェハの構造の一例を示す側面図である。 図１に示す半導体装置の組み立てにおけるダイシング時の構造の一例を示す斜視図である。 図１１に示すダイシングにおけるブレードの走行方向の一例を示す平面図である。 図１に示す半導体装置の組み立てにおけるバックグラインド後の半導体ウェハの構造の一例を示す平面図である。 図１３に示す半導体ウェハの構造の一例を示す側面図である。 図１３に示す薄型の半導体ウェハの構造の一例を示す側面図である。 図１に示す半導体装置の組み立てにおけるＤＡＦ及びダイシングテープ貼り付け後の構造の一例を示す平面図である。 図１６に示す半導体ウェハの構造の一例を示す断面図である。 図１６に示す薄型の半導体ウェハの構造の一例を示す断面図である。 図１に示す半導体装置の組み立てにおけるＤＡＦ切断後の構造の一例を示す平面図である。 図１９に示すＤＡＦ切断時の構造の一例を示す断面図である。 図１に示す半導体装置の組み立てのピックアップ工程におけるチップ突き上げ時の構造の一例を示す断面図と突き上げ前と突き上げ後の拡大部分断面図である。 図１に示す半導体装置の組み立てのダイボンディング工程における第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図と押圧後の拡大部分断面図である。 図１に示す半導体装置の組み立てのダイボンディング工程における第２半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程におけるワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程における第１バンプ電極の形成方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程における１ｓｔ側のワイヤボンディング方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程における２ｎｄ側のワイヤボンディング方法の一例を示す部分断面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程における２ｎｄ側の第２ワイヤのボンディング方法の一例を示す部分断面図である。 図２８に示すＡ部の構造の一例を示す拡大部分平面図である。 図１に示す半導体装置の組み立てのワイヤボンディング工程におけるキャピラリの軌跡の一例を示す概念図である。 図３０に示すキャピラリの軌跡によってワイヤリングされた構造の一例を示す断面図である。 図３１に示すワイヤリング構造の一例を示す平面図である。 図１の半導体装置の組み立てにおける折り返し積層時の第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図である。 図１の半導体装置の組み立てにおける折り返し積層後の第２半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図である。 図１の半導体装置の組み立てにおける折り返し積層後のワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図である。 図１の半導体装置の組み立てにおける再折り返し積層後のワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図である。 図１の半導体装置の組み立てにおける再々折り返し積層時の第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図である。 図１の半導体装置の組み立てにおける最上段の第１半導体チップのダイボンディングにおける押圧時の平面図と拡大部分断面図である。 図１の半導体装置の組み立てにおける最上段の第１半導体チップ搭載後のワイヤボンディング完了時の構造の一例を示す平面図と拡大部分断面図である。 図１に示す半導体装置の組み立ての樹脂モールディング後の構造の一例を示す平面図である。 図４０に示す樹脂モールディング後の構造の一例を示す断面図である。 図１に示す半導体装置の組み立ての個片化時の構造の一例を示す平面図である。 図４２に示す個片化時の構造の一例を示す断面図である。 本発明の実施の形態１の第１変形例の半導体装置の構造を示す斜視図である。 図４４の半導体装置の裏面側の構造の一例を示す斜視図である。 本発明の実施の形態１の第２変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態１の第３変形例の半導体装置の構造を封止体を透過して示す平面図である。 図４７のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図４７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図である。 図５０のＡ−Ａ線に沿って切断した構造の一例を示す断面図である。 図５０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。 本発明の実施の形態２の第１変形例の半導体装置の構造を示す拡大部分断面図である。 本発明の実施の形態２の第２変形例（片面実装）の半導体装置の構造の一例を封止体を透過して示す斜視図である。 図５４のＡ−Ａ線に沿って切断したチップ１６段積層構造の一例を示す断面図である。 図５４のＢ−Ｂ線に沿って切断したチップ１６段積層構造の一例を示す断面図である。 図５４の半導体装置の構造を裏面側から封止体を透過して示す裏面図である。 図５４のＡ−Ａ線に沿って切断したチップ８段積層構造の一例を示す断面図である。 図５４のＢ−Ｂ線に沿って切断したチップ８段積層構造の一例を示す断面図である。 図５４のＡ−Ａ線に沿って切断したチップ４段積層構造の一例を示す断面図である。 図５４のＢ−Ｂ線に沿って切断したチップ４段積層構造の一例を示す断面図である。 本発明の実施の形態２の第３変形例（両面実装）の半導体装置の構造の一例を封止体を透過して示す斜視図である。 図６２のＡ−Ａ線に沿って切断したチップ１６段積層構造の一例を示す断面図である。 図６２のＢ−Ｂ線に沿って切断したチップ１６段積層構造の一例を示す断面図である。 図６２のＡ−Ａ線に沿って切断したチップ８段積層構造の一例を示す断面図である。 図６２のＢ−Ｂ線に沿って切断したチップ８段積層構造の一例を示す断面図である。 比較例のワイヤボンディングにおける２ｎｄ側の押圧前と押圧後の構造を示す部分断面図である。 比較例のワイヤボンディングにおけるキャピラリの軌跡を示す概念図である。 図６８に示す比較例のキャピラリの軌跡によってワイヤリングされた構造を示す断面図である。 図６９に示す比較例のワイヤリング構造を示す平面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置の構造の一例を示す斜視図、図２は図１の裏面側の外部端子の配列の一例を示す斜視図、図３は図１に示す半導体装置の構造の一例を封止体を透過して示す平面図、図４は図３のＡ−Ａ線に沿って切断した構造の一例を示す拡大断面図である。また、図５は図１に示す半導体装置に組み込まれる第１半導体チップと第１接着層の構造の一例を示す斜視図、図６は図１に示す半導体装置に組み込まれる第２半導体チップと第２接着層の構造の一例を示す斜視図、図７は図１に示す半導体装置に組み込まれる配線基板の構造の一例を示す平面図、図８は図７の配線基板の内部構造の一例を示す拡大部分断面図である。
本実施の形態１の半導体装置は、図１および図２に示すように、ＬＧＡ（Land Grid Array）型の半導体装置（以下、ＬＧＡと呼ぶ）１であり、図３および図４に示すように、複数の半導体チップが基材上に積層されている。詳細な構造については、以下に説明する。
＜半導体装置について＞
本実施の形態のＬＧＡ１は、基材として配線基板３を使用している。そして、図３及び図４に示すように、配線基板３上に１６枚の半導体チップを階段状（１段ごとにずらして）に積層している。言い換えると、下段側の半導体チップのボンディングパッド（電極パッド）が露出するように、上段側の半導体チップをこの下段側の半導体チップに対してずらして、積層している。また、図４に示すように、４枚の半導体チップを同じ向き、換言すれば、それぞれの半導体チップのボンディングパッドが配線基板３の同じ辺側に位置するようにそれぞれの半導体チップの向きを揃えて、階段状に積層した後、積層方向（積層時に半導体チップをずらす方向のことであり、以降これを積層方向と呼ぶ）を１８０度変えてから、別の４枚の半導体チップを階段状に搭載している。その際、それぞれのボンディングパッドが１〜４段目までとは異なった反対側に配置されるように階段状に５〜８段目までを積層する。
ここで、本実施の形態のＬＧＡ１では、１６枚の半導体チップを使用する理由について説明する。まず、本実施の形態で使用する半導体チップは、何れもメモリ回路を備えており、全て同種のフラッシュメモリチップ（不揮発性メモリ）である。また、１枚あたりのメモリチップの容量は、３２ギガビットである。そして、本実施の形態では、６４ギガバイトの容量を有するＬＧＡ１を実現するために、１６枚のメモリチップを使用している。さらに、一般にメモリチップの容量は、２の２乗ビットで構成されるため、積層する半導体チップの枚数も、２の２乗のグループ単位で積層することが好ましい。そのため、本実施の形態では、４枚（１〜４段目）の半導体チップを同じ積層方向で搭載した後、別の４枚（５〜８段目）の半導体チップを搭載している。
その後、再び、積層方向を１８０度折り返して次の（９〜１２段目の）半導体チップを１〜４段目と同様に階段状に４段積層し、さらに、積層方向を１８０度折り返して次の（１３〜１６段目の）半導体チップを５〜８段目と同様に階段状に４段積層している。
なお、本実施の形態では、上記したように、１枚あたり３２ギガビットの容量から成るメモリチップを用いて、６４ギガバイトの半導体装置１を製造しているため、１６枚の半導体チップ（メモリチップ）を用いているが、１枚あたりのメモリチップの容量や、要求される半導体装置１の容量が異なれば、より多い数の半導体チップ、あるいはより少ない数の半導体チップで構成しても良いことは言うまでもない。
また、図３および図４に示すように、それぞれの半導体チップのボンディングパッド（電極パッド）同士、または半導体チップのボンディングパッドと配線基板３のボンディングリード（電極パッド）３ｄ（図７参照）とを導電性部材から成るワイヤ２を介して電気的に接続することができる。
ここで、ＬＧＡ１における全てのワイヤ２は、ボールボンディングを用いた逆ボンディング方式によってワイヤボンディングされたものである。逆ボンディング方式は、配線基板３のボンディングリード３ｄ（又は、下段側の半導体チップのボンディングパッド）にワイヤ２のボール部を接続した後、半導体チップのボンディングパッド（上段側の半導体チップのボンディングパッド）にワイヤ２の一部を接続する手法である。
そこで、ＬＧＡ１では、ボールボンディングによる逆ボンディング方式の重ね打ちを行った構造となっている。なお、ワイヤ２は、例えば、金（Ａｕ）から成る。
このように配線基板３の上面（表面）３ａ側には１６段に積層された半導体チップと逆ボンディング方式により複数のワイヤ２が形成されており、１６段の半導体チップ及び複数のワイヤ２が、配線基板３の上面３ａ上で図１に示す封止体１０によって樹脂封止されている。封止体１０は、例えば、エポキシ系の封止用樹脂を熱硬化させたものである。
なお、ＬＧＡ１は、ランドグリッドアレイであるため、図２に示すように配線基板３の下面３ｂ側には、ＬＧＡ１の外部端子となる複数のバンプランド３ｇが設けられている。
このように、本実施の形態では、図３に示すように、平面形状が長方形から成る半導体チップを複数段に亘って積層する際、図３および図４に示すように、４枚（１〜４段目）の半導体チップを同じ積層方向で搭載した後、積層方向を１８０度変えてから、別の４枚（５〜８段目）の半導体チップを搭載しているため、半導体装置（又は、配線基板３）１の小型化を実現することができる。
＜半導体チップについて＞
次にＬＧＡ１に搭載された１６枚の半導体チップについて説明する。
まず、図４における１（最下段）、５、９、１３および１６段目（最上段）に使用される半導体チップは、図５に示す半導体チップ（第１半導体チップ）４である（ただし、５段目と１３段目は半導体チップ４と同一の半導体チップ（第３半導体チップ）６である）。この半導体チップ４は、主面（第１表面、上面）４ａと、この主面４ａに形成された複数の第１ボンディングパッド（電極パッド）４ｃと、この主面４ａとは反対側の主面（第１裏面、下面）４ｂとを有している。また、主面４ａ（および主面４ｂ）の平面形状は四角形から成り、本実施の形態では、長方形である。また、複数の第１ボンディングパッド４ｃはこの主面４ａの辺（第１チップ辺）４ｄに沿って、かつ主面４ａにおける中央部よりもこの辺４ｄ側にのみ寄せて形成されている。換言すれば、他の辺にはボンディングパッドが形成されていない、所謂、片辺パッド品である。さらに、図５に示すように、主面４ｂには絶縁性の材料から成る接着層（第１接着層、ＤＡＦ（Die Attach Film））８が形成されている。ここで、半導体チップ４はシリコン（Ｓｉ）から成り、半導体チップ４の厚さは、０．０４０〜０．２００ｍｍの範囲内であり、本実施の形態では、０．０５５ｍｍである。また、半導体チップ４の主面４ｂに貼り付けられた接着層８の厚さ（Ｔｄ１）は、０．０１０〜０．０５０ｍｍの範囲内であり、本実施の形態では、０．０２０ｍｍである。そのため、半導体チップ４と接着層８の総厚は、０．０７５ｍｍである。
一方、図４における２〜４、６〜８、１０〜１２、１４および１５段目に使用される半導体チップは、図６に示す半導体チップ（第２半導体チップ）５である（ただし、６〜８段目と、１４および１５段目は半導体チップ５と同一の半導体チップ（第４半導体チップ）７である）。この半導体チップ５は、半導体チップ４と同様に、主面（第２表面、上面）５ａと、この主面５ａに形成された複数の第２ボンディングパッド（電極パッド）５ｃと、この主面５ａとは反対側の主面（第２裏面、下面）５ｂとを有している。また、主面５ａ（および主面５ｂ）の平面形状は四角形から成り、複数の第２ボンディングパッド５ｃはこの主面５ａの辺（第２チップ辺）５ｄに沿って、かつ主面５ａにおける中央部よりもこの辺５ｄ側にのみ寄せて形成されている。換言すれば、半導体チップ４と同様に、所謂、片辺パッド品である。さらに、図６に示すように、主面５ｂには絶縁性の材料から成る接着層（第２接着層、ＤＡＦ）９が形成されている。ここで、半導体チップ５はシリコン（Ｓｉ）から成り、半導体チップ５の厚さは、０．０１０〜０．０３０ｍｍの範囲内であり、本実施の形態では、０．０２０ｍｍである。また、半導体チップ５の主面５ｂに貼り付けられた接着層９の厚さ（Ｔｄ２）は、０．００３〜０．０１０ｍｍの範囲内であり、本実施の形態では、０．００５ｍｍである。そのため、半導体チップ５と接着層９の総厚は、０．０２５ｍｍである。すなわち、図６に示す半導体チップ（第２半導体チップ）５の厚さは、図５に示す半導体チップ（第１半導体チップ）４の厚さよりも薄い。また、接着層９の厚さも、接着層８の厚さよりも薄い。換言すれば、第１半導体チップ４と第１接着層８の総厚は、第２半導体チップ５と第２接着層９の総厚よりも大きい。なお、第１半導体チップ４の主面４ａ（又は、主面４ｂ）の外形サイズは、第２半導体チップ５の主面５ａ（又は、主面５ｂ）の外形サイズと同じ大きさである。
＜基材について＞
次に、ＬＧＡ１に使用される基材について説明する。本実施の形態では基材として、図７及び図８に示すような、配線基板３を用いている。
配線基板３は、図７および図８に示すように、平面形状が四角形から成る上面（表面）３ａ、およびこの上面３ａとは反対側の下面（裏面）３ｂを備えたコア層（コア材）３ｃと、このコア層３ｃの上面３ａに形成された上面側配線層３ｈと、このコア層３ｃの下面３ｂに形成された下面側配線層３ｉと、コア層３ｃに形成されたビア（貫通孔）内に設けられ、かつこの上面側配線層３ｈと下面側配線層３ｉとを電気的に接続するビア配線３ｎとを有している。なお、本実施の形態における上面３ａの平面形状は、互いに対向する２つの短辺（第１基板辺、第２基板辺）と、この短辺と直交し、互いに対向する２つの長辺を有する長方形である。また、この上面３ａの外形サイズは、図３に示すように、複数の半導体チップ４、５を積層した状態の外形サイズよりも大きい。換言すれば、配線基板３の長辺は、階段状に積層された複数の半導体チップの総距離ＴＬよりも長く、また配線基板３の短辺は、半導体チップの短辺よりも長い。ここで、コア層３ｃは、ガラスエポキシ系の樹脂から成る。また、上面側配線層３ｈおよび下面側配線層３ｉのそれぞれは、銅（Ｃｕ）から成る。
また、図示しないが、上面側配線層３ｈは複数の配線（配線パターン）を有しており、コア層３ｃの上面３ａに形成された複数のボンディングリード３ｄのそれぞれは、この複数の配線のそれぞれの一部から成る。そして、コア層３ｃの上面３ａおよび上面配線層３ｈは上面用のソルダレジスト膜３ｊで覆われており、複数のボンディングリード３ｄのみ、この上面用のソルダレジスト膜３ｊに形成された開口部から露出している。なお、複数のボンディングリード３ｄは、２つの短辺のうちの１つの辺（第１基板辺）３ｋに沿って形成され、かつこの１つの辺３ｋと対向するもう１つの辺（第２基板辺）３ｍよりもこの辺３ｋ側に寄せて配置された複数のボンディングリード（第１ボンディングリード、電極パッド）３ｅと、２つの短辺のうちのもう１つの辺（第２基板辺）３ｍに沿って形成され、かつ辺（第２基板辺）３ｋよりもこの辺３ｍ側に寄せて配置された複数のボンディングリード（第２ボンディングリード、電極パッド）３ｆとを有している。すなわち、本実施の形態で使用する配線基板３は、所謂、両辺パッド品である。また、図示しないが、複数のボンディングリードのそれぞれの表面には、めっき層が形成されており、このめっき層の構成は、例えばニッケル（Ｎｉ）層上に、金（Ａｕ）層を堆積したものである。
一方、図示しないが、下面側配線層３ｉは複数の配線（配線パターン）を有しており、図２に示すように、コア層３ｃの下面３ｂに形成された複数のバンプランド３ｇのそれぞれは、この複数の配線のそれぞれの一部から成る。そして、コア層３ｃの下面３ｂおよび下面側配線層３ｉは下面用のソルダレジスト膜３ｊで覆われており、図２および図８に示すように、複数のバンプランド３ｇのみ、この下面用のソルダレジスト膜３ｊから露出している。
なお、上記したように、ソルダレジスト膜３ｊの下側には、複数の配線を有する配線層（上面側配線層３ｈ、下面側配線層３ｉ）が形成されているため、このソルダレジスト膜３ｊの表面は、図８に示すように、平坦ではない。言い換えると、凹凸（段差）が形成されている。
したがって、本実施の形態１のＬＧＡ１においては、図４に示すように半導体チップの１６段積層を行うに当たり、必要とされる段にのみ厚いチップである第１半導体チップ４を搭載し、その他の段については、薄いチップである第２半導体チップ５を使用して、１６段積層の薄型化を図り、ＬＧＡ１の薄型化を実現する。
まず、１６段のうち、最下段の１段目には、第２半導体チップ５の厚さよりも厚く、かつ第２接着層９よりも厚い第１接着層８が貼り付けられた第１半導体チップ４を使用する。前述のように配線基板３の上面３ａは、ソルダレジスト膜３ｊ等の凹凸が大きいため、この凹凸を厚みのある第１接着層８によって吸収させて接着強度を高めることができる。第１接着層８の厚さ０．０１０〜０．０５０ｍｍは、配線基板３の上面３ａの凹凸を十分吸収可能な厚さである。これにより、モールド時に半導体チップが配線基板３から剥がれるのを抑制できる。
さらに、第１半導体チップ４の厚さ０．０４０〜０．２００ｍｍは、第１半導体チップ４の第１裏面４ｂの平坦度を確保するために十分な強度を保持可能であり、これにより、接着強度を高くできるとともに、第１半導体チップ４の第１表面４ａの平坦度を確保して２段目の半導体チップのダイボンド性を高めることができる。
また、１６段積層のうち、５段目、９段目及び１３段目についても厚さが厚い第１半導体チップ４を使用する。これらは、１６段積層において４段ごとの折り返し積層の最初の段に相当する段である。これらの段では、それぞれの直下（４段目、８段目及び１２段目）の逆ボンディングによるワイヤ２が、それぞれの直上（６段目、１０段目及び１４段目）の半導体チップの裏面端部に接触しないように５段目、９段目及び１３段目の半導体チップによってそれぞれ高さを確保しなければならないため、５段目、９段目及び１３段目については、厚さが厚く、かつ厚い第１接着層８が貼り付けられた第１半導体チップ４を使用する。
これにより、４段ごとの折り返し積層を行う１６段積層において、半導体チップとワイヤ２が接触することを防止（低減）できる。
さらに、５段目、９段目及び１３段目については、折り返し積層によってチップ端部がオーバーハング（突出）しており、その結果、下部が何も支持されていないボンディングパッドがあり、ワイヤボンディング時のボンディング荷重に耐えなければならない。したがって、厚さが厚い第１半導体チップ４を使用することで、チップそのものの強度を高めて、ワイヤボンディング時のボンディング荷重によるチップ破損を防ぐ（低減する）ことができる。
さらに、チップ端部のオーバーハング箇所において、下部が何も支持されていない箇所があるため、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易い。したがって、厚さが厚い第１半導体チップ４を使用することで、前記同様、チップそのものの強度を高めることができ、樹脂モールディング時のレジン流れの圧力によるチップ割れの発生を防ぐ（低減する）ことができる。
また、１６段積層のうち、最上段となる１６段目についても厚い第１半導体チップ４を使用する。これは、１６段目の半導体チップについては、その上面側（主面側）が特に部材によって支持されていないため、前記同様、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易いことに対しての対策であり、１６段目にも厚さが厚い第１半導体チップ４を使用することで、チップそのものの強度を高めて、樹脂モールディング時のレジン流れの圧力によるチップ割れの発生を防ぐ（低減する）ことができる。
＜半導体装置の製造方法について＞
次に、本実施の形態１の半導体装置（ＬＧＡ１）の製造方法について説明する。
図９は図１に示す半導体装置の組み立てにおけるダイシング後の半導体ウェハの構造の一例を示す平面図、図１０は図９に示す半導体ウェハの構造の一例を示す側面図、図１１は図１に示す半導体装置の組み立てのダイシング時の構造の一例を示す斜視図、図１２は図１１に示すダイシングにおけるブレードの走行方向の一例を示す平面図である。また、図１３は図１に示す半導体装置の組み立てにおけるバックグラインド後の半導体ウェハの構造の一例を示す平面図、図１４は図１３に示す半導体ウェハの構造の一例を示す側面図、図１５は図１３に示す薄型の半導体ウェハの構造の一例を示す側面図である。また、図１６は図１に示す半導体装置の組み立てにおけるＤＡＦ及びダイシングテープ貼り付け後の構造の一例を示す平面図、図１７は図１６に示す半導体ウェハの構造の一例を示す断面図、図１８は図１６に示す薄型の半導体ウェハの構造の一例を示す断面図である。また、図１９は図１に示す半導体装置の組み立てにおけるＤＡＦ切断後の構造の一例を示す平面図、図２０は図１９に示すＤＡＦ切断時の構造の一例を示す断面図、図２１は図１に示す半導体装置の組み立てのピックアップ工程におけるチップ突き上げ時の構造の一例を示す断面図と突き上げ前と突き上げ後の拡大部分断面図である。また、図２２は図１に示す半導体装置の組み立てのダイボンディング工程における第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図と押圧後の拡大部分断面図、図２３は図１に示す半導体装置の組み立てのダイボンディング工程における第２半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図である。
＜＜半導体ウエハのダイシング工程について＞＞
まず、図９に示すように、平面形状が円形状から成り、かつ基準部分が形成された半導体ウエハ１１を準備する。ここで、基準部分は、図９に示すような半導体ウエハ１１におけるオリエンテーションフラット１１ｄ、または図１２に示すようなノッチ１１ｅであり、半導体ウエハ１１のシリコンの結晶方向を表す基準である。本実施の形態で使用する半導体ウエハ１１は、シリコンの結晶方向がこの基準部分を基準として、図１２に示すＸＹ方向にそれぞれ形成されている。
その後、このような半導体ウエハ１１に対してダイシングを行って各半導体チップに個片化する。その際、図１１に示すように、半導体ウエハ１１の裏面１１ｂ（図１０参照）を真空ステージ１３で真空吸着した状態で、ダイシング用のブレード１２（砥石）をＸＹ方向に沿って走行させる。なお、図１２でいうＹ方向にブレード１２を走行させる際には、基準部分（オリエンテーションフラット１１ｄまたはノッチ１１ｅ）に向かう方向にブレード１２を進行させて切断する。
この理由について、以下に説明する。
まず、本実施の形態におけるダイシング工程では、高速回転するブレード１２を用いて半導体ウエハ１１を切断するが、ブレード１２と半導体ウエハ１１との接触部分において、応力（切断応力）が発生するため、この切断部分からクラックが発生し易い。
また、上記したように、半導体ウエハ１１には、図９または図１２に示すように、シリコンの結晶方向を示す基準部分が形成されている。すなわち、半導体ウエハ１１の平面形状は、完全な円形で構成されていない。そして、半導体ウエハ１１の基準部分の付近では、素子形成における薄膜形成の時に内部応力が不均等になる。そのため、半導体ウエハ１１の辺１１ｐにおいて、基準部分（オリエンテーションフラット１１ｄ、ノッチ１１ｅ）が形成された部分を切断した際に発生する応力は、それ以外の部分を切断した際に発生する応力と異なる。言い換えると、基準部分が形成された部分を切断する際に発生する応力が、それ以外の部分を切断する際に発生する応力よりも大きくなる。そのため、基準部分側からブレード１２を進入させ、さらに基準部分から遠ざかる方向に進行させると、長い（例えば、数ｃｍ程度）マイクロクラックが発生する。
そこで、本実施の形態では、まずシリコンの結晶方向に沿ってブレード１２を走らせ、半導体ウエハ１１をダイシングしている。これにより、たとえブレード１２と半導体ウエハ１１との接触部分に応力（切断応力）が発生したとしても、結晶方向に沿って応力を進展させることができるため、クラックを抑制できる。
また、図１２に示すＹ方向におけるダイシングでは、基準部分（オリエンテーションフラット１１ｄまたはノッチ１１ｅ）に向かう方向にブレード１２を進行させて切断している。これにより、基準部分から遠い側からブレード１２を進入させ、さらに基準部分に近い側に向かってダイシングすると、マイクロクラックは短く抑えることができる（数ｍｍ程度）。また、たとえ基準部分が形成された部分に、他の部分を切断する際に発生する応力よりも大きい切断応力がしたとしても、既に半導体ウエハ１１を切断し終わった後であるため、この大きい応力の影響による半導体ウエハ１１のクラックを抑制できる。なお、この原理はチップクラックの成長が歪み方向に集まる（既にダイシングしてきた溝に吸収される）ことで説明が可能である。
ここで、基準部分に向かう方向にブレード１２を進行させて切断するダイシング方法について図１２を用いて詳細に説明する。
まず、半導体ウエハ１１における各部分を定義付けすると、円形を成す半導体ウエハ１１の中心を中心点１１ｆとし、基準部分（基準点）であるノッチ１１ｅと半導体ウエハ１１の中心点１１ｆとを結ぶ直線（中心線）を第１の直線１１ｍとし、この第１の直線１１ｍと直交し、かつ半導体ウエハ１１の中心点１１ｆを通る直線（中心線）を第２の直線１１ｎとする。ここで、半導体ウエハ１１の外周の辺１１ｐは、ほぼ円を描くように形成されている。したがって、辺１１ｐは、第２の直線１１ｎよりもノッチ１１ｅと反対側に位置する第１部分１１ｇと、第１部分１１ｇを除く第２部分１１ｉ（基準部分側）とを有している。
さらに、辺１１ｐのうちの第１部分１１ｇにおける任意の点を第１点１１ｈとし、辺１１ｐのうちの第２部分１１ｉに位置し、かつ第１の直線１１ｍに沿った第１方向１１ｋ（又は、第１の直線１１ｍに平行な仮想線上）において、第２の直線１１ｎを介して第１点１１ｈと対向する点を第２点１１ｊとする。
これらの定義付けが行われた半導体ウエハ１１のダイシング工程において、ノッチ１１ｅ（またはオリエンテーションフラット１１ｄ）と半導体ウエハ１１の中心点１１ｆとを結ぶ第１の直線１１ｍに沿った第１方向１１ｋにおけるダイシングでは、半導体ウエハ１１の辺１１ｐのうちの第１部分１１ｇに位置する第１点１１ｈから、辺１１ｐのうちの第２部分１１ｉに位置し、かつ第１方向１１ｋにおいて、第１の直線１１ｍと直交し、かつ半導体ウエハ１１の中心点１１ｆを通過する第２の直線１１ｎを介して第１点１１ｈと対向する第２点１１ｊに向かって、ブレード１２を進行させる。
すなわち、半導体ウエハ１１のダイシング工程（半導体チップを取得する工程）では、図１２に示すＹ方向におけるダイシングの際、第１点１１ｈから第２点１１ｊに向かってブレード１２を進行させて、半導体ウエハ１１の切断を行う。
このようにノッチ１１ｅから遠い側の第１点１１ｈからノッチ１１ｅに近い側の第２点１１ｊに向かってブレード１２を進行させてダイシングすることで、半導体ウエハ１１のシリコンの結晶方向に沿ってダイシングできるため、このダイシング工程において半導体ウエハ１１の切断部に発生する応力を低減できる。そのため、たとえ半導体ウエハ１１の厚さが薄くなったとしても、ダイシングによるチップクラックを低減または防止することができる。
なお、第１方向１１ｋに交差する方向（図１２に示すＸ方向）のダイシングについては、基準部分が形成されていないため、何れの方向にブレード１２を進行させてもよい。
なお、上記したように、ブレード１２を走らせる向きにより、半導体ウエハ１１のクラックを抑制できることについて説明したが、本実施の形態では、半導体ウエハ１１のバックグラインド（薄くする研削）工程の前にダイシング工程を行う、所謂、先ダイシング方式を採用している。
ここで、先ダイシング方式について説明すると、図１０に示すように、半導体ウエハ１１の表面１１aから中間部分にまでブレード１２による切り込みを形成する。言い換えると、半導体ウエハ１１の裏面１１ｂまでブレード１２が達しないように、僅かに切り残しを設けている。このとき、隣り合う半導体チップ間には隙間が形成された状態となる。その後、半導体ウエハ１１の裏面１１ｂ側からバックグラインド工程を行い、半導体ウエハ１１の厚さを薄くする。そして、切り込みに達するまでバックグラインド工程を行うと、複数の半導体チップを取得できる。
このように、先ダイシング方式であれば、半導体ウエハ１１の厚さが厚い状態でダイシング工程を行うことができるため、たとえダイシング工程において切断応力が発生したとしても、半導体ウエハ１１の強度が大きい状態であるため、このダイシングによるチップクラックの発生を低減または防止することができる。
すなわち、ダイシング工程において、前述のブレード１２の進行方向の技術を適用しなくても、先ダイシング方式のみを採用することでも、チップクラックの発生を低減または防止することができるため、前述のブレード１２の進行方向の技術は必ずしも採用しなくてもよい。
＜＜半導体ウエハのバックグラインド工程について＞＞
次に、図１３に示すダイシング済みの半導体ウエハ１１をバックグラインドによって所望の厚さに薄くする。
このバックグラインド工程では、図１４および図１５に示すように、半導体ウエハ１１の表面１１ａに形成された半導体素子（図示しない）を保護するために、まず、半導体ウエハ１１の表面１１ａにバックグラインドテープ１４を貼り付けた後、この半導体ウエハ１１の裏面１１ｂに砥石（図示しない）を押し当て、半導体ウエハ１１を研削する。なお、本実施の形態１のＬＧＡ１では、図４に示すように、２種類の厚さの半導体チップを搭載するため、このバックグラインド工程により、図１４に示すような第１の厚さ（Ｔｗ１）を有する半導体ウエハと、図１５に示すような第１の厚さより薄い第２の厚さ（Ｔｗ２）を有する半導体ウエハを形成する。ここで、Ｔｗ１の厚さは０．０４０〜０．２００ｍｍの範囲であり、本実施の形態では、０．０５５ｍｍである。一方、Ｔｗ２の厚さは０．０１０〜０．０３０ｍｍの範囲であり、本実施の形態では、０．０２０ｍｍである。
なお、本実施の形態では、このバックグラインド工程に先立ち、半導体ウエハ１１のダイシング工程を行っているため、このバックグラインド工程により、複数の半導体チップ４、５が得られる。ただし、これらの半導体チップ４、５の主面（表面、上面）４ａ、５ａ側は、バックグラインドテープ１４で保持されているため、複数の半導体チップに分割されたとしても、飛散することはない。
＜＜ダイシングテープへの貼り替え作業について＞＞
次に、バックグラインド済みのそれぞれの半導体ウエハ１１のテープを貼り替え、図１６に示すように、ウエハリング１６の内側に、バックグラインド工程を施した半導体ウエハ１１を配置する。
詳細に説明すると、まず、第１の厚さを有する接着層８が形成されたダイシングテープ１５を準備する。ここで、このダイシングテープ１５には、平面形状が円形状で、かつ環状（リング状）に形成されたウエハリング１６が、接着層８を介して固定されている。そして、第１の厚さ（Ｔｗ１）を有する半導体ウエハ１１を、この半導体ウエハ１１がウエハリング１６の内側に位置し、かつこの半導体ウエハ１１の裏面１１ｂが接着層８と対向するように、接着層８に固定する。その後、図示しないが、半導体ウエハ１１の表面１１ａに貼り付けられていたバックグラインドテープ１４を剥離することで、図１７のような状態とする。
一方、第２の厚さ（Ｔｗ２）を有する半導体ウエハ１１についても同様に、まず、第２の厚さを有する接着層９、およびこの接着層９を介して固定されたウエハリング１６を有するダイシングテープ１５を準備する。そして、第２の厚さ（Ｔｗ２）を有する半導体ウエハ１１を、この半導体ウエハ１１がウエハリング１６の内側に位置し、かつこの半導体ウエハ１１の裏面１１ｂが接着層９と対向するように、接着層９に固定する。その後、図示しないが、半導体ウエハ１１の表面１１ａに貼り付けられていたバックグラインドテープ１４を剥離することで、図１８のような状態とする。
＜＜１段目から４段目までのダイボンド工程について＞＞
次に、取得した複数の半導体チップをこのダイシングテープ１５からピックアップする前に、まず、図１９および図２０に示すようにレーザーダイサー１７により接着層（ＤＡＦ）の切断を行う。ここでは、先の半導体ウエハのダイシング工程により形成された隙間に沿ってレーザー１７ａを照射し、ダイシングテープ１５にダメージを与えないように接着層（第１接着層８、第２接着層９）のみを切断する。これにより、各半導体チップ４、５の外形形状に倣って、接着層８、９が切断される。
そして、図２１に示すように、半導体チップの主面４ａをコレット１８で真空吸着した状態で、ダイシングテープ１５および接着層８を介して突き上げユニット１９の突き上げブロック１９ａを半導体チップ４の第１裏面４ｂに押し当てる（突き上げる）。その際、突き上げブロック１９ａは、多段突き上げ式であり、図２１の突き上げ後に示すように、第１半導体チップ４の第１裏面４ｂの外周部から中心に向かって徐々にチップを押し上げてダイシングテープ１５から剥離する。そのため、薄い半導体チップの場合でもチップに与えるダメージをさらに低減することができる。
なお、本実施の形態１では、第１半導体チップ４と第２半導体チップ５を含む全ての半導体チップに対して前述の多段式の突き上げを行う。
そして、コレット１８で保持した半導体チップ４、５を配線基板３上、または予め搭載した半導体チップ上に搭載する。なお、本実施の形態１のＬＧＡ１においては、図４に示すように半導体チップの１６段積層を行うに当たり、必要とされる段にのみ厚いチップである第１半導体チップ４を搭載し、その他の段については、薄いチップである第２半導体チップ５を搭載して、１６段積層の薄型化を図り、ＬＧＡ１の薄型化を実現する。
詳細に説明すると、まず、１段目（最下段）のチップとして、配線基板３の上面３ａに、第１の厚さ（Ｔｗ１）を有し、かつ第１の厚さを有する接着層８が形成された第１半導体チップ４を搭載する。ここで、本実施の形態で使用する配線基板３は、図２２に示すように、複数のデバイス領域を備えた多数個取り基板２０であり、各デバイス領域には、上記した複数のボンディングリード３ｅ、３ｆ（図７参照）が形成されている。本実施の形態では、この各デバイス領域に対して、このダイボンド工程を施す。
その際、図３５に示すように、第１半導体チップ４の第１チップ辺（複数のボンディングパッド４ｃが配置された辺）４ｄが配線基板３の２つの短辺のうちの１つの辺（第１基板辺）３ｋ側を向き、かつ平面視において、デバイス領域（配線基板３の上面３ａ）内に半導体チップ４が位置するように、１段目となる半導体チップ４を配線基板３の上面３ａに配置（搭載）する。言い換えると、平面視において、第１チップ辺４ｄと第１基板辺３ｋとの間隔が、第１チップ辺４ｄ（又は、第１チップ辺４ｄと対向するチップ辺（もう１つの短辺））と第２基板辺３ｍとの間隔よりも小さくなる、換言すれば、第１チップ辺４ｄが第２基板辺３ｍよりも第１基板辺３ｋの近くに配置されるように、第１半導体チップ４を配線基板３の上面３ａ上に１段目（最下段）として配置（搭載）する。また、第１半導体チップ４は、その第１ボンディングパッド４ｃの配列が、配線基板３の第１ボンディングリード３ｅの配列に隣り合って沿って並ぶように搭載する。
このように厚さが厚い第１接着層８が貼り付けられた第１半導体チップ４を最下段に搭載することで、配線基板３の上面３ａの凹凸を第１接着層８によって吸収することができる。すなわち、配線基板３の上面３ａの第１半導体チップ４と平面的に重なる領域には、図８に示すような複数の配線パターン（上面側配線層３ｈ）が形成されており、この上面側配線層３ｈの有無及びそれによるソルダレジスト膜３ｊの段差、さらにソルダレジスト膜３ｊの開口部等で凹凸が形成された状態となっているため、最下段の接着層に厚みのある第１接着層８を使用することで、配線基板３の凹凸を吸収することができ、配線基板３と第１接着層８の接着強度を高めることができる。
さらに、第１半導体チップ４も十分な厚さを有しているため、第１半導体チップ４の第１裏面４ｂの平坦度を確保するための十分な強度を保有しており、その結果、第１半導体チップ４の第１表面４ａの平坦度を確保して２段目の半導体チップのダイボンド性を高めることができる。
次に、図２３に示すように２段目から４段目のダイボンディング工程を行う。
ここでは、第１半導体チップ４より厚さが薄く、かつ第１接着層８より厚さが薄い第２接着層９が第２裏面５ｂに貼り付けられた第２半導体チップ５を、２〜４段目に使用する。そして、第２半導体チップ５のダイボンディング時には、図３５に示すように、第２半導体チップ５の平面視において、第２チップ辺５ｄと第１基板辺３ｋとの間隔が、第２チップ辺５ｄ（又は、第２チップ辺５ｄと対向するチップ辺（もう１つの短辺））と第２基板辺３ｍとの間隔よりも小さくなる、換言すれば、第２チップ辺５ｄが第２基板辺３ｍよりも第１基板辺３ｋの近くに配置され、かつ複数の第１ボンディングパッド４ｃが第２半導体チップ５から露出するように、第１半導体チップ４上に配置（積層）する。すなわち、第２半導体チップ５の第２チップ辺（複数のボンディングパッド５ｃが配置された辺）５ｄが配線基板３の２つの短辺のうちの１つの辺（第１基板辺）３ｋ側を向き、かつ平面視において、デバイス領域（配線基板３の上面３ａ）内に半導体チップ５が位置するように、１段目の半導体チップ４と積層方向を合わせ、階段状に積層（搭載）する。
なお、２段目から４段目については、１段目の第１半導体チップ４の第１表面４ａの平坦度が確保されているため、第１半導体チップ４より薄い第２半導体チップ５を用いても接着強度を得ることができる。これにより、ＬＧＡ１の厚さを薄くすることができる。
また、第２半導体チップ５のダイボンディングについては、その第２ボンディングパッド５ｃの配列が、下段の第１半導体チップ４の第１ボンディングパッド４ｃの配列に隣り合って沿って並ぶように、かつ第１ボンディングパッド４ｃが第２半導体チップ５から露出するように第２半導体チップ５を第１半導体チップ４上に配置する。
すなわち、２段目以降（２〜４段目）の第２半導体チップ５を積層する際に、階段状に１段ごとにずらして積層し、下段側の半導体チップのボンディングパッド列が露出するように積層する。つまり、最下段から４段目までを同一の積層方向で、それぞれの半導体チップのボンディングパッドが同じ側に配置されるように階段状に積層する。
なお、３段目と４段目については、積層全体の薄型化を図るために、薄いチップである第２半導体チップ５を使用し、２段目と同様の積層方法で積層を行う。これによって、図２３に示すように１段目〜４段目までのダイボンディングが完了となる。
＜＜１段目から４段目までのワイヤボンディング工程について＞＞
次に、１段目から４段目までのワイヤボンディングを行う。なお、ＬＧＡ１の組み立てで行われるワイヤボンディングは、全て逆ボンディング方式を用いている。
図２４は図１に示す半導体装置の組み立てのワイヤボンディング工程におけるワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図、図２５は図１に示す半導体装置の組み立てのワイヤボンディング工程における第１バンプ電極の形成方法の一例を示す部分断面図、図２６は図１に示す半導体装置の組み立てのワイヤボンディング工程における１ｓｔ側のワイヤボンディング方法の一例を示す部分断面図、図２７は図１に示す半導体装置の組み立てのワイヤボンディング工程における２ｎｄ側のワイヤボンディング方法の一例を示す部分断面図である。また、図２８は図１に示す半導体装置の組み立てのワイヤボンディング工程における２ｎｄ側の第２ワイヤのボンディング方法の一例を示す部分断面図、図２９は図２８に示すＡ部の構造の一例を示す拡大部分平面図、図３０は図１に示す半導体装置の組み立てのワイヤボンディング工程におけるキャピラリの軌跡の一例を示す概念図、図３１は図３０に示すキャピラリの軌跡によってワイヤリングされた構造の一例を示す断面図、図３２は図３１に示すワイヤリング構造の一例を示す平面図である。さらに、図３３は図１の半導体装置の組み立てにおける折り返し積層時の第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図、図３４は図１の半導体装置の組み立てにおける折り返し積層後の第２半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図、図３５は図１の半導体装置の組み立てにおける折り返し積層後のワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図である。また、図３６は図１の半導体装置の組み立てにおける再折り返し積層後のワイヤボンディング後の構造の一例を示す平面図と拡大部分断面図、図３７は図１の半導体装置の組み立てにおける再々折り返し積層時の第１半導体チップのダイボンディング後の構造の一例を示す平面図と押圧時の拡大部分断面図、図３８は図１の半導体装置の組み立てにおける最上段の第１半導体チップのダイボンディングにおける押圧時の平面図と拡大部分断面図、図３９は図１の半導体装置の組み立てにおける最上段の第１半導体チップ搭載後のワイヤボンディング完了時の構造の一例を示す平面図と拡大部分断面図である。
本実施の形態１のワイヤボンディング工程では、配線基板３から半導体チップ、あるいは下段側の半導体チップから上段側の半導体チップに向かってワイヤを接続する、所謂、逆ボンディング方式を採用している。したがって、下段側が１ｓｔボンド側となり、上段側が２ｎｄボンドとなる。
まず、図２４に示すように配線基板３の複数の第１ボンディングリード３ｅと、第１半導体チップ４の複数の第１ボンディングパッド４ｃとを、複数の第１ワイヤ２ａを介して、それぞれ電気的に接続する。つまり、配線基板３の第１ボンディングリード３ｅと第１半導体チップ４の第１ボンディングパッド４ｃとを第１ワイヤ２ａを介して電気的に接続する。ここでは、下段側の第１ボンディングリード３ｅが１ｓｔボンドとなり、上段側の第１ボンディングパッド４ｃが２ｎｄボンドとなる。
また、本実施の形態における逆ボンディング方式では、予め、図２５のワイヤカット後に示すように、２ｎｄボンドとなるボンディングパッド（ここでは、第１半導体チップ４の複数の第１ボンディングパッド４ｃのうちの１つ）に第１バンプ電極２ｇを形成する。このとき、図２５に示すように、キャピラリ２１の先端面２１ａを第１バンプ電極２ｇの表面に押し当てることで、第１半導体チップ４の第１表面４ａにおける中央部から第１チップ辺４ｄに向かって高さが低くなるような傾斜面２ｈを第１バンプ電極２ｇの表面に形成する。
詳細には、図２５のバンプ着地時に示すように、キャピラリ２１の案内によって第１ボンディングパッド４ｃ（２ｎｄ側）の中心部４ｅに第１ワイヤ２ａのボール部２ｃの中心部２ｄの位置を合わせて接続する。このとき、熱と超音波を用いて、ボール部２ｃをボンディングパッド４ｃに接続する。その後、図２５のバンプ形成時に示すように、キャピラリ２１を上昇させるとともに、図２４に示す第１ボンディングリード３ｅ（１ｓｔボンド）側に僅かに移動させ、さらにバンプ完了後に示すようにキャピラリ２１を下降させた後、キャピラリ２１の先端面２１ａの傾斜部２１ｂによってボール部２ｃを押圧して潰す。その後、第１ワイヤ２ａを切断することで、図２５のワイヤカット後に示すように、第１バンプ電極２ｇが形成される。この時、第１バンプ電極２ｇの表面には、第１半導体チップ４の第１表面４ａにおける中央部から第１チップ辺４ｄに向かって低くなるような傾斜面２ｈが形成される。
次に、図２６に示すように配線基板３の第１ボンディングリード３ｅに対して逆ボンディング方式における１ｓｔボンドの接続を行う。まず、配線基板３の複数の第１ボンディングリード３ｅのうちの１つに、キャピラリ２１を用いて第１ワイヤ２ａのボール部２ｃを接続する。その際、まず、図２６の１ｓｔ側接続前に示すように、キャピラリ２１の案内によって第１ワイヤ２ａを第１ボンディングリード３ｅの上方に配置する。
その後、図２６の１ｓｔ側バンプ着地時に示すように、キャピラリ２１の案内によってボール部２ｃを第１ボンディングリード３ｅ上に着地させた後、キャピラリ２１によってボール部２ｃを押圧して第１ボンディングリード３ｅに接続する。このとき、熱と超音波を用いて、ボール部２ｃをボンディングパッド４ｃに接続する。
その後、図２６の１ｓｔ側接続後に示すように、キャピラリ２１を上昇させる。
次に、図２７に示すように２ｎｄボンドを行う。ここでは、第１ワイヤ２ａの一部を第１バンプ電極２ｇの表面に接続する。まず、図２７の２ｎｄ側接続前に示すように第１半導体チップ４の第１ボンディングパッド４ｃ上において、予め形成された第１バンプ電極２ｇに対して、図２７のワイヤ着地時及び接続終了時に示すように、キャピラリ２１の案内によって第１ワイヤ２ａを第１バンプ電極２ｇの表面に着地させる。その際、第１バンプ電極２ｇの中心部２ｉに対して、キャピラリ２１の中心部２１ｃを第１チップ辺４ｄから遠ざかる方向（内側寄り）にずらした状態でキャピラリ２１の先端面２１ａの傾斜部２１ｂによって第１バンプ電極２ｇの傾斜面２ｈを押圧する。つまり、キャピラリ２１の先端面２１ａによって第１バンプ電極２ｇの傾斜面２ｈ全体を押圧する。
これによって、第１バンプ電極２ｇの傾斜面２ｈにおける肉薄部分２ｑと肉厚部分２ｒの両者を押し潰してボンディングすることで、接続面積を増やして接続強度を高めることができる。
その後、図２７のワイヤカット後に示すように、第１ワイヤ２ａを切断して第１ワイヤ２ａの２ｎｄ側のボンディング終了となる。第１ボンディングパッド４ｃ上では、第１バンプ電極２ｇの傾斜面２ｈに第１ワイヤ２ａの端部（一部）２ｐが接続された状態となっている。
同様の逆ボンディング方式を用いて、配線基板３の他の第１ボンディングリード３ｅと、第１半導体チップ４の他の第１ボンディングパッド４ｃとを第１ワイヤ２ａで電気的に接続する。
次に、１段目の第１半導体チップ４の第１ボンディングパッド４ｃと２段目の第２半導体チップ５の第２ボンディングパッド５ｃとを逆ボンディング方式によって接続する。ここでは、複数の第１ボンディングパッド４ｃと複数の第２ボンディングパッド５ｃとを、複数の第２ワイヤ２ｂを介してそれぞれ電気的に接続する。
まず、２ｎｄ側となる第２半導体チップ５の第２ボンディングパッド５ｃ上に、図２５に示す第１バンプ電極２ｇの形成方法と同様の方法で第２バンプ電極２ｍ（図３０参照）を形成する。その際、第２バンプ電極２ｍにおいても、第１バンプ電極２ｇの傾斜面２ｈと同様に下段側の第１ボンディングパッド４ｃに向かって高さが低くなるように傾斜する傾斜面２ｓが表面に形成される。
その後、図２８の第２ワイヤ接続前に示すように、第１半導体チップ４の第１ボンディングパッド４ｃ上の第１バンプ電極２ｇに接続された第１ワイヤ２ａの端部２ｐの上方に、キャピラリ２１の案内によって第２ワイヤ２ｂのボール部２ｅを配置する。その際、第１ワイヤ２ａの端部２ｐは、図２９に示すように、第１部分（肉厚が薄いワイヤ領域）２ｊと、第１部分２ｊよりも第１チップ辺４ｄ側に位置し、かつ第１部分２ｊよりも厚さが大きい（厚い）第２部分（肉厚が厚いワイヤ領域）２ｋとを有している。
その後、図２８の第２ワイヤ着地時及び図２９に示すように、キャピラリ２１を降下させ、キャピラリ２１によって第２ワイヤ２ｂのボール部２ｅを第１ワイヤ２ａの端部２ｐと第１バンプ電極２ｇに押圧して接続する。ここでは、第２ワイヤ２ｂのボール部２ｅが第１ワイヤ２ａの図２９に示す第１部分２ｊ及び第２部分２ｋのそれぞれと接触するようにキャピラリ２１で第２ワイヤ２ｂを案内して、第２ワイヤ２ｂのボール部２ｅを第１ワイヤ２ａの端部２ｐと第１バンプ電極２ｇに接続する。
これによって、第１ワイヤ２ａの端部２ｐにおける第１部分２ｊと第２部分２ｋの両者を押し潰してボンディングすることで、接続面積を増やして接続強度を高めることができる。
なお、第１バンプ電極２ｇと第２ワイヤ２ｂのボール部２ｅの接続強度を高めるためには、図２９に示すように、第１半導体チップ４の第１ボンディングパッド４ｃのパッド幅Ｄからはみ出さないように、第１バンプ電極２ｇや第１ワイヤ２ａ及び第２ワイヤ２ｂをボンディングすることが重要である。つまり、接続強度を高めるためには、第１バンプ電極２ｇの直上に第２ワイヤ２ｂのボール部２ｅを接続することが重要である。
好ましくは、平面視において、第２ワイヤ２ｂのボール部２ｅの中心部２ｆが第１バンプ電極２ｇの中心部２ｉと重なるように、第２ワイヤ２ｂのボール部２ｅを第１ワイヤ２ａの端部２ｐ及び第１バンプ電極２ｇに接続することで、第２ワイヤ２ｂと第１バンプ電極２ｇの接続面積を増やして接続強度を高めることができる。
その後、図２８の接続終了に示すようにキャピラリ２１を上昇させて第２ワイヤ２ｂの１ｓｔ側のワイヤボンディングを完了する。
次に、第２ワイヤ２ｂの２ｎｄ側のワイヤボンディング（２段目の第２半導体チップ５の第２ボンディングパッド５ｃへのワイヤボンディング）を行う。その際、本実施の形態１の組み立てでは、図３０〜図３２に示すキャピラリ２１の軌跡２１ｅを採用して第２ワイヤ２ｂの２ｎｄ側へのワイヤボンディングを行う。
まず、図３０〜図３２に示すように、第２ワイヤ２ｂのボール部２ｅをキャピラリ２１の案内で第１ボンディングパッド４ｃ上の第１バンプ電極２ｇ（図２９参照）に接続する。次に、キャピラリ２１を第１ボンディングパッド４ｃから第２ボンディングパッド５ｃに移動させる際に、その途中で、第１ボンディングパッド４ｃと第２ボンディングパッド５ｃとを結ぶ第２方向２１ｄに沿って一度第１ボンディングパッド４ｃ側に戻る動作をさせる。すなわち、第１ボンディングパッド４ｃ上にキャピラリ２１を引き上げ、この引き上げたキャピラリ２１を、平面視において、第２ボンディングパッド５ｃから離れる方向（第１ボンディングパッド４ｃの直上から第１チップ辺４ｄに向かう方向）に移動させる。次に、連続動作で第２ボンディングパッド５ｃ側に切り返す動作をさせて第２ワイヤ２ｂに屈曲点２ｎを形成する。すなわち、平面視において、第２ボンディングパッド５ｃに近づく方向にキャピラリ２１を移動させ、第１ボンディングパッド４ｃの直上よりも第２ボンディングパッド５ｃ側にキャピラリ２１を配置する。次に、再び、平面視において、第２ボンディングパッド５ｃから離れる方向（第１ボンディングパッド４ｃの直上から第１チップ辺４ｄに向かう方向）にキャピラリ２１を移動させる。そして、第２ワイヤ２ｂの一部を第２ボンディングパッド５ｃ上に形成された第２バンプ電極２ｍの表面に接続する。
詳細には、図３０に示すように１ｓｔ側の接続を終えた後、第１ボンディングパッド４ｃ上においてキャピラリ２１を引き上げ、一度第２ボンディングパッド５ｃから遠ざかる方向に第２ワイヤ２ｂを引き出し、さらに上昇させた後、第２ボンディングパッド５ｃ方向に移動させる。さらに第１ボンディングパッド４ｃから第２ボンディングパッド５ｃに向かう途中で、キャピラリ２１を上昇させ、その後、図３２に示す第２方向２１ｄに沿って一度第１ボンディングパッド４ｃ側に戻る動作をさせた後、連続動作で第２ボンディングパッド５ｃ側に切り返す動作（図３０のＸ部）をさせて第２ワイヤ２ｂに図３１に示す屈曲点２ｎを形成する。その後、第２ワイヤ２ｂの一部を第２ボンディングパッド５ｃ上に形成された第２バンプ電極２ｍの表面に接続する。
第２ワイヤ２ｂの一部を第２バンプ電極２ｍに接続する方法は、図２７に示す第１ワイヤ２ａの第１バンプ電極２ｇへの接続方法と同様の方法で行う。
なお、第２バンプ電極２ｍには傾斜面２ｓが形成されているため、第２バンプ電極２ｍへの接続時には、図３１に示すような前記傾斜面２ｓとキャピラリ２１の先端面２１ａの押圧力の作用とによって、第２ワイヤ２ｂを第１ボンディングパッド４ｃ側に向かって略水平に押し出そうとする荷重Ｐが第２ワイヤ２ｂに印加される（この荷重Ｐについては、第１バンプ電極２ｇの傾斜面２ｈについても同様の作用がある）。
この荷重Ｐが印加されることで、第２ワイヤ２ｂは略水平に押し出され、したがって、第２ボンディングパッド５ｃ（２ｎｄ側）上でのワイヤループの高さを低くすることができる。ここでの低ループ化は、図３５のＳ部に示すように、４段目の半導体チップとその上部で平面的に同じ位置に配置されている半導体チップのオーバーラップした範囲内でワイヤ２の高さを低くすることが目的である。前記Ｓ部において、通常の逆ボンディングを行うと、ワイヤ２が上段側の半導体チップに接触する可能性があるため、本実施の形態１のように第１バンプ電極２ｇに傾斜面２ｈが形成されていることで、前記Ｓ部においてワイヤ２の低ループ化を図ることができる。
なお、図６７は本願発明者が比較検討した第２バンプ電極２ｍの傾斜面２ｓの比較例を示すものであり、傾斜面２ｓ（第１バンプ電極２ｇの傾斜面２ｈについても同様）の低くなる傾斜方向を第１ボンディングパッド４ｃと反対側にした場合である。すなわち、傾斜面２ｓが、第１ボンディングパッド４ｃに向かって高さが高くなるような傾斜を有している場合の例である。
図６７の押圧前及び押圧後に示すように、２ｎｄ側のワイヤボンディングにおいて第２バンプ電極２ｍの傾斜面２ｓが第１ボンディングパッド４ｃ（図３１参照）に向かって高くなる傾斜の場合には、ワイヤボンディング時に第２ワイヤ２ｂが第１ボンディングパッド４ｃに向かって高くなる方向（持ち上げる方向Ｙ）に傾斜して接続される。その結果、第２ボンディングパッド５ｃ（２ｎｄ側）上でのワイヤループの高さを低くすることができない。
したがって、第２バンプ電極２ｍの傾斜面２ｓ（第１バンプ電極２ｇの傾斜面２ｈも同様）は、下段側の第１ボンディングパッド４ｃに向かって低くなるように傾斜した面であることが好ましい。
また、２ｎｄ側のワイヤボンディングにおいては、図３１に示すように、第２バンプ電極２ｍに形成された下段側の第１ボンディングパッド４ｃに向かって傾斜した傾斜面２ｓとキャピラリ２１の先端面２１ａの押圧力の作用とによって、第２ワイヤ２ｂは第１ボンディングパッド４ｃ側に向かって荷重Ｐで押し出される。しかしながら、第２ワイヤ２ｂには屈曲点２ｎが形成されて屈曲点２ｎ付近での剛性が高くなっているため、図３２に示すように第１ボンディングパッド４ｃの上方（Ｑ部）において第２ワイヤ２ｂは横倒れすることなく真っ直ぐ押し出された状態となっている。
一方、図６８〜図７０は本願発明者が比較検討した比較例のキャピラリ２１の軌跡２１ｅを示すものであり、第１ボンディングパッド４ｃにおける１ｓｔ側のワイヤボンディングを終えた後、キャピラリ２１を上昇させて一度第２ボンディングパッド５ｃから遠ざかる方向に第２ワイヤ２ｂを引き出し、さらに上昇させた後、第２ボンディングパッド５ｃ方向に移動させ、そのまま第２ボンディングパッド５ｃにおける２ｎｄ側のワイヤボンディング動作に入る軌跡２１ｅとなっている。つまり、本実施の形態１の図３０に示すキャピラリ２１の軌跡２１ｅのように、一度第１ボンディングパッド４ｃ側に戻る動作をさせた後、連続動作で第２ボンディングパッド５ｃ側に切り返す動作が含まれていない。
したがって、第２ワイヤ２ｂには図３１に示すような屈曲点２ｎが形成されないため、図６９に示すように、第２バンプ電極２ｍに形成された傾斜面２ｓとキャピラリ２１の先端面２１ａの押圧力の作用とによって、第２ワイヤ２ｂが第１ボンディングパッド４ｃ側に向かって荷重Ｐで押し出された際には、図７０のＲ部に示すように第１ボンディングパッド４ｃの上方付近にて第２ワイヤ２ｂに横倒れ現象が発生する。その結果、隣り合った第２ワイヤ２ｂと接触する等のボンディング不良が起こる。
図３０に示す本実施の形態１のキャピラリ２１の軌跡２１ｅを採用することで、第２ワイヤ２ｂに屈曲点２ｎを形成するため、横倒れ現象を防ぐことができる。また、図２４に示すように、ワイヤボンディング工程により形成されるワイヤのループ高さを低くすることができる。そのため、後の５段目以降の半導体チップを搭載する工程（ダイボンド工程）において、他の半導体チップが直上に配置されたとしても、ワイヤが直上に配置される半導体チップと接触する問題を抑制することができる。なお、本実施の形態では、工程の簡略化のため、１段目の半導体チップと配線基板３とを電気的に接続するワイヤボンディング工程では図３０に示すワイヤボンディング方法を採用していない。これは、図４に示すように、１段目の半導体チップとこの半導体チップの直上に配置される半導体チップとの間隔は、２〜４段目（特に４段目）の半導体チップと、これらの直上に配置される半導体チップとの間隔よりも広いためである。しかしながら、この１段目の半導体チップに対しても、図３０に示すようなワイヤボンディング方法を採用しても良いことは言うまでもない。
以上のように本実施の形態１の第２バンプ電極２ｍにおいて傾斜面２ｓ（第１バンプ電極２ｇの傾斜面２ｈも同様）を有し、かつ図３０に示すようなキャピラリ２１の軌跡２１ｅでワイヤボンディングを行うことで、低ループ化を図った高信頼性のワイヤボンディングを実現することができる。
なお、３段目と４段目のワイヤボンディングについては、１段目の第１半導体チップ４と２段目の第２半導体チップ５とを接続する第２ワイヤ２ｂによるワイヤボンディング（逆ボンディング）と同様のワイヤボンディングを行う。これによって、４段目までのワイヤボンディングが完了となる。
＜＜５段目から８段目までのダイボンド工程について＞＞
次に、図３３及び図３４に示すように、５段目から８段目までのダイボンディングを行う。なお、５段目から８段目までのダイボンディングでは、１段目から４段目までのダイボンディングとその積層方向を１８０度変えており、５段目で積層方向を折り返している。ただし、階段状に１段ごとにずらして半導体チップを積層することは１段目から４段目までと同じであり、その際、それぞれの段のボンディングパッドが１段目から４段目までとは異なった反対側に配置されるように積層する。
なお、図３３に示すように、折り返し積層の１段目となる５段目には、第１半導体チップ４と同じ厚さで、かつ第２半導体チップ５よりは厚い第３半導体チップ６を搭載する。第３半導体チップ６は、図３５に示すように平面形状が四角形から成る第３表面６ａ、第３表面６ａの第３チップ辺６ｄに（のみ）沿って形成された複数の第３ボンディングパッド（電極パッド、ワイヤ２が直に接続されるパッド）６ｃ、及び第３表面６ａとは反対側の第３裏面６ｂを有している。さらに、第３半導体チップ６の第３裏面６ｂには、厚さが厚い第１接着層である第１接着層８が貼り付けられている。したがって、第３半導体チップ６は、第１接着層８を介して搭載される。第３半導体チップ６は、第１半導体チップ４と同じ機能を有したメモリチップである。
第３半導体チップ６の厚さは０．０４０〜０．２００ｍｍの範囲内であり、本実施の形態では、０．０５５ｍｍである。また、第３半導体チップ６に貼り付けられた第１接着層８の厚さは０．０１０〜０．０５０ｍｍの範囲内であり、本実施の形態では、０．０２０ｍｍである。この場合、第３半導体チップ６と第１接着層８との総厚は０．０７５ｍｍとなる。
５段目の第３半導体チップ６のダイボンディングでは、平面視において、図３５に示すように、第３チップ辺６ｄと第２基板辺３ｍとの間隔が、第３チップ辺６ｄ（又は、第３チップ辺６ｄと対向するチップ辺（もう１つの短辺））と第１基板辺３ｋとの間隔よりも小さくなる、換言すれば、第３チップ辺６ｄが第１基板辺３ｋよりも第２基板辺３ｍの近くに配置され、かつ複数の第２ボンディングパッド５ｃが第３半導体チップ６から露出するように、４段目の第２半導体チップ５上に搭載（配置、積層）する。すなわち、第３半導体チップ６の第３チップ辺（複数のボンディングパッド６ｃが配置された辺）６ｄが配線基板３の２つの短辺のうちのもう１つの辺（第２基板辺）３ｍ側を向き、かつ平面視において、デバイス領域（配線基板３の上面３ａ）内に半導体チップ６が位置するように、１〜４段目の半導体チップ４、５の積層方向とは１８０度向きを変えて、階段状に積層（搭載）する。
なお、５段目の第３半導体チップ６の厚さ（Ｔｗ１）は、第１接着層８の厚さ（Ｔｄ１）と合わせてＴｗ１＋Ｔｄ１となるが、図３５のワイヤループの高さ（Ｈｗ）との関係で下段側（４段目）のワイヤ２と上段側（６段目）の第４半導体チップ７とが干渉しないようにする必要があり、そのためには、図３３に示すように、クリアランス（Ｄ）＝（Ｔｗ１＋Ｔｄ１）−Ｈｗ＞０を満たすようにする必要がある。
以上のように第３半導体チップ６は、第１半導体チップ４と同じ厚さで、第２半導体チップ５よりは厚い。さらに第１接着層８も厚いため、第３半導体チップ６＋第１接着層８とすることで、図３５のＳ部に示すように、直下の段（４段目）のワイヤ２のループと直上の（６段目）の第４半導体チップ７とが干渉しない程度の高さを確保することができ、下段（４段目）のワイヤ２と直上の第４半導体チップ７とが干渉（接触）することを防止（低減）できる。
なお、４段目の第２半導体チップ５の第２ボンディングパッド５ｃ上へのワイヤボンディングでは、図３１に示すように、第２バンプ電極２ｍの傾斜面２ｓによって低ループ化が図られた第２ワイヤ２ｂが接続されているため、これと厚さが厚い第３半導体チップ６＋第１接着層８の組み合わせにより、図３５のＳ部におけるクリアランスを十分に確保することができ、下段（４段目）のワイヤ２と直上の第４半導体チップ７との干渉を防止（低減）することができる。
また、折り返しの１段目の積層では、そのチップ端部に下段チップからオーバーハング（突出）する箇所がある。オーバーハングする箇所では、その下部が何も支持されていないボンディングパッドがあり、ワイヤボンディング時のボンディング荷重に耐えなければならない。したがって、厚さが厚い第３半導体チップ６を用いることで、チップそのものの強度を高めて、ワイヤボンディング時のボンディング荷重によるチップ破損を防ぐ（低減する）ことができる。
さらに、チップ端部のオーバーハングする箇所において、下部が何も支持されていない箇所があるため、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易い。したがって、厚さが厚い第３半導体チップ６を使用することで、前記同様、チップそのものの強度を高めることができ、樹脂モールディング時のレジン流れの圧力によるチップ割れの発生を防ぐ（低減する）ことができる。
次に、図３４に示すように、折り返しの２段目以降（６段目から８段目）の積層を行う。すなわち、６段目から８段目のダイボンディングを行う。ここでは、２段目から４段目の第２半導体チップ５と同様の厚さの薄い半導体チップである第４半導体チップ７を使用する。
第４半導体チップ７は、平面形状が四角形から成る第４表面７ａ、第４表面７ａの第４チップ辺７ｄに（のみ）沿って形成された複数の第４ボンディングパッド（電極パッド、ワイヤ２が直に接続されるパッド）７ｃ、及び第４表面７ａとは反対側の第４裏面７ｂを有している。さらに、第４半導体チップ７の第４裏面７ｂには、厚さが薄い第２接着層である第２接着層９が貼り付けられている。したがって、第４半導体チップ７は、第２接着層９を介して搭載される。第４半導体チップ７は、第２半導体チップ５と同じ機能を有したメモリチップである。
第４半導体チップ７の厚さ（Ｔｗ２）は、第２半導体チップ５と同様、０．０１０〜０．０３０ｍｍの範囲であり、一例としては、０．０２０ｍｍである。また、第４半導体チップ７に貼り付けられた第２接着層９は、その厚さ（Ｔｄ２）が、０．００３〜０．０１０ｍｍの範囲であり、一例としては、０．００５ｍｍである。この場合、第４半導体チップ７＋第２接着層９＝０．０２５ｍｍとなる。
６段目の第４半導体チップ７のダイボンディングでは、その平面視において、図３５に示すように、第４チップ辺７ｄと第２基板辺３ｍとの間隔が、第４チップ辺７ｄ（又は、第４チップ辺７ｄと対向するチップ辺（もう１つの短辺））と第１基板辺３ｋとの間隔よりも小さくなる、換言すれば、第４チップ辺７ｄが第１基板辺３ｋよりも第２基板辺３ｍの近くに配置され、かつ複数の第３ボンディングパッド６ｃが第４半導体チップ７から露出するように、５段目の第３半導体チップ６上に搭載（配置、積層）する。すなわち、第４半導体チップ７の第４チップ辺（複数のボンディングパッド７ｃが配置された辺）７ｄが配線基板３の２つの短辺のうちのもう１つの辺（第２基板辺）３ｍ側を向き、かつ平面視において、デバイス領域（配線基板３の上面３ａ）内に半導体チップ７が位置するように、５段目の半導体チップ６と積層方向を合わせ、階段状に積層（搭載）する。
なお、７段目と８段目のダイボンディングについても、第４半導体チップ７と同じ半導体チップを使用し、６段目と同様のダイボンディングを行う。
このように６段目から８段目のダイボンディングにおいては、厚さが薄い第４半導体チップ７と第２接着層９の組み合わせを使用することで、１６段積層全体の厚さを薄くしてＬＧＡ１の厚さを薄くすることができる。
また、５段目から８段目の各半導体チップにおいては、それぞれの段のボンディングパッドが配線基板３の第２ボンディングリード３ｆ側に配置された状態となっている。
これにより、５段目から８段目のダイボンディングが完了となる。１段目から８段目においては、１段目と５段目がそれぞれ厚さが厚い第１半導体チップ４、第３半導体チップ６を使用しており、２段目から４段目と、６段目から８段目がそれぞれ厚さが薄い第２半導体チップ５、第４半導体チップ７を使用している。第１半導体チップ４、第３半導体チップ６の厚さは、両者とも第２半導体チップ５、第４半導体チップ７より厚い。すなわち、薄い半導体チップをなるべく多く使用することで、ＬＧＡ１の薄型化を図ることができる。
＜＜５段目から８段目までのワイヤボンディング工程について＞＞
次に、図３５に示すように５段目から８段目のワイヤボンディング（逆ボンディング）を行う。５段目から８段目のワイヤボンディングは、１段目から４段目のワイヤボンディングと各段のワイヤリングの向きが１８０°変わるだけであり、その他のワイヤボンディング方法については、１段目から４段目と全く同じである。
まず、５段目の第３半導体チップ６のワイヤボンディングを行う。すなわち、配線基板３の複数の第２ボンディングリード３ｆと第３半導体チップ６の複数の第３ボンディングパッド６ｃとを、複数の第３ワイヤ２ｔを介してそれぞれ逆ボンディング方式で電気的に接続する。
その際、１段目の第１半導体チップ４のワイヤボンディングと同様に、予め、２ｎｄ側に相当する第３半導体チップ６の第３ボンディングパッド６ｃに第１バンプ電極２ｇを形成しておく。ただし、第３ボンディングパッド６ｃ上の第１バンプ電極２ｇに形成する傾斜面２ｈは、下段側の第２ボンディングリード３ｆに向かって低くなるように傾斜した面である。
５段目の第３半導体チップ６における逆ボンディングは、第１半導体チップ４の逆ボンディングと同様であるが、まず、１ｓｔ側として、配線基板３の第２ボンディングリード３ｆに第３ワイヤ２ｔを接続し、その後、２ｎｄ側として、第３半導体チップ６の第３ボンディングパッド６ｃ上の第１バンプ電極２ｇに第３ワイヤ２ｔの一部を電気的に接続する。これにより、５段目の第３半導体チップ６の逆ボンディングが完了となる。
その後、６段目から８段目のワイヤボンディングを行う。６段目から８段目のワイヤボンディング方法は、ワイヤリングの向き以外は、２段目から４段目のワイヤボンディングと全く同じである。すなわち、予め上段側（２ｎｄ側）の半導体チップのボンディングパッドに傾斜面２ｓを有する第２バンプ電極２ｍを形成しておき、この状態で、下段側の半導体チップのボンディングパッドに１ｓｔ側のワイヤボンディングを行った後、上段側の半導体チップのボンディングパッド上の第２バンプ電極２ｍの傾斜面２ｓに２ｎｄ側のワイヤボンディングを行う。
例えば、６段目の第４半導体チップ７のワイヤボンディングでは、５段目の第３半導体チップ６の複数の第３ボンディングパッド６ｃと６段目の第４半導体チップ７の複数の第４ボンディングパッド７ｃとを、複数の第４ワイヤ２ｕを介してそれぞれ逆ボンディングで電気的に接続する。
その際、２段目の第２半導体チップ５のワイヤボンディングと同様に、予め、２ｎｄ側に相当する第４半導体チップ７の第４ボンディングパッド７ｃに第２バンプ電極２ｍを形成しておく。ただし、第４ボンディングパッド７ｃ上の第２バンプ電極２ｍに形成する傾斜面２ｓは、下段側の第３ボンディングパッド６ｃに向かって低くなるように傾斜した面である。
６段目の第４半導体チップ７における逆ボンディング方式は、第２半導体チップ５の逆ボンディングと同様であるが、まず、１ｓｔ側として、第３半導体チップ６の第３ボンディングパッド６ｃ上の第３ワイヤ２ｔの一部に第４ワイヤ２ｕを接続し、その後、２ｎｄ側として、第４半導体チップ７の第４ボンディングパッド７ｃ上の第２バンプ電極２ｍに第４ワイヤ２ｕの一部を電気的に接続する。これにより、６段目の第４半導体チップ７の逆ボンディングが完了となる。
なお、７段目と８段目のワイヤボンディングについては、６段目の第４半導体チップ７の逆ボンディング方式と同様である。
以上のように、５段目から８段目のワイヤボンディングを行うことで、１段目から４段目のワイヤボンディングと同様に、低ループ化を図った高信頼性のワイヤボンディングを実現することができる。
また、上記したように、５段目の半導体チップ６の主面（裏面、下面）６ｂにおいて、この半導体チップ６のボンディングパッド６ｃと平面的に重なる領域は、下段側に位置する半導体チップ（ここでは、４段目の半導体チップ）で支持されていない。すなわち、半導体チップ６のボンディングパッド６ｃは、所謂、オーバーハング領域に形成されている。そのため、このようなボンディングパッド６ｃに対してワイヤボンディング工程で使用するキャピラリ２１を押し当てると、チップクラックが発生し易い。しかしながら、本実施の形態では、この５段目の半導体チップとして、図５に示すような、第１の厚さ（Ｔｗ１）を有する半導体チップ４を使用している。そのため、たとえキャピラリ２１による荷重がこのオーバーハング領域に加わったとしても、半導体チップが撓み難くなり、チップクラックの発生を抑制できる。
さらに、上記したように、５段目に搭載する半導体チップとして、２〜４段目（又は、６〜８段目）に使用され、かつ第２の厚さ（Ｔｗ２）を有する半導体チップ５よりも厚さの大きい第１の厚さ（Ｔｗ１）を有する半導体チップ４を使用している。そのため、図４に示すように、４段目の半導体チップと、この半導体チップ上に位置する６段目の半導体チップとの間隔を大きくすることができる。また、本実施の形態では、この５段目の半導体チップを搭載するために使用する接着層として、２〜４段目（又は、６〜８段目）に使用され、かつ第２の厚さ（Ｔｄ２）を有する接着層９よりも厚さの大きい第１の厚さ（Ｔｄ１）を有する接着層８を使用している。そのため、４段目の半導体チップと、この半導体チップ上に位置する６段目の半導体チップとの間隔をさらに大きくすることができる。これにより、４段目の半導体チップのボンディングパッドに接続されるワイヤが、この半導体チップの直上に位置する６段目の半導体チップと接触する問題を防止できる。なお、本実施の形態では、さらに、図３０に示すようなワイヤボンディング方法を４段目の半導体チップのワイヤボンディング工程で採用しているため、形成されるワイヤのループ高さをより低くすることができるため、ワイヤが上段側の半導体チップに接触する問題を、より確実に防止することができる。
＜＜９段目から１２段目までのダイボンディング工程について＞＞
次に、図３６に示すように、９段目から１２段目のダイボンディングを行う。９段目から１２段目のダイボンディングは、１段目から４段目のダイボンディングと全く同じである。９段目は厚さが厚い第１半導体チップ４を使用し、１０段目から１２段目は厚さが薄い第２半導体チップ５を使用する。
積層の折り返しの９段目に厚い第１半導体チップ４を搭載することで、直下の段（８段目）のワイヤ２のループと直上の（１０段目）の第２半導体チップ５とが干渉しない程度の高さを確保することができ、下段（８段目）のワイヤ２と直上の第２半導体チップ５とが干渉（接触）することを防止（低減）できる。
また、折り返しの１段目（９段目）の積層では、そのチップ端部に下段チップからオーバーハング（突出）する箇所がある。オーバーハングする箇所では、その下部が何も支持されていないボンディングパッドがあり、ワイヤボンディング時のボンディング荷重に耐えなければならない。したがって、厚さが厚い第１半導体チップ４を用いることで、チップそのものの強度を高めて、ワイヤボンディング時のボンディング荷重によるチップ破損を防ぐ（低減する）ことができる。
さらに、チップ端部のオーバーハングする箇所において、下部が何も支持されていない箇所があるため、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易い。したがって、厚さが厚い第１半導体チップ４を使用することで、前記同様、チップそのものの強度を高めることができ、樹脂モールディング時のレジン流れの圧力によるチップ割れの発生を防ぐ（低減する）ことができる。
一方、１０段目から１２段目のダイボンディングでは、厚さが薄い第２半導体チップ５と同じく厚さが薄い第２接着層９の組み合わせを使用することで、１６段積層全体の厚さを薄くしてＬＧＡ１の厚さを薄くすることができる。
＜＜９段目から１２段目までのワイヤボンディング工程について＞＞
次に、図３６に示す９段目から１２段目のワイヤボンディングを行う。９段目から１２段目のワイヤボンディングは、１段目から４段目のワイヤボンディング（逆ボンディング）と全く同じであるため、その説明は省略する。９段目から１２段目のワイヤボンディングにおいても、１段目から４段目のワイヤボンディングと同様に、低ループ化を図った高信頼性のワイヤボンディングを実現することができる。
＜＜１３段目から１６段目までのダイボンディング工程について＞＞
次に、図３７に示すように１３段目のダイボンディングを行う。１３段目のダイボンディングは、積層の折り返しの１段目である５段目のダイボンディングと全く同じである。すなわち、厚さが厚い第３半導体チップ６と同じく厚さが厚い第１接着層８とを組み合わせて用いる。
これにより、直下の段（１２段目）のワイヤ２のループと直上の（１４段目）の第４半導体チップ７とが干渉しない程度の高さを確保することができ、下段（１２段目）のワイヤ２と直上の第４半導体チップ７とが干渉（接触）することを防止（低減）できる。
また、折り返しの１段目（１３段目）の積層では、そのチップ端部に下段チップからオーバーハング（突出）する箇所がある。オーバーハングする箇所では、その下部が何も支持されていないボンディングパッドがあり、ワイヤボンディング時のボンディング荷重に耐えなければならない。したがって、厚さが厚い第３半導体チップ６を用いることで、チップそのものの強度を高めて、ワイヤボンディング時のボンディング荷重によるチップ破損を防ぐ（低減する）ことができる。
さらに、チップ端部のオーバーハングする箇所において、下部が何も支持されていない箇所があるため、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易い。したがって、厚さが厚い第３半導体チップ６を使用することで、前記同様、チップそのものの強度を高めることができ、樹脂モールディング時のレジン流れの圧力によるチップ割れの発生を防ぐ（低減する）ことができる。
次に、図３８に示す１４段目から１６段目（最上段）のダイボンディングを行う。１４段目と１５段目は、６段目及び７段目のダイボンディングと同じであり、厚さが薄い第４半導体チップ７と厚さが薄い第２接着層９の組み合わせを使用する。
これにより、１６段積層全体の厚さを薄くしてＬＧＡ１の厚さを薄くすることができる。
また、１６段目は最上段となるため、厚さが厚い第１半導体チップ４と同じく厚さが厚い第１接着層８とを組み合わせて用いる。
１６段目の最上段は、その上面側（第１表面４ａ側）が特に部材によって支持されていないため、樹脂モールディング時のレジン流れの圧力により、チップ割れが発生し易いことに対しての対策であり、１６段目にも厚さが厚い第１半導体チップ４を使用することで、チップそのものの強度を高めて、樹脂モールディング時のレジン流れの圧力によるチップ割れ、チップ曲がり及びチップ剥がれの発生を防ぐ（低減する）ことができる。
＜＜１３段目から１６段目までのワイヤボンディング工程について＞＞
次に、図３９に示す１３段目から１６段目のワイヤボンディングを行う。１３段目から１６段目のワイヤボンディングは、５段目から８段目のワイヤボンディング（逆ボンディング）と全く同じであるため、その説明は省略する。１３段目から１６段目のワイヤボンディングにおいても、５段目から８段目のワイヤボンディングと同様に、低ループ化を図った高信頼性のワイヤボンディングを実現することができる。
＜＜モールド工程について＞＞
次に、ＬＧＡ１の組み立てにおけるワイヤボンディング工程後の樹脂モールディング工程と個片化工程について説明する。図４０は図１に示す半導体装置の組み立ての樹脂モールディング後の構造の一例を示す平面図、図４１は図４０に示す樹脂モールディング後の構造の一例を示す断面図、図４２は図１に示す半導体装置の組み立ての個片化時の構造の一例を示す平面図、図４３は図４２に示す個片化時の構造の一例を示す断面図である。
ＬＧＡ１の組み立てでは、ワイヤボンディング工程完了後に樹脂モールディングを行う。樹脂モールディング工程では、例えば、トランスファーモールド等により、図４０及び図４１に示すようにワイヤボンディング済みの多数個取り基板２０上に封止用樹脂によって一括封止体２２を形成する。
なお、一括封止体２２を形成する封止用樹脂としては、フィラーが含まれているものを使用するが、図３９のＴ部に示すように、１段目の第１半導体チップ４の側部において、２段目の第２半導体チップ５のオーバーハング箇所と配線基板３とによって挟まれる隙間２３には、封止用樹脂が充填されにくい。この隙間２３の高さは、第１半導体チップ４の厚さ＋第１接着層８の厚さによって決まる。本実施の形態１のＬＧＡ１の場合、第１半導体チップ４の厚さは、０．０５５ｍｍであり、第１接着層８の厚さは、０．０２０ｍｍであり、両者の合計は、０．０７５ｍｍ（７５μｍ）である。これにより、この場合の隙間２３の高さは、０．０７５ｍｍ（７５μｍ）となる。
したがって、封止用樹脂に含まれるフィラーの大きさも、この隙間２３に入り込めるような大きさにする必要がある。例えば、５０μｍ（０．０５０ｍｍ）のメッシュを通るようなフィラーを使用する。５０μｍのメッシュを通るようなフィラーが含まれた封止用樹脂であれば、７５μｍの高さの隙間２３に充填することは十分可能である。
さらに、半導体装置がカードタイプのものである場合には、封止体１０による強度確保が必要となるが、５０μｍのメッシュを通るようなフィラーが含まれた封止用樹脂によって形成された封止体１０であれば、強度を確保することが可能である。
なお、半導体チップの表面（又は、裏面）において、他の半導体チップで支持されていない部分（所謂、オーバーハング領域）は、樹脂の充填圧力により撓み易い。本実施の形態では、図４に示すように、５、９、１３及び１６段目の半導体チップがこのようなオーバーハング領域を有している。
しかしながら、本実施の形態では、５、９、１３及び１６段目の半導体チップとして、図５に示すような、第１の厚さ（Ｔｗ１）を有する半導体チップ４を使用している。換言すれば、２〜４、６〜８、１０〜１２、１４および１５段目の半導体チップ５の厚さよりも大きいものを使用している。そのため、モールド工程において発生する樹脂の充填圧力が、このオーバーハング領域に加わったとしても、チップクラックを抑制することができる。
＜＜個片化工程について＞＞
次に、図４２及び図４３に示すように、仮想線２４によって切断して個片化を行う。切断は、例えば、ブレードダイシングによって一括封止体２２と多数個取り基板２０の両者を一緒に切断する。
これにより、図１及び図２に示す本実施の形態１のＬＧＡ１の組み立て完了となる。
＜実施の形態１の変形例について＞
次に、本実施の形態１の変形例について説明する。
図４４は本発明の実施の形態１の第１変形例の半導体装置の構造を示す斜視図、図４５は図４４の半導体装置の裏面側の構造の一例を示す斜視図、図４６は本発明の実施の形態１の第２変形例の半導体装置の構造を示す断面図である。また、図４７は本発明の実施の形態１の第３変形例の半導体装置の構造を封止体を透過して示す平面図、図４８は図４７のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図４９は図４７のＢ−Ｂ線に沿って切断した構造の一例を示す断面図である。
図４４及び図４５に示す変形例は、半導体装置がカード型半導体パッケージ２５の場合であり、本実施の形態１のＬＧＡ１のように複数の薄型の半導体チップが基材上に積層された図３９に示すような構造が内部に組み込まれたものである。カード型半導体パッケージ２５は、一例として、パーソナルコンピュータのカードスロットに実装可能で、かつ基材上に複数のフラッシュメモリチップ（不揮発性メモリ）が積層されて成る超小型メモリカード等である。
図４６に示す第２変形例は、半導体チップの積層において、途中に１回だけ１８０度の折り返し積層を含めた８段ずつの１６段チップ積層の構造を示すものである。この場合にも、１段目と、折り返し積層の１段目である９段目と、最上段の１６段目とに厚さが厚い第１半導体チップ４（または第３半導体チップ６）と厚さが厚い第１接着層８との組み合わせを使用することで、本実施の形態１のＬＧＡ１と同様に、チップそのものの強度確保と段差の高さ確保の効果を得ることができる。
また、２段目から８段目と１０段目から１５段目は、厚さが薄い第２半導体チップ５（または第４半導体チップ７）と厚さが薄い第２接着層９との組み合わせを使用することで、ＬＧＡ１と同様の半導体装置の薄型化の効果を得ることができる。
また、図４７〜図４９に示す第３変形例は、１６段のチップ積層において、４段ずつ９０度積層方向を変えた構造を示すものである。この場合にも、１段目、９０度向きを変えた５段目、さらに９０度向きを変えた９段目、さらに９０度向きを変えた１３段目及び１６段目（最上段）については、厚さが厚い第１半導体チップ４（または第３半導体チップ６）と厚さが厚い第１接着層８とを組み合わせて使用することにより、本実施の形態１のＬＧＡ１と同様に、チップそのものの強度確保と段差の高さ確保の効果を得ることができる。
また、２段目から４段目と、６段目から８段目と、１０段目から１２段目と、１４段目及び１５段目とにおいて、厚さが薄い第２半導体チップ５（または第４半導体チップ７）と厚さが薄い第２接着層９との組み合わせを使用することで、ＬＧＡ１と同様の半導体装置の薄型化の効果を得ることができる。
また、９０度ずつ３回積層方向を変えているため、半導体チップの積層の投影面積を低減することができ、半導体装置の小型化を図ることができる。
（実施の形態２）
図５０は本発明の実施の形態２の半導体装置の構造の一例を封止体を透過して示す平面図、図５１は図５０のＡ−Ａ線に沿って切断した構造の一例を示す断面図、図５２は図５０のＢ−Ｂ線に沿って切断した構造の一例を示す断面図、図５３は本発明の実施の形態２の第１変形例の半導体装置の構造を示す拡大部分断面図である。
図５０〜図５２に示す本実施の形態２の半導体装置は、実施の形態１と同様に、基材である配線基板３上に薄型の半導体チップを１６段積層するものであり、途中の段で１回だけ積層方向を９０度変えて８段ずつ積層した構造のものである。そこで、１段目と最上段の１６段目だけに厚さが厚い第１半導体チップ４（または第３半導体チップ６）と厚さが厚い第１接着層８の組み合わせを使用し、それ以外の途中の段は厚さが薄い第２半導体チップ５（または第４半導体チップ７）と厚さが薄い第２接着層９の組み合わせを使用するものである。
すなわち、積層方向が９０度しか変わらないため、積層方向の変更箇所においても、下段側のワイヤ２がその上段側の半導体チップに接触することがなく、ワイヤループ用のチップ高さを確保しなくてよい。したがって、１段目と最上段の１６段目以外は、厚さが薄い第２半導体チップ５（または第４半導体チップ７）と厚さが薄い第２接着層９の組み合わせを使用することができ、チップ積層の高さを低くして半導体装置の薄型化を図ることができる。
ただし、積層方向変更後の１段目である９段目の半導体チップを、厚さが厚い半導体チップとしてもよく、これにより、図５１のＵ部に示すように、８段目の半導体チップによって支持されていない部分に形成されたボンディングパッドに対して、ワイヤ２を接続する際に生じる荷重により、チップクラックが発生するのを抑制することができる。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、以下の第１変形例乃至第５変形例のような構成であっても良い。
（第１変形例）
まず、図５３は第１変形例を示すものであり、実施の形態１で説明した図１２に示すダイシング方法によって取得した厚さが薄い第２半導体チップ５（または第４半導体チップ７）を１６段全てに使用して積層したものであり、折り返し積層を行わない構造のものである。このような積層構造の半導体装置に対しても、半導体ウエハのダイシング工程において、上記したように、半導体ウエハに形成された基準部分に向かってブレードを進行させることで、たとえ、半導体ウエハの厚さが薄くなったとしても、チップクラックを抑制できる。しかしながら、平面形状が長方形から成る半導体チップを、複数段に亘って、かつ同一の積層方向で階段状に搭載するため、前記実施の形態１のような積層構造に比べて、半導体装置の小型化には不向きである。
なお、薄い第２半導体チップ５（または第４半導体チップ７）の積層数は、１６段に限定されるものではなく、２段以上の複数段であれば、何段であってもよい。
（第２変形例）
次に、第２変形例について説明する。
図５４は本発明の実施の形態２の第２変形例（片面実装）の半導体装置の構造の一例を封止体を透過して示す斜視図、図５５は図５４のＡ−Ａ線に沿って切断したチップ１６段積層構造の一例を示す断面図、図５６は図５４のＢ−Ｂ線に沿って切断したチップ１６段積層構造の一例を示す断面図、図５７は図５４の半導体装置の構造を裏面側から封止体を透過して示す裏面図である。また、図５８は図５４のＡ−Ａ線に沿って切断したチップ８段積層構造の一例を示す断面図、図５９は図５４のＢ−Ｂ線に沿って切断したチップ８段積層構造の一例を示す断面図、図６０は図５４のＡ−Ａ線に沿って切断したチップ４段積層構造の一例を示す断面図、図６１は図５４のＢ−Ｂ線に沿って切断したチップ４段積層構造の一例を示す断面図である。
図５４に示す第２変形例の半導体装置は、リードフレーム（基材）を用いて組み立てられるフレームタイプ半導体パッケージ２６であり、リード（配線パターン）の片面（片側）に積層された複数の半導体チップ（第１半導体チップ４、第２半導体チップ５、第３半導体チップ６及び第４半導体チップ７）と、配線パターンであるインナリード２８ａとこれに繋がり、かつ外部端子となるアウタリード２８ｂと、半導体チップの電極とインナリード２８ａを接続する複数のワイヤ２とを有している。さらに、図５７に示すように、積層された複数の半導体チップの両側に配置された複数のインナリード２８ａそれぞれを連結する複数の連結リード２８ｃがチップ下部に配置されており、複数の半導体チップ、複数のインナリード２８ａ、複数の連結リード２８ｃ及び複数のワイヤ２が封止体１０によって樹脂封止されている。
ここで、図５５及び図５６に示すフレームタイプ半導体パッケージ２６ａは、半導体チップを４段ずつ積層し、かつ４段ごとに積層方向を１８０度折り返して合計１６段積層した構造のものである。
また、図５８及び図５９に示すフレームタイプ半導体パッケージ２６ｂは、半導体チップを４段ずつ積層し、かつ５段目で積層方向を１回だけ１８０度折り返して合計８段積層した構造のものである。
さらに、図６０及び図６１に示すフレームタイプ半導体パッケージ２６ｃは、半導体チップを４段積層した構造のものである。
（第３変形例）
次に、第３変形例について説明する。
図６２は本発明の実施の形態２の第３変形例（両面実装）の半導体装置の構造の一例を封止体を透過して示す斜視図、図６３は図６２のＡ−Ａ線に沿って切断したチップ１６段積層構造の一例を示す断面図、図６４は図６２のＢ−Ｂ線に沿って切断したチップ１６段積層構造の一例を示す断面図、図６５は図６２のＡ−Ａ線に沿って切断したチップ８段積層構造の一例を示す断面図、図６６は図６２のＢ−Ｂ線に沿って切断したチップ８段積層構造の一例を示す断面図である。
まず、図６２に示す第３変形例の半導体装置は、リードフレームを用いて組み立てられるフレームタイプ半導体パッケージ２７であり、リード（配線パターン）の両面にそれぞれ積層された複数の半導体チップと、配線パターンであるインナリード２８ａとこれに繋がり、かつ外部端子となるアウタリード２８ｂと、半導体チップの電極とインナリード２８ａを接続する複数のワイヤ２とを有している。
ここで、図６３及び図６４に示すフレームタイプ半導体パッケージ２７ａは、リードの片面において半導体チップを４段ずつ積層し、かつ５段目で積層方向を１回だけ１８０度折り返して８段積層した構造を有しており、同様の構造が両面に形成されている。すなわち、両面で１６枚の半導体チップ（第１半導体チップ４、第２半導体チップ５、第３半導体チップ６及び第４半導体チップ７）が連結リード２８ｃに搭載された構造のものである。
また、図６５及び図６６に示すフレームタイプ半導体パッケージ２７ｂは、片面において半導体チップが４段積層された構造を有しており、同様の構造が両面に形成されている。すなわち、両面で８枚の半導体チップ（第１半導体チップ４、第２半導体チップ５）が連結リード２８ｃに搭載された構造のものである。
これらフレームタイプ半導体パッケージ２６ａ，２６ｂ，２６ｃ，２７ａ，２７ｂにおいては、図５６、図５７、図５９、図６１、図６４及び図６６に示すようにチップ下部に独立した複数の配線パターンである連結リード２８ｃが引き回されており、独立した複数の連結リード２８ｃにおいて平坦度を高くするのは困難である。
したがって、複数の連結リード２８ｃに接続する最下段の半導体チップとして、厚さが厚い第１半導体チップ４と厚さが厚い第１接着層８との組み合わせを使用することで、独立した複数の連結リード２８ｃによる凹凸を吸収することができる。
また、実施の形態１のＬＧＡ１と同様に、最下段、折り返しの１段目及び最上段に厚い第１半導体チップ４（または第３半導体チップ６）と厚い第１接着層８の組み合わせを使用することにより、チップそのものの強度確保と段差の高さ確保の効果を得ることができる。
また、最下段、折り返しの１段目及び最上段以外の段は、厚さが薄い第２半導体チップ５（または第４半導体チップ７）と厚さが薄い第２接着層９との組み合わせを使用することで、ＬＧＡ１と同様の半導体装置の薄型化の効果を得ることができる。
（第４変形例）
また、前記実施の形態１では、半導体装置の一例として、ＬＧＡ１を取り上げて説明したが、前記半導体装置はＬＧＡ１に限定されるものではなく、基材である配線基板３上に薄型の半導体チップが搭載されたＢＧＡ（Ball Grid Array)等であってもよい。
（第５変形例）
また、前記実施の形態１では配線基板３の上面３ａに配線パターン等による凹凸が形成されており、この凹凸を吸収するために、厚さが厚い第１半導体チップ４＋厚さの厚い第１接着層８の組み合わせを用いる場合を説明したが、配線基板３の上面３ａの平坦度が確保されている場合には、最下段の半導体チップは、厚さが薄い半導体チップ＋厚さが薄い接着層の組み合わせを用いてもよい。その場合には、チップの多段積層において第１，第２，第４半導体チップが薄いチップとなり、第３半導体チップのみが、第１，第２，第４半導体チップより厚さが厚い構成となる。
（第６変形例）
また、前記実施の形態１，２では、第１の厚さ（Ｔｗ１）を有する第１半導体チップ４の裏面４ｄに形成される接着層の厚さを、第２の厚さ（Ｔｗ２）を有する第２半導体チップ５の裏面５ｄに形成される接着層の厚さよりも大きいものを使用することについて説明した。しかしながら、例えば、５段目の半導体チップとして使用する第１半導体チップ４の厚さが、４段目の半導体チップに接続されるワイヤが６段目の半導体チップに接続しない程度の厚さであれば、５段目の半導体チップに形成する接着層は、図６に示すような、第２の厚さ（Ｔｄ２）を有する接着層９を使用してもよい。これにより、半導体装置（ＬＧＡ）１の厚さを薄くすることができる。
本発明は、薄型の半導体チップが積層されて成る電子装置の組み立てに好適である。
１ ＬＧＡ（半導体装置）
２ ワイヤ
２ａ 第１ワイヤ
２ｂ 第２ワイヤ
２ｃ ボール部
２ｄ 中心部
２ｅ ボール部
２ｆ 中心部
２ｇ 第１バンプ電極
２ｈ 傾斜面
２ｉ 中心部
２ｊ 第１部分
２ｋ 第２部分
２ｍ 第２バンプ電極
２ｎ 屈曲点
２ｐ 端部（一部）
２ｑ 肉薄部分
２ｒ 肉厚部分
２ｓ 傾斜面
２ｔ 第３ワイヤ
２ｕ 第４ワイヤ
３ 配線基板（基材）
３ａ 上面（表面）
３ｂ 下面（裏面）
３ｃ コア層（コア材）
３ｄ ボンディングリード
３ｅ 第１ボンディングリード
３ｆ 第２ボンディングリード
３ｇ バンプランド
３ｈ 上面側配線層
３ｉ 下面側配線層
３ｊ ソルダレジスト膜
３ｋ 辺（第１基板辺）
３ｍ 辺（第２基板辺）
３ｎ ビア配線
４ 第１半導体チップ
４ａ 第１表面
４ｂ 第１裏面
４ｃ 第１ボンディングパッド
４ｄ 第１チップ辺
４ｅ 中心部
５ 第２半導体チップ
５ａ 第２表面
５ｂ 第２裏面
５ｃ 第２ボンディングパッド
５ｄ 第２チップ辺
６ 第３半導体チップ
６ａ 第３表面
６ｂ 第３裏面
６ｃ 第３ボンディングパッド
６ｄ 第３チップ辺
７ 第４半導体チップ
７ａ 第４表面
７ｂ 第４裏面
７ｃ 第４ボンディングパッド
７ｄ 第４チップ辺
８ 接着層（第１接着層、ＤＡＦ）
９ 接着層（第２接着層、ＤＡＦ）
１０ 封止体
１１ 半導体ウエハ
１１ａ 表面
１１ｂ 裏面
１１ｃ 切り込み部
１１ｄ オリエンテーションフラット（基準部分）
１１ｅ ノッチ（基準部分）
１１ｆ 中心点
１１ｇ 第１部分
１１ｈ 第１点
１１ｉ 第２部分
１１ｊ 第２点
１１ｋ 第１方向
１１ｍ 第１の直線
１１ｎ 第２の直線
１１ｐ 辺
１２ ブレード
１３ 真空ステージ
１４ バックグラインドテープ
１５ ダイシングテープ
１６ ウエハリング
１７ レーザーダイサー
１７ａ レーザー
１８ コレット
１９ 突き上げユニット
１９ａ 突き上げブロック
２０ 多数個取り基板（基材）
２１ キャピラリ
２１ａ 先端面
２１ｂ 傾斜部
２１ｃ 中心部
２１ｄ 第２方向
２１ｅ 軌跡
２２ 一括封止体
２３ 隙間
２４ 仮想線
２５ カード型半導体パッケージ（半導体装置）
２６，２６ａ，２６ｂ，２６ｃ フレームタイプ半導体パッケージ（半導体装置）
２７，２７ａ，２７ｂ フレームタイプ半導体パッケージ（半導体装置）
２８ａ インナリード（配線パターン）
２８ｂ アウタリード
２８ｃ 連結リード

Claims (4)

  1. 以下の工程を含む半導体装置の製造方法：
    （ａ）平面形状が四角形から成る上面、前記上面の第１基板辺に沿って形成された複数の第１ボンディングリード、前記第１基板辺と対向する第２基板辺に沿って形成された複数の第２ボンディングリード、および前記上面とは反対側の下面を有する基材を準備する工程；
    （ｂ）前記（ａ）工程の後、平面形状が四角形から成る第１表面、前記第１表面の第１チップ主辺に沿って形成された複数の第１ボンディングパッド、および前記第１表面とは反対側の第１裏面を有する第１半導体チップを、平面視において、前記第１チップ主辺と前記第１基板辺との間隔が、前記第１チップ主辺と前記第２基板辺との間隔よりも小さくなるように、第１接着層を介して前記基材の前記上面上に配置する工程；
    （ｃ）前記（ｂ）工程の後、平面形状が四角形から成る第２表面、前記第２表面の第２チップ主辺に沿って形成された複数の第２ボンディングパッド、および前記第２表面とは反対側の第２裏面を有する第２半導体チップを、平面視において、前記第２チップ主辺と前記第１基板辺との間隔が、前記第２チップ主辺と前記第２基板辺との間隔よりも小さく、かつ前記複数の第１ボンディングパッドが前記第２半導体チップから露出するように、かつ前記第２チップ主辺と対向する第２チップ対向辺が前記第１半導体チップの前記第１チップ主辺と対向する第１チップ対向辺から迫り出すように、第２接着層を介して前記第１半導体チップ上に配置する工程；
    （ｄ）前記（ｃ）工程の後、平面形状が四角形から成る第３表面、前記第３表面の第３チップ主辺に沿って形成された複数の第３ボンディングパッド、および前記第３表面とは反対側の第３裏面を有する第３半導体チップを、平面視において、前記第３チップ主辺と前記第１基板辺との間隔が、前記第３チップ主辺と前記第２基板辺との間隔よりも小さく、かつ前記複数の第２ボンディングパッドが前記第３半導体チップから露出するように、かつ前記第３チップ主辺と対向する第３チップ対向辺が前記第２半導体チップの前記第２チップ対向辺から迫り出すように、第３接着層を介して前記第２半導体チップ上に配置する工程；
    （ｅ）前記（ｄ）工程の後、平面形状が四角形から成る第４表面、前記第４表面の第４チップ主辺に沿って形成された複数の第４ボンディングパッド、および前記第４表面とは反対側の第４裏面を有する第４半導体チップを、平面視において、前記第４チップ主辺と前記第１基板辺との間隔が、前記第４チップ主辺と前記第２基板辺との間隔よりも小さく、かつ前記複数の第３ボンディングパッドが前記第４半導体チップから露出するように、かつ前記第４チップ主辺と対向する第４チップ対向辺が前記第３半導体チップの前記第３チップ対向辺から迫り出すように、第４接着層を介して前記第３半導体チップ上に配置する工程；
    （ｆ）前記（ｅ）工程の後、前記複数の第１ボンディングパッドに複数の第１ワイヤをそれぞれ電気的に接続する工程；
    （ｇ）前記（ｆ）工程の後、前記複数の第２ボンディングパッドに複数の第２ワイヤをそれぞれ電気的に接続する工程；
    （ｈ）前記（ｇ）工程の後、前記複数の第３ボンディングパッドに複数の第３ワイヤをそれぞれ電気的に接続する工程；
    （ｉ）前記（ｈ）工程の後、前記複数の第４ボンディングパッドに複数の第４ワイヤをそれぞれ電気的に接続する工程；
    （ｊ）前記（ｉ）工程の後、平面形状が四角形から成る第５表面、前記第５表面の第５チップ主辺に沿って形成された複数の第５ボンディングパッド、および前記第５表面とは反対側の第５裏面を有する第５半導体チップを、平面視において、前記第５チップ主辺と前記第２基板辺との間隔が、前記第５チップ主辺と前記第１基板辺との間隔よりも小さく、かつ前記複数の第４ボンディングパッドが前記第５半導体チップから露出するように、かつ前記第５チップ主辺が前記第４半導体チップの前記第４チップ対向辺から迫り出すように、第５接着層を介して前記第４半導体チップ上に配置する工程；
    （ｋ）前記（ｊ）工程の後、平面形状が四角形から成る第６表面、前記第６表面の第６チップ主辺に沿って形成された複数の第６ボンディングパッド、および前記第６表面とは反対側の第６裏面を有する第６半導体チップを、平面視において、前記第６チップ主辺と前記第２基板辺との間隔が、前記第６チップ主辺と前記第１基板辺との間隔よりも小さく、かつ平面視において、前記第４半導体チップの前記第４表面が前記第６半導体チップで覆われ、かつ前記複数の第５ボンディングパッドが前記第６半導体チップから露出するように、かつ前記第６チップ主辺と対向する第６チップ対向辺が前記第５半導体チップの前記第５チップ主辺と対向する第５チップ対向辺から迫り出すように、第６接着層を介して前記第５半導体チップ上に配置する工程；
    （ｌ）前記（ｋ）工程の後、平面形状が四角形から成る第７表面、前記第７表面の第７チップ主辺に沿って形成された複数の第７ボンディングパッド、および前記第７表面とは反対側の第７裏面を有する第７半導体チップを、平面視において、前記第７チップ主辺と前記第２基板辺との間隔が、前記第７チップ主辺と前記第１基板辺との間隔よりも小さく、かつ平面視において、前記第３半導体チップの前記第３表面が前記第７半導体チップで覆われ、かつ前記複数の第６ボンディングパッドが前記第７半導体チップから露出するように、かつ前記第７チップ主辺と対向する第７チップ対向辺が前記第６半導体チップの前記第６チップ対向辺から迫り出すように、第７接着層を介して前記第６半導体チップ上に配置する工程；
    （ｍ）前記（ｌ）工程の後、平面形状が四角形から成る第８表面、前記第８表面の第８チップ主辺に沿って形成された複数の第８ボンディングパッド、および前記第８表面とは反対側の第８裏面を有する第８半導体チップを、平面視において、前記第８チップ主辺と前記第２基板辺との間隔が、前記第８チップ主辺と前記第１基板辺との間隔よりも小さく、かつ平面視において、前記第２半導体チップの前記第２表面が前記第８半導体チップで覆われ、かつ前記複数の第７ボンディングパッドが前記第８半導体チップから露出するように、かつ前記第８チップ主辺と対向する第８チップ対向辺が前記第７半導体チップの前記第７チップ対向辺から迫り出すように、第８接着層を介して前記第７半導体チップ上に配置する工程；
    （ｎ）前記（ｍ）工程の後、前記複数の第５ボンディングパッドに複数の第５ワイヤをそれぞれ電気的に接続する工程；
    （ｏ）前記（ｎ）工程の後、前記複数の第６ボンディングパッドに複数の第６ワイヤをそれぞれ電気的に接続する工程；
    （ｐ）前記（ｏ）工程の後、前記複数の第７ボンディングパッドに複数の第７ワイヤをそれぞれ電気的に接続する工程；
    （ｑ）前記（ｐ）工程の後、前記複数の第８ボンディングパッドに複数の第８ワイヤをそれぞれ電気的に接続する工程；
    （ｒ）前記（ｑ）工程の後、前記第１乃至第８半導体チップと前記複数の第１乃至第８ワイヤを樹脂で封止する工程；
    ここで、
    前記基材の前記上面には、さらに、複数の配線と、前記複数の配線を覆うソルダレジスト膜が形成されており、
    前記第８半導体チップは、前記基材の前記上面上に配置された複数の半導体チップのうちの最上段の半導体チップであり、
    前記第１、第５および第８半導体チップのそれぞれの厚さは、前記第２、第３、第４、第６および第７半導体チップのそれぞれの厚さよりも厚く、
    前記第１、第５および第８半導体チップのそれぞれの厚さは、互いに同じ厚さである。
  2. 請求項１において、
    前記第４半導体チップと前記第５半導体チップとの間には、さらに、複数の半導体チップが配置されている、半導体装置の製造方法。
  3. 請求項１において、
    前記第５半導体チップと前記第８半導体チップとの間には、さらに、複数の半導体チップが配置されている、半導体装置の製造方法。
  4. 請求項１において、
    前記（ｆ）工程では、前記複数の第１ワイヤの一部を前記複数の第１ボンディングリードにそれぞれ接続した後、前記複数の第１ワイヤの他部を前記複数の第１ボンディングパッドにそれぞれ接続し、
    前記（ｇ）工程では、前記複数の第２ワイヤの一部を前記複数の第１ボンディングパッドにそれぞれ接続した後、前記複数の第２ワイヤの他部を前記複数の第２ボンディングパッドにそれぞれ接続し、
    前記（ｈ）工程では、前記複数の第３ワイヤの一部を前記複数の第２ボンディングパッドにそれぞれ接続した後、前記複数の第３ワイヤの他部を前記複数の第３ボンディングパッドにそれぞれ接続し、
    前記（ｉ）工程では、前記複数の第４ワイヤの一部を前記複数の第３ボンディングパッドにそれぞれ接続した後、前記複数の第４ワイヤの他部を前記複数の第４ボンディングパッドにそれぞれ接続し、
    前記（ｎ）工程では、前記複数の第５ワイヤの一部を前記複数の第２ボンディングリードにそれぞれ接続した後、前記複数の第５ワイヤの他部を前記複数の第５ボンディングパッドにそれぞれ接続し、
    前記（ｏ）工程では、前記複数の第６ワイヤの一部を前記複数の第５ボンディングパッドにそれぞれ接続した後、前記複数の第６ワイヤの他部を前記複数の第６ボンディングパッドにそれぞれ接続し、
    前記（ｐ）工程では、前記複数の第７ワイヤの一部を前記複数の第６ボンディングパッドにそれぞれ接続した後、前記複数の第７ワイヤの他部を前記複数の第７ボンディングパッドにそれぞれ接続し、
    前記（ｑ）工程では、前記複数の第８ワイヤの一部を前記複数の第７ボンディングパッドにそれぞれ接続した後、前記複数の第８ワイヤの他部を前記複数の第８ボンディングパッドにそれぞれ接続する、半導体装置の製造方法。
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