KR101640832B1 - 적층형 반도체 패키지 및 그의 제조 방법 - Google Patents

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Abstract

동일 체적에서 보다 많은 반도체 칩을 적층할 수 있는 반도체 패키지를 제공한다. 상기 반도체 패키지는 상측 표면 중 일부 영역이 노출되도록 적층되는 다수의 반도체 칩들을 구비한다. 또한 상기 다수의 반도체 칩들의 상기 일부 영역 및 상기 다수의 반도체 칩들 중 최상측 반도체 칩의 상측 표면에 위치하는 다수의 보호막들을 포함한다.

Description

적층형 반도체 패키지 및 그의 제조 방법{stacked Semiconductor Package and Method of fabricating the same}
본 발명은 적층형 반도체 패키지 및 그의 제조 방법에 관한 것으로, 배선 기판 상에 다수의 반도체 칩들을 적층하는 칩 스택(chip stack) 방식의 적층형 반도체 패키지 및 그의 제조 방법에 관한 것이다.
반도체 패키지는 다수의 반도체 칩이 서로 전기적으로 연결되도록 구성한 전자 소자이다. 최근 디지털 산업의 급속한 발전으로 동일 체적의 반도체 패키지 내에 보다 많은 수의 반도체 칩을 적층할 수 있는 기술이 요구된다. 또한, 상기 반도체 패키지에 동일한 수의 반도체 칩을 적층함에 있어서, 각 반도체 칩의 강도를 향상시킬 수 있는 기술이 요구된다.
본 발명이 해결하려는 과제는 반도체 패키지에 적층되는 개별 반도체 칩의 체적을 감소시켜 동일 체적에 보다 많은 수의 반도체 칩을 적층할 수 있는 반도체 패키지 및 그의 제조 방법을 제공함에 있다.
본 발명이 해결하려는 다른 과제는 적층되는 반도체 칩 개수의 감소 없이 배선 기판의 두께를 증가시킬 수 있는 반도체 패키지 및 그의 제조 방법을 제공함에 있다.
본 발명이 해결하려는 과제는 앞서 언급한 과제들로 한정되지 않는다. 여기서 언급되지 않은 또다른 과제는 아래의 기재로부터 당업자에게 명확히 이해될 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는 상측 표면 중 일부 영역이 노출되도록 적층되는 다수의 반도체 칩들을 구비한다. 이어서, 상기 다수의 반도체 칩들 중 최상측 반도체 칩의 상측 표면 및 상기 일부 영역에 위치하는 다수의 보호막들을 포함한다.
상기 다수의 보호막들은 감광성 성분을 구비하는 열경화 폴리머로 형성될 수 있다.
상기 열경화 폴리머는 에폭시(epoxy), 폴리 이미드(polyimide), 노블락 페놀(novolak phenol), 폴리노르보넨(polynorbonene) 및 이들의 조합으로 이루어진 그룹에서 선택된 하나일 수 있다.
상기 다수의 반도체 칩들은 각각 상기 일부 영역에 위치하는 칩 패드들을 더 포함할 수 있다. 여기서, 상기 다수의 보호막들은 각각 상기 칩 패드를 노출시키는 홀이 형성될 수 있다.
상기 다수의 반도체 칩들은 계단 형태로 적층될 수 있다.
상기 다수의 반도체 칩들은 지그재그(zigzag) 형태로 적층될 수 있다.
상기 다수의 반도체 칩들은 서로 상이한 폭을 가질 수 있다.
상기 다수의 반도체 칩들 중 상대적으로 아래쪽에 위치하는 반도체 칩들은 상대적으로 위쪽에 위치하는 반도체 칩과 비교하여 상대적으로 넓은 폭을 가질 수 있다.
상기 다수의 반도체 칩들은 피라미드 형태로 적층될 수 있다.
상기 해결하려는 다른 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는 배선 기판을 구비한다. 이어서, 상기 배선 기판에 적층되는 다수의 반도체 칩들을 구비한다. 다음으로, 상기 배선 기판과 상기 다수의 반도체 칩들 중 최하측 반도체 칩 사이 및 상기 다수의 반도체 칩들 사이에 위치하는 다수의 접착층들을 구비한다. 계속해서, 상기 다수의 반도체 칩들의 상측 표면 중 상부에 인접한 반도체 칩에 의해 노출되는 영역에 위치하는 다수의 제 1 보호막들을 구비한다. 이어서, 상기 다수의 반도체 칩들 중 최상측 반도체 칩의 상측 표면에 위치하는 제 2 보호막을 포함할 수 있다.
상기 배선 기판은 인쇄회로기판(Printed Circuit Board; PCB), 리드 프레임(Lead Frame; LF), 테이프 배선, 세라믹 기판 및 이들의 조합으로 이루어진 그룹에서 선택된 하나일 수 있다.
상기 다수의 접착층은 디에이에프(Die Attach Film; DAF)일 수 있다.
상기 배선 기판의 상측 표면 중 상기 다수의 반도체 칩들에 의해 노출되는 영역에 위치하는 기판 패드 및 상기 다수의 반도체 칩들 각각의 상측 영역에 위치하는 칩 패드들을 더 포함할 수 있다. 여기서, 상기 기판 패드 및 상기 칩 패드들은 본딩 와이어들(bonding wire)에 의해 전기적으로 연결될 수 있다.
상기 본딩 와이어들은 상기 다수의 반도체 칩들 중 인접하게 적층된 두 반도체 칩들의 칩 패드들을 전기적으로 연결할 수 있다.
상기 칩 패드들은 상기 노출되는 영역에 위치할 수 있다.
상기 제 2 보호막은 상기 다수의 반도체 칩들 중 최상측 반도체 칩의 칩 패드를 노출시키는 홀을 포함할 수 있다. 여기서, 상기 제 1 보호막은 상기 칩 패드들을 덮을 수 있다.
상기 다수의 제 1 보호막들 및 상기 제 2 보호막은 서로 상이한 물질로 형성될 수 있다.
상기 제 2 보호막은 감광성 폴리머 또는 자외선 테이프와 같은 보호 테이프일 수 있다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 반도체 패키지는 배선 기판을 구비한다. 이어서, 상기 배선 기판에 상측 표면 중 일부 영역이 노출되도록 적층되는 다수의 반도체 칩들을 구비한다. 다음으로, 상기 배선 기판과 다수의 반도체 칩들 중 최하측 반도체 칩 사이 및 상기 다수의 반도체 칩들 사이에 위치하는 다수의 접착층들을 구비한다. 계속해서, 상기 다수의 반도체 칩들 중 최상측 반도체 칩의 상측 표면 및 상기 일부 영역에 위치하는 다수의 보호막들을 포함한다. 여기서, 상기 다수의 보호막들은 인접하게 적층되는 두 반도체 칩이 중첩되지 않는 영역에만 위치한다.
상기 다수의 접착층은 디에이에프(Die Attach Film; DAF)일 수 있다. 상기 다수의 보호막들은 감광성 폴리이미드(Photo Sensitive Poly Imide; PSPI)일 수 있다.
본 발명에 따른 반도체 패키지 및 그의 제조 방법은 적층되는 개별 반도체 칩의 체적을 최소화한다. 이에 따라, 동일 체적에 보다 많은 수의 반도체 칩을 적층할 수 있는 효과가 있다.
또한, 본 발명에 따른 반도체 패키지 및 그의 제조 방법은 적층되는 반도체 칩의 수를 감소하지 않으며, 다수의 반도체 칩이 적층되는 배선 기판의 두께를 증가시킬 수 있다. 이에 따라 반도체 패키지의 강도를 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제 1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2a 내지 2i는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 3은 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 공정 순서도(flowchart)이다.
도 4는 본 발명의 제 2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5a 내지 5e는 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 6은 본 발명의 제 3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7a 내지 7g는 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 8은 본 발명의 제 4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 9a 내지 9d는 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 10은 본 발명의 제 5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11a 내지 11c는 본 발명의 제 5 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 12는 본 발명의 실시 예들에 따른 반도체 패키지를 사용한 시스템을 나타낸 개략도이다.
본 발명의 상기 목적과 기술적 구성 및 이에 따른 작용 효과에 관한 자세한 사항은 본 발명의 실시 예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 더욱 명확하게 이해될 것이다. 여기서, 본 발명의 실시 예들은 당업자에게 본 발명의 기술적 사상이 충분히 전달될 수 있도록 하기 위하여 제공되는 것이므로, 본 발명은 이하 설명되는 실시 예들에 한정되지 않도록 다른 형태로 구체화될 수 있다.
또한, 명세서 전체에 걸쳐서 동일한 참조 번호로 표시된 부분들은 동일한 구성요소들을 의미하며, 도면들에 있어서 층 또는 영역의 길이와 두께는 편의를 위하여 과장되어 표현될 수 있다. 덧붙여, 제 1 구성 요소가 제 2 구성 요소 "상"에 있다고 기재되는 경우, 상기 제 1 구성 요소가 상기 제 2 구성 요소와 직접 접촉하는 상측에 위치하는 것뿐만 아니라, 상기 제 1 구성 요소와 제 2 구성 요소 사이에 제 3 구성 요소가 위치하는 경우도 포함한다.
여기서, 상기 제 1, 제 2 등의 용어는 다양한 구성 요소를 설명하기 위한 것으로, 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 다만, 본 발명의 기술적 사상을 벗어나지 않는 범위에서는 제 1 구성 요소와 제 2 구성 요소는 당업자의 편의에 따라 임의로 명명될 수 있다.
본 발명의 명세서에서 사용하는 용어는 단지 특정한 실시 예를 설명하기 위해 사용되는 것으로, 본 발명을 한정하려는 의도가 아니다. 예를 들어, 단수로 표현된 구성 요소는 문맥상 명백하게 단수만을 의미하지 않는다면 복수의 구성 요소를 포함한다. 또한, 본 발명의 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
덧붙여, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
(제 1 실시 예)
도 1은 본 발명의 제 1 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 발명의 제 1 실시 예에 따른 반도체 패키지는 제 1 배선 기판(100), 상기 제 1 배선 기판(100) 상에 상측 표면의 일부 영역들(D1)이 노출되도록 계단 형태로 적층되는 다수의 제 1 반도체 칩들(121 ~ 124), 상기 다수의 제 1 반도체 칩들(121 ~ 124)의 노출되는 상측 표면상에 형성된 다수의 제 1 보호막들(154, 161 ~ 164) 및 상기 다수의 제 1 반도체 칩들(121 ~ 124)의 측면과 상면을 덮는 제 1 몰딩막(molding layer, 170)을 포함할 수 있다.
여기서, 상기 다수의 제 1 반도체 칩들(121 ~ 124)은 설명의 편의 상 상기 제 1 배선 기판(100)으로부터 멀어지는 순으로 제 11 반도체 칩(121), 제 12 반도체 칩(122), 제 13 반도체 칩(123) 및 제 14 반도체 칩(124)이라 명명한다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 1 배선 기판(100)에 4개의 반도체 칩들(121 ~ 124)이 적층되는 것으로 설명된다. 그러나, 본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 1 배선 기판(100)에 5개 이상의 반도체 칩들(121 ~ 124)이 적층될 수 있다.
상기 제 1 배선 기판(100)은 인쇄회로기판(Printed Circuit Board; PCB), 리드 프레임(Lead Frame; LF), 테이프 배선, 세라믹 기판 및 이들의 조합으로 이루어진 그룹에서 선택된 하나일 수 있다. 여기서, 상기 인쇄회로기판(PCB)은 경성인쇄회로기판(Rigid PCB), 연성인쇄회로기판(Flexible PCB) 및 경연성인쇄회로기판(Rigid flexible PCB)으로 이루어진 그룹에서 선택된 하나일 수 있다.
상기 제 1 배선 기판(100)은 상기 다수의 제 1 반도체 칩들(121 ~ 124)과 전기적으로 연결될 수 있다. 이를 위해 제 1 기판 패드(101)가 상기 제 1 배선 기판(100)의 일측 상에 형성될 수 있다. 상기 제 1 기판 패드(101)는 상기 제 1 배선 기판(100) 상에 형성된 전기 회로(미도시)로 전기 신호를 입력 또는 출력하기 위한 단자일 수 있다. 따라서, 상기 제 1 기판 패드(101)는 도전성 물질로 형성될 수 있다. 예를 들면, 상기 제 1 기판 패드(101)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi), 인듐(In) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나의 금속으로 형성될 수 있다.
상기 제 1 기판 패드(101)는 상기 다수의 제 1 반도체 칩들(121 ~ 124)에 의해 상측 표면이 노출될 수 있다. 이를 위해 상기 제 1 기판 패드(101)는 상기 제 1 배선 기판(100)의 가장 자리에 형성될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 1 기판 패드(101)가 상기 제 1 배선 기판(100) 상에 한 개가 형성되는 것으로 도시되었다. 그러나, 상기 제 1 기판 패드(101)는 상기 제 1 배선 기판(100) 상에 다수 개가 형성될 수 있다.
상기 다수의 제 1 반도체 칩들(121 ~ 124)은 디램 칩(DRAM chip), 플래시 메모리 칩(flash memory chip), 상변화 메모리 칩(phase change memory chip), 엠램칩(magnetic random access memory chip; MRAM chip), 저항성 메모리 칩(resistive memory chip) 및 이들의 조합을 포함할 수 있다.
상기 다수의 제 1 반도체 칩들(121 ~ 124)은 계단 형태로 적층될 수 있다. 따라서, 상기 다수의 제 1 반도체 칩들(121 ~ 124) 중 상대적으로 아래쪽에 위치하는 제 1 반도체 칩들(121 ~ 124)은 상대적으로 위쪽에 위치하는 제 1 반도체 칩들(121 ~ 124)에 의해 상측 표면 중 일부 영역(D1)이 노출될 수 있다.
상기 다수의 제 1 반도체 칩들(121 ~ 124)은 각각 상기 일부 영역(D1) 상에 위치하는 제 1 칩 패드들(131 ~ 134)을 포함할 수 있다. 여기서, 상기 제 1 칩 패드들(131 ~ 134)은 상기 제 11 반도체 칩(121) 상에 위치하는 제 11 칩 패드(131), 상기 제 12 반도체 칩(121) 상에 위치하는 제 12 칩 패드(132), 상기 제 13 반도체 칩(121) 상에 위치하는 제 13 칩 패드(133) 및 상기 제 14 반도체 칩(121) 상에 위치하는 제 14 칩 패드(134)를 포함할 수 있다.
상기 제 1 칩 패드들(131 ~ 134)은 상기 제 1 기판 패드(101)와 유사한 도전성 물질로 형성될 수 있다. 따라서, 상기 제 1 칩 패드들(131 ~ 134)은 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi), 인듐(In) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나의 금속으로 형성될 수 있다.
상기 제 1 칩 패드들(131 ~ 134)은 제 1 본딩 와이어(141 ~ 144)들에 의해 상기 제 1 기판 패드(101)와 전기적으로 연결될 수 있다. 여기서, 상기 제 1 본딩 와이어들(141 ~ 144)은 연결되는 상기 제 1 칩 패드들(131 ~ 134)에 따라 제 11 본딩 와이어(141), 제 12 본딩 와이어(142), 제 13 본딩 와이어(143) 및 제 14 본딩 와이어(144)로 구분될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 1 칩 패드들(131 ~ 134)의 일부 또는 전부가 상기 다수의 제 1 반도체 칩들(121 ~ 124)의 상측 표면 내에 매몰되는 것으로 도시되었다. 그러나, 본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 1 칩 패드들(131 ~ 134)의 일부 또는 전부가 상기 다수의 제 1 반도체 칩들(121 ~ 124) 각각의 상측 표면으로부터 돌출한 형태일 수 있다.
상기 제 1 보호막들(154, 161 ~ 164)은 외부의 알파 입자(alpha particles) 또는 알파선(alpha-ray)으로부터 손상되는 것을 방지할 수 있다. 상기 제 1 보호막들(154, 161 ~ 164)은 제 11 내지 제 14 보호막들(161 ~ 164) 및 제 141 보호막(154)을 포함할 수 있다. 여기서, 상기 제 11 내지 제 13 보호막들은 상기 다수의 제 1 반도체 칩들(121 ~ 124) 각각의 상기 일부 영역(D1) 상에 형성될 수 있다. 또한, 상기 제141 보호막(154)은 상기 다수의 제 1 반도체 칩들(121 ~ 124) 중 최상측에 위치하는 상기 제 14 반도체 칩(124)의 상측 표면 상에 형성될 수 있다.
상기 제 11 내지 제14 보호막들(161 ~ 164)은 접착력을 가진 물질을 포함할 수 있다. 예를 들면, 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 액상의 접착 물질로 형성될 수 있다. 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 상기 제 1 칩 패드들(131 ~ 134)을 덮도록 형성될 수 있다.
상기 제 141 보호막(154)은 감광성 폴리머를 포함할 수 있다. 상기 제 141 보호막(154)은 상기 다수의 제 1 반도체 칩들(121 ~ 124)이 상기 배선 기판(100)에 실장되기 전, 연마 공정 및 실장 공정에 의해 상기 반도체 칩들의 상부 표면 및/또는 상기 칩 패드들이 물리적, 화학적인 손상을 방지할 수 있다. 상기 제 141 보호막(154)은 상기 칩 패드(134)를 노출하기 위한 제 14 홀(154a)을 포함할 수 있다.
상기 감광성 폴리머는 감광성 폴리 이미드(Photo Sensitive Poly Imide; PSPI)와 같이 감광성 성분이 포함된 열경화성 폴리머일 수 있다. 상기 열경화성 폴리머는 에폭시(epoxy), 폴리 이미드(polyimide), 노블락 페놀(novolak phenol), 폴리노르보넨(polynorbonene) 및 이들의 조합으로 이루어진 그룹에서 선택된 하나일 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 다수의 제 1 반도체 칩들(121 ~ 124) 사이 및 상기 제 1 배선 기판(100)과 상기 제 11 반도체 칩(121) 사이에 위치하는 다수의 제 1 접착층들(111 ~ 114)을 더 포함할 수 있다.
여기서, 상기 제 1 접착층들(111 ~ 114)은 상기 제 11 반도체 칩(121)의 하부에 위치하는 제 11 접착층(111), 상기 제 12 반도체 칩(122)의 하부에 위치하는 제 12 접착층(112), 상기 제 13 반도체 칩(123)의 하부에 위치하는 제 13 접착층(113) 및 상기 제 14 반도체 칩(124)의 하부에 위치하는 제 14 접착층(114)을 포함할 수 있다.
상기 다수의 제 1 접착층들(111 ~ 114)은 디에이에프(Die Attach Film; DAF)일 수 있다. 상기 디에이에프(DAF)는 액상 또는 필름 형태의 에폭시 수지(epoxy resin)를 이용하여 형성될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 다수의 제 1 접착층들(111 ~ 114)이 각각 상기 다수의 제 1 반도체 칩들(121 ~ 124)의 하측 표면 상에 전체적으로 형성되는 것으로 도시하고 있다. 그러나, 상기 제 12 내지 제 14 접착층들(112 ~ 114)은 상기 상대적으로 아래쪽에 위치한 상기 제 11 내지 제 13 반도체 칩들(122 ~ 124)의 상부 표면과 접촉 또는 중첩되는 영역에만 형성될 수 있다. 즉, 본 발명의 제 1 실시 예에 따른 반도체 패키지는 상기 제 12 내지 제 14 반도체 칩들(122 ~ 124)의 아래쪽 표면의 일부가 노출될 수 있다.
도 2a 내지 2i는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다. 도 3은 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법을 나타낸 공정 순서도이다.
도 1, 도 2a 내지 2i 및 도 3을 참고하여 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법을 설명한다. 먼저, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2a에 도시된 바와 같이, 제 1 기판 패드(101)를 구비하는 제 1 배선 기판(100)을 준비하는 공정(S1)을 포함할 수 있다. 상기 배선 기판(100)은 인쇄회로기판(Printed Circuit Board; PCB), 리드 프레임(Lead Frame; LF), 테이프 배선, 세라믹 기판 및 이들의 조합으로 이루어진 그룹에서 선택된 하나일 수 있다.
이어서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2b에 도시된 바와 같이, 상기 제 1 배선 기판(100) 상에 제 11 반도체 칩(121)을 실장하는 공정(S2)을 포함할 수 있다. 여기서, 상기 제 11 반도체 칩(121)은 상기 상기 제 1 기판 패드(101)의 상측 표면이 노출되도록 실장될 수 있다.
상기 배선 기판(100)과 상기 제 11 반도체 칩(121) 사이에는 제 11 접착층(111)이 형성될 수 있다. 예를 들어, 상기 제 11 접착층(111)이 상기 제 11 반도체 칩(121)의 하측 표면에 형성된 후, 상기 제 11 반도체 칩(121)이 상기 배선 기판(100)에 실장될 수 있다. 또는, 상기 제 1 배선 기판(100) 상에 상기 제 11 접착층(111)이 형성되고, 상기 제 11 반도체 칩(121)이 실장될 수 있다.
상기 제 11 접착층(111)은 디에이에프(DAF)일 수 있다. 상기 디에이에프(DAF)는 액상 또는 필름 형태의 에폭시 수지(epoxy resin)를 이용하여 형성될 수 있다.
상기 제 11 접착층(111)은 상기 제 1 배선 기판(100) 상에 상기 제 11 반도체 칩(121)이 충분히 접착될 수 있도록 제 1 두께(h1)로 형성될 수 있다. 상기 제 1 두께(h1)는 10㎛ 내지 20㎛일 수 있다.
상기 제 11 반도체 칩(121)은 상측 표면의 일부 영역(D1)에 위치하는 제 11 칩 패드(131)를 포함할 수 있다. 상기 일부 영역(D1)은 후속되는 제 12 반도체 칩(122)의 적층에 의해 노출되는 영역일 수 있다. 상기 제 11 칩 패드(131)는 상기 제 11 반도체 칩(121)의 상측 표면 상에 상기 제 1 기판 패드(101)와 가까운 가장 자리에 위치될 수 있다. 이에 따라 후속 공정을 통해 상기 제 11 칩 패드(131)와 상기 제 1 기판 패드(101)가 보다 용이하게 전기적으로 연결될 수 있다.
상기 제 11 반도체 칩(121)은 상측 표면을 덮는 제 111 보호막(151)을 포함할 수 있다. 상기 제 111 보호막(151)은 연마 공정 및 실장 공정 시, 상기 제 11 반도체 칩(121)이 손상되는 것을 방지할 수 있다. 상기 제 111 보호막(151)은 제 2 두께(h2)로 형성될 수 있다. 상기 제 2 두께(h2)는 5㎛ 내지 7㎛일 수 있다. 상기 제 111 보호막(151)은 감광성 폴리 이미드(PSPI)와 같은 감광성 폴리머 또는 자외선 테이프(UV tape)와 같은 보호 테이프일 수 있다. 상기 제 111 보호막(151)은 상기 제 11 칩 패드(131)의 표면의 일부 또는 전부를 노출시키는 제 11 홀(151a)을 포함할 수 있다. 상기 제 11 홀(151a)은 상기 제 11 반도체 칩(121)의 테스트를 위한 형성된 홀일 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2c 내지 2e에 도시된 바와 같이, 상기 제 111 보호막(151)을 제거하는 공정(S3)을 포함할 수 있다. 예를 들어, 상기 제 111 보호막(151)을 제거하는 공정(S3)은 도 2c에 도시된 바와 같이, 상기 제 111 보호막(151)을 일정 용기(10)에 저장된 용매(11)에 담그는 것을 포함할 수 있다. 이를 위해 상기 제 11 반도체 칩(121)이 실장된 상기 배선 기판(100)은 상하가 역전될 수 있다.
상기 용매(11)는 KOH 및 Cu7OH와 같은 알칼리성 유기 용매일 수 있다. 상기 알칼리성 유기 용매는 상기 제 11 반도체 칩(121)과 상기 제 111 보호막(151) 사이의 계면 접착력을 약화시킬 수 있다.
또한, 상기 제 111 보호막(151)을 제거하는 공정(S3)은 도 2d에 도시된 바와 같이, 흡입기(suction, 20)를 이용하여 상기 용매(11)에 젖은 상기 제 111 보호막(151)을 상기 제 11 반도체 칩(121)으로부터 분리하는 것을 포함할 수 있다. 이를 통해 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2e에 도시된 바와 같이, 상기 제 11 반도체 칩(121)의 상기 제 111 보호막(151)을 제거할 수 있다.
계속해서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2f에 도시된 바와 같이, 상기 제 11 반도체 칩(121) 상에 제 12 반도체 칩(122)을 오프셋 적층(offset stack)하는 공정(S4)을 포함할 수 있다. 여기서, 상기 오프셋 적층(offset stack)은 상기 제 12 반도체 칩(122)이 상기 제 11 반도체 칩(121)의 상측 표면 중 일부 영역(D1)이 노출되도록 적층되는 것을 의미한다.
따라서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 12 반도체 칩(122)이 상기 제 11 반도체 칩(121)의 상측 표면 중 상기 일부 영역(D1)을 제외한 영역 상에 접촉 또는 중첩되도록 적층될 수 있다.
상기 제 12 반도체 칩(122)은 상기 제 11 반도체 칩(121)과 유사하게 제 12 접착층(112)을 이용하여 적층될 수 있다. 즉, 상기 제 12 반도체 칩(122)은 하측 표면에 상기 제 12 접착층(112)이 형성된 후, 상기 제 11 반도체 칩(121) 상에 오프셋 적층될 수 있다. 상기 제 12 접착층(112)은 상기 제 11 접착층(111)의 상기 제 1 두께(h1)와 동일하거나 유사한 두께를 가질 수 있다.
상기 제 12 반도체 칩(122)은 상측 표면의 일부 영역(D1)에 위치하는 제 12 칩 패드(132)를 포함할 수 있다. 상기 일부 영역(D1)은 앞서 설명한 것과 같이 후속되는 제 13 반도체 칩(123)의 적층에 의해 노출되는 상기 제 12 반도체 칩(122)의 상측 표면의 일부 영역(D1)일 수 있다. 상기 제 12 칩 패드(132)는 상기 제 12 반도체 칩(122)의 상측 표면 중 상기 제 1 기판 패드(101)와 가까운 가장 자리에 위치할 수 있다.
상기 제 12 반도체 칩(122)은 상측 표면을 덮는 제121 보호막(152)을 포함할 수 있다. 상기 제 121 보호막(152)은 연마 공정 및 실장 공정 시, 상기 제 12 반도체 칩(122)이 손상되는 것을 방지할 수 있다. 상기 제 121 보호막(152)은 감광성 폴리 이미드(PSPI)와 같은 감광성 폴리머를 포함할 수 있다. 상기 제 121 보호막(152)은 상기 제 12 칩 패드(132)의 표면의 일부 또는 전부를 노출시키는 제 12 홀(152a)를 포함할 수 있다.
이어서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 상기 배선 기판(100) 상에 적층된 제 1 반도체 칩들(121 ~ 124)이 적층되기를 원하는 n개인지를 판단하는 공정(S6)을 포함할 수 있다. 여기서, 상기 배선 기판(100) 상에 적층된 제 1 반도체 칩들(121 ~ 124)이 n개 미만인 경우, 상기 S3 및 S4 공정을 반복하여 n 개의 반도체 칩들(121 ~ 124)이 적층될 수 있다.
본 발명의 제 1 실시 예에 따른 반도체 패키지는 4개의 제 1 반도체 칩들(121 ~ 124)이 적층된다. 따라서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2g에 도시된 바와 같이, 상기 배선 기판(100) 상에 4개의 제 1 반도체 칩들(121 ~ 124)이 적층되면 다음 공정이 수행될 수 있다. 여기서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 반도체 칩들(121 ~ 124) 중 최상측인 제 14 반도체 칩(124)의 상측 표면을 덮는 제 141 보호막(154)이 제거되지 않는다.
상기 제 141 보호막(154)은 연마 공정 및 실장 공정 시, 상기 제 11 반도체 칩(121)이 손상되는 것을 방지할 수 있다. 상기 제 141 보호막(154)은 감광성 폴리 이미드(PSPI)와 같은 감광성 폴리머 또는 자외선 테이프(UV tape)와 같은 보호 테이프일 수 있다. 상기 제 141 보호막(154)은 상기 제 14 반도체 칩(124)의 상기 제 14 칩 패드(134)를 노출시키는 제 14 홀(154a)을 포함할 수 있다.
다음으로, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2h에 도시된 바와 같이, 상기 다수의 제 반도체 칩들(121 ~ 124) 각각의 제 1 칩 패드들(131 ~ 134) 사이 및 상기 제 11 칩 패드(131)와 상기 제 1 기판 패드(101) 사이를 본딩 와이어들(141 ~ 144)를 이용하여 전기적으로 연결시키는 공정(S6)을 포함할 수 있다.
계속해서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 2i에 도시된 바와 같이, 상기 제 11 내지 제 14 칩 패드들(131 ~ 134)을 덮도록 제 11 내지 제 14 보호막들(161 ~ 164)을 형성하는 공정(S7)을 포함할 수 있다. 여기서, 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 상기 제 1 반도체 칩들(121 ~ 124)의 상기 일부 영역(D1)에 형성될 수 있다.
상기 제 11 내지 제 13 반도체 칩들(121 ~ 123)은 상측 표면의 일부 영역(D1)이 노출되도록 계단 형태로 적층될 수 있다. 이에 따라, 상기 제 11 내지 제 14 칩 패드들(131 ~ 134)은 단차를 가지며 노출될 수 있다. 따라서, 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 상기 제 11 내지 제 14 칩 패드들(131 ~ 134) 사이의 단차에 무관하게 상기 제 11 내지 제 14 칩 패드(131 ~ 134)를 균일하게 덮도록 형성될 수 있다.
예를 들어, 상기 제 11 내지 제 14 보호막들(161 ~ 164)을 형성하는 방법은 접착성을 갖는 액상의 소스를 분사하여 형성하는 방법 또는 소스를 증발시켜 형성하는 방법을 포함할 수 있다. 상기 액상의 소스는 분사 및 증발이 용이하므로, 상기 제 11 내지 제 14 보호막들(161 ~ 164)이 용이하게 형성될 수 있다. 상기 액상의 소스는 감광성 폴리머가 아닌 액상의 폴리머일 수 있다. 이에 따라, 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 상기 제 14 반도체 칩(124)의 상측 표면을 덮는 상기 제 141 보호막(154)과 상이한 물질로 형성될 수 있다.
상기 제 11 내지 제 14 보호막들(161 ~ 164)은 후속되는 상기 다수의 제 1 칩 패드들(131 ~ 134)이 외부의 알파 입자(alpha particles) 또는 알파선(alpha-ray)으로부터 손상되는 것을 방지할 수 있다. 따라서 상기 제 11 내지 제 13 보호막(161 ~ 164)은 상기 제 11 내지 제 13 칩 패드들(131 ~ 133)을 충분히 덮을 수 있는 제 3 두께(h3)를 가질 수 있다.
이어서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 도 1에 도시된 바와 같이, 상기 다수의 제 1 반도체 칩들(121 ~ 124)의 측면 및 상면을 덮는 제 1 몰딩막(170)을 형성하는 공정(S8)을 포함할 수 있다. 이에 따라 본 발명의 제 1 실시 예에 따른 반도체 패키지가 완성될 수 있다. 상기 제 1 몰딩막(170)은 이엠씨(Epoxy Molding Compound; EMC)로 형성될 수 있다.
여기서, 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 1 몰딩막(170)을 형성하기 전, 상기 제 11 내지 제 14 보호막들(161 ~ 164)에 함유된 솔벤트(solvent)를 제거하는 공정을 포함할 수 있다. 이에 따라 상기 제 11 내지 제 14 보호막(161 ~ 164)의 상기 제 3 두께(h3)은 감소할 수 있다.
결과적으로 본 발명의 제 1 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 연마 공정 및 실장 공정에 의한 손상을 방지하는 보호막을 제거한 후, 다음 반도체 칩을 오프셋 적층한다. 이에 따라 계단형으로 적층되는 다수의 반도체 칩들 사이에는 보호막이 위치하지 않게 된다. 따라서, 상기 반도체 패키지에 적층되는 반도체 칩의 체적이 감소될 수 있다.
(제 2 실시 예)
도 4는 본 발명의 제 2 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 제 2 실시 예에 따른 반도체 패키지는 제 2 배선 기판(200), 상기 제 2 배선 기판(200) 상에 상측 표면의 일부 영역들(D2)이 노출되도록 계단 형태로 적층되는 다수의 제 2 반도체 칩들(221 ~ 224), 상기 다수의 제 2 반도체 칩들(221 ~ 224)의 노출된 일부 영역들(D2)과 상기 다수의 제 2 반도체 칩들(221 ~ 224) 중 최상측에 위치하는 제 24 반도체 칩(224)의 상측 표면을 덮는 다수의 제 2 보호막들(261 ~ 264) 및 상기 제 2 반도체 칩들(221 ~ 224)의 측면 및 상면을 덮는 제 2 몰딩막(270)을 포함할 수 있다.
여기서, 본 발명의 제 1 실시 예와 유사하게 상기 다수의 제 2 반도체 칩들(221 ~ 224)은 상기 제 2 배선 기판(200)으로부터 멀어지는 순으로 제 21 반도체 칩(221), 제 22 반도체 칩(222), 제 23 반도체 칩(223) 및 제 24 반도체 칩(224)이라 명명한다.
상기 제 2 배선 기판(200), 상기 다수의 제 2 반도체 칩들(221 ~ 224) 및 제 2 몰딩막(270)은 본 발명의 제 1 실시 예에 따른 반도체 패키지의 상기 제 1 배선 기판(100), 상기 다수의 제 1 반도체 칩들(121 ~ 124) 및 제 1 몰딩막(170)과 동일한 구성 요소로 이해될 수 있을 것이다. 따라서, 여기서는 구체적인 설명이 생략된다.
또한, 본 발명의 제 2 실시 예에 따른 반도체 패키지는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 상기 제 1 기판 패드(101), 상기 다수의 제 1 접착층들(111 ~ 114) 및 상기 다수의 제 1 칩 패드들(131 ~ 134)와 유사한 구성인 제 2 기판 패드(201), 다수의 제 2 접착층들(211 ~ 214) 및 다수의 제 2 칩 패드들(231 ~ 234)이 개시된다. 따라서, 이에 대한 설명은 본 발명의 제 1 실시 예에서 설명한 내용으로부터 이해될 수 있을 것이다.
이하에서는 본 발명의 제 1 실시 예에 따른 반도체 패키지와 상이한 점만을 간략히 설명하기로 한다.
본 발명의 제 2 실시 예에 따른 반도체 패키지는 상기 다수의 제 2 반도체 칩들(221 ~ 224)의 제 2 칩 패드들(231 ~ 234)이 본딩 와이어들(241 ~ 244)에 의해 각각 상기 제 2 기판 패드(201)와 전기적으로 연결될 수 있다. 즉, 상기 다수의 제 2 반도체 칩들(221 ~ 224)은 상기 제 2 배선 기판(200)과 개별적으로 전기적 연결될 수 있다.
상기 제 2 보호막들(261 ~ 264)은 상기 다수의 제 2 반도체 칩들(221 ~ 224) 각각의 상측 표면 중 일부 영역들(D2)을 덮는 제 21 내지 제 24 보호막들(261 ~ 264) 및 최상측에 위치하는 상기 제 24 반도체 칩(224)의 상측 표면을 덮는 제 24 보호막(264)을 포함할 수 있다.
상기 제 21 내지 24 보호막(261 ~ 264)은 상기 다수의 제 2 반도체 칩들(221 ~ 224)이 외부의 알파 입자 또는 알파선으로부터 손상되는 것을 방지할 수 있다. 상기 제 21 내지 제 24 보호막(261 ~ 264)은 상기 제 2 칩 패드들(231 ~ 234)을 노출시키는 제 2 홀들(251a ~ 254a)을 포함할 수 있다.
상기 제 21 내지 제 23 보호막들(261 ~ 263)과 상기 제 24 보호막(264)은 동일한 물질로 형성될 수 있다. 상기 제 11 내지 제14 보호막들(161 ~ 164)은 접착력을 가진 물질을 포함할 수 있다. 예를 들면, 상기 제 11 내지 제 14 보호막들(161 ~ 164)은 액상의 접착 물질로 형성될 수 있다. 상기 제 21 내지 제 24 보호막(261 ~ 264)은 감광성 폴리 이미드(PSPI)와 같은 감광성 폴리머일 수 있다.
도 5a 내지 5e는 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다. 이하에서는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법과 비교하여 상이한 점만을 간략히 설명한다.
본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 도 5a에 도시된 바와 같이, 제 2 배선 기판(200)에 제 21 칩 패드(231) 및 제 211 보호막(251)을 포함하는 제 21 반도체 칩(221)을 실장하는 공정을 포함할 수 있다. 상기 제 211 보호막(251)은 상기 제 21 반도체 칩들(221)이 연마 공정 및 실장 공정에 의해 상기 반도체 칩들의 상부 표면 및/또는 상기 칩 패드들이 물리적, 화학적인 손상되는 것을 방지할 수 있다. 상기 제 141 보호막(154)은 감광성 폴리 이미드(PSPI)와 같은 감광성 폴리머 또는 자외선 테이프(UV tape)와 같은 보호 테이프일 수 있다. 상기 제 211 보호막(251)은 상기 제 21 칩 패드(231)를 노출시키는 제 21 홀(251a)을 포함할 수 있다.
이어서, 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 도 5b 및 5c에 도시된 바와 같이, 상기 제 21 반도체 칩(221) 상에 레이저(laser) 또는 자외선(UV)을 조사하여 상기 제 211 보호막(251)을 제거하는 공정을 포함할 수 있다. 여기서, 상기 제 21 반도체 칩(221) 상에 상기 자외선(UV)을 조사하는 공정은 상기 제 211 보호막(251)이 자외선 테이프(UV tape)인 경우에 수행할 수 있다.
다음으로, 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 도 5d에 도시된 바와 같이, 앞서 설명한 공정을 반복 수행하여 상기 제 21 반도체 칩(221) 상에 제 22 내지 제 24 반도체 칩(222 ~ 224)을 오프셋 적층(offset stack)하는 공정을 포함할 수 있다. 여기서, 상기 오프셋 적층(offset stack)은 상대적으로 위쪽에 배치된 제 22 내지 제 24 반도체 칩(222 ~ 224)이 상대적으로 아래쪽에 배치된 제 21 내지 제 23 반도체 칩(221 ~ 223)의 상측 표면 중 일부 영역(D2)이 노출되도록 적층되는 것을 의미한다. 상기 일부 영역(D2)은 후속되는 공정을 통해 적층되는 상기 제 22 내지 제 24 반도체 칩(222 ~ 224)에 의해 노출되는 상기 제 21 내지 제 23 반도체 칩(221 ~ 223)의 상측 표면일 수 있다.
따라서, 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 제 2 반도체 칩들(221 ~ 224) 중 최상측에 위치하는 제 24 반도체 칩(224)의 상측 표면을 덮는 제 254 보호막(미도시)이 제거된 후, 다음 공정이 수행될 수 있다.
계속해서, 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 도 5e에 도시된 바와 같이, 상기 제 2 반도체 칩들(221 ~ 224) 각각의 제 2 칩 패드들(231 ~ 234)을 본딩 와이어들(241 ~ 244)을 이용하여 상기 제 2 기판 패드(201)와 전기적으로 연결하는 공정을 포함할 수 있다.
이어서, 본 발명의 제 2 실시 예에 따른 반도체 패키지의 제조 방법은 도 4에 도시된 바와 같이, 상기 다수의 제 2 반도체 칩들(221 ~ 224)의 상기 일부 영역(D2) 및 상기 제 24 반도체 칩(224)의 상측 표면 상에 제 21 내지 제 24 보호막들(261 ~ 264)을 형성하는 공정을 포함할 수 있다. 여기서, 상기 제 21 내지 제 24 보호막들(161 ~ 164)은 덮는 상기 제 21 내지 제 24 칩 패드들(231 ~ 234)을 덮을 수 있다.
결과적으로 본 발명의 제 2 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 레이저 또는 자외선을 이용하여 각 반도체 칩 상에 형성된 연마 공정 및 실장 공정에 의한 손상을 방지하는 보호막을 제거하며 오프셋 적층한다. 이어서, 다수의 반도체 칩을 원하는 개수만큼 적층하고 와이어 본딩한다. 다음으로, 상기 다수의 반도체 칩의 노출된 상측 표면 상에 액체 소스를 이용하여 보호막을 형성한다. 따라서, 상대적으로 간소화된 공정으로 상기 반도체 패키지에 적층되는 반도체 칩의 체적이 감소될 수 있다.
(제 3 실시 예)
도 6은 본 발명의 제 3 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6을 참조하면, 본 발명의 제 3 실시 예에 따른 반도체 패키지는 제 3 배선 기판(300), 상기 제 3 배선 기판(300)에 지그재그(zigzag) 형태로 적층되는 다수의 제 3 반도체 칩들(321 ~ 324), 상기 다수의 제 3 반도체 칩들(321 ~ 324)의 노출된 일부 영역(D3)과 상기 다수의 제 3 반도체 칩들(321 ~ 324) 중 최상측에 위치하는 제 34 반도체 칩(324)의 상측 표면을 덮는 다수의 제 3 보호막들(351p ~ 353p, 354) 및 상기 제 3 반도체 칩들(321 ~ 324)의 측면 및 상면을 덮는 제 3 몰딩막(370)을 포함할 수 있다.
여기서, 본 발명의 제 1 실시 예와 유사하게 상기 다수의 제 3 반도체 칩들(321 ~ 324)은 상기 제 3 배선 기판(300)으로부터 멀어지는 순으로 제 31 반도체 칩(321), 제 32 반도체 칩(322), 제 33 반도체 칩(323) 및 제 34 반도체 칩(324)이라 명명한다.
상기 제 3 배선 기판(300), 상기 다수의 제 3 반도체 칩들(321 ~ 324) 및 제 3 몰딩막(370)은 본 발명의 제 1 실시 예에 따른 반도체 패키지의 상기 제 1 배선 기판(100), 상기 다수의 제 1 반도체 칩들(121 ~ 124) 및 상기 제 1 몰딩막(170)과 동일한 구성 요소로 이해될 수 있을 것이다. 따라서, 여기서는 구체적인 설명이 생략된다.
또한, 본 발명의 제 3 실시 예에 따른 반도체 패키지는 본 발명의 제 2 실시 예에 따른 반도체 패키지의 상기 다수의 제 2 접착층들(211 ~ 214), 상기 다수의 제 2 칩 패드들(231 ~ 234), 상기 제 2 본딩 와이어들(241 ~ 244) 및 상기 다수의 제 2 보호막들(251p ~ 253p, 254)과 유사한 구성인 다수의 제 3 접착층들(311 ~ 314), 다수의 제 3 칩 패드들(331 ~ 334), 제 3 본딩 와이어들(341 ~ 344) 및 다수의 제 3 보호막들(351p ~ 353p, 354)이 개시된다. 따라서, 이에 대한 설명은 본 발명의 제 1 실시 예에서 설명한 내용 및 본 발명의 제 2 실시 예에서 설명한 내용으로부터 이해될 수 있을 것이다.
이하에서는 본 발명의 제 1 실시 예에 따른 반도체 패키지 및 본 발명의 제 2 실시 예에 따른 반도에 패키지와 상이한 점만을 간략히 설명하기로 한다.
상기 다수의 제 3 반도체 칩들(321 ~ 324)은 지그재그(zigzag) 형태로 적층될 수 있다. 따라서, 상기 제 3 반도체 칩들(321 ~ 324)은 상부에 인접하게 위치하는 반도체 칩들(321 ~ 324)에 의해 노출되는 일부 영역(D3)이 지그재그 형태로 위치할 수 있다. 또한, 상기 제 3 반도체 칩들(321 ~ 324) 각각의 일부 영역(D3)에 위치하는 다수의 제 3 칩 패드들(331 ~ 334)도 지그재그 형태로 위치할 수 있다.
이에 따라 상기 제 3 배선 기판(300)은 상측 표면의 일측에 위치하는 제 31 기판 패드(301) 및 상측 표면의 타측에 위치하는 제 32 기판 패드(302)를 포함할 수 있다. 상기 제 31 기판 패드(301) 및 상기 제 32 기판 패드(302)는 동일 금속 물질로 형성될 수 있다. 예를 들면, 상기 제 3 기판 패드(301) 및 상기 제 32 기판 패드(302)는 금(Au), 은(Ag), 구리(Cu), 니켈(Ni), 알루미늄(Al), 주석(Sn), 납(Pb), 백금(Pt), 비스무스(Bi), 인듐(In) 및 이들의 합금으로 이루어진 그룹에서 선택된 하나의 금속으로 동일하게 형성될 수 있다.
상기 제 3 칩 패드들(331 ~ 334)은 상기 다수의 제 3 반도체 칩들(321 ~ 324)의 적층된 위치에 따라 상기 제 31 기판 패드(301) 또는 상기 제 32 기판 패드(302)에 전기적으로 연결될 수 있다. 예를 들면, 상기 제 31 칩 패드(331) 및 상기 제 33 칩 패드(333)는 상기 제 31 기판 패드(301)에 전기적으로 연결될 수 있다. 상기 제 32 칩 패드(332) 및 상기 제 34 칩 패드(334)는 상기 제 32 기판 패드(302)에 전기적으로 연결될 수 있다.
도 7a 내지 7g는 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다. 이하에서는 본 발명의 제 1 실시 예에 따른 반도체 패키지의 제조 방법 및 제 2 실시 예에 따른 반도체 패키지의 제조 방법과 상이한 점만을 간략히 설명한다.
본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7a에 도시된 바와 같이, 제 31 기판 패드(301) 및 제 32 기판 패드(302)를 구비하는 제 3 배선 기판(300) 상에 제 31 반도체 칩(221)을 실장하는 공정을 포함할 수 있다. 상기 제 31 기판 패드(301) 및 상기 제 32 기판 패드(302)는 상기 제 3 배선 기판(300)의 양측 가장 자리에 각각 형성될 수 있다. 상기 제 31 반도체 칩(321)은 제 31 칩 패드(331) 및 제 311 보호막(351)을 포함할 수 있다. 상기 제 311 보호막(351)은 상기 제 31 칩 패드(331)을 노출시키는 제 31 홀(351a)를 포함할 수 있다. 여기서, 상기 제 31 홀(351a)는 상기 제 31 반도체 칩(321)의 테스트를 위한 형성된 홀일 수 있다.
이어서, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7b에 도시된 바와 같이, 상기 제 31 반도체 칩(221) 상에 일부 영역(D3)을 노출하는 마스크 패턴(350)을 형성하는 공정을 포함할 수 있다. 상기 일부 영역(D3)은 후속되는 제 32 반도체 칩(323)의 적층에 의해 노출되는 상기 제 31 반도체 칩(321)의 상측 표면일 수 있다.
다음으로, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7c에 도시된 바와 같이, 상기 마스크 패턴(350)을 이용하여 상기 제 311 보호막(351)을 식각하여 제 31 보호막(351p)을 형성하는 공정을 포함할 수 있다. 상기 제 31 보호막(351p)는 상기 제 31 홀(351a)을 포함할 수 있다.
계속해서, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7d에 도시된 바와 같이, 제 31 본딩 와이어(341)에 의해 상기 제 31 칩 패드(331)와 상기 제 31 기판 패드(301)가 전기적으로 연결되는 공정을 포함할 수 있다.
이어서, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7e에 도시된 바와 같이, 제 32 반도체 칩(322)이 상기 제 31 반도체 칩(321) 상에 오프셋 적층(offset stack)되는 공정을 포함할 수 있다. 상기 오프셋 적층(offset stack)은 상기 제 31 반도체 칩(321)의 상기 일부 영역(D3)이 노출되도록 상기 제 32 반도체 칩(322)이 적층되는 것을 의미한다.
상기 제 32 반도체 칩(322)은 제 32 칩 패드(332) 및 제 321 보호막(352)을 포함할 수 있다. 상기 제 321 보호막(352)은 상기 제 32 칩 패드(332)을 노출시키는 제 32 홀(352a)를 포함할 수 있다.
상기 제 32 반도체 칩(322)의 상기 제 32 칩 패드(332)는 상기 제 31 반도체 칩(321)의 제 31 칩 패드(331)와 비교하여 반대측 가장 자리에 위치할 수 있다. 예를 들면, 상기 제 31 칩 패드(331)는 상기 제 31 반도체 칩(321)의 좌측 표면에 위치하고, 상기 제 32 칩 패드(332)는 상기 제 32 반도체 칩(322)의 우측 표면에 위치할 수 있다.
다음으로, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7f에 도시된 바와 같이, 상기 제 321 보호막(352)의 일부를 제거하여 제 32 보호막(352p)을 형성하는 공정을 포함할 수 있다. 상기 제 32 보호막(352p)은 상기 제 32 홀(352a)을 포함할 수 있다. 상기 제 321 보호막(352)의 일부를 제거하는 공정은 상기 제 311 보호막(351)의 일부를 제거하는 공정과 유사하게 마스크 패턴(350)을 이용하여 수행할 수 있다.
여기서, 앞서 설명한 바와 같이, 상기 제 32 칩 패드(332)는 상기 제 31 칩 패드(331)과 반대측 가장 자리에 위치할 수 있다. 이에 따라, 상기 제 32 보호막(352p)는 상기 제 31 보호막(352p)와 반대측 가장 자리에 위치할 수 있다. 따라서, 상기 제 322 보호막(352)은 상기 제 31 반도체 칩(321)과 중첩되는 영역이 제거될 수 있다.
계속해서, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 제 32 본딩 와이어(342)에 의해 상기 제 32 칩 패드(332)와 상기 제 32 기판 패드(302)가 전기적으로 연결되는 공정을 포함할 수 있다.
이어서, 본 발명의 제 3 실시 예에 따른 반도체 패키지의 제조 방법은 도 7g에 도시된 바와 같이, 제 33 반도체 칩(323)이 상기 제 32 반도체 칩(322) 상에 오프셋 적층(offset stack)되는 공정을 포함할 수 있다. 이에 따라 상기 제 33 반도체 칩(323)은 상기 제 31 반도체 칩(321)과 중첩되는 영역에 적층될 수 있다.
결과적으로 본 발명의 제 3 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 각 반도체 칩 상의 보호막을 적층되는 순서에 따라 지그재그로 제거할 수 있다. 이어서, 다음 반도체 칩이 상기 보호막이 제거된 영역에 적층된다. 이에 따라, 본 발명의 제 3 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 지그재그 형태로 적층되는 다수의 반도체 칩들의 체적을 감소시킬 수 있다.
(제 4 실시 예)
도 8은 본 발명의 제 4 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8을 참조하면, 본 발명의 제 4 실시 예에 따른 반도체 패키지는 제 4 배선 기판(400), 상기 제 4 배선 기판(400)에 수직 적층되는 다수의 제 4 반도체 칩들(421 ~ 424), 상기 다수의 제 4 반도체 칩들(421 ~ 424) 중 최상측에 위치하는 제 44 반도체 칩(424)을 덮는 제 4 보호막(454) 및 상기 다수의 제 4 반도체 칩들(421 ~ 424)을 덮는 제 4 몰딩막(470)을 포함할 수 있다.
여기서, 본 발명의 제 1 실시 예와 유사하게 상기 다수의 제 4 반도체 칩들(421 ~ 424)은 상기 제 4 배선 기판(400)으로부터 멀어지는 순으로 제 41 반도체 칩(421), 제 42 반도체 칩(422), 제 43 반도체 칩(423) 및 제 44 반도체 칩(424)이라 명명한다.
상기 제 4 배선 기판(400), 상기 다수의 제 4 반도체 칩들(421 ~ 424), 상기 제 4 보호막(454) 및 제 4 몰딩막(470)은 본 발명의 제 1 실시 예에 따른 반도체 패키지의 상기 제 1 배선 기판(100), 상기 다수의 제 1 반도체 칩들(121 ~ 124), 상기 제 141 보호막(154) 및 제 1 몰딩막(170)과 동일한 구성 요소로 이해될 것이다. 따라서, 여기서는 구체적인 설명이 생략된다.
또한, 본 발명의 제 4 실시 예에 따른 반도체 패키지는 본 발명의 제 1 내지 제 3 실시 예에 따른 반도체 패키지에 개시된 것과 유사한 구성인 다수의 제 4 접착층들(411 ~ 414), 다수의 제 4 칩 패드들(431 ~ 434), 제 4 본딩 와이어들(441 ~ 444) 및 다수의 제 4 보호막(454)이 개시된다. 따라서, 이에 대한 설명은 본 발명의 제 1 내지 제 4 실시 예에서 설명한 내용에서 설명한 내용으로부터 이해될 수 있을 것이다.
이하에서는 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지와 상이한 점만을 간략히 설명하기로 한다.
본 발명의 제 4 실시 예에 따른 반도체 패키지는 상기 다수의 제 4 반도체 칩들(421 ~ 424)가 수직 적층될 수 있다. 이에 따라, 상기 칩 패드들(431 ~ 434)는 상기 다수의 제 4 반도체 칩들(421 ~ 424) 사이에 위치할 수 있다. 따라서, 제 4 본딩 와이어들(441 ~ 444)이 각 반도체 칩들(421 ~ 424)의 상부에 인접하게 적층된 반도체 칩들(421 ~ 424)의 하측 표면에 접촉하지 않도록 상기 제 4 접착층들(411 ~ 414)은 제 4 두께(h4)를 가질 수 있다. 상기 제 4 두께(h4)는 60㎛ 내지 80㎛일 수 있다.
도 9a 내지 9d는 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다. 이하에서는 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지의 제조 방법과 상이한 점만을 간략히 설명한다.
본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법은 9a에 도시된 바와 같이 제 41 접착층(411)을 이용하여 제 4 배선 기판(400) 상에 제 41 반도체 칩(421)을 형성하는 공정을 포함할 수 있다. 상기 제 41 접착층(411)은 제 4 두께(h4)를 가질 수 있다. 상기 41 접착층(411)은 상기 제 4 배선 기판(400) 상에 상기 한 쌍의 제 4 기판 패드(401)와 중첩되지 않도록 형성될 수 있다.
상기 제 41 반도체 칩(421)은 한 쌍의 제 41 칩 패드(431) 및 제 5 두께(h5)를 갖는 제 411 보호막(451)을 포함한다. 상기 제 211 보호막(251)은 연마 공정 및 실장 공정에 의한 상기 제 21 반도체 칩들(221)의 손상을 방지할 수 있다. 상기 제 5 두께(h5)는 10㎛ 내지 20㎛일 수 있다. 상기 제 411 보호막(451)은 상기 한 쌍의 제 41 칩 패드(451)을 노출시키는 한 쌍의 제 41 홀(451a)를 포함할 수 있다.
이어서, 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법은 도 9b에 도시된 바와 같이, 상기 제 411 보호막(451)을 제거하고, 제 41 본딩 와이어(441)에 의해 상기 제 41 칩패드(431)와 상기 제 4 기판 패드(401)가 전기적으로 연결되는 공정을 포함할 수 있다.
다음으로, 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법은 도 9c에 도시된 바와 같이, 제 42 접착층(412)이 상기 제 41 반도체 칩(421) 상에 형성되는 공정을 포함할 수 있다. 상기 제 42 접착층(412)은 상기 제 4 두께(h4)를 가질 수 있다. 상기 제 4 두께(h4)는 상기 제 41 본딩 와이어(441)의 휨 높이보다 상대적으로 두꺼운 두께일 수 있다. 따라서, 상기 제 4 두께(h4)는 60㎛ 내지 80㎛일 수 있다.
여기서, 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법은 상기 제 41 접착측(411)과 상기 제 42 접착층(412)이 동일한 두께를 가지는 것으로 설명된다. 그러나, 상기 제 41 접착층(411)은 하부에 상기 한 쌍의 제 4 본딩 와이어들(441 ~ 444)가 위치하지 않을 수 있다. 따라서, 상기 제 41 접착층(411)은 상기 제 42 접착층(412)보다 상대적으로 얇은 두께를 가질 수 있다. 예를 들어, 상기 제 41 접착층(411)은 상기 제 4 배선 기판(400)과 상기 제 41 반도체 칩(421)을 충분히 접착시킬 수 있는 최소한의 두께일 수 있다. 상기 제 41 접착층(411)은 10㎛ 내지 20㎛의 두께를 가질 수 있다.
다음으로, 본 발명의 제 4 실시 예에 따른 반도체 패키지의 제조 방법은 도 9d에 도시된 바와 같이, 상기 제 42 접착층(412) 상에 제 42 반도체 칩(422)이 적층되는 공정을 포함할 수 있다. 여기서, 상기 제 42 반도체 칩(422)의 하측 표면은 상기 제 42 접착층(412)의 상기 제 4 두께(h4)에 의해 상기 한 쌍의 제 41 본딩 와이어(441)과 이격될 수 있다.
결과적으로 본 발명의 제 4 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 반도체 칩의 상측 표면을 덮는 연마 공정 및 실장 공정에 의한 손상을 방지하는 보호막을 제거한다. 이어서, 상기 반도체 칩의 상측 표면에 충분한 두께의 접착층을 형성한 후, 다음 반도체 칩을 적층한다. 이에 따라 수직 적층되는 반도체 패키지에 적층되는 다수의 반도체 칩들의 체적이 감소될 수 있다.
(제 5 실시 예)
도 10은 본 발명의 제 5 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 10을 참조하면, 본 발명의 제 5 실시 예에 따른 반도체 패키지는 제 5 배선 기판(500), 상기 제 5 배선 기판(500)에 적층되며, 서로 상이한 폭을 갖는 다수의 제 5 반도체 칩들(521 ~ 524), 상기 다수의 제 5 반도체 칩들(521 ~ 524) 노출된 상측 표면과 상기 다수의 제 5 반도체 칩들(521 ~ 524) 중 최상측에 위치하는 제 54 반도체 칩(524)의 상측 표면 상에 형성되는 다수의 제 5 보호막들(551p ~ 553p, 554) 및 상기 제 5 반도체 칩들(521 ~ 524)의 측면과 상면을 덮는 제 5 몰딩막(570)을 포함할 수 있다.
여기서, 본 발명의 제 1 실시 예와 유사하게 상기 다수의 제 5 반도체 칩들(521 ~ 524)은 상기 제 5 배선 기판(500)으로부터 멀어지는 순으로 제 51 반도체 칩(521), 제 52 반도체 칩(522), 제 53 반도체 칩(323) 및 제 54 반도체 칩(524)이라 명명한다.
상기 제 5 배선 기판(300) 및 제 5 몰딩막(570)은 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지의 상기 제 1 배선 기판(100) 및 제 1 몰딩막(170)과 동일한 구성 요소로 이해될 것이다. 따라서, 여기서는 구체적인 설명이 생략된다.
또한, 본 발명의 제 5 실시 예에 따른 반도체 패키지는 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지와 유사한 제 5 칩 패드들(531 ~ 534), 제 5 본딩 와이어(541 ~ 544), 제 5 접착층들(511 ~ 514) 및 다수의 제 5 보호막들(551p ~ 553p, 554)이 개시되어 있다. 따라서, 이에 대한 설명은 본 발명의 제 1 내지 제 4 실시 예에서 설명한 내용으로 이해될 수 있을 것이다.
이하에서는 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지와 상이한 점만을 간략히 설명하기로 한다.
상기 다수의 제 5 반도체 칩들(521 ~ 524)은 서로 상이한 제 1 내지 제 4 폭(w1 ~ w4)을 가질 수 있다. 예를 들면, 상기 제 5 배선 기판(500)에 실장되는 상기 제 51 반도체 칩(521)은 제 1 폭(w1)을 가질 수 있다. 상기 제 51 반도체 칩(521) 상에 적층되는 상기 제 52 반도체 칩(522)은 상기 제 1 폭(w1)보다 상대적으로 작은 제 2 폭(w2)을 가질 수 있다. 상기 제 52 반도체 칩(522) 상에 적층되는 상기 제 53 반도체 칩(523)은 상기 제 2 폭(w2)보다 상대적으로 작은 제 3 폭(w3)을 가질 수 있다. 상기 제 53 반도체 칩(523)의 상에 적층되는 상기 제 54 반도체 칩(524)은 상기 제 3 폭(w3)보다 상대적으로 작은 제 4 폭(w4)을 가질 수 있다. 따라서, 상기 다수의 제 5 반도체 칩들(521 ~ 524)은 상기 제 5 배선 기판(500)으로부터 멀어질수록 작은 폭을 가질 수 있다.
본 발명의 제 5 실시 예에 따른 반도체 패키지는 상기 다수의 제 5 반도체 칩들(521 ~ 524)이 피라미드 형태로 적층되는 것으로 도시되어 있다. 그러나, 본 발명의 제 5 실시 예에 따른 반도체 패키지는 상기 다수의 제 5 반도체 칩들(521 ~ 524)이 다양한 형태로 적층될 수 있다.
도 11a 내지 11c는 본 발명의 제 5 실시 예에 따른 반도체 패키지의 제조 방법을 순차적으로 나타낸 단면도들이다. 이하에서는 본 발명의 제 1 내지 제 4 실시 예에 따른 반도체 패키지의 제조 방법과 상이한 점만을 간략히 설명한다.
본 발명의 제 5 실시 예에 따른 반도체 패키지의 제조 방법은 도 11a에 도시된 바와 같이, 제 5 배선 기판(500)에 제 51 접착층(511)을 이용하여 제 1 폭(w1)을 갖는 제 51 반도체 칩(521)을 실장하는 공정을 포함할 수 있다.
이어서, 본 발명의 제 5 실시 예에 따른 반도체 패키지의 제조 방법은 도 11b에 도시된 바와 같이, 상기 제 51 반도체 칩(521) 상에 형성된 제 511 보호막(551)의 일부를 제거하여 제 51 보호막(551p)을 형성하는 공정을 포함할 수 있다. 여기서, 상기 제 511 보호막(251)은 상기 제 1 폭(w1)보다 상대적으로 작은 폭인 제 2 폭(w2)만큼 제거될 수 있다. 상기 제 2 폭(w2)은 후속 공정을 통해 상기 제 51 반도체 칩(521) 상에 적층되는 제 52 반도체 칩(522)의 폭일 수 있다.
상기 제 51 보호막(551p)이 형성되는 영역은 상기 제 52 반도체 칩(522)에 의해 노출되는 영역(D4)일 수 있다. 따라서, 상기 제 51 보호막(551p)은 상기 제 51 반도체 칩(521)의 제 51 칩 패드(531)를 노출시키는 제 51 홀(551a)을 포함할 수 있다.
다음으로, 본 발명의 제 5 실시 예에 따른 반도체 패키지의 제조 방법은 도 11c에 도시된 바와 같이, 상기 제 52 반도체 칩(522)이 상기 제 511 보호막(551)이 제거된 영역에 적층되는 공정을 포함할 수 있다.
결과적으로 본 발명의 제 5 실시 예에 따른 반도체 패키지 및 그의 제조 방법은 연마 공정 및 실장 공정에 의한 손상을 방지하는 보호막을 일부 제거하며, 서로 상이한 폭을 갖는 다수의 반도체 칩들을 적층한다. 이에 따라, 서로 상이한 폭의 다수의 반도체 칩들을 포함하는 반도체 패키지에 적층되는 반도체 칩의 체적을 감소시키는 공정이 최소화될 수 있다.
(제 6 실시 예)
도 12는 본 발명의 제 6 실시 예에 따른 반도체 패키지를 채택하는 전자시스템의 구성도이다.
도 12를 참조하면, 본 발명의 제 6 실시 예에 따른 전자시스템(600)은 컨트롤러(610), 입출력장치(620), 기억 장치(630), 인터페이스(640), 및 버스 구조체(650)을 구비할 수 있다. 상기 기억 장치(630)는 도 1 내지 도 11을 참조하여 설명한 것과 유사한 하나 또는 다수의 반도체 패키지를 구비하는 것일 수 있다. 상기 버스 구조체(650)는 상기 컨트롤러(610), 상기 입출력장치(620), 상기 기억 장치(630), 및 상기 인터페이스(640) 상호 간에 데이터들이 이동하는 통로를 제공하는 역할을 할 수 있다.
상기 컨트롤러(610)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 입출력장치(620)는 키 패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(630)는 데이터 및/또는 컨트롤러(610)에 의해 실행되는 명령어 등을 저장하는 역할을 할 수 있다.
상기 기억 장치(630)는 디램(dynamic random access memory; DRAM) 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시메모리(flash memory), 상변화메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 또는 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩 및 이들의 조합으로 이루어진 그룹에서 선택된 하나를 구비하는 반도체 패키지를 포함할 수 있다.
상기 인터페이스(640)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 역할을 할 수 있다. 상기 인터페이스(640)는 유무선 형태일 수 있다. 예를 들어, 상기 인터페이스(640)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 전자 시스템(600)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor; CIS), 그리고 입출력 장치 등이 더 제공될 수 있다.
상기 전자 시스템(600)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템(logic system) 등으로 구현될 수 있다. 예컨대, 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(600)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(600)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.
100 : 제 1 배선 기판
101 : 제 1 기판 패드
111 ~ 114 : 제 1 접착층
121 ~ 124 : 제 1 반도체 칩
131 ~ 134 : 제 1 칩 패드
141 ~ 144 : 제 1 본딩 와이어

Claims (10)

  1. 상측 표면에 칩 패드가 위치하고, 상기 칩 패드가 위치하는 일부 영역이 노출되도록 적층되는 다수의 반도체 칩들;
    상기 다수의 반도체 칩들의 상기 칩 패드들 사이를 전기적으로 연결하는 적어도 하나의 본딩 와이어; 및
    상기 다수의 반도체 칩들 각각의 상기 일부 영역 상에 위치하는 다수의 보호막들을 포함하되,
    상기 본딩 와이어는 상기 다수의 보호막을 관통하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 다수의 보호막들은 감광성 성분을 구비하는 열경화 폴리머로 형성되는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 다수의 반도체 칩들은 계단 형태로 적층되는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 다수의 반도체 칩들은 지그재그(zigzag) 형태로 적층되는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 다수의 반도체 칩들은 서로 상이한 폭을 갖는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 다수의 반도체 칩들 중 상대적으로 아래쪽에 위치하는 반도체 칩들은 상대적으로 위쪽에 위치하는 반도체 칩과 비교하여 상대적으로 넓은 폭을 갖는 반도체 패키지.
  7. 배선 기판;
    상기 배선 기판 상에 적층되고, 상측 표면에 위치하는 칩 패드를 포함하는 반도체 칩들;
    상기 배선 기판과 상기 반도체 칩들 중 최하측 반도체 칩 사이 및 상기 반도체 칩들 사이에 위치하는 접착층들;
    상기 반도체 칩들의 상측 표면 중 상부에 인접한 반도체 칩에 의해 노출되는 영역에 위치하고, 상기 노출되는 영역에 위치하는 칩 패드들을 덮는 제 1 보호막들; 및
    상기 반도체 칩들 중 최상측 반도체 칩의 상측 표면에 위치하는 제 2 보호막을 포함하되,
    상기 접착층들은 상기 반도체 칩들과 직접 접촉하는 반도체 패키지.
  8. 제 7 항에 있어서,
    상기 접착층들은 디에이에프(Die Attach Film; DAF)인 반도체 패키지.

  9. 기판 패드를 포함하는 배선 기판;
    상기 배선 기판의 상기 기판 패드가 위치하는 일부 영역이 노출되도록 적층되고, 상측 표면에 위치하는 칩 패드를 포함하는 반도체 칩들;
    상기 배선 기판과 상기 반도체 칩들 중 최하측 반도체 칩 사이 및 상기 반도체 칩들 사이에 위치하는 접착층들;
    상기 반도체 칩들 각각의 상기 칩 패드가 위치하는 일부 영역을 덮는 보호막들; 및
    상기 보호막들을 관통하여, 상기 최하측 반도체 칩의 상기 칩 패드와 상기 기판 패드 사이 및 상기 칩 패드들 사이를 전기적으로 연결하는 본딩 와이어들을 포함하되,
    상기 보호막들은 인접하게 적층되는 두 반도체 칩이 중첩되지 않는 영역에만 위치하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 접착층들은 디에이에프(Die Attach Film; DAF)이고, 상기 보호막들은 감광성 폴리이미드(Photo Sensitive Poly Imide; PSPI)인 반도체 패키지.
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