KR20150043931A - 반도체 패키지 - Google Patents

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    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/45169—Platinum (Pt) as principal constituent
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48847—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48855—Nickel (Ni) as principal constituent
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    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48838—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/4886—Iron (Fe) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48866—Titanium (Ti) as principal constituent
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    • H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
    • H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48863—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48881—Tantalum (Ta) as principal constituent
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    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
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    • H01L2224/85455—Nickel (Ni) as principal constituent
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    • H01L2224/8546—Iron (Fe) as principal constituent
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    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
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    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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Abstract

적층된 반도체 칩의 변형을 방지하고 반도체 패키지의 부피를 최소화할 수 있는 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 패키지 베이스 기판, 베이스 칩 상에 적층되는 하부 칩, 하부 칩 상에 적층되는 상부 칩 및 상부 칩의 하면에 접착되고 하부 칩의 적어도 일부분을 감싸는 제1 다이 접착 필름을 포함하되, 제1 다이 접착 필름은 상부 칩의 하면에 접하는 제1 접착층과 제1 접착층 하부에 접착되어 하부 칩의 측면의 적어도 일부분을 감싸는 제2 접착층을 포함하는 다중 필름이다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩이 적층된 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 고용량화 및 다기능화되고 있다. 따라서 전기기기에 사용되는 반도체 패키지 또한 소형화, 고용량화 및 다기능화가 요구되고 있으며, 이에 따라 복수 개의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있다. 그러나 복수 개의 반도체 칩을 하나의 반도체 패키지에 포함시키기 위하여 적층하는 경우, 적층된 반도체 칩이 변형되는 것을 막기 위해서는 반도체 상부에 적층되는 반도체 칩을 두껍게 하거나지지 부재를 사용하여야 하여, 반도체 패키지의 부피가 증가하는 문제점이 발생하고 있다.
본 발명의 기술적 과제는 상기 문제점을 해결하고자, 적층된 반도체 칩의 변형을 방지하고 반도체 패키지의 부피를 최소화할 수 있는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는 패키지 베이스 기판; 상기 베이스 칩 상에 적층되는 하부 칩; 상기 하부 칩 상에 적층되는 상부 칩; 및 상기 상부 칩의 하면에 접착되고 상기 하부 칩의 적어도 일부분을 감싸는 제1 다이 접착 필름;을 포함하되, 상기 제1 다이 접착 필름은 상기 상부 칩의 하면에 접하는 제1 접착층과 상기 제1 접착층 하부에 접착되어 상기 하부 칩의 측면의 적어도 일부분을 감싸는 제2 접착층을 포함하는 다중 필름이다.
상기 제1 접착층과 상기 제2 접착층은 각각 바인더 성분을 포함하되, 상기 제1 접착층의 바인더 성분의 중량 평균 분자량이 상기 제2 접착층의 바인더 성분의 중량 평균 분자량보다 클 수 있다.
상기 제1 접착층의 바인더 성분은 제1 바인더 물질과 상기 제1 바인더 물질보다 중량 평균 분자량이 작은 제2 바인더 물질으로 이루어지고, 상기 제2 접착층의 바인더 성분은 상기 제2 바인더 물질로 이루어질 수 있다.
상기 하부 칩의 하면에 접착되어 상기 패키지 베이스 기판 상에 상기 하부 칩을 접착시키는 제2 다이 접착 필름;을 더 포함하며, 상기 제2 다이 접착 필름은, 상기 제2 접착층의 바인더 성분의 중량 평균 분자량보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가지는 단일 필름일 수 있다.
상기 패키지 베이스 기판과 상기 하부 칩의 상면 사이를 연결하는 본딩 와이어;를 더 포함하며, 상기 제2 접착층은 상기 본딩 와이어의 적어도 일부분을 감쌀 수 있다.
상기 제1 다이 접착 필름의 상기 제1 접착층은 상기 하부 칩의 상면과 접할 수 있다.
상기 제2 접착층은, 상기 상부 칩의 하면의 레벨과 상기 패키지 베이스 기판의 상면의 레벨 사이의 공간 중 상기 상부 칩이 차지하는 범위로부터 밖으로 돌출되는 돌출부를 가질 수 있다.
상기 제2 접착층의 상기 돌출부는 상기 하부 칩의 상면의 적어도 일부분을 덮을 수 있다.
상기 제2 접착층의 상기 돌출부는 상기 하부 칩의 일측면 상으로부터 상기 하부 칩의 상면을 통하여 상기 하부 칩의 타측면 상으로 연장될 수 있다.
또한 본 발명에 따른 반도체 패키지는 패키지 베이스 기판; 상기 패키지 베이스 기판 상에 장축이 교차하며 순차적으로 적층되는 제1 내지 제4 반도체 칩; 상기 제1 내지 제4 반도체 칩 각각의 하면에 접착되는 제1 내지 제4 다이 접착 필름;을 포함하되, 상기 제2 내지 제4 다이 접착 필름은 각각 상기 제2 내지 제4 반도체 칩의 하면에 접하는 제1 접착층과 상기 제1 접착층 하부에 접착되어 각각 상기 제1 내지 제3 반도체 칩의 측면의 적어도 일부분을 감싸는 제2 접착층을 포함하는 다중 필름일 수 있다.
상기 제1 다이 접착 필름이 포함하는 바인더 수지와 상기 제1 접착층이 포함하는 바인더 수지 각각의 중량 평균 분자량은, 상기 제2 내지 제4 다이 접착 필름의 상기 제2 접착층이 포함하는 바인더 수지의 중량 평균 분자량보다 클 수 있다.
상기 제4 다이 접착 필름의 상기 제2 접착층은 상기 제3 반도체 칩과 상기 제4 반도체 칩이 교차하는 경계에 인접하는 상기 제3 반도체 칩의 상면의 적어도 일부를 덮을 수 있다.
상기 제4 다이 접착 필름의 상기 제2 접착층은 상기 제3 반도체 칩의 상면의 적어도 일부분을 노출시킬 수 있다.
상기 제 2 다이 접착 필름의 상기 제2 접착층은, 상기 제2 반도체 칩의 하면의 레벨과 상기 패키지 베이스 기판의 상면의 레벨 사이의 공간 중 상기 제2 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제1 돌출부를 가지며, 상기 제3 다이 접착 필름의 상기 제2 접착층은, 상기 제3 반도체 칩의 하면의 레벨과 상기 제1 반도체 칩의 상면의 레벨 사이의 공간 중 상기 제3 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제2 돌출부를 가지며, 상기 제 4 다이 접착 필름의 상기 제2 접착층은, 상기 제4 반도체 칩의 하면의 레벨과 상기 제2 반도체 칩의 상면의 레벨 사이의 공간 중 상기 제4 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제3 돌출부를 가질 수 있다.
상기 제1 돌출부가 상기 제1 반도체 칩의 장축 방향으로 돌출되는 길이는 상기 제3 돌출부가 상기 제3 반도체 칩의 장축 방향으로 돌출되는 길이보다 작을 수 있다.
본 발명에 따른 반도체 패키지는 포함된 반도체 칩들이 와이어 본딩 과정에서 휘어지는 등의 손상을 방지할 수 있다. 따라서 반도체 패키지에 포함되는 반도체 칩을 얇게 형성할 수 있다. 또한 몰딩 부재가 반도체 패키지 내부를 제대로 채우지 못해서 발생하는 논-필링(non-filling) 불량이 발생하지 않는다.
따라서 신뢰성이 높으며, 부피를 최소화할 수 있는 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지에 사용되는 다이 접착 필름의 일 양상을 나타내는 단면도이다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지에 사용되는 다이 접착 필름의 다른 양상을 나타내는 단면도이다.
도 3은 본 발명의 실시 예에 따른 패키지 베이스 기판 상에 제1 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 패키지 베이스 기판 상에 제1 반도체 칩을 부착한 단계를 나타내는 단면도들이다.
도 6은 본 발명의 실시 예에 따른 패키지 제1 반도체 칩 상에 제2 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 제1 반도체 칩 상에 제2 반도체 칩을 부착한 단계를 나타내는 단면도들이다.
도 10은 본 발명의 실시 예에 따른 패키지 제2 반도체 칩 상에 제3 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 11 내지 도 13은 본 발명의 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩을 부착한 단계를 나타내는 단면도들이다.
도 14는 본 발명의 실시 예에 따른 패키지 제3 반도체 칩 상에 제4 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 제3 반도체 칩 상에 제4 반도체 칩을 부착한 단계를 나타내는 단면도들이다.
도 18 및 도 19는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다.
도 20은 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 개략적으로 나타내는 평면 배치도이다.
도 21은 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 나타내는 단면도이다.
도 22는 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 나타내는 단면도이다.
도 23은 본 발명의 실시 예에 따른 반도체 패키지의 또 다른 양상을 개략적으로 나타내는 평면 배치도이다.
도 24는 본 발명의 실시 예에 따른 반도체 패키지의 또 다른 양상을 나타내는 단면도이다.
도 25는 본 발명의 실시 예에 따른 반도체 패키지의 또 다른 양상을 나타내는 단면도이다.
도 26은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 27은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 28은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시 예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "접하여" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 접하여" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서 특별한 언급이 없는 한, 수직 방향 또는 수평 방향이란 패키지 베이스 기판의 주면에 대한 수직 방향과 수평 방향을 의미한다. 또한 본 명세서에서 특별한 언급이 없는 한, 패키지 베이스 기판 상에 적층된 구성 요소의 상면이라는 것은 패키지 베이스 기판에 대한 반대면을 의미하고, 하면이라는 것은 패키지 베이스 기판을 향하는 면을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 패키지에 사용되는 다이 접착 필름의 일 양상을 나타내는 단면도이다.
도 1을 참조하면, 다이 접착 필름(10)은 제1 접착층(20) 및 제2 접착층(40)을 포함하는 다중 필름이다. 제1 접착층(20)과 제2 접착층은 각각 비-스테이지(B-stage) 상태로 형성할 수 있다. 여기서 비-스테이지 상태란 열경화성 수지의 초기 반응 단계인 에이-스테이지(A-stage) 상태에서 솔벤트는 제거되었지만, 경화는 진행되지 않은 상태로, 용융하지 않고, 용제에 팽윤하지만, 용해하지 않는 상태를 말한다. 따라서 일반적으로 열처리를 통하여 에이-스테이지 상태에서 비-스테이지 상태를 만들게 된다. 비-스테이지 상태는 접착성을 가질 수 있다. 참고로, 씨-스테이지(C-stage) 상태는 완전 경화가 된 상태를 의미한다.
제1 접착층(20)과 제2 접착층(40)은 각각 바인더 성분 및 경화 성분을 포함할 수 있다. 제1 접착층(20)의 바인더 성분의 중량 평균 분자량은 제2 접착층(40)의 바인더 성분의 중량 평균 분자량보다 클 수 있다. 제1 접착층(20)의 바인더 성분의 중량 평균 분자량은 예를 들면, 10만에서 200만일 수 있다. 제2 접착층(40)의 바인더 성분의 중량 평균 분자량은 예를 들면, 100에서 5000일 수 있다. 제1 접착층(20)의 바인더 성분의 중량 평균 분자량은 제2 접착층(40)의 바인더 성분의 중량 평균 분자량보다 20배 내지 1000배 클 수 있다.
제1 접착층(20)의 바인더 성분은 제1 바인더 물질과 제2 바인더 물질로 이루어질 수 있다. 상기 제2 바인더 물질은 상기 제1 바인더 물질보다 중량 평균 분자량이 작을 수 있다. 제2 접착층(40)의 바인더 성분은 상기 제2 바인더 물질과 동일하거나 유사한 물질로 이루어질 수 있다. 즉, 제2 접착층(40)의 바인더 성분은 상대적으로 중량 평균 분자량이 작은 상기 제2 바인더 물질로만 이루어지고, 제1 접착층(20)의 바인더 성분은 상대적으로 중량 평균 분자량이 작은 상기 제2 바인더 물질과 상대적으로 중량 평균 분자량이 큰 제1 바인더 물질이 혼합되어 이루어질 수 있다.
상기 제1 바인더 물질은 예를 들면, 아크릴계 고분자 수지일 수 있다. 상기 제2 바인더 물질은 예를 들면, 에폭시 수지일 수 있다. 제1 접착층(20)의 바인더 성분은 예를 들면, 아크릴계 고분자 수지와 에폭시 수지가 혼합되어 이루어질 수 있다. 제2 접착층(40)의 바인더 성분은 예를 들면, 에폭시 수지로 이루어질 수 있다.
제1 접착층(20)과 제2 접착층(40)의 경화 성분은 예를 들면, 에폭시 수지, 페놀계 경화수지 또는 페녹시 수지로 이루어질 수 있다. 제1 접착층(20)과 제2 접착층(40)의 경화 성분이 바인더 성분의 역할을 동시에 수행할 수도 있다. 예를 들면, 제1 접착층(20)은 아크릴계 고분자 수지와 에폭시 수지가 혼합되어 아크릴계 고분지 수지에 대하여 에폭시 수지가 경화 성분의 역할을 수행할 수 있다. 제2 접착층(40)은 에폭시 수지로 이루어져, 에폭시 수지가 바인더 성분의 역할과 경화 성분의 역할을 동시에 수행할 수 있다.
제1 접착층(20)과 제2 접착층(40)은 경화촉매 또는 실란 케플링제와 같은 첨가제와 충진제를 더 포함할 수 있다. 상기 경화촉매는 예를 들면, 포스핀계, 이미다졸계 또는 아민계 경화촉매일 수 있다. 상기 실란 케플링제는 예를 들면, 머켑토 실란 커플링제 또는 에폭시 실란 커플링제일 수 있다. 상기 충진제는 예를 들면 실리카일 수 있다.
제2 접착층(40)은 제1 접착층(20)보다 유동성이 높고 점도가 낮을 수 있다. 또한 제2 접착층(40)은 제1 접착층(20)보다 상대적으로 중량 평균 분자량이 낮은 물질로 이루어지기 때문에 작은 압력에도 변형이 쉽게 일어날 수 있다.
제1 접착층(20)은 제2 접착층(40)보다 얇은 두께를 가질 수 있다. 예를 들면, 제1 접착층(20)은 약 1㎛ 내지 약 20㎛의 두께를 가질 수 있고, 제2 접착층(40)은 약 30㎛ 내지 약 100㎛의 두께를 가질 수 있다. 제1 접착층(20)은 상대적으로 유동성 및 점도가 높은 제2 접착층(40)은 고정시킬 수 있을 정도에서 최대한 얇게 만들 수 있다. 제2 접착층(24)의 두께는 반도체 패키지를 형성하는 데에 사용되는 반도체 칩의 두께와 유사하거나 클 수 있다. 예를 들면, 제1 접착층(20)이 약 5㎛의 두께를 가지고, 반도체 칩의 두께가 약 40㎛인 경우, 제2 접착층(40)은 약 45㎛ 또는 그 이상의 두께를 가질 수 있다.
도 2는 본 발명의 실시 예에 따른 반도체 패키지에 사용되는 다이 접착 필름의 다른 양상을 나타내는 단면도이다.
도 2를 참조하면, 다이 접착 필름(10a)은 제1 접착층(20) 및 제2 접착층(40)을 포함하는 다중 필름이다. 다이 접착 필름(10a)은 제1 접착층(20)의 상면과 제2 접착층(40)의 하면을 덮는 제1 이형 필름(62) 및 제2 이형 필름(62)를 더 포함할 수 있다. 도 1에서 설명한 것과 같이, 제1 접착층(20)과 제2 접착층(40)은 접착성을 가지며, 제2 접착층(40)은 상대적으로 유동성이 높고 점도가 낮을 수 있다. 따라서 제1 접착층(20)의 상면 및 제2 접착층(40)의 하면은 실제 사용하기 전까지 제1 이형 필름(62) 및 제2 이형 필름(64)에 의하여 덮혀져서 보호될 수 있다. 이후에 반도체 패키지를 형성하기 위하여, 반도체 칩에 부착될 때는 제1 이형 필름(62) 및 제2 이형 필름(64)이 제거될 수 있다. 예를 들면, 제1 이형 필름(62)을 먼저 제거하여, 제1 접착층(20)의 상면을 상기 반도체 칩에 접착시킨 후, 제2 이형 필름(64)을 제거하여 인쇄회로기판과 같은 패키지 베이스 기판 또는 다른 반도체 칩 상에 상기 반도체 칩을 부착시킬 수 있다.
제1 이형 필름(62) 및 제2 이형 필름(64)은 예를 들면, 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌-2,6-나프탈렌디카르복실레이트(PEN)와 같은 폴리에틸렌계 필름이나 폴리올리핀계 필름에 실리콘(silicone) 또는 테프론(teflon)을 코딩하여 형성할 수 있다.
도 3 내지 도 19는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상 및 그 제조 방법을 나타내는 평면도 및 단면도들이다.
도 3은 본 발명의 실시 예에 따른 패키지 베이스 기판 상에 제1 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 4 및 도 5는 본 발명의 실시 예에 따른 패키지 베이스 기판 상에 제1 반도체 칩을 부착한 단계를 나타내는 단면도들이다. 구체적으로 도 4는 도 3의 IV-IV를 따라서 절단한 단면도이고, 도 5는 도 3의 V-V를 따라서 절단한 단면도이다.
도 3 내지 도 5를 함께 참조하면, 패키지 베이스 기판(500) 상에 제1 반도체 칩(100)을 부착한다. 제1 반도체 칩(100)은 비활성면이 패키지 베이스 기판(500)을 향하도록 패키지 베이스 기판(500) 상에 부착될 수 있다. 제1 반도체 칩(100)은 비활성면에 제1 다이 접착 필름(120)이 미리 부착된 후, 패키지 베이스 기판(500) 상에 부착될 수 있다.
제1 반도체 칩(100)은 활성면, 즉 패키지 베이스 기판(500)은 향하는 반대면에 반도체 소자가 형성될 수 있다. 제1 반도체 칩(100)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 제1 반도체 칩(100)은 게르마늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 제1 반도체 칩(100)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 제1 반도체 칩(100)은 BOX 층(buried oxide layer)을 포함할 수 있다. 제1 반도체 칩(100)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 제1 반도체 칩(100)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
제1 반도체 칩(100)에 형성된 상기 반도체 소자는 시스템 LSI, 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RRAM을 포함할 수 있다. 구체적으로, 제1 반도체 칩(100)에 형성된 상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 각각 제1 반도체 칩(100)의 상기 도전 영역에 전기적으로 연결될 수 있다. 제1 반도체 칩(100)에 형성된 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 제1 반도체 칩(100)의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막들에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
제1 반도체 칩(100)에 형성된 상기 반도체 소자는 상기 복수의 개별 소자들을 제1 반도체 칩(100)에 형성되는 다른 배선들과 연결시키기 위한 복수의 배선 구조들을 포함하도록 형성될 수 있다. 상기 복수의 배선 구조는 금속 배선층 및 비어 플러그를 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 배선용 배리어막 및 배선용 금속층으로 이루어질 수 있다. 상기 배선용 배리어막은 Ti, TiN, Ta, 또는 TaN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상기 배선용 금속층은 W, Al, 또는 Cu 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 배선층 및 상기 비어 플러그는 서로 동일한 재료로 구성될 수 있다. 또는 상기 금속 배선층 및 상기 비어 플러그 중 적어도 일부가 서로 다른 재료를 포함하도록 구성될 수도 있다. 상기 금속 배선층 및/또는 상기 비어 플러그는 복수개가 다층 구조를 이룰 수 있다. 즉, 상기 배선 구조는 2개 이상의 상기 금속 배선층 또는 2개 이상의 상기 비어 플러그가 번갈아서 적층되는 다층 구조일 수 있다.
제1 반도체 칩(100)은 상기 반도체 소자와 전기적으로 연결되는 제1 본딩 패드(102)를 포함할 수 있다. 제1 본딩 패드(102)는 예를 들면, 다층 구조를 이루는 상기 금속 배선층 중 하나의 층의 일부분일 수 있다.
패키지 베이스 기판(500)은 인쇄회로기판일 수 있으나, 이에 제한되지 않는다. 패키지 베이스 기판(500)은 예를 들면, 인쇄회로기판 또는 리드프레임일 수 있다. 패키지 베이스 기판(10)이 인쇄회로기판인 경우, 패키지 베이스 기판(500)은 베이스 기판(500)의 상/하면에 솔더 레지스트층(미도시)를 통하여 각각 노출되는 상면 패드(502, 504) 및 하면 패드(506)를 포함할 수 있다. 패키지 베이스 기판(500)이 리드프레임인 경우, 패키지 베이스 기판(500)은 복수의 리드를 포함할 수 있다.
베이스 기판(510)은 페놀 수지, 에폭시 수지, 폴리이미드 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 예를 들면, 베이스 기판(510)은 FR4, Tetrafunctional epoxy, Polyphenylene ether, Epoxy/polyphenylene oxide, Bismaleimidetriazine, Thermount, Cyanate ester, Polyimide 및 Liquid crystal polymer 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 상면 패드(502, 504) 및 하면 패드(506)는 구리, 니켈, 스테인레스 스틸 또는 베릴륨구리(beryllium copper)로 이루어질 수 있다. 베이스 기판(510) 내에는 상면 패드(502, 504)와 하면 패드(506)를 전기적으로 연결되는 내부 배선(미도시)이 형성될 수 있다.
상면 패드(502, 504)와 하면 패드(506)는 베이스 기판(510)에 동박(Cu foil)을 입힌 후 패터닝된 회로 배선 중 상기 솔더레지스트층에 의하여 노출된 부분일 수 있다.
상면 패드(502, 504)는 제1 상면 패드(502)와 제2 상면 패드(504)를 포함할 수 있다. 제1 상면 패드(502)와 제2 상면 패드(504)는 각각 분리 패드(502a, 502b, 504a, 504b)와 공통 패드(502c, 504c)를 포함할 수 있다. 분리 패드(502a, 502b, 504a, 504b)는 각각 하나의 반도체 칩과 본딩 와이어를 통하여 연결될 수 있으며, 공통 패드(502c, 504c)는 복수의 반도체 칩과 본딩 와이어를 통하여 연결될 수 있다.
제1 상면 패드(502)와 제2 상면 패드(504)는 모두 분리 패드(502a, 502b, 504a, 504b)만을 포함하거나, 모두 공통 패드(502c, 504c)만을 포함할 수도 있다. 분리 패드(502a, 502b, 504a, 504b)와 공통 패드(502c, 504c)는 형성하고자 하는 반도체 패키지에 포함되는 복수개의 반도체 칩들의 기능, 동작 방법 등에 따라서 선택적으로 채용될 수 있다.
도 3에는 하나의 공통 패드(502c 또는 504c)에 대응되는 분리 패드(502a, 502b 또는 504a, 504b)가 2개인 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들어, 하나의 공통 패드(502c 또는 504c)가 3개 이상의 반도체 칩과 연결되는 경우, 하나의 공통 패드(502c 또는 504c)에 대응되는 분리 패드(502a, 502b 또는 504a, 504b) 또한 3개 이상일 수 있다.
제1 반도체 칩(100)은 장축(X1)과 단축을 가지는 직사각형 형상의 상면 및 하면을 가질 수 있다. 제1 반도체 칩(100)은 장축(X1)이 제1 방향(도 3 및 도 4에서 수평 방향)으로 놓이도록 패키지 베이스 기판(500) 상에 부착될 수 있다. 제1 상면 패드(502)는 제1 반도체 칩(100)의 장축(X1) 방향의 양단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다. 또는 제1 상면 패드(502)는 제1 반도체 칩(100)의 장축(X1) 방향의 일단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다.
제1 다이 접착 필름(120)은 단일층으로 이루어진 단일 필름일 수 있다. 제1 다이 접착 필름(120)은 도 1 또는 도 2에 보인 제1 접착층(20)과 동일하거나 유사한 물질로 이루어질 수 있다. 제1 다이 접착 필름(120)은 도 1 또는 도 2에 보인 제2 접착층(40)의 바인더 성분의 중량 평균 분자량보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가질 수 있다.
도 6은 본 발명의 실시 예에 따른 패키지 제1 반도체 칩 상에 제2 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 7 내지 도 9는 본 발명의 실시 예에 따른 제1 반도체 칩 상에 제2 반도체 칩을 부착한 단계를 나타내는 단면도들이다. 구체적으로 도 7은 도 6의 VII-VII을 따라서 절단한 단면도이고, 도 8은 도 6의 VIII-VIII를 따라서 절단한 단면도이고, 도 9는 도 6의 IX-IX을 따라서 절단한 단면도이다.
도 6 내지 도 9를 함께 참조하면, 패키지 베이스 기판(500) 상에 부착된 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층한다. 제2 반도체 칩(200)은 비활성면이 패키지 베이스 기판(500), 즉 제1 반도체 칩(100)을 향하도록 제1 반도체 칩(100) 상에 부착될 수 있다. 제2 반도체 칩(200)은 비활성면에 제2 다이 접착 필름(220, 240)이 미리 부착된 후, 제1 반도체 칩(100) 상에 부착될 수 있다.
제2 반도체 칩(200)은 활성면, 즉 패키지 베이스 기판(500)을 향하는 반대면에 반도체 소자가 형성될 수 있다. 제2 반도체 칩(200)과 제2 반도체 칩(200)에 형성되는 반도체 소자는 도 3 내지 도 5에서 설명한 제1 반도체 칩(100)과 제1 반도체 칩(100)에 형성된 반도체 소자와 동일하거나 유사하므로 자세한 설명은 생략하도록 한다.
제2 다이 접착 필름(220, 240)은 제1 접착층(220) 및 제2 접착층(240)을 포함한다. 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 적층되기 전에 제2 다이 접착 필름(220, 240)의 제1 접착층(220) 및 제2 접착층(240)은 도 1에 보인 다이 접착 필름(10)의 제1 접착층(20) 및 제2 접착층(40)과 동일할 수 있다. 즉, 제2 다이 접착 필름(220, 240)은 도 1에 보인 다이 접착 필름(10)을 제2 반도체 칩(200)에 부착한 것에 해당할 수 있다. 따라서 제2 다이 접착 필름(220, 240)의 제1 접착층(220) 및 제2 접착층(240)에 대한 자세한 설명은 생략하도록 한다.
제2 반도체 칩(200)은 장축(X2)이 제1 반도체 칩(100)의 장축(X1)과 교차하도록 제1 반도체 칩(100) 상에 적층될 수 있다. 제2 반도체 칩(200)은 장축(X2)의 제2 방향(도 6의 상하 방향 및 도 8의 수평 방향)으로 놓이도록 제1 반도체 칩(100) 상에 적층될 수 있다. 제1 반도체 칩(100)의 장축(X1)과 제2 반도체 칩(X2)의 장축은 예를 들면, 서로 수직으로 교차할 수 있다. 제2 상면 패드(504)는 제2 반도체 칩(200)의 장축(X2) 방향의 양단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다. 또는 제2 상면 패드(504)는 제2 반도체 칩(200)의 장축(X2) 방향의 일단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다.
본 발명의 도면들에서, 제1 반도체 칩(100)의 장축(X1)과 제2 반도체 칩(200)의 장축(X2)은 도면 상의 표기의 편의를 위하여, 각각 같은 방향을 향하는 평행한 축으로 도시될 수 있다.
제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 적층될 때, 제2 반도체 칩(200)에 압력을 가할 수 있다. 제2 다이 접착 필름(220, 240)의 제2 접착층(240)은 상대적으로 중량 평균 분자량이 작기 때문에, 제1 반도체 칩(100)과 제2 반도체 칩(200)이 교차하는 곳에 있는 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 부분들은 제2 반도체 칩(200)의 하부로부터 그 주변으로 쉽게 밀려날 수 있다. 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 두께를 제1 반도체 칩(100) 및 제1 다이 접착 필름(120)의 두께와 동일하거나 두껍게 하여, 제2 다이 접착 필름(220, 240)의 제2 접착층(240)이 패키지 베이스 기판(500)과 접하도록 할 수 있다. 제2 다이 접착 필름(220, 240)은 제2 반도체 칩(200)과 패키지 베이스 기판(500) 사이에서, 제1 반도체 칩(100)과 제1 다이 접착 필름(120)이 차지하는 부분을 제외한 공간을 채울 수 있다.
제1 반도체 칩(100)과 제2 다이 접착 필름(220, 240)의 제1 접착층(220)은 접할 수 있다. 또는 후술하겠으나, 제1 반도체 칩(100)과 제2 다이 접착 필름(220, 240)의 제1 접착층(220) 사이에는 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 일부분이 잔류할 수 있다.
제2 다이 접착 필름(220, 240)의 제2 접착층(240)은 제2 반도체 칩(200)의 하부에 있는 제1 반도체 칩(100)의 측면을 감쌀 수 있다. 제2 다이 접착 필름(220, 240)의 제2 접착층(240) 중 제2 반도체 칩(200)의 하부로부터 그 주변으로 밀려난 부분들은 제2 다이 접착 필름(220, 240)의 돌출부(242, 244)라 호칭할 수 있다. 제2 다이 접착 필름(220, 240)의 돌출부(242, 244)는 제1 돌출부(242, 244)라 병용할 수 있다. 즉, 제2 다이 접착 필름(220, 240)의 제2 접착층(240)은 제2 반도체 칩(200)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 제2 반도체 칩(200)이 차지하는 범위로부터 돌출되는 돌출부(242, 244)를 가질 수 있다. 여기에서 제2 반도체 칩(200)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 제2 반도체 칩(200)이 차지하는 범위란, 제2 반도체 칩(200)의 가장자리로부터 수직 방향으로 연장되는 가상의 면과 패키지 베이스 기판(500)의 상면이 제2 반도체 칩(200)의 하부에 한정하는 공간을 의미한다.
제2 다이 접착 필름(220, 240)의 돌출부(242, 244)는 제1 반도체 칩(100)의 상면 상에서 제1 반도체 칩(100)의 상면과 접하는 제1 돌출 부분(242)과 제1 반도체 칩(100)의 양측면과 접하는 제2 돌출 부분(244)으로 이루어질 수 있다. 제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)은 제2 반도체 칩(200)의 측면의 일부분에 접할 수 있다. 제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)은 제1 반도체 칩(100)과 제2 반도체 칩(200)이 교차하는 경계에 인접하는 제1 반도체 칩(100)의 상면의 일부를 덮을 수 있다. 제2 다이 접착 필름(220, 240)의 제2 돌출 부분(244)은, 제2 반도체 칩(200)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 제2 반도체 칩(200)이 차지하는 범위에 배치된 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 부분으로부터 제1 반도체 칩(100)의 장축(X1) 방향으로 연장되며 돌출되는 부분을 의미한다. 제2 다이 접착 필름(220, 240)의 돌출부(242, 244)는 제1 반도체 칩(100)의 일측면 상으로부터 제1 반도체 칩(100)의 상면을 통하여 제1 반도체 칩(100)의 타측면 상으로 연장될 수 있다. 제2 다이 접착 필름(220, 240)의 제2 돌출 부분(244)은 제1 반도체 칩(100)의 장축(X1) 방향으로 제1 길이(L1) 만큼 연장될 수 있다.
제1 반도체 칩(100)과 패키지 베이스 기판(500), 제2 반도체 칩(200)과 패키지 베이스 기판(500)을 각각 연결하는 본딩 와이어(610, 620)가 형성될 수 있다. 본딩 와이어(610, 620)는 금, 은, 백금, 알루미늄 또는 구리와 같은 금속 물질로 이루어질 수 있다. 본딩 와이어(610, 620)는 단일 금속 또는 합금으로 이루어질 수 있다. 또는 본딩 와이어(610, 620)는 단일 금속 또는 합금으로 이루어진 코어의 표면에 다른 금속 또는 합금이 코팅된 형태일 수 있다.
제1 반도체 칩(100)과 패키지 베이스 기판(500) 사이를 연결하는 제1 본딩 와이어(610)는 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 부착되기 전, 또는 부착된 후에 형성할 수 있다. 제2 반도체 칩(200)과 패키지 베이스 기판(500) 사이를 연결하는 제2 본딩 와이어(620)는 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 부착된 후에 형성할 수 있다.
제1 본딩 와이어(610)는 제1 반도체 칩(100)의 제1 본딩 패드(102)와 패키지 베이스 기판(500)의 제1 상면 패드(502)를 연결하여, 제1 반도체 칩(100)과 패키지 베이스 기판(500)을 전기적으로 연결할 수 있다. 제1 상면 패드(502)가 분리 패드(502a, 502b)를 포함하는 경우, 제1 본딩 와이어(610)는 제1 상면 패드(502)의 제1 분리 패드(502a)와 제1 본딩 패드(102) 사이를 연결할 수 있다. 제1 상면 패드(502)의 제2 분리 패드(502b)는 제1 반도체 칩(100)과는 다른 반도체 칩의 본딩 패드(예를 들면, 도 14에 보이는 제3 반도체 칩(300)의 제3 본딩 패드(302)와 다른 본딩 와이어(예를 들면, 도 14에 보이는 제3 본딩 와이어(630))를 통하여 연결될 수 있다. 또는 제1 상면 패드(502)가 공통 패드(502c)를 포함하는 경우, 제1 본딩 와이어(610)는 제1 상면 패드(502)의 공통 패드(502c)와 제1 본딩 패드(102) 사이를 연결할 수 있다.
제2 본딩 와이어(620)는 제2 반도체 칩(200)의 제2 본딩 패드(202)와 패키지 베이스 기판(500)의 제2 상면 패드(504)를 연결하여, 제2 반도체 칩(200)과 패키지 베이스 기판(500)을 전기적으로 연결할 수 있다. 제2 상면 패드(504)가 분리 패드(504a, 504b)를 포함하는 경우, 제2 본딩 와이어(620)는 제1 상면 패드(504)의 제1 분리 패드(504a)와 제2 본딩 패드(202) 사이를 연결할 수 있다. 제2 상면 패드(504)의 제2 분리 패드(504b)는 제2 반도체 칩(100)과는 다른 반도체 칩의 본딩 패드(예를 들면, 도 14에 보이는 제4 반도체 칩(400)의 제4 본딩 패드(402)와 다른 본딩 와이어(예를 들면, 도 14에 보이는 제4 본딩 와이어(640))를 통하여 연결될 수 있다. 또는 제2 상면 패드(504)가 공통 패드(504c)를 포함하는 경우, 제2 본딩 와이어(620)는 제2 상면 패드(504)의 공통 패드(504c)와 제2 본딩 패드(202) 사이를 연결할 수 있다.
제2 본딩 와이어(620)를 제2 본딩 패드(202)에 연결하는 와이어 본딩 과정에서 제2 반도체 칩(200)에는 압력이 가해질 수 있다. 그러나, 제2 반도체 칩(200)의 하부는 제2 다이 접착 필름(220, 240)의 제2 접착층(240)이 채우고 있기 때문에, 제2 본딩 와이어(620)를 제2 본딩 패드(202)에 연결하는 와이어 본딩 과정에서 제2 반도체 칩(200)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 제2 반도체 칩(200)을 상대적으로 얇게 형성할 수 있다.
도 10은 본 발명의 실시 예에 따른 패키지 제2 반도체 칩 상에 제3 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 11 내지 도 13은 본 발명의 실시 예에 따른 제2 반도체 칩 상에 제3 반도체 칩을 부착한 단계를 나타내는 단면도들이다. 구체적으로 도 11은 도 10의 XI-XI을 따라서 절단한 단면도이고, 도 12는 도 10의 XII-XII를 따라서 절단한 단면도이고, 도 13은 도 10의 XIII-XIII을 따라서 절단한 단면도이다.
도 10 내지 도 13을 함께 참조하면, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 적층한다. 제3 반도체 칩(300)은 비활성면이 패키지 베이스 기판(500), 즉 제2 반도체 칩(200)을 향하도록 제2 반도체 칩(200) 상에 부착될 수 있다. 제3 반도체 칩(300)은 비활성면에 제3 다이 접착 필름(320, 340)이 미리 부착된 후, 제2 반도체 칩(200) 상에 부착될 수 있다.
제3 반도체 칩(300)은 활성면, 즉 패키지 베이스 기판(500)을 향하는 반대면에 반도체 소자가 형성될 수 있다. 제3 반도체 칩(300)과 제3 반도체 칩(300)에 형성되는 반도체 소자는 도 3 내지 도 5에서 설명한 제1 반도체 칩(100)과 제1 반도체 칩(100)에 형성된 반도체 소자와 동일하거나 유사하므로 자세한 설명은 생략하도록 한다.
제3 다이 접착 필름(320, 340)은 제1 접착층(320) 및 제2 접착층(340)을 포함한다. 제3 반도체 칩(300)이 제2 반도체 칩(200) 상에 적층되기 전에 제3 다이 접착 필름(320, 340)의 제1 접착층(320) 및 제2 접착층(340)은 도 1에 보인 다이 접착 필름(10)의 제1 접착층(20) 및 제2 접착층(40)과 동일할 수 있다. 즉, 제3 다이 접착 필름(320, 340)은 도 1에 보인 다이 접착 필름(10)을 제3 반도체 칩(300)에 부착한 것에 해당할 수 있다. 따라서 제3 다이 접착 필름(320, 340)의 제1 접착층(320) 및 제2 접착층(340)에 대한 자세한 설명은 생략하도록 한다.
제3 반도체 칩(300)은 장축(X3)이 제2 반도체 칩(200)의 장축(X2)과 교차하도록 제2 반도체 칩(200) 상에 적층될 수 있다. 제3 반도체 칩(300)은 장축(X3)의 제3 방향(도 10 및 도 11의 수평 방향)으로 놓이도록 제2 반도체 칩(200) 상에 적층될 수 있다. 제2 반도체 칩(200)의 장축(X2)과 제3 반도체 칩(X3)의 장축은 예를 들면, 서로 수직으로 교차할 수 있다. 제1 상면 패드(502)는 제3 반도체 칩(300)의 장축(X3) 방향의 양단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다. 제1 반도체 칩(100)의 장축(X1)과 제3 반도체 칩(300)의 장축(X3)은 같은 방향을 향하여 연장될 수 있다. 패키지 베이스 기판(500)의 주면에 수직 방향으로 제1 반도체 칩(100)의 장축(X1)과 제3 반도체 칩(300)의 장축(X3)은 서로 일치할 수 있다.
본 발명의 도면들에서, 제3 반도체 칩(300)의 장축(X3)은 도면 상의 표기의 편의를 위하여, 각각 같은 방향을 향하는 평행한 축으로 도시될 수 있다.
제3 반도체 칩(300)이 제2 반도체 칩(200) 상에 적층될 때, 제3 반도체 칩(300)에 압력을 가할 수 있다. 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 상대적으로 중량 평균 분자량이 작기 때문에, 제2 반도체 칩(200)과 제3 반도체 칩(300)이 교차하는 곳에 있는 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 부분들은 제3 반도체 칩(300)의 하부로부터 그 주변으로 쉽게 밀려날 수 있다. 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 두께를 제2 반도체 칩(200) 및 제2 다이 접착 필름(220, 240)의 제1 접착층(220)의 두께와 동일하거나 두껍게 하여, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)이 제1 반도체 칩(100)의 상면과 접하도록 할 수 있다. 제3 다이 접착 필름(320, 340)은 제3 반도체 칩(300)과 제1 반도체 칩(100) 사이에서, 제2 반도체 칩(200)과 제2 다이 접착 필름(220)이 차지하는 부분을 제외한 공간을 채울 수 있다.
제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제1 본딩 와이어(610)의 일부분을 감쌀 수 있다. 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 상대적으로 중량 평균 분자량이 작기 때문에, 제1 본딩 와이어(610)에 변형을 주지 않을 수 있다.
제2 반도체 칩(200)과 제3 다이 접착 필름(320, 340)의 제1 접착층(320)은 접할 수 있다. 또는 제2 반도체 칩(200)과 제3 다이 접착 필름(320, 340)의 제1 접착층(320) 사이에는 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 일부분이 잔류할 수 있다.
제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제3 반도체 칩(300)의 하부에 있는 제2 반도체 칩(200)의 측면을 감쌀 수 있다. 제3 다이 접착 필름(320, 340)의 제2 접착층(340) 중 제3 반도체 칩(300)의 하부로부터 그 주변으로 밀려난 부분들은 제3 다이 접착 필름(320, 340)의 돌출부(342, 344)라 호칭할 수 있다. 제3 다이 접착 필름(320, 340)의 돌출부(342, 344)는 제2 돌출부(342, 344)라 병용할 수 있다. 즉, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제3 반도체 칩(300)의 하면의 레벨과 제1 반도체 칩(100)의 상면의 레벨 사이의 공간 중 제3 반도체 칩(300)이 차지하는 범위로부터 돌출되는 돌출부(342, 344)를 가질 수 있다. 여기에서 제3 반도체 칩(300)의 하면의 레벨과 제1 반도체 칩(100)의 상면의 레벨 사이의 공간 중 제3 반도체 칩(300)이 차지하는 범위란, 제3 반도체 칩(300)의 가장자리로부터 수직 방향으로 연장되는 가상의 면과 제1 반도체 칩(100)의 상면이 제3 반도체 칩(300)의 하부에 한정하는 공간을 의미한다.
도 6 및 도 7에 보인 것과 같이, 제1 반도체 칩(100)의 상면 상에는 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 일부, 즉, 제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)이 잔류하기 때문에, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)과 접할 수 있다.
제3 다이 접착 필름(320, 340)의 돌출부(342, 344)는 제2 반도체 칩(200)의 상면 상에서 제2 반도체 칩(200)의 상면과 접하는 제1 돌출 부분(342)과 제2 반도체 칩(200)의 양측면과 접하는 제2 돌출 부분(344)으로 이루어질 수 있다. 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)은 제3 반도체 칩(300)의 측면의 일부분에 접할 수 있다. 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)은 제2 반도체 칩(200)과 제3 반도체 칩(300)이 교차하는 경계에 인접하는 제2 반도체 칩(200)의 상면의 일부를 덮을 수 있다. 제3 다이 접착 필름(320, 340)의 제2 돌출 부분(344)은, 제3 반도체 칩(300)의 하면의 레벨과 제1 반도체 칩(100)의 상면의 레벨 사이의 공간 중 제3 반도체 칩(300)이 차지하는 범위에 배치된 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 부분으로부터 제2 반도체 칩(200)의 장축(X2) 방향으로 연장되며 돌출되는 부분을 의미한다. 제3 다이 접착 필름(320, 340)의 돌출부(342, 344)는 제2 반도체 칩(200)의 일측면 상으로부터 제2 반도체 칩(200)의 상면을 통하여 제2 반도체 칩(200)의 타측면 상으로 연장될 수 있다.
제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)이 차지하는 부피로 인하여, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)과 제2 돌출 부분(344)과는 별도로 제3 반도체 칩(300)의 하면의 레벨과 제1 반도체 칩(100)의 상면의 레벨 사이의 공간 중 제3 반도체 칩(300)이 차지하는 범위로부터 제2 거리(L2) 만큼 돌출되어 볼록한 형상을 가질 수 있다.
제3 다이 접착 필름(320, 340)의 제2 돌출 부분(344)은 제2 반도체 칩(200)의 장축(X2) 방향으로 제3 길이(L3) 만큼 연장될 수 있다. 제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)이 차지하는 부피로 인하여, 제3 다이 접착 필름(320, 340)의 제2 돌출 부분(344)의 제3 길이(L3)는 도 9에 보인 제1 길이(L1)보다 클 수 있다.
제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)이 차지하는 부피로 인한, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 형상은 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 유동성 또는 점도에 따라서 달라질 수 있는 바, 도 10 및 도 11에 도시된 형상에 한정되지 않는다.
도 14는 본 발명의 실시 예에 따른 패키지 제3 반도체 칩 상에 제4 반도체 칩을 부착한 단계를 나타내는 평면도이다.
도 15 내지 도 17은 본 발명의 실시 예에 따른 제3 반도체 칩 상에 제4 반도체 칩을 부착한 단계를 나타내는 단면도들이다. 구체적으로 도 15은 도 14의 XV-XV을 따라서 절단한 단면도이고, 도 16은 도 14의 XVI-XVI를 따라서 절단한 단면도이고, 도 17은 도 14의 XVII-XVII을 따라서 절단한 단면도이다.
도 14 내지 도 17을 함께 참조하면, 제3 반도체 칩(300) 상에 제4 반도체 칩(400)을 적층한다. 제4 반도체 칩(400)은 비활성면이 패키지 베이스 기판(500), 즉 제3 반도체 칩(300)을 향하도록 제3 반도체 칩(300) 상에 부착될 수 있다. 제4 반도체 칩(400)은 비활성면에 제4 다이 접착 필름(420, 440)이 미리 부착된 후, 제3 반도체 칩(300) 상에 부착될 수 있다.
제4 반도체 칩(400)은 활성면, 즉 패키지 베이스 기판(500)을 향하는 반대면에 반도체 소자가 형성될 수 있다. 제4 반도체 칩(400)과 제4 반도체 칩(400)에 형성되는 반도체 소자는 도 3 내지 도 5에서 설명한 제1 반도체 칩(400)과 제4 반도체 칩(400)에 형성된 반도체 소자와 동일하거나 유사하므로 자세한 설명은 생략하도록 한다.
제4 다이 접착 필름(420, 440)은 제1 접착층(420) 및 제2 접착층(440)을 포함한다. 제4 반도체 칩(400)이 제3 반도체 칩(300) 상에 적층되기 전에 제4 다이 접착 필름(420, 440)의 제1 접착층(420) 및 제2 접착층(440)은 도 1에 보인 다이 접착 필름(10)의 제1 접착층(20) 및 제2 접착층(40)과 동일할 수 있다. 즉, 제4 다이 접착 필름(420, 440)은 도 1에 보인 다이 접착 필름(10)을 제4 반도체 칩(400)에 부착한 것에 해당할 수 있다. 따라서 제4 다이 접착 필름(420, 440)의 제1 접착층(420) 및 제2 접착층(440)에 대한 자세한 설명은 생략하도록 한다.
제4 반도체 칩(400)은 장축(X4)이 제3 반도체 칩(300)의 장축(X3)과 교차하도록 제3 반도체 칩(300) 상에 적층될 수 있다. 제4 반도체 칩(400)은 장축(X4)의 제4 방향(도 14의 상하 방향 및 도 16의 수평 방향)으로 놓이도록 제3 반도체 칩(300) 상에 적층될 수 있다. 제3 반도체 칩(300)의 장축(X3)과 제4 반도체 칩(X4)의 장축은 예를 들면, 서로 수직으로 교차할 수 있다. 제2 상면 패드(504)는 제4 반도체 칩(400)의 장축(X4) 방향의 양단에 인접하도록 패키지 베이스 기판(500) 상에 배치될 수 있다. 제2 반도체 칩(200)의 장축(X2)과 제4 반도체 칩(400)의 장축(X4)은 같은 방향을 향하여 연장될 수 있다. 패키지 베이스 기판(500)의 주면에 수직 방향으로 제2 반도체 칩(200)의 장축(X2)과 제4 반도체 칩(400)의 장축(X4)은 서로 일치할 수 있다.
본 발명의 도면들에서, 제4 반도체 칩(400)의 장축(X4)은 도면 상의 표기의 편의를 위하여, 각각 같은 방향을 향하는 평행한 축으로 도시될 수 있다.
제4 반도체 칩(400)이 제3 반도체 칩(300) 상에 적층될 때, 제4 반도체 칩(400)에 압력을 가할 수 있다. 제4 다이 접착 필름(420, 440)의 제4 접착층(440)은 상대적으로 중량 평균 분자량이 작기 때문에, 제3 반도체 칩(300)과 제4 반도체 칩(400)이 교차하는 곳에 있는 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 부분들은 제4 반도체 칩(400)의 하부로부터 그 주변으로 쉽게 밀려날 수 있다. 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 두께를 제3 반도체 칩(300) 및 제2 다이 접착 필름(320, 340)의 제1 접착층(320)의 두께와 동일하거나 두껍게 하여, 제4 다이 접착 필름(420, 440)의 제2 접착층(440)이 제2 반도체 칩(200)의 상면과 접하도록 할 수 있다. 제4 다이 접착 필름(420, 440)은 제4 반도체 칩(400)과 제2 반도체 칩(200) 사이에서, 제3 반도체 칩(300)과 제3 다이 접착 필름(320)이 차지하는 부분을 제외한 공간을 채울 수 있다.
제4 다이 접착 필름(420, 440)의 제2 접착층(440)은 제2 본딩 와이어(620)의 일부분을 감쌀 수 있다. 제4 다이 접착 필름(420, 440)의 제2 접착층(440)은 상대적으로 중량 평균 분자량이 작기 때문에, 제2 본딩 와이어(620)에 변형을 주지 않을 수 있다.
제3 반도체 칩(300)과 제4 다이 접착 필름(420, 440)의 제1 접착층(420)은 접할 수 있다. 또는 제3 반도체 칩(300)과 제4 다이 접착 필름(420, 440)의 제1 접착층(420) 사이에는 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 일부분이 잔류할 수 있다.
제4 다이 접착 필름(420, 440)의 제2 접착층(340)은 제4 반도체 칩(400)의 하부에 있는 제3 반도체 칩(300)의 측면을 감쌀 수 있다. 제4 다이 접착 필름(420, 440)의 제2 접착층(440) 중 제4 반도체 칩(400)의 하부로부터 그 주변으로 밀려난 부분들은 제4 다이 접착 필름(420, 440)의 돌출부(442, 444)라 호칭할 수 있다. 제4 다이 접착 필름(420, 440)의 돌출부(442, 444)는 제3 돌출부(442, 444)라 병용할 수 있다. 즉, 제4 다이 접착 필름(420, 440)의 제2 접착층(440)은 제4 반도체 칩(400)의 하면의 레벨과 제2 반도체 칩(200)의 상면의 레벨 사이의 공간 중 제4 반도체 칩(400)이 차지하는 범위로부터 돌출되는 돌출부(442, 444)를 가질 수 있다. 여기에서 제4 반도체 칩(400)의 하면의 레벨과 제2 반도체 칩(200)의 상면의 레벨 사이의 공간 중 제4 반도체 칩(400)이 차지하는 범위란, 제4 반도체 칩(400)의 가장자리로부터 수직 방향으로 연장되는 가상의 면과 제2 반도체 칩(200)의 상면이 제4 반도체 칩(400)의 하부에 한정하는 공간을 의미한다.
도 10 및 도 12에 보인 것과 같이, 제2 반도체 칩(200)의 상면 상에는 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 일부, 즉, 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)이 잔류하기 때문에, 제4 다이 접착 필름(420, 440)의 제2 접착층(440)은 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)과 접할 수 있다.
제4 다이 접착 필름(420, 440)의 돌출부(442, 444)는 제3 반도체 칩(300)의 상면 상에서 제3 반도체 칩(300)의 상면과 접하는 제1 돌출 부분(442)과 제3 반도체 칩(300)의 양측면과 접하는 제2 돌출 부분(444)으로 이루어질 수 있다. 제4 다이 접착 필름(420, 440)의 제1 돌출 부분(442)은 제3 반도체 칩(400)의 측면의 일부분에 접할 수 있다. 제4 다이 접착 필름(420, 440)의 제1 돌출 부분(442)은 제3 반도체 칩(300)과 제4 반도체 칩(400)이 교차하는 경계에 인접하는 제3 반도체 칩(300)의 상면의 일부를 덮을 수 있다. 제4 다이 접착 필름(420, 440)의 제2 돌출 부분(444)은, 제4 반도체 칩(400)의 하면의 레벨과 제2 반도체 칩(200)의 상면의 레벨 사이의 공간 중 제4 반도체 칩(400)이 차지하는 범위에 배치된 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 부분으로부터 제3 반도체 칩(300)의 장축(X3) 방향으로 연장되며 돌출되는 부분을 의미한다. 제4 다이 접착 필름(420, 440)의 돌출부(442, 444)는 제3 반도체 칩(300)의 일측면 상으로부터 제3 반도체 칩(300)의 상면을 통하여 제3 반도체 칩(300)의 타측면 상으로 연장될 수 있다.
제2 다이 접착 필름(220, 240)의 제1 돌출 부분(242)이 차지하는 부피로 인하여, 제3 다이 접착 필름(320, 340)의 제2 접착층(340)은 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(442)과 제2 돌출 부분(444)와는 별도로 제4 반도체 칩(400)의 하면의 레벨과 제2 반도체 칩(200)의 상면의 레벨 사이의 공간 중 제4 반도체 칩(400)이 차지하는 범위로부터 제4 거리(L4) 만큼 돌출되어 볼록한 형상을 가질 수 있다. 제4 거리(L2)는 제2 거리(L2)와 동일하거나 유사할 수 있다.
제4 다이 접착 필름(420, 440)의 제2 돌출 부분(444)은 제3 반도체 칩(300)의 장축(X3) 방향으로 제5 길이(L5) 만큼 연장될 수 있다. 제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)이 차지하는 부피로 인하여, 제4 다이 접착 필름(420, 440)의 제2 돌출 부분(444)의 제5 길이(L5)는 제1 길이(L1)보다 클 수 있다. 제4 다이 접착 필름(420, 440)의 제2 돌출 부분(444)의 제5 길이(L5)는 도 13에 보인 제3 걸이(L3)와 동일하거나 유사할 수 있다.
제2 다이 접착 필름(220, 240)의 돌출부(242, 244), 즉 제1 돌출부(242, 244)가 제1 반도체 칩(100)의 장축(X1) 방향으로 돌출되는 길이는 제4 다이 접착 필름(420, 420)의 돌출부(442, 444), 즉 제3 돌출부(442, 44)가 제3 반도체 칩(300)의 장축(X3) 방향으로 돌출되는 길이보다 작을 수 있다.
제3 다이 접착 필름(320, 340)의 제1 돌출 부분(342)이 차지하는 부피로 인한, 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 형상은 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 유동성 또는 점도에 따라서 달라질 수 있는 바, 도 14 및 도 17에 도시된 형상에 한정되지 않는다.
제3 반도체 칩(300)과 패키지 베이스 기판(500), 제4 반도체 칩(400)과 패키지 베이스 기판(500)을 각각 연결하는 본딩 와이어(630, 630)가 형성될 수 있다.
제3 반도체 칩(300)과 패키지 베이스 기판(500) 사이를 연결하는 제3 본딩 와이어(630)는 제4 반도체 칩(400)이 제3 반도체 칩(300) 상에 부착되기 전, 또는 부착된 후에 형성할 수 있다. 제4 반도체 칩(400)과 패키지 베이스 기판(500) 사이를 연결하는 제4 본딩 와이어(640)는 제4 반도체 칩(400)이 제1 반도체 칩(400) 상에 부착된 후에 형성할 수 있다.
제3 본딩 와이어(630)는 제3 반도체 칩(300)의 제3 본딩 패드(302)와 패키지 베이스 기판(500)의 제1 상면 패드(502)를 연결하여, 제3 반도체 칩(300)과 패키지 베이스 기판(500)을 전기적으로 연결할 수 있다. 제4 본딩 와이어(640)는 제4 반도체 칩(400)의 제2 본딩 패드(402)와 패키지 베이스 기판(500)의 제2 상면 패드(504)를 연결하여, 제4 반도체 칩(400)과 패키지 베이스 기판(500)을 전기적으로 연결할 수 있다. 제2 상면 패드(504)가 분리 패드(504a, 504b)를 포함하는 경우, 제2 본딩 와이어(620)는 제1 상면 패드(504)의 제1 분리 패드(504a)와 제2 본딩 패드(202) 사이를 연결할 수 있다. 제2 상면 패드(504)의 제2 분리 패드(504b)는 제2 반도체 칩(100)과는 다른 반도체 칩의 본딩 패드(예를 들면, 도 14에 보이는 제4 반도체 칩(400)의 제4 본딩 패드(402)와 다른 본딩 와이어(예를 들면, 도 14에 보이는 제4 본딩 와이어(640))를 통하여 연결될 수 있다. 또는 제2 상면 패드(504)가 공통 패드(504c)를 포함하는 경우, 제2 본딩 와이어(620)는 제2 상면 패드(504)의 공통 패드(504c)와 제2 본딩 패드(202) 사이를 연결할 수 있다.
제3 본딩 와이어(630)를 제3 본딩 패드(302)에 연결하는 와이어 본딩 과정에서 제3 반도체 칩(300)에는 압력이 가해질 수 있다. 그러나 제3 반도체 칩(300)의 하부는 제3 다이 접착 필름(320, 340)의 제2 접착층(340)이 채우고 있기 때문에, 제3 본딩 와이어(630)를 제3 본딩 패드(302)에 연결하는 와이어 본딩 과정에서 제3 반도체 칩(300)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 제3 반도체 칩(300)을 상대적으로 얇게 형성할 수 있다. 마찬가지로, 제4 본딩 와이어(640)를 제4 본딩 패드(402)에 연결하는 와이어 본딩 과정에서 제4 반도체 칩(400)에는 압력이 가해질 수 있다. 그러나 제4 반도체 칩(400)의 하부는 제4 다이 접착 필름(420, 440)의 제2 접착층(440)이 채우고 있기 때문에, 제4 본딩 와이어(640)를 제4 본딩 패드(402)에 연결하는 와이어 본딩 과정에서 제4 반도체 칩(400)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 제4 반도체 칩(400)을 상대적으로 얇게 형성할 수 있다.
도 18 및 도 19는 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 18 및 도 19는 각 도 15 및 도 16에 보인 단면도와 대응하도록 절단하여 나타낸 단면도들이다.
도 18 및 도 19를 함께 참조하면, 반도체 패키지(1)는 패키지 베이스 기판(500)과 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함한다. 패키지 베이스 기판(500) 상에는 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 덮는 몰딩 부재(700)가 형성될 수 있다. 몰딩 부재(700)는 제1 내지 제4 반도체 칩(100, 200, 300, 400), 제1 내지 제4 본딩 와이어(610, 620, 630, 640), 제1 내지 제4 다이 접착 필름(120, 220/240, 320/340, 420/440)을 모두 감쌀 수 있다. 몰딩 부재(700)는 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다.
하부 칩, 즉 제1 내지 제3 반도체 칩(100, 200, 300) 상에는 각각 상부 칩, 즉 제2 내지 제4 반도체 칩(200, 300, 400)이 적층될 수 있다. 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)은 각각 상부 칩, 즉 제2 내지 제4 반도체 칩(200, 300, 400)의 하면에 접착되고, 하부 칩, 즉 제1 내지 제3 반도체 칩(100, 200, 300)의 적어도 일부분, 즉 제1 내지 제3 반도체 칩(100, 200, 300)의 측면의 적어도 일부분을 감쌀 수 있다. 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)은 각각 상부 칩의 하면, 즉 제2 내지 제4 반도체 칩(200, 300, 400)의 하면에 접하는 제1 접착층(220, 320, 430)과 제1 접착층(220, 320, 430)의 하부에 각각 접착되는 제2 접착층(240, 340, 440)을 포함하는 다중 필름일 수 있다. 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420)의 바인더 성분의 중량 평균 분자량은 제2 접착층(240, 340, 440)의 바인더 성분의 중량 평균 분자량보다 클 수 있다.
제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420)의 바인더 성분은 제1 바인더 물질과 상기 제1 바인더 물질보다 중량 평균 분자량이 작은 제2 바인더 물질로 이루어질 수 있다. 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제2 접착층(240, 340, 440)의 바인더 성분은 상기 제2 바인더 물질과 동일한 물질하거나 유사한 물질로 이루어질 수 있다.
최하부 칩, 즉 제1 반도체 칩(100)의 하면에는 제1 반도체 칩(100)을 패키지 베이스 기판(500) 상에 접착시키는 제1 다이 접착 필름(120)이 접착될 수 있다. 제1 다이 접착 필름(120)은 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제2 접착층(240, 340, 440)의 바인더 성분보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가지는 단일 필름일 수 있다. 제1 다이 접착 필름(120)의 바인더 성분은 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420)의 바인더 성분과 동일하거나 유사한 중량 평균 분자량을 가질 수 있다.
제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420)은 각각 하부 칩, 즉 제1 내지 제3 반도체 칩(100, 200, 300)의 상면과 접할 수 있다. 제4 다이 접착 필름(420/440)의 제2 접착층(440)은 제3 반도체 칩(300)과 제4 반도체 칩(400)이 교차하는 경계에 인접하는 제3 반도체 칩(300)의 상면의 일부를 덮을 수 있다. 제4 다이 접착 필름(420/440)의 제2 접착층(440)은 제3 반도체 칩(300)의 상면의 일부분을 노출시킬 수 있다.
제1 내지 제4 반도체 칩(100, 200, 300, 400)은 패키지 베이스 기판(500) 상에 장축(X1, X2, X3, X4) 교차하며 순차적으로 적층될 수 있다. 즉, 제2 반도체 칩(200)은 장축(X2)이 제1 반도체 칩(100)의 장축(X1)과 교차하도록 제1 반도체 칩(100) 상에 적층되고, 제3 반도체 칩(300)은 장축(X3)이 제2 반도체 칩(200)의 장축(X2)과 교차하도록 제2 반도체 칩(200) 상에 적층되고, 제4 반도체 칩(400)은 장축(X4)이 제3 반도체 칩(300)의 장축(X3)과 교차하도록 제3 반도체 칩(300) 상에 적층될 수 있다.
제2 내지 제4 본딩 와이어(620, 630, 640)를 각각 제2 내지 제4 본딩 패드(202, 302, 402)에 연결하는 와이어 본딩 과정에서 제2 내지 제4 반도체 칩(200, 300, 400)에는 압력이 가해질 수 있다. 그러나, 제2 내지 제4 반도체 칩(200, 300, 400)의 하부는 각각 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제2 접착층(240, 340, 440)이 채우고 있기 때문에, 제2 내지 제4 본딩 와이어(620, 630, 640)를 각각 제2 내지 제 4 본딩 패드(202, 302, 402)에 연결하는 와이어 본딩 과정에서 제2 내지 제4 반도체 칩(200, 300, 400)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 제2 내지 제4 반도체 칩(200, 300, 400)을 상대적으로 얇게 형성할 수 있다. 따라서 반도체 패키지(1)의 부피를 감소시켜 최소화할 수 있다.
또한 몰딩 부재(700)를 형성하기 이전에, 제2 내지 제4 반도체 칩(200, 300, 400)의 하부는 각각 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제2 접착층(240, 340, 440)이 채우고 있기 때문에 제2 내지 제4 반도체 칩(200, 300, 400)의 하부를 몰딩 부재(700)로 채울 필요가 없다. 따라서, 몰딩 부재(700)가 반도체 패키지(1) 내부를 제대로 채우지 못해서 발생하는 논-필링(non-filling) 불량이 발생하지 않는다.
도 20은 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 개략적으로 나타내는 평면 배치도이고, 도 21은 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 나타내는 단면도이다. 구체적으로 도 21은 도 20의 XXI-XXI을 따라서 절단한 단면도이고, 도 20에는 몰딩 부재가 생략되어 있다.
도 20 및 도 21을 함께 참조하면, 반도체 패키지(2)는 패키지 베이스 기판(500) 상에 적층되는 하부 칩(100a)와 하부 칩(100a) 상에 적층되는 상부 칩(200a)을 포함한다. 패키지 베이스 기판(500) 상에는 하부 칩(100a)과 상부 칩(200a)을 덮는 몰딩 부재(700)가 형성될 수 있다.
하부 칩(100a)의 하면에는 패키지 베이스 기판(500) 상에 하부 칩(100a)을 접착시키는 제1 다이 접착 필름(120a)이 접착될 수 있다. 상부 칩(200a)의 하면에는 하부 칩(100a)의 적어도 일부분을 감싸는 제2 다이 접착 필름(220a, 240a)이 접착될 수 있다. 제2 다이 접착 필름(220a, 240a)은 상부 칩(200a)의 하면에 접하는 제1 접착층(220a)과 제1 접착층(220a) 하부에 접착되어 하부 칩(100a)의 측면의 일부분을 감싸는 제2 접착층(240a)을 포함하는 다중 필름일 수 있다. 제2 다이 접착 필름(220a, 240a)의 제1 접착층(220a) 및 제2 접착층(240a)은 도 1에 보인 다이 접착 필름(10)의 제1 접착층(20) 및 제2 접착층(40)과 동일할 수 있다. 즉, 제2 다이 접착 필름(220a, 240a)은 도 1에 보인 다이 접착 필름(10)을 상부 칩(200a)에 부착한 것에 해당할 수 있다. 따라서 제2 다이 접착 필름(220a, 240a)의 제1 접착층(220a) 및 제2 접착층(240a)에 대한 자세한 설명은 생략하도록 한다.
제1 접착층(220a)과 제2 접착층(240a)은 각각 바인더 성분을 포함하며, 제1 접착층(220a)의 바인더 성분의 중량 평균 분자량은 제2 접착층(240a)의 바인더 성분의 중량 평균 분자량보다 클 수 있다. 제1 접착층(220a)의 바인더 성분은 제1 바인더 물질과 제1 바인더 물질보다 중량 평균 분자량이 작은 제2 바인더 물질로 이루어질 수 있다. 제2 접착층(240a)의 바인더 성분은 상기 제2 바인더 물질과 동일하거나 유사한 물질로 이루어질 수 있다.
제1 다이 접착 필름(120a)은 제2 다이 접착 필름(220a, 240a)의 제2 접착층(240a)의 바인더 성분의 중량 평균 분자량보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가지는 단일 필름일 수 있다.
상부 칩(200a)은 하부 칩(100a)의 상면의 일부분을 노출시키도록 하부 칩(100a) 상에 적층될 수 있다. 상부 칩(200a)에 의하여 노출되는 하부 칩(100a)의 상면의 부분에는 하부 본딩 패드(102a)가 형성될 수 있다. 상부 칩(200a)의 상면에는 상부 본딩 패드(202a)가 형성될 수 있다.
하부 칩(100a)의 하부 본딩 패드(102a)와 패키지 베이스 기판(500)의 제1 상면 패드(502) 사이에는 하부 칩(100a)과 패키지 베이스 기판(500)을 전기적으로 연결시키는 제1 본딩 와이어(610a)가 형성될 수 있다. 상부 칩(200a)의 상부 본딩 패드(202a)와 패키지 베이스 기판(500)의 제2 상면 패드(504) 사이에는 상부 칩(200a)과 패키지 베이스 기판(500)을 전기적으로 연결시키는 제2 본딩 와이어(620a)가 형성될 수 있다.
제2 다이 접착 필름(220a, 240a)의 제1 접착층(220a)은 하부 칩(100a)의 상면과 접할 수 있다. 제2 다이 접착 필름(220a, 240a)의 제2 접착층(240a)은 상부 칩(200a)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 상부 칩(200a)이 차지하는 범위로부터 밖으로 돌출되는 돌출부(242a, 244a)를 가질 수 있다. 돌출부(242a, 244a)는 하부 칩(100a)의 상면의 일부분을 덮을 수 있다. 돌출부(242a, 244a)는 하부 칩(100a)의 상면 상에서 하부 칩(100a)의 상면과 접하는 제1 돌출 부분(242a)과 하부 칩(100a)의 양측면과 접하는 제2 돌출 부분(244a)으로 이루어질 수 있다. 제1 돌출 부분(242a)은 상부 칩(200a)의 측면의 일부분에 접할 수 있다. 제1 돌출 부분(242a)은 상부 칩(200a)과 하부 칩(100a)의 경계에 인접하는 하부 칩(100a)의 상면의 일부를 덮을 수 있다. 돌출부(242a, 244a)는 하부 칩(100a)의 일측면 상으로부터 하부 칩(100a)의 상면을 통하여 하부 칩(100a)의 타측면 상으로 연장될 수 있다.
제2 본딩 와이어(620a)를 상부 본딩 패드(202a)에 연결하는 와이어 본딩 과정에서 상부 칩(200a)에는 압력이 가해질 수 있다. 그러나, 상부 칩(200a)의 하부는 제2 접착층(240a)이 채우고 있기 때문에, 제2 본딩 와이어(620a)를 상부 본딩 패드(202a)에 연결하는 와이어 본딩 과정에서 상부 칩(200a)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 상부 칩(200a)을 상대적으로 얇게 형성할 수 있다.
또한 상부 칩(200a)의 하부는 제2 접착층(240a)이 채우고 있기 때문에 몰딩 부재(700)가 반도체 패키지(2) 내부를 제대로 채우지 못해서 발생하는 논-필링(non-filling) 불량이 발생하지 않는다.
도 22는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 다른 양상을 나타내는 단면도이다. 도 20 및 도 21에 보인 반도체 패키지(2)에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 22를 참조하면, 도 21에 보인 반도체 패키지(2)와 달리 반도체 패키지(2a)는 상부 칩(200a, 300a, 400a, 500a)이 하부 칩(100a) 상에 복수 개 적층될 수 있다. 복수 개의 상부 칩(200a, 300a, 400a, 500a)은 각각 패키지 베이스 기판(500)에 수평 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 칩의 상면의 일부분이 노출되도록 하부 칩(100a) 상에 순차적으로 적층될 수 있다. 제2 본딩 와이어(620a)는 복수의 상부 칩(200a, 300a, 400a, 500a)들 각각의 상부 패드(202a, 302a, 402a, 502a)와 패키지 베이스 기판(500)의 제2 상면 패드(504) 사이를 연결할 수 있다.
도 23은 본 발명의 실시 예에 따른 반도체 패키지의 또 다른 양상을 개략적으로 나타내는 평면 배치도이고, 도 24는 본 발명의 실시 예에 따른 반도체 패키지의 또 다른 양상을 나타내는 단면도이다. 구체적으로 도 24는 도 21의 XXIV-XXIV을 따라서 절단한 단면도이고, 도 23에는 몰딩 부재가 생략되어 있다.
도 23 및 도 24를 함께 참조하면, 반도체 패키지(3)는 패키지 베이스 기판(500) 상에 적층되는 하부 칩(100b)와 하부 칩(100b) 상에 적층되는 상부 칩(200b)을 포함한다. 패키지 베이스 기판(500) 상에는 하부 칩(100b)과 상부 칩(200b)을 덮는 몰딩 부재(700)가 형성될 수 있다.
하부 칩(100b)의 하면에는 패키지 베이스 기판(500) 상에 하부 칩(100b)을 접착시키는 제1 다이 접착 필름(120b)이 접착될 수 있다. 상부 칩(200b)의 하면에는 하부 칩(100b)을 감싸는 제2 다이 접착 필름(220b, 240b)이 접착될 수 있다. 제2 다이 접착 필름(220b, 240b)은 상부 칩(200b)의 하면에 접하는 제1 접착층(220b)과 제1 접착층(220b) 하부에 접착되어 하부 칩(100b)을 감싸는 제2 접착층(240b)을 포함하는 다중 필름일 수 있다. 제2 다이 접착 필름(220b, 240b)의 제1 접착층(220b) 및 제2 접착층(240b)은 도 1에 보인 다이 접착 필름(10)의 제1 접착층(20) 및 제2 접착층(40)과 동일할 수 있다. 즉, 제2 다이 접착 필름(220b, 240b)은 도 1에 보인 다이 접착 필름(10)을 상부 칩(200b)에 부착한 것에 해당할 수 있다. 따라서 제2 다이 접착 필름(220b, 240b)의 제1 접착층(220b) 및 제2 접착층(240b)에 대한 자세한 설명은 생략하도록 한다.
제1 접착층(220b)과 제2 접착층(240b)은 각각 바인더 성분을 포함하며, 제1 접착층(220b)의 바인더 성분의 중량 평균 분자량은 제2 접착층(240b)의 바인더 성분의 중량 평균 분자량보다 클 수 있다. 제1 접착층(220b)의 바인더 성분은 제1 바인더 물질과 제1 바인더 물질보다 중량 평균 분자량이 작은 제2 바인더 물질로 이루어질 수 있다. 제2 접착층(240b)의 바인더 성분은 상기 제2 바인더 물질과 동일하거나 유사한 물질로 이루어질 수 있다.
제1 다이 접착 필름(120b)은 제2 다이 접착 필름(220b, 240b)의 제2 접착층(240b)의 바인더 성분의 중량 평균 분자량보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가지는 단일 필름일 수 있다.
상부 칩(200b)은 패키지 베이스 기판(500)의 주면에 대하여 수직 방향으로 하부 칩(100b)의 상면을 모두 가리도록 하부 칩(100b) 상에 적층될 수 있다. 하부 칩(100b)의 상면의 부분에는 하부 본딩 패드(102b)가 형성될 수 있다. 상부 칩(200b)의 상면에는 상부 본딩 패드(202b)가 형성될 수 있다.
하부 칩(100b)의 하부 본딩 패드(102b)와 패키지 베이스 기판(500)의 제1 상면 패드(502) 사이에는 하부 칩(100b)과 패키지 베이스 기판(500)을 전기적으로 연결시키는 제1 본딩 와이어(610b)가 형성될 수 있다. 패키지 베이스 기판(500)의 제1 상면 패드(502)는 패키지 베이스 기판(500)의 주면에 대하여 수직 방향으로 상부 칩(200b)에 의하여 모두 가려질 수 있다. 또는 패키지 베이스 기판(500)의 제1 상면 패드(502)는 패키지 베이스 기판(500)의 주면에 대하여 수직 방향으로 상부 칩(200b)에 의하여 전부 또는 일부가 노출될 수 있다. 상부 칩(200b)의 상부 본딩 패드(202b)와 패키지 베이스 기판(500)의 제2 상면 패드(504) 사이에는 상부 칩(200b)과 패키지 베이스 기판(500)을 전기적으로 연결시키는 제2 본딩 와이어(620b)가 형성될 수 있다.
제2 다이 접착 필름(220b, 240b)의 제2 접착층(240b)은 하부 칩(100b)의 상면 및 측면을 모두 감쌀 수 있다. 제2 다이 접착 필름(220b, 240b)의 제2 접착층(240b)은 제1 본딩 와이어(620b)의 전부 또는 일부분을 감쌀 수 있다. 제2 다이 접착 필름(220b, 240b)의 제2 접착층(240b)은 하부 칩(100b)의 부피로 인하여, 상부 칩(200b)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 상부 칩(200b)이 차지하는 범위로부터 밖으로 돌출되는 돌출부를 가질 수 있다. 상기 돌출부는 상부 칩(200b)의 하면의 레벨과 패키지 베이스 기판(500)의 상면의 레벨 사이의 공간 중 상부 칩(200b)이 차지하는 범위로부터 패키지 베이스 기판(500)의 주면과 수평 방향으로 제6 길이(L6)만큼 돌출되어, 볼록한 형상을 가질 수 있다.
제2 본딩 와이어(620b)를 상부 본딩 패드(202b)에 연결하는 와이어 본딩 과정에서 상부 칩(200b)에는 압력이 가해질 수 있다. 그러나, 상부 칩(200b)의 하부는 제2 접착층(240b)이 채우고 있기 때문에, 제2 본딩 와이어(620b)를 상부 본딩 패드(202b)에 연결하는 와이어 본딩 과정에서 상부 칩(200b)이 휘어지는 등의 손상이 발생하지 않는다. 따라서 상부 칩(200b)을 상대적으로 얇게 형성할 수 있다.
또한 상부 칩(200b)의 하부는 제2 접착층(240b)이 채우고 있기 때문에 몰딩 부재(700)가 반도체 패키지(2) 내부를 제대로 채우지 못해서 발생하는 논-필링(non-filling) 불량이 발생하지 않는다.
도 25는 본 발명의 실시 예의 변형에 따른 반도체 패키지의 또 다른 양상을 나타내는 단면도이다. 도 23 및 도 24에 보인 반도체 패키지(3)에 대한 설명과 중복되는 내용은 생략될 수 있다.
도 25를 참조하면, 도 24에 보인 반도체 패키지(3)와 달리 반도체 패키지(3a)는 상부 칩(200b, 300b, 400b, 500b)이 하부 칩(100b) 상에 복수 개 적층될 수 있다. 복수 개의 상부 칩(200b, 300b, 400b, 500b)은 각각 패키지 베이스 기판(500)에 수평 방향으로 소정 거리만큼 쉬프트되어 아래에 있는 칩의 상면의 일부분이 노출되도록 하부 칩(100b) 상에 순차적으로 적층될 수 있다. 제2 본딩 와이어(620b)는 복수의 상부 칩(200b, 300b, 400b, 500b)들 각각의 상부 패드(202b, 302b, 402b, 502b)와 패키지 베이스 기판(500)의 제2 상면 패드(504) 사이를 연결할 수 있다.
도 26 및 도 27은 본 발명의 실시 예에 따른 반도체 패키지의 일 양상을 나타내는 단면도들이다. 구체적으로 도 26 및 도 27은 도 18 및 도 19와 비교하여 제2 내지 도 4 다이 접착 필름(220/240, 320/340, 420/440)의 형상에 차이가 있는 바, 중복되는 설명은 생략하도록 한다.
도 26 및 도 27을 함께 참조하면, 반도체 패키지(1a)는 패키지 베이스 기판(500)과 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 포함한다. 패키지 베이스 기판(500) 상에는 제1 내지 제4 반도체 칩(100, 200, 300, 400)을 덮는 몰딩 부재(700)가 형성될 수 있다. 몰딩 부재(700)는 제1 내지 제4 반도체 칩(100, 200, 300, 400), 제1 내지 제4 본딩 와이어(610, 620, 630, 640), 제1 내지 제4 다이 접착 필름(120, 220/240, 320/340, 420/440)을 모두 감쌀 수 있다.
제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420)은 각각 하부 칩, 즉 제1 내지 제3 반도체 칩(100, 200, 300)의 상면과 접하지 않을 수 있다.
제1 반도체 칩(100)과 제2 다이 접착 필름(220, 240)의 제1 접착층(220) 사이에는 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 일부분이 잔류할 수 있다. 제2 반도체 칩(200)과 제3 다이 접착 필름(320, 340)의 제1 접착층(320) 사이에는 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 일부분이 잔류할 수 있다. 제3 반도체 칩(300)과 제4 다이 접착 필름(420, 440)의 제1 접착층(420) 사이에는 제4 다이 접착 필름(420, 440)의 제2 접착층(240)의 일부분이 잔류할 수 있다.
즉, 반도체 패키지(1a)를 제조하는 과정에서, 제1 반도체 칩(100) 상에 제2 반도체 칩(200)을 적층할 때, 제1 반도체 칩(100)과 제2 다이 접착 필름(220, 240)의 제1 접착층(220) 사이에 제2 다이 접착 필름(220, 240)의 제2 접착층(240)의 일부분이 잔류하도록, 제2 반도체 칩(200)에 가해지는 압력을 조절할 수 있다.
마찬가지로, 제2 반도체 칩(200) 상에 제3 반도체 칩(300)을 적층할 때, 제2 반도체 칩(200)과 제3 다이 접착 필름(320, 340)의 제1 접착층(320) 사이에 제3 다이 접착 필름(320, 340)의 제2 접착층(340)의 일부분이 잔류하도록, 제3 반도체 칩(300)에 가해지는 압력을 조절할 수 있다. 또한 제3 반도체 칩(300) 상에 제4 반도체 칩(400)을 적층할 때, 제3 반도체 칩(300)과 제4 다이 접착 필름(420, 440)의 제1 접착층(420) 사이에 제4 다이 접착 필름(420, 440)의 제2 접착층(440)의 일부분이 잔류하도록, 제4 반도체 칩(400)에 가해지는 압력을 조절할 수 있다.
또한 도시하지는 않았으나, 도 18 및 도 19과 도 26 및 도 27이 결합된 형태로 반도체 패키지를 형성하는 것 또한 가능하다. 예를 들면, 제2 내지 제4 다이 접착 필름(220/240, 320/340, 420/440)의 제1 접착층(220, 320, 420) 중 일부는 하부 칩의 상면과 접하지 않고, 나머지는 하부 칩의 상면과 접하도록 반도체 패키지를 형성할 수 있다.
도 28은 본 발명의 실시 예에 따른 반도체 패키지의 다른 양상을 나타내는 단면도이다. 구체적으로 도 28은 도 22와 비교하여 제2 다이 접착 필름(220a, 240a)의 형상에 차이가 있는 바, 중복되는 설명은 생략하도록 한다.
도 28을 참조하면, 반도체 패키지(2b)에 포함되는 제2 다이 접착 필름(220a, 240a)의 제1 접착층(220a)은 하부 칩(100a)의 상면과 접하지 않을 수 있다. 즉, 상부칩(200a, 300a, 400a, 500a) 중 최하단 칩(200a)과 하부 칩(100a) 사이에는 제2 다이 접착 필름(220a, 240a)의 제2 접착층(240a)의 일부분이 잔류할 수 있다.
도 28에는 상부 칩(200a, 300a, 400a, 500a)이 복수 개 적층된 것으로 도시되었으나, 이제 한정되지 않으며, 도 21에 보인 것과 같이 하부 칩(100a) 상에 1개의 상부 칩(200a)을 적층하여 반도체 패키지를 형성할 수도 있다.
도 29는 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 모듈을 나타내는 평면도이다.
도 29를 참조하면, 메모리 모듈(1100)은 모듈 기판(1110)과, 상기 모듈 기판(1110)에 부착된 복수의 반도체 패키지(1120)을 포함한다.
반도체 패키지(1120)은 본 발명의 일 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 반도체 패키지(1120)는 도 18 내지 도 28에 예시한 반도체 패키지(1, 1a, 2, 2a, 2b, 3, 3a)를 포함할 수 있다.
모듈 기판(1110)의 일측에는 마더 보드의 소켓에 끼워질 수 있는 접속부(1130)가 배치된다. 모듈 기판(1110) 상에는 세라믹 디커플링 커패시터(1140)가 배치된다. 본 발명에 의한 메모리 모듈(1100)은 도 29에 예시된 구성에만 한정되지 않고 다양한 형태로 제작될 수 있다.
도 30은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 시스템을 나타내는 구성도이다.
도 30을 참조하면, 시스템(1200)은 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)를 포함한다. 시스템(1200)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1210)는 시스템(1200)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1220)는 시스템(1200)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1200)은 입/출력 장치(1220)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1220)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1230)는 제어기(1210)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1210)에서 처리된 데이터를 저장할 수 있다. 기억 장치(1230)는 본 발명의 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1230)는 도 18 내지 도 28에 예시한 반도체 패키지(1, 1a, 2, 2a, 2b, 3, 3a)를 포함할 수 있다.
인터페이스(1240)는 시스템(1200)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1210), 입/출력 장치(1220), 기억 장치(1230), 및 인터페이스(1240)는 버스(1250)를 통해 서로 통신할 수 있다. 시스템(1200)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 31은 본 발명의 실시 예에 따른 반도체 패키지를 포함하는 메모리 카드를 나타내는 구성도이다.
도 31을 참조하면, 메모리 카드(1300)는 기억 장치(1310) 및 메모리 제어기(1320)를 포함한다.
기억 장치(1310)는 데이터를 저장할 수 있다. 일부 실시예에서, 기억 장치(1310)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 갖는다. 기억 장치(1310)는 본 발명의 실시 예에 따른 반도체 패키지를 포함한다. 예를 들면, 기억 장치(1310)는 도 18 내지 도 28에 예시한 반도체 패키지(1, 1a, 2, 2a, 2b, 3, 3a)를 포함할 수 있다.
메모리 제어기(1320)는 호스트(1330)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1310)에 저장된 데이터를 읽거나, 기억 장치(1310)의 데이터를 저장할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 2, 2a, 2b, 3, 3a : 반도체 패키지, 100/200/300/400 : 제1/2/3/4 반도체 칩, 500 : 패키지 베이스 기판, 120 : 제1 다이 접착 필름, 220/240 : 제2 다이 접착 필름, 320/340 : 제3 다이 접착 필름, 420/440 : 제4 다이 접착 필름

Claims (10)

  1. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 적층되는 하부 칩;
    상기 하부 칩 상에 적층되는 상부 칩; 및
    상기 상부 칩의 하면에 접착되고 상기 하부 칩의 적어도 일부분을 감싸는 제1 다이 접착 필름;을 포함하되,
    상기 제1 다이 접착 필름은 상기 상부 칩의 하면에 접하는 제1 접착층과 상기 제1 접착층 하부에 접착되어 상기 하부 칩의 측면의 적어도 일부분을 감싸는 제2 접착층을 포함하는 다중 필름인 것을 특징으로 하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 접착층과 상기 제2 접착층은 각각 바인더 성분을 포함하되, 상기 제1 접착층의 바인더 성분의 중량 평균 분자량이 상기 제2 접착층의 바인더 성분의 중량 평균 분자량보다 큰 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서,
    상기 하부 칩의 하면에 접착되어 상기 패키지 베이스 기판 상에 상기 하부 칩을 접착시키는 제2 다이 접착 필름;을 더 포함하며,
    상기 제2 다이 접착 필름은, 상기 제2 접착층의 바인더 성분의 중량 평균 분자량보다 큰 중량 평균 분자량을 가지는 바인더 성분을 가지는 단일 필름인 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 제2 접착층은, 상기 상부 칩의 하면의 레벨과 상기 패키지 베이스 기판의 상면의 레벨 사이의 공간 중 상기 상부 칩이 차지하는 범위로부터 밖으로 돌출되는 돌출부를 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 접착층의 상기 돌출부는 상기 하부 칩의 상면의 적어도 일부분을 덮는 것을 특징으로 하는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제2 접착층의 상기 돌출부는 상기 하부 칩의 일측면 상으로부터 상기 하부 칩의 상면을 통하여 상기 하부 칩의 타측면 상으로 연장되는 것을 특징으로 하는 반도체 패키지.
  7. 패키지 베이스 기판;
    상기 패키지 베이스 기판 상에 장축이 교차하며 순차적으로 적층되는 제1 내지 제4 반도체 칩;
    상기 제1 내지 제4 반도체 칩 각각의 하면에 접착되는 제1 내지 제4 다이 접착 필름;을 포함하되,
    상기 제2 내지 제4 다이 접착 필름은 각각 상기 제2 내지 제4 반도체 칩의 하면에 접하는 제1 접착층과 상기 제1 접착층 하부에 접착되어 각각 상기 제1 내지 제3 반도체 칩의 측면의 적어도 일부분을 감싸는 제2 접착층을 포함하는 다중 필름인 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제1 다이 접착 필름이 포함하는 바인더 수지와 상기 제1 접착층이 포함하는 바인더 수지 각각의 중량 평균 분자량은, 상기 제2 내지 제4 다이 접착 필름의 상기 제2 접착층이 포함하는 바인더 수지의 중량 평균 분자량보다 큰 것을 특징으로 하는 반도체 패키지.
  9. 제7 항에 있어서,
    상기 제4 다이 접착 필름의 상기 제2 접착층은 상기 제3 반도체 칩과 상기 제4 반도체 칩이 교차하는 경계에 인접하는 상기 제3 반도체 칩의 상면의 적어도 일부를 덮는 것을 특징으로 하는 반도체 패키지.
  10. 제7 항에 있어서,
    상기 제 2 다이 접착 필름의 상기 제2 접착층은, 상기 제2 반도체 칩의 하면의 레벨과 상기 패키지 베이스 기판의 상면의 레벨 사이의 공간 중 상기 제2 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제1 돌출부를 가지며,
    상기 제3 다이 접착 필름의 상기 제2 접착층은, 상기 제3 반도체 칩의 하면의 레벨과 상기 제1 반도체 칩의 상면의 레벨 사이의 공간 중 상기 제3 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제2 돌출부를 가지며
    상기 제 4 다이 접착 필름의 상기 제2 접착층은, 상기 제4 반도체 칩의 하면의 레벨과 상기 제2 반도체 칩의 상면의 레벨 사이의 공간 중 상기 제4 반도체 칩이 차지하는 범위로부터 밖으로 돌출되는 제3 돌출부를 가지되,
    상기 제1 돌출부가 상기 제1 반도체 칩의 장축 방향으로 돌출되는 길이는 상기 제3 돌출부가 상기 제3 반도체 칩의 장축 방향으로 돌출되는 길이보다 작은 것을 특징으로 하는 반도체 패키지.
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