JP4859541B2 - 接着部材および半導体装置 - Google Patents

接着部材および半導体装置 Download PDF

Info

Publication number
JP4859541B2
JP4859541B2 JP2006155231A JP2006155231A JP4859541B2 JP 4859541 B2 JP4859541 B2 JP 4859541B2 JP 2006155231 A JP2006155231 A JP 2006155231A JP 2006155231 A JP2006155231 A JP 2006155231A JP 4859541 B2 JP4859541 B2 JP 4859541B2
Authority
JP
Japan
Prior art keywords
adhesive layer
adhesive
semiconductor chip
fluidity
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006155231A
Other languages
English (en)
Other versions
JP2007324483A (ja
Inventor
英俊 草野
和明 矢澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Interactive Entertainment Inc
Sony Corp
Original Assignee
Sony Interactive Entertainment Inc
Sony Corp
Sony Computer Entertainment Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Interactive Entertainment Inc, Sony Corp, Sony Computer Entertainment Inc filed Critical Sony Interactive Entertainment Inc
Priority to JP2006155231A priority Critical patent/JP4859541B2/ja
Publication of JP2007324483A publication Critical patent/JP2007324483A/ja
Application granted granted Critical
Publication of JP4859541B2 publication Critical patent/JP4859541B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、ヒートシンク、ヒートスプレッダなどの放熱部材を備えた半導体パッケージに関する。より具体的には、本発明はヒートシンク、ヒートスプレッダなどの放熱部材と半導体パッケージとを接着する技術に関する。
近年、コンピュータ、携帯電話、PDA(Personal Digital Assistance)などの電子機器の小型化、高機能化・高速化に伴い、こうした電子機器向けのIC(集積回路)、LSI(大規模集積回路)などの半導体チップを搭載した半導体装置のさらなる小型化、高速化および高密度が要求されている。半導体装置の小型化、高速化および高密度は、消費電力の増加を招き、単位体積当たりの発熱量も増加する傾向にある。このため、半導体装置の動作安定性を確保するために、半導体装置の放熱性を向上させる技術が不可欠となっている。
従来、半導体チップの実装構造として、半導体チップの電極が形成された面をフェイスダウンにした状態で、ハンダバンプを用いてフリップチップ実装する構造が知られている。フリップチップ実装された半導体装置の放熱を図る技術としては、たとえば、特許文献1のように、半導体パッケージの周縁領域にシリコーン系の接着剤を用いてヒートスプレッダを固定し、ヒートスプレッダの中央部分と半導体チップとを熱的に接続することにより、半導体チップの放熱を図る技術が知られている。
特開平11−074417号公報
シリコーン系の接着剤はヤング率が小さいため、半導体チップとヒートスプレッダとを接着する際に、半導体パッケージの反りやうねりに応じて変形してしまう。このため、ヒートスプレッダと半導体パッケージとの距離が不均一になる。この結果、ヒートスプレッダによる放熱特性が場所によってばらつき、半導体チップの動作安定性が低下することがあった。
本発明はこうした課題に鑑みてなされたものであり、その目的は、放熱部材が接着された半導体パッケージの放熱特性を向上させることができる技術の提供にある。
本発明のある態様は、半導体パッケージと放熱部材とを接着する接着部材であって、半導体パッケージとの接着面を有する第1の接着層と、第1の接着層に積層され、放熱部材との接着面を有する第2の接着層と、を備え、第2の接着層の流動性が第1の接着層の流動性より小さいことを特徴とする。
この態様の接着部材を用いて、半導体パッケージと放熱部材とを接着することにより、流動性が相対的に高い第1の接着層により、半導体パッケージの表面凹凸が吸収され、半導体パッケージの凹凸によって放熱部材が傾くことが抑制される。また、第2の接着層により、半導体パッケージの反りやうねりを抑制することができる。この結果、放熱部材と半導体パッケージとの距離が均一になり、放熱部材による放熱特性の場所によるばらつきが抑制され、ひいては、半導体チップの動作安定性が向上する。
上記態様において、第1の接着層の層厚が第2の接着層の層厚より小さくてもよい。これによれば、第1の接着層による半導体パッケージの凹凸を吸収効果と、第2の接着層による半導体パッケージの反りやうねりの抑制効果とを両立させることができる。
上記態様において、温度150℃、圧力7.5×10−3MPaで熱圧着したときの第2の接着層の流動性が145%以下であってもよい。
本発明の他の態様は半導体装置である。当該半導体装置は、配線基板に実装された半導体チップを含む半導体パッケージと、上述したいずれかの態様の接着部材により半導体パッケージの所定位置に接着され、半導体チップと熱的に接続されている放熱部材とを備える。
この態様によれば、流動性が相対的に高い第1の接着層により、半導体パッケージの表面凹凸が吸収され、半導体パッケージの凹凸によって放熱部材が傾くことが抑制される。また、第2の接着層により、半導体パッケージの反りやうねりを抑制することができる。この結果、放熱部材と半導体パッケージとの距離が均一になり、放熱部材による放熱特性の場所によるばらつきが抑制され、ひいては、半導体チップの動作安定性が向上する。
なお、上述した各要素を適宜組み合わせたものも、本件特許出願によって特許による保護を求める発明の範囲に含まれうる。
本発明によれば、ヒートシンク、ヒートスプレッダなどの放熱部材が接着された半導体パッケージの放熱特性を向上させることができる。
(実施形態1)
図1(A)は、実施形態1に係る半導体装置10の概略構成を示す斜視図である。図1(B)は、図1(A)のA−A’線上の断面構造を示す断面図である。半導体装置10は、基板20と、表面をフェイスダウンした状態で基板20にフリップチップ実装された半導体チップ30と、半導体チップ30の周囲を封止する封止樹脂層40とを備える半導体パッケージを有する。半導体装置10が有する半導体パッケージは、基板20の裏面に複数のハンダボール50がアレイ状に配設されたBGA(Ball Grid Array)型の半導体パッケージである。さらに、半導体装置10は、接着部材80によって封止樹脂層40に接着されたヒートスプレッダ90を備える。
本実施形態の基板20は、層間絶縁膜と配線層とが交互に積層された多層配線構造を有する。図2は、基板20の構造をより詳細に示す断面図である。複数の配線層22が層間絶縁膜24を介して積層されている。配線層22には、たとえば銅が用いられる。層が異なる配線層22間は、層間絶縁膜24に設けられたビアプラグ26により電気的に接続されている。基板20の裏面の配線層22aの周囲には、耐熱性に優れた樹脂材料からなるソルダーレジスト膜28が形成され、基板20にハンダ付けを行う際に、必要な箇所以外にハンダが付着しないように最下層の層間絶縁膜24aがコーティングされる。また、基板20の裏面には、ハンダボール50が接合されるボールランド部29がアレイ状に複数配設されている。ボールランド部29の表面には、有機表面保護コーティング材(OSP)21が被覆されている。また、キャパシタ60を実装する電極部分には、錫(Sn)、銀(Ag)、銅(Cu)またはこれらの合金からなる電極パッド23が形成されている。一方、半導体チップが実装される側にあたる基板20の表面には、電解メッキにより形成されたニッケル(Ni)、鉛(Pd)、金(Au)またはこれらの合金からなる電極パッド25がアレイ状に複数配設され、各電極パッド25の上に、錫、鉛またはこれらの合金からなるC4(Controlled Collapse Chip Connection)バンプ27が設けられている。
このように、本実施形態の基板20は、コアレスとすることにより、たとえば、6層構造で300μm程度まで薄型化が可能である。基板20を薄くすることにより、配線抵抗が低減するため、半導体装置10の動作速度の高速化が図られる。
図1(A)および図1(B)に戻り、基板20の裏面に設けられた各ボールランド部29には、それぞれ、はんハンダボール50が接合されている。また、基板20の裏面に設けられた電極パッド23には、キャパシタ60が実装されている。
基板20の表面には、LSIなどの半導体チップ30がフェイスダウンした状態で、フリップチップ実装されている。より具体的には、半導体チップ30の外部電極となるハンダバンプ32と、基板20のC4バンプ27とがハンダ付けされている。半導体チップ30と基板20との間の隙間は、アンダーフィル70により充填されている。半導体チップ30と基板20との間にアンダーフィル70を設けることにより、温度サイクル時の熱膨張による基板20と半導体チップ30との間のギャップ変動によってC4バンプ27が受けるストレスを抑制することができる。
半導体チップ30の周囲には、半導体チップ30を封止する封止樹脂層40が形成されている。本実施形態では、半導体チップ30の裏面が露出し、かつ封止樹脂層40の上面に対して凸部になっている。なお、本実施形態では、半導体チップ30の側面が全て封止樹脂層40で封止され、半導体チップ30と隣接する領域の封止樹脂層40の上面の高さが半導体チップ30の裏面の高さと等しくなっている。これにより、半導体チップ30の側面の封止状態が向上するため、半導体チップ30がより確実に保護される。ただし、半導体チップ30の側面上端部が封止樹脂層40で封止されている必要がない場合には、半導体チップ30の側面上端部が露出していてもよい。
これにより、封止樹脂層40の成型時に溶融した封止樹脂が半導体チップ30の裏面に流れ込むことが抑制されるため、半導体チップ30の裏面の平滑性が保たれる。この結果、半導体チップ30の裏面に熱インターフェース材を介してヒートシンク、ヒートスプレッダなどを接合する場合に、半導体チップ30の裏面とヒートシンク等との距離を面内で一定に保つことができる。これにより、半導体チップ30からヒートシンク等への熱移動が均等に生じるため、半導体チップ30の裏面の温度が局所的に高くなることが抑制され、ひいては半導体チップ30の動作安定性が向上する。
なお、封止樹脂層40は、アレイ状の配設された複数のハンダボール50のうち、最外位置にあるハンダボール50よりも外側まで基板20を被覆していることが望ましい。これによれば、封止樹脂層40によって基板20の強度が向上するため、基板20の反りが抑制される。このように、封止樹脂層40は基板20の補強材としての機能も果たすため、基板20がより一層薄型化しても、半導体装置10全体の強度を確保することができる。
キャパシタ60は、半導体チップ30の直下の基板20の裏面に接続されている。これにより、半導体チップ30からキャパシタ60までの配線経路を短縮することができ、配線抵抗の低減が図られる。なお、キャパシタ60の設置場所は、半導体チップ30の直下の基板20の裏面に限られない。たとえば、配線経路が十分短くできる範囲内であれば、半導体チップ30の直下から外れた基板20の裏面に設置してもよい。あるいは、配線経路が十分短くできる範囲内で、キャパシタ60を基板20の表面に設置し、封止樹脂層40によりキャパシタ60を封止してもよい。
図3は、封止樹脂層40とヒートスプレッダ90とを接着する接着部材80の詳細を示す部分断面図である。接着部材80は、第1の接着層82と第2の接着層84とを有する。第1の接着層82は、半導体パッケージの封止樹脂層40との接着面を有する。第2の接着層84は、第1の接着層に積層され、ヒートスプレッダ90との接着面を有する。第2の接着層84の流動性は第1の接着層82の流動性より小さい。ここで、「流動性」とは、所定圧力(たとえば、7.5×10−3)で熱圧着したときの面積の広がり度合いによって評価されうる特性である。流動性の評価方法については後述する。
第1の接着層82および第2の接着層84は、エポキシ樹脂と硬化剤、変性剤などの添加剤とを組み合わせることにより、所望の弾性率などの特性が付与された樹脂により形成されている。第1の接着層82および第2の接着層84に要求される特性としては、引張弾性率、電気絶縁性、耐熱性、耐水性、熱伝導性などが挙げられる。これらの特性に望まれる数値を下記に挙げる。
引張弾性率:0.02GPa以上(JIS K 7113に準拠)
電気絶縁性:8.4×1014Ω・cm(JIS C6481(常態)に準拠)
耐熱性:吸湿処理(JEDEC Level2:「温度85℃、相対湿度60%RH、168時間」、「260℃、10秒間」を6回繰り返し)後、浮きおよび剥がれなし
耐水性:0.1%以下(JIS C6481(常態)に準拠)
熱伝導性:0.30W/m・K以上(レーザフラッシュ法)
ヒートスプレッダ90と封止樹脂層40とは、周縁領域同士が接着部材80で接着され、ヒートスプレッダ90の中央部分と、半導体チップ30の裏面とが熱インターフェース材100により熱的に接続されている。これにより、半導体パッケージで発生した熱は、熱インターフェース材100を経由してヒートスプレッダ90に伝導し、ヒートスプレッダ90において放熱される。
(流動性の評価方法)
接着剤の流動性は、試料となる接着剤に所定圧力を加えたときの単位面積当たりの試料の広がりを示す指標である。
具体的には、膜厚100μm、面積12cmの試料に対して、圧力7.5×10−3MPaを60秒間加えたときの面積S(cm)を計測し、「流動性(%)=(S/12)×100」なる式に基づいて流動性を算出することができる。
第1の接着層82の流動性は、135〜145%が好ましい。第1の接着層82の流動性を135〜145%とすることにより、半導体パッケージの表面凹凸(本実施形態では封止樹脂層40の表面凹凸)を吸収し、半導体パッケージの凹凸によってヒートスプレッダ90が傾くことを抑制することができる。
第2の接着層84の流動性は、121〜135%が好ましく、121〜130%がより好ましい。第2の接着層84の流動性を121〜135%とすることにより、半導体パッケージの反りやうねりを抑制することができる。この結果、ヒートスプレッダ90と半導体パッケージとの距離が均一になり、ヒートスプレッダ90による放熱特性の場所によるばらつきが抑制され、ひいては、半導体チップの動作安定性が向上する。また、熱圧着する前の第2の接着層84は、タック性を備えることが好ましい。これによれば、ヒートスプレッダ90を半導体パッケージに接着する際のハンドリングが容易になる。なお、第1の接着層82の膜厚は、第2の接着層84の膜厚より小さいことが好ましい。これによれば、第1の接着層82による半導体パッケージの凹凸を吸収効果と、第2の接着層84による半導体パッケージの反りやうねりの抑制効果とを両立させることができる。
(半導体装置の製造方法)
図4および図5は、半導体装置10の製造方法を示す工程図である。まず、図4(A)に示すように、半導体チップ30の外部電極端子が設けられた表面をフェイスダウンにした状態で、半導体チップ30に設けられた各ハンダバンプ32とそれらに対応して基板20に設けられたC4バンプ27とをハンダ付けすることにより、半導体チップ30をフリップチップ実装する。
次に、図4(B)に示すように、半導体チップ30と基板20との間にアンダーフィル70を充填する。これにより、ハンダ接合部分から生じるストレスがアンダーフィル70により分散された状態で、基板20に半導体チップ30がフリップチップ実装される。
次に、図4(C)に示すように、トランスファーモールド法により、半導体チップ30の周囲に、半導体チップ30を封止する封止樹脂層40を形成する。トランスファーモールド法で用いられる封止樹脂層40を成型するための上型として、半導体チップ30の裏面が露出し、かつ半導体チップ30の裏面が封止樹脂層40の上面に対して凸部になるような構造を備える型を用いる。
次に、図5(A)に示すように、ラミネート装置を用いて封止樹脂層40の上面に接着部材80(図3参照)を形成する。また、半導体チップ30の裏面に熱インターフェース材100を塗布する。
次に、図5(B)に示すように、ヒートスプレッダ90を半導体パッケージに搭載し、接着部材80により、ヒートスプレッダ90と封止樹脂層40とを接着するとともに、熱インターフェース材100を介してヒートスプレッダ90と半導体チップ30の裏面とを熱的に接続する。続いて、基板20の裏面にハンダボール50、キャパシタ60などを実装することにより図1に示した半導体装置10が完成する。
(実施形態2)
実施形態1では、半導体チップ30の裏面とヒートスプレッダ90とが熱インターフェーズ材により熱的に接続されているが、半導体チップ30の裏面とヒートスプレッダ90との熱的な接続手段はこれに限られない。図6に示す実施形態2の半導体装置10では、半導体チップ30の裏面とヒートスプレッダ90とが離間し、半導体チップ30とヒートスプレッダ90との間に密閉空間110が形成されている。密閉空間110には熱媒体が封入されている。熱媒体としては、たとえば水が用いられる。半導体チップ30が発熱すると密閉空間110に封入された熱媒体が蒸発し、蒸発した熱媒体がヒートスプレッダ90と接触して冷却される。熱媒体はヒートスプレッダ90で冷却されることにより凝縮し、半導体チップ30の熱により再び蒸発する。このサイクルが繰り返されることにより、半導体チップ30の熱が放熱される。
本実施形態においても、第1の接着層82により、半導体パッケージの表面凹凸(本実施形態では封止樹脂層40の表面凹凸)が吸収され、半導体パッケージの凹凸によってヒートスプレッダ90が傾くことが抑制される。また、第2の接着層84により、半導体パッケージの反りやうねりを抑制することができる。この結果、ヒートスプレッダ90と半導体パッケージとの距離が均一になり、熱媒体およびヒートスプレッダ90による放熱特性の場所によるばらつきが抑制され、ひいては、半導体チップの動作安定性が向上する。
なお、本実施形態では、半導体チップ30の裏面が封止樹脂層40の上面より高くなっているが、両者の高さの関係はこれに限られない。たとえば、半導体チップ30の裏面の高さは、封止樹脂層40の上面と一致していてもよく、半導体チップ30の裏面が封止樹脂層40の上面より低くてもよい。
(実施例1)
実施例1の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性113%のエポキシ樹脂からなる第2の接着層とを有する。
(実施例2)
実施例2の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性115%のエポキシ樹脂からなる第2の接着層とを有する。
(実施例3)
実施例3の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性121%のエポキシ樹脂からなる第2の接着層とを有する。
(実施例4)
実施例4の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性126%のエポキシ樹脂からなる第2の接着層とを有する。
参考例
実施例5の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性145%のエポキシ樹脂からなる第2の接着層とを有する。
(比較例1)
比較例1の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性162%のエポキシ樹脂からなる第2の接着層とを有する。
(比較例2)
比較例2の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性166%のエポキシ樹脂からなる第2の接着層とを有する。
(比較例3)
比較例2の接着部材は、膜厚10μm、流動性140%のエポキシ樹脂からなる第1の接着層と、膜厚90μm、流動性172%のエポキシ樹脂からなる第2の接着層とを有する。
表1は実施例1〜5および比較例1〜3の層構成を示す。
Figure 0004859541
なお、市販されている一般的な熱硬化型接着剤の硬化収縮率は約2〜6%である。また、市販されている一般的なUV硬化型接着剤の硬化収縮率は約5〜10%である。これに対して、実施例1〜5の接着部材の硬化収縮率は1%未満である。このように、実施例1〜5の接着部材は熱硬化による残留応力が極めて小さいため、熱硬化の前後で厚みや幅が変化しにくく、形状が安定する。
(熱硬化による変形特性評価)
図7(A)および図7(B)に示すように、ラミネート装置を用いて基板300の上に実施例1の接着部材230を形成した後、接着部材230の上にヒートスプレッダを模したNiめっき銅板240(厚さ2.0mm)を搭載した。
基板300は、両面にそれぞれ銅箔210が形成されているガラスエポキシ基板(FR4基板)200と、一方の銅箔210の上に形成されたソルダーレジスト膜(膜厚70μm)220とを有する。銅箔210およびガラスエポキシ基板200を合わせた厚みは0.8mmである。
接着部材230の上にNiめっき銅板240を載置した後、ヒートシールテスターを用いて接着部材230を介して基板300とNiめっき銅板240とをを熱圧着した。このときの熱圧着の条件を下記に示す。
温度:150℃
圧力:7.5×10−3MPa
圧着時間:60秒
熱圧着後に、図7(B)に示した測定点A〜Iにおいて、基板300、接着部材230およびNiめっき銅板240を合わせた厚さを計測した。
次に、オーブン内で接着部材を熱硬化させた。このときの熱硬化の条件を下記に示す。
温度:150℃
圧力:7.5×10−3MPa
熱硬化時間:2時間
熱硬化後に、熱圧着後と同様に、図7(B)に示した測定点A〜Iにおいて、接着部材の厚さを計測した。
実施例2〜5および比較例1〜3についても実施例1と同様な手法により、熱硬化による変形特性を評価した。図8は、実施例1〜5および比較例1〜3の接着部材を用いて、熱圧着後および熱硬化後に接着部材の厚さを計測した値をプロットしたグラフである。図8に示すように、実施例1〜5では、熱硬化前後で接着部材の厚さに大きな差は見られないが、比較例1〜3では、熱硬化前後で接着部材の厚さに明らかな差が認められた。
本発明は、上述の各実施の形態に限定されるものではなく、当業者の知識に基づいて各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施の形態も本発明の範囲に含まれうるものである。
図1(A)は、実施形態1に係る半導体装置の概略構成を示す斜視図である。図1(B)は、図1(A)のA−A’線上の断面構造を示す断面図である。 基板の構造をより詳細に示す断面図である。 封止樹脂層とヒートスプレッダとを接着する接着部材の詳細を示す部分断面図である。 半導体装置の製造方法を示す工程図である。 半導体装置の製造方法を示す工程図である。 実施形態2に係る半導体装置の概略構成を示す断面図であ 図7(A)は、熱硬化による変形特性評価に用いた積層体を示す断面図である。図7(B)は、熱硬化による変形特性評価に用いた積層体を示す平面図である。 実施例1〜5および比較例1〜3の接着部材を用いて、熱圧着後および熱硬化後に接着部材の厚さを計測した値をプロットしたグラフである。
符号の説明
10 半導体装置、20 基板、30 半導体チップ、40 封止樹脂層、80 接着部材、90 ヒートスプレッダ。

Claims (3)

  1. 半導体パッケージと放熱部材とを接着する接着部材であって、
    前記半導体パッケージとの接着面を有する第1の接着層と、
    前記第1の接着層に積層され、前記放熱部材との接着面を有する第2の接着層と、
    を備え、
    圧力7.5×10 −3 MPaで熱圧着したとき、第1の接着層の流動性が135〜145%であり、第2の接着層の流動性が121〜135%であり、かつ、前記第2の接着層の流動性が前記第1の接着層の流動性より小さいことを特徴とする接着部材。
  2. 前記第1の接着層の層厚が前記第2の接着層の層厚より小さいことを特徴とする請求項1に記載の接着部材。
  3. 配線基板に実装された半導体チップを含む半導体パッケージと、
    請求項1または2に記載の接着部材により前記半導体パッケージの所定位置に接着され、前記半導体チップと熱的に接続されている放熱部材と、
    を備えることを特徴とする半導体装置。
JP2006155231A 2006-06-02 2006-06-02 接着部材および半導体装置 Expired - Fee Related JP4859541B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006155231A JP4859541B2 (ja) 2006-06-02 2006-06-02 接着部材および半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006155231A JP4859541B2 (ja) 2006-06-02 2006-06-02 接着部材および半導体装置

Publications (2)

Publication Number Publication Date
JP2007324483A JP2007324483A (ja) 2007-12-13
JP4859541B2 true JP4859541B2 (ja) 2012-01-25

Family

ID=38856988

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006155231A Expired - Fee Related JP4859541B2 (ja) 2006-06-02 2006-06-02 接着部材および半導体装置

Country Status (1)

Country Link
JP (1) JP4859541B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102116987B1 (ko) 2013-10-15 2020-05-29 삼성전자 주식회사 반도체 패키지

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001152107A (ja) * 1999-11-25 2001-06-05 Hitachi Chem Co Ltd 積層接着フィルム、半導体チップ搭載用基板及び半導体装置
JP4505769B2 (ja) * 2000-03-31 2010-07-21 日立化成工業株式会社 接着フィルム、接着フィルムを備えた半導体搭載用配線基板、半導体装置及びその製造方法
JP2002190560A (ja) * 2000-12-21 2002-07-05 Nec Corp 半導体装置

Also Published As

Publication number Publication date
JP2007324483A (ja) 2007-12-13

Similar Documents

Publication Publication Date Title
TWI415235B (zh) Semiconductor device and manufacturing method thereof
TWI529878B (zh) 集成電路封裝件及其裝配方法
US8604614B2 (en) Semiconductor packages having warpage compensation
US7843058B2 (en) Flip chip packages with spacers separating heat sinks and substrates
JP5387685B2 (ja) 半導体装置の製造方法
KR20110085481A (ko) 적층 반도체 패키지
US8994168B2 (en) Semiconductor package including radiation plate
JP5413971B2 (ja) 電子部品実装装置及びその製造方法
KR20150094135A (ko) 반도체 패키지 및 이의 제조방법
TWI569404B (zh) 晶片封裝體
TW201220994A (en) Electronic device
KR100642356B1 (ko) 반도체장치와 반도체장치용 다층 기판
JP2021125565A (ja) 配線基板及び配線基板の製造方法
JP4859541B2 (ja) 接着部材および半導体装置
JP2010272609A (ja) 半導体装置及びその製造方法
US20070216003A1 (en) Semiconductor package with enhancing layer and method for manufacturing the same
JP5267540B2 (ja) 半導体装置
TW200425461A (en) Semiconductor module
US20130249087A1 (en) Electronic component and manufacture method thereof
JP2008270684A (ja) 電子装置
JP2007180122A (ja) 回路装置
US11289412B2 (en) Package substrate with partially recessed capacitor
JP2013175492A (ja) 半導体装置およびその製造方法
JP5245917B2 (ja) 半導体装置
KR20110108222A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090402

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20101126

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110411

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110419

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110610

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20111025

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20111101

R150 Certificate of patent (=grant) or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20141111

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees