KR101765473B1 - 인쇄 회로 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

신뢰성이 개선된 인쇄 회로 기판 및 이를 포함하는 반도체 패키지가 제공된다. 이를 위해 본 발명은, 제 1 반도체 칩 및 제 1 반도체 칩 상에 적층된 제 2 반도체 칩을 탑재하는 베이스 기판, 베이스 기판과 제 1 반도체 칩 사이에 형성된 솔더 레지스트 층, 및 솔더 레지스트 층 내에 형성된 제 1 리세스부를 포함하고, 제 2 반도체 칩은 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하며, 제 1 리세스부는 적어도 하나의 단부와 대응되는 위치의 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.

Description

인쇄 회로 기판 및 이를 포함하는 반도체 패키지{Printed circuit board and semiconductor package including the same}
본 발명은 인쇄 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것으로서, 보다 구체적으로는 리세스를 포함하는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
최근 반도체 기술이 발전하여 반도체 패키지가 집적화됨에 따라, 반도체 제품이 소형화 및 경량화되고 있고, 이를 위해 복수의 반도체 칩을 반복적으로 적층하는 방법이 사용되고 있다. 이러한 반도체 칩이 적층된 구조에서, 하부 반도체 칩 또는 상기 하부 반도체 칩 상에 적층된 상부 반도체 칩의 고정을 위해 언더필(underfill) 수지가 사용된다. 상기 언더필 수지가 인쇄 회로 기판과 반도체 칩 사이에 주입되고 경화됨으로써 인쇄 회로 기판과 반도체 칩의 접속 공간이 보강된다.
본 발명이 해결하고자 하는 과제는 갭필 마진(gap-fill margin)의 확보가 용이한 인쇄 회로 기판 및 이를 포함하는 반도체 패키지를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는, 언더필 공정시 상부 칩 접착 테이프의 보이드(void)가 상기 언더필에 의해 트랩(trap)되는 것을 방지하는 인쇄 회로 기판 및 이를 포함하는 반도체 패키지는 제공하는 것이다.
본 발명의 일 태양에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 베이스 기판. 상기 베이스 기판 상에 형성된 솔더 레지스트 층, 상기 솔더 레지스트 층 내에 형성된 리세스부, 상기 베이스 기판 상에 탑재된 제 1 반도체 칩, 및 상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하는 제 2 반도체 칩을 포함하고, 상기 리세스부는 상기 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성될 수 있다.
상기 반도체 패키지의 일 예에 의하면, 상기 반도체 기판은 상기 제 2 반도체 칩과 상기 리세스부 사이에 형성된 절연 부재를 더 포함할 수 있다. 또한, 상기 절연 부재는 상기 제 1 반도체 칩의 측면과 접촉할 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 리세스부는 상기 베이스 기판을 노출시키고, 상기 절연 부재는 상기 제 2 반도체 칩과 상기 리세스부에 의해 노출된 상기 베이스 기판 사이에 형성될 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 절연 부재는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 봉지하도록 연장될 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 반도체 패키지는 상기 제 1 반도체 칩과 상기 솔더 레지스트 층 사이에 개재된 접착 테이프를 더 포함할 수 있다. 이 경우, 상기 절연 부재의 두께는 상기 제 1 반도체 칩의 두께, 상기 접착 테이프의 두께, 및 상기 솔더 레지스트 층의 두께의 합과 동일할 수 있다.
본 발명의 다른 태양에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 베이스 기판, 상기 베이스 기판 상에 형성된 솔더 레지스트 층, 상기 솔더 레지스트 층 내에 형성되며, 상기 베이스 기판을 노출시키는 제 1 리세스부, 상기 베이스 기판 상에 탑재된 제 1 반도체 칩, 상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하는 제 2 반도체 칩, 및 상기 제 2 반도체 칩과 상기 제 1 리세스부 사이에 형성된 절연 부재를 포함하고, 상기 리세스부는 상기 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성될 수 있다.
상기 반도체 패키지의 일 예에 의하면, 상기 절연 부재는 상기 제 1 반도체 칩의 측면과 접촉하는 언더필 수지를 포함할 수 있다. 또한, 상기 절연 부재는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 봉지하도록 연장된 몰딩 부재일 수도 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 절연 부재는 상기 적어도 하나의 단부와 상기 제 1 리세스부에 의해 노출된 상기 베이스 기판 사이에 형성될 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 제 1 반도체 칩의 상면은 상기 제 2 반도체 칩과 오버랩되는 제 1 영역 및 나머지 영역인 제 2 영역을 포함하고, 상기 제 1 리세스부는 상기 제 1 영역의 주변 단부(peripheral end portion)와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성될 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 반도체 패키지는 상기 제 2 영역의 주변 단부와 대응되는 위치의 상기 솔더 레지스트 층 내로 형성되는 제 2 리세스부를 더 포함할 수 있다. 이 경우, 상기 제 1 리세스부와 상기 제 2 리세스부는 서로 연결될 수 있다. 또한 상기 반도체 패키지는 상기 절연 부재는 상기 제 1 리세스부 및 상기 제 2 리세스부를 채우는 언더필 수지를 더 포함할 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 언더필 수지는 상기 제 1 영역과 상기 제 2 영역의 경계(boundary)와 대응되는 위치의 상기 제 1 반도체 칩 상에 형성되지 않을 수 있다.
상기 반도체 패키지의 다른 예에 의하면, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩은 서로 동일할 수 있다.
본 발명의 일 태양에 의한 인쇄 회로 기판이 제공된다. 상기 인쇄 회로 기판은, 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩을 탑재하는 베이스 기판, 상기 베이스 기판과 상기 제 1 반도체 칩 사이에 형성된 솔더 레지스트 층, 및 상기 솔더 레지스트 층 내에 형성된 제 1 리세스부를 포함하고, 상기 제 2 반도체 칩은 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하고, 상기 제 1 리세스부는 상기 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성될 수 있다.
상기 인쇄 회로 기판의 일 예에 의하면, 상기 제 1 반도체 칩의 상면은 상기 제 2 반도체 칩과 오버랩되는 제 1 영역 및 나머지 영역인 제 2 영역을 포함하고, 상기 제 1 리세스부는 상기 제 1 영역의 주변 단부(peripheral end portion)와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성될 수 있다.
상기 인쇄 회로 기판의 다른 예에 의하면, 상기 반도체 패키지는 상기 제 2 영역의 주변 단부와 대응되는 위치의 상기 솔더 레지스트 층 내로 형성되는 제 2 리세스부를 더 포함할 수 있다.
본 발명의 실시예들에 따른 인쇄 회로 기판 및 반도체 패키지는 인쇄 회로 기판의 리세스부와 반도체 칩 사이에 갭필 물질이 충전되므로, 갭필 마진이 개선될 수 있다.
또한 본 발명의 실시예들에 따른 인쇄 회로 기판 및 반도체 패키지는 언더필 공정시 언더필 수지가 흐를 수 있는 경로를 제공하는 리세스부를 포함하므로, 접착 테이프를 봉지하는 필렛(fillet)이 형성이 형성되는 것을 방지할 수 있다. 따라서 접착 테이프의 보이드(void)가 언더필 수지에 의해 트랩(trap)되는 것을 방지할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 인쇄 회로 기판을 개략적으로 나타낸 사시도이다.
도 2 는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도이다.
도 3은 도 2의 A-A'에 따른 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 개략적으로 나타낸 평면도이다.
도 5는 도 4의 B-B'에 따른 단면도이다.
도 6은 도 4의 C-C'에 따른 단면도이다.
도 7 은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 인쇄 회로 기판을 개략적으로 나타낸 평면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 나타낸 사시도이다.
도 9는 도 8의 D-D'에 따른 단면도이다.
도 10및 도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 인쇄 회로 기판을 개략적으로 나타낸 평면도들이다.
도 12 및 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도들이다.
도 14는 도 13의 E-E'에 따른 단면도이다.
도 15내지 도 17은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 인쇄 회로 기판을 개략적으로 나타낸 평면도들이다.
도 18 및 도 19는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도들이다.
도 20은 도 19의 F-F'에 따른 단면도이다.
도 21은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지를 개략적으로 나타낸 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 기술적 사상에 의한 실시예에 따른 인쇄 회로 기판(100)을 개략적으로 나타낸 사시도이다.
도 1을 참조하면, 인쇄 회로 기판(100)은 베이스 기판(10), 솔더 레지스트 층(20), 및 리세스부(30)를 포함할 수 있다.
베이스 기판(10)은 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 베이스 기판(10)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다.
예를 들어, 베이스 기판(10)은 하나의 강성(Rigid) 기판이거나, 복수의 강성 기판이 접착되어 형성되거나, 얇은 가요성 인쇄 회로 기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들은 배선 패턴 및 접속 패드를 각각 포함할 수 있다. 또한, 베이스 기판(10)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다.
솔더 레지스트 층(20)은 솔더 레지스트 잉크를 베이스 기판(10) 상에 도포함으로써 형성될 수 있다. 상기 솔더 레지스트 잉크를 도포하는 방법으로는 스크린 코팅(screen coating), 롤 코팅(roll coating) 및 커튼 코팅(curtain coating) 등이 있다. 롤 코팅의 경우 스크린 코팅에 비해 균일한 두께의 솔더 레지스트 층을 형성하는데 상대적으로 유리하다.
솔더 레지스트 잉크는 용매(solvent), 광중합 개시제, 아크릴레이트계 수지, 에폭시계 수지 및 필러(filler) 등을 포함할 수 있다. 광중합 개시제는 자외선에 의하여 라디칼(radical)화되어 아크릴레이트계 수지의 중합반응을 유도한다. 에폭시계 수지는 열에 의하여 경화될 수 있다. 또한, 상기 필러는 솔더 레지스트 잉크의 열팽창 계수(coefficient of thermal expansion, CTE)을 낮추는 역할을 한다.
리세스부(30)는 솔더 레지스트 층(20) 내에 형성될 수 있다. 또한, 리세스부(30)는 베이스 기판(10)을 노출시킬 수 있다. 더욱 구체적으로, 베이스 기판(10) 상에 제 1 반도체 칩(40)이 탑재되고, 제 1 반도체 칩(40) 상에 제 2 반도체 칩(50)이 적층될 수 있다. 이 경우 제 2 반도체 칩(50)은 제 1 반도체 칩(40)으로부터 돌출된 적어도 하나의 단부를 포함할 수 있다. 리세스부(30)는 단부와 대응되는 위치의 솔더 레지스트 층(20) 내에 형성될 수 있다.
다시 말해, 제 1 반도체 칩(40)의 상면은 상기 제 2 반도체 칩(50)과 오버랩되는 제 1 영역(1) 및 나머지 영역인 제 2 영역(2)을 포함할 수 있다. 이 경우 리세스부(30)는 제 1 영역(1)의 주변 단부(peripheral end portion)와 대응되는 위치의 솔더 레지스트 층(20) 내에 형성될 수 있다.
도 2 는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(200)를 개략적으로 나타낸 사시도이다. 도 3은 도 2의 A-A'에 따른 단면도이다. 이 실시예에 따른 반도체 패키지(200)는 도 1의 인쇄 회로 기판(100)을 포함할 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 2 및 도 3을 참조하면, 반도체 패키지(200)는 베이스 기판(10), 솔더 레지스트 층(20), 리세스부(30), 제 1 반도체 칩(40), 제 2 반도체 칩(50), 및 절연 부재(60)를 포함할 수 있다.
제 1 반도체 칩(40)은 솔더 레지스트 층(20) 상에 탑재될 수 있다. 더욱 구체적으로, 제 1 반도체 칩(40)은 제 1 접착 테이프(45)를 통해 솔더 레지스트 층(20) 상에 탑재될 수 있다. 제 1 접착 테이프(45)는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프가 사용될 수 있다. 또한, 제 1 접착 테이프(45)는 산화 알루미늄, 질화 알루미늄, 실리콘 산화물, 베릴륨 산화물을 포함하는 테이프일 수도 있다.
비록 도면에 도시하지는 않았지만, 제 1 반도체 칩(40)은 플립칩 본딩을 통해 베이스 기판(10)과 전기적으로 연결될 수도 있다. 이 경우 제 1 반도체 칩(40)과 베이스 기판(10) 사이에 제 1 접착 테이프(45)가 아닌 언더필 수지(미도시)가 개재될 수도 있다.
제 2 반도체 칩(50)은 제 2 접착 테이프(55)를 통해 제 1 반도체 칩(40) 상으로 적층될 수 있다. 이 경우 제 2 반도체 칩(50)은 제 1 반도체 칩(40)으로부터 돌출된 적어도 하나의 단부를 포함할 수 있다. 이하 상기 적어도 하나의 단부가 형성된 영역을 오버행 영역(OH)으로 정의하기로 한다.
상술한 바와 같이, 리세스부(30)는 제 2 반도체 칩(50)으로부터 돌출된 단부, 즉 오버행 영역(OH)와 대응되는 위치의 솔더 레지스트 층(20) 내에 형성될 수 있다. 다시 말해, 도 1에서 설명한 바와 같이, 리세스부(30)는 제 1 영역(1)의 주변 단부와 대응되는 위치의 솔더 레지스트 층(20) 내에 형성될 수 있다.
모세관 현상을 이용하여, 절연 부재(60)가 제 2 반도체 칩(50)과 리세스부(30) 사이의 갭에 주입될 수 있다. 더욱 구체적으로 상기 절연 부재(60)는 제 2 반도체 칩(50)과 리세스부(30)에 의해 노출된 베이스 기판(10) 사이에 주입될 수 있다. 본 실시예의 경우 절연 부재(60)는 언더필 수지이며, 상기 언더필 수지는 에폭시계 수지 및 실리카 입자와 같은 필러(filler, 65)를 포함할 수 있다.
종래 리세스부(30)가 형성되지 않은 경우, 제 2 반도체 칩(50)과 솔더 레지스트 층(20) 사이의 갭(h1)의 크기보다 언더필 수지 내에 포함된 필러(65)의 지름이 더 크다면, 필러(65)를 포함하는 언더필 수지가 상기 갭(h1)으로 주입되지 않아 언더필 보이드(underfill void)와 같은 불량이 유발될 수 있다. 그러나 본 실시예의 경우 리세스부(30)에 의해 제 2 반도체 칩(50)과 베이스 기판(10) 사이의 갭(h2)의 거리가 증가할 수 있고, 따라서 언더필 수지와 같은 절연 부재(60)의 필러(65)가 더욱 용이하게 갭(h2)으로 주입될 수 있다. 즉, 갭필 마진(gap-fill margin)이 증가하여 반도체 소자의 신뢰성이 개선될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(200)를 개략적으로 나타낸 평면도이다. 도 5는 도 4의 B-B'에 따른 단면도이다. 도 6은 도 4의 C-C'에 따른 단면도이다. 이 실시예에 따른 반도체 패키지(200)는 도 2 및 도 3의 실시예에 따른 반도체 패키지(200)의 변형예일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 4를 참조하면, 절연 부재(60)인 언더필 수지가 제 2 반도체 칩(50)과 리세스부(30) 사이에 형성된다. 더욱 구체적으로, 절연 부재(60)는 제 2 반도체 칩(50)과 리세스부(30)에 의해 노출된 베이스 기판(10) 사이에 형성될 수 있다. 또한, 절연 부재(60)는 제 1 반도체 칩(40)의 측면과 접촉할 수 있다. 절연 부재(60)의 두께는 제 1 반도체 칩(40)의 두께, 제 1 접착 테이프(45)의 두께, 및 솔더 레지스트 층(20)의 두께의 합과 동일할 수 있다.
솔더 레지스트 층(20)은 외부와의 전기적 연결이 필요한 본딩 패드(80)가 외부로 노출될 수 있도록 형성될 수 있다. 본딩 패드(80)는 제 1 및 제 2 반도체 칩들(40, 50)과 와이어 본딩(wire bonding)이 이루어지는 부분일 수 있다. 따라서 제 1 및 제 2 반도체 칩(40, 50)은 와이어(70) 및 본딩 패드(80)를 통하여 베이스 기판(10) 내부의 회로패턴(미도시)과 전기적으로 연결될 수 있다.
제 1 반도체 칩(40)과 제 2 반도체 칩(50)은 서로 동일한 반도체 칩일 수 있다. 즉, 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)의 레이아웃 및 칩 패드 배치가 서로 동일할 수 있다. 또한, 인쇄 회로 기판(100)의 배선 패턴의 최적화를 위해, 제 2 반도체 칩(50)은 제 1 반도체 칩(40)과 수직으로 대칭되도록 적층될 수 있다.
비록 도면의 경우 제 1 반도체 칩(40)이 직접 인쇄 회로 기판(100) 상에 탑재되고 제 2 반도체 칩(50)이 제 1 반도체 칩(40) 상으로 적층되는 구조를 도시하고 있지만, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 반도체 칩이 아닌 칩 스케일 패키지(chip scale package, CSP)가 인쇄 회로 기판(100) 상에 탑재되고 적층되는 경우에도, 본 발명의 기술 사상이 적용될 수 있다.
도 7 은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 인쇄 회로 기판(100)을 개략적으로 나타낸 평면도이다. 도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(200)를 나타낸 사시도이고, 도 9는 도 8의 D-D'에 따른 단면도이다. 이 실시예에 따른 인쇄 회로 기판(100) 및 반도체 패키지(200)는 도 1 내지 도 6의 실시예에 따른 반도체 패키지(200)의 변형예일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 7 내지 도 9를 참조하면, 제 1 및 제 2 반도체 칩들(40, 50)은 오프셋 배치를 갖도록 적층될 수 있다. 이 경우 오프셋 구조로 적층된 제 2 반도체 칩(50)의 단부와 베이스 기판(10) 사이에 절연 부재(60)가 충전된다. 더욱 구체적으로, 제 1 반도체 칩(40)으로부터 돌출된 제 2 반도체 칩(50)의 단부인 오버행 영역(OH)과 베이스 기판(10) 사이에 절연 부재(60)가 충전된다. 갭필 마진을 증가시키기 위해 오버행 영역(OH)과 대응되는 솔더 레지스트 층(20) 내로 리세스부(30)가 형성된다.
절연 부재(60)는 제 1 반도체 칩(40) 및 제 2 반도체 칩(50)을 모두 봉지하도록 연장되는 몰딩 부재일 수 있다. 즉 절연 부재(60)는 언더필 수지에 한정되지 않는다. 리세스부(30)를 형성하여 제 2 반도체 칩(50) 하부의 갭필 마진을 증가시킴으로써, 언더필 수지를 이용하지 않고도, 제 2 반도체 칩(50)과 베이스 기판(10) 사이를 몰딩 부재로 직접 충전할 수 있다.
도 10및 도 11은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 인쇄 회로 기판(100)을 개략적으로 나타낸 평면도들이다. 이 실시예에 따른 반도체 패키지(200)는 도 1의 인쇄 회로 기판(100)을 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.
도 10 및 도 11을 참조하면, 리세스부(90)는 오버행 영역(OH)과 인접하여 형성될 수 있다. 보다 구체적으로, 제 1 반도체 칩(40)의 상면이 제 2 반도체 칩(50)과 오버랩되는 제 1 영역(1) 및 나머지 영역인 제 2 영역(2)을 포함할 경우, 리세스부(90)는 제 1 영역(1)의 주변 단부(peripheral end portion)와 대응되는 위치의 솔더 레지스트 층(20) 내에 형성될 수 있다. 즉, 리세스부(90)는 오버행 영역(OH)와 대응되는 영역 이외의 영역에서, 제 1 반도체 칩(40)의 주변 단부를 따라 솔더 레지스트 층(20) 내에 형성될 수 있다.
도 10과 같이, 리세스부(90)는 제 1 반도체 칩(40)의 제 2 영역(2)의 주변 단부 전체를 둘러싸는 형태로 형성될 수 있다. 또한, 도 11과 같이, 리세스부(90)는 제 1 반도체 칩(40)의 제 2 영역(2)의 주변 단부 일부만을 둘러싸는 형태로 형성될 수도 있다. 리세스부(90)의 폭은 도 10에 나타난 바와 같이 오버행 영역(OH)의 폭보다 얇을 수도 있고, 도 11에 나타난 바와 같이 오버행 영역(OH)의 폭과 동일할 수도 있다. 그러나 리세스부(90)의 형성 패턴은 오버행 영역(OH)과 인접하여 형성됨으로써 언더필 공정시 언더필 수지가 흐를 수 있는 경로를 제공하도록 형성될 뿐, 도 10 및 도11에 나타난 형상들에 한정되지 않음에 유의한다.
도 12 및 도 13은 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(200)를 개략적으로 나타낸 사시도들이다. 도 14는 도 13의 E-E'에 따른 단면도이다. 이 실시예에 따른 반도체 패키지(200)는 도 10의 인쇄 회로 기판(100)을 포함할 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 12를 참조하면, 언더필 공정을 수행하기 위해, 제 2 반도체 칩(50)의 오버행 영역(OH)과 인접하여 언더필 수지와 같은 절연 부재(60)를 적어도 한 방울 떨어뜨린다. 이 경우 언더필 수지(60)는 모세관 현상에 의해 오버행 영역(OH)과 대응되는 솔더 레지스트 층(20) 상으로 흘러 들어간다. 따라서 언더필 수지(60)가 제 2 반도체 칩(50)의 하면과 솔더 레지스트 층(20) 사이에 충전될 수 있다.
종래 리세스부(90)가 형성되지 않은 경우, 언더필 수지(60)가 제 1 반도체 칩(40)의 상면을 타고 올라가 제 2 반도체 칩(50)의 4면에 필렛(fillet)을 형성하게 된다. 상기 필렛은 제 2 접착 테이프(55)를 봉지하고, 따라서 제 2 접착 테이프(55) 내부에 발생된 보이드(void, V)가 빠져나갈 수 있는 경로(path)가 밀폐될 수 있다. 상기 보이드(V)는 반도체 패키지(200)의 후속 가열 공정에 의하여 제거될 수 있으나, 제 2 반도체 칩(50)의 4면에 필렛이 형성되는 경우, 상기 후속 가열 공정에 의하더라도 상기 보이드(V)가 잔존하게 되는 보이드 트랩(void trap) 현상이 발생한다. 이러한 보이드 트랩에 의해 제 2 반도체 칩(50)의 박리(delamination)와 같은 신뢰성 문제가 발생할 수 있다.
그러나 본 발명의 실시예들에 따른 반도체 패키지(200)는 언더필 공정시 언더필 수지(60)가 흐를 수 있는 경로를 제공하는 리세스부(90)를 포함하므로, 제 2 접착 테이프(55)를 봉지하는 필렛이 형성되는 것을 방지할 수 있다. 다시 말해, 리세스부(90)는 제 2 접착 테이프(55)에 형성된 보이드(void, V)가 언더필 수지(60)에 의해 트랩(trap)되는 것을 방지할 수 있다.
도 13 및 도 14를 참조하면, 오버행 영역(OH)과 대응되는 솔더 레지스트 층(20) 및 리세스부(90) 상에 언더필 수지가 주입된다. 더욱 구체적으로, 제 1 반도체 칩(40)의 상면이 제 2 반도체 칩(50)과 오버랩되는 제 1 영역(1)의 주변 단부와 대응되는 솔더 레지스트 층(20) 및 제 1 반도체 칩(40)의 제 1 영역(1) 외의 영역인 제 2 영역(2)의 주변 단부와 대응되는 리세스부(90) 상에 언더필 수지가 주입된다.
제 1 영역(1)을 채운 언더필 수지(60)는 리세스부(90)를 채우고, 제 1 반도체 칩(40)의 상면을 타고 올라가 필렛을 형성하지 않는다. 즉, 언더필 수지(60)는 제 1 영역(1)과 제 2 영역(2)의 경계와 대응되는 위치의 제 1 반도체 칩(40) 상에 형성되지 않고, 리세스부(90)를 따라 형성된다. 따라서 제 2 접착 테이프(55)에 형성된 보이드(V)를 밀폐하는 필렛이 형성되지 않아 반도체 패키지(200)의 후속 가열 공정에 의하여 제거될 수 있다. 따라서 제 2 반도체 칩(50)의 박리 문제를 방지할 수 있고, 반도체 패키지(200)의 신뢰성이 개선될 수 있다.
도 15내지 도 17은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 인쇄 회로 기판(100)을 개략적으로 나타낸 평면도들이다. 이 실시예에 따른 반도체 패키지(200)는 도 1의 인쇄 회로 기판(100)과 도 10 및 도 11의 인쇄 회로 기판(100)이 조합된 변형예들일 수 있다. 이하 중복되는 설명은 생략하기로 한다.
도 15 및 도 16을 참조하면, 제 1 리세스부(30)는 오버행 영역(OH)과 대응되는 위치의 솔더 레지스트 층(20) 내로 형성될 수 있다. 즉, 제 1 리세스부(30)는 제 1 반도체 칩(40)의 상면이 제 2 반도체 칩(50)과 오버랩되는 제 1 영역(1)의 주변 단부와 대응되는 솔더 레지스트 층(20) 내로 형성될 수 있다. 제 2 리세스부(90)는 제 1 반도체 칩(40)의 제 1 영역(1) 외의 영역인 제 2 영역(2)의 주변 단부와 대응되는 솔더 레지스트 층(20) 내로 형성될 수 있다.
제 1 리세스부(30)와 제 2 리세스부(90)는 서로 이격될 수 있다. 더욱 구체적으로, 제 2 리세스부(90)로 언더필 수지(60)의 이동 경로가 형성될 수 있도록, 언더필 수지(60)의 유량을 고려하여 제 1 리세스부(30)와 제 2 리세스부(90)의 이격 거리가 조절될 수 있다. 또한, 도 17과 같이 제 1 리세스부(30)와 제 2 리세스부(90)는 서로 연결될 수도 있다.
도 18 및 도 19는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(200)를 개략적으로 나타낸 사시도들이다. 도 20은 도 19의 F-F'에 따른 단면도이다. 이 실시예에 따른 반도체 패키지(200)는 도 15 또는 도 17의 인쇄 회로 기판(100)을 포함할 수 있다. 이하 중복되는 설명은 생략하기로 한다.
상술한 바와 같이, 제 1 리세스부(30)에 의해 언더필 수지(60)의 갭필 마진이 증가될 수 있다. 또한, 제 2 리세스부(90)는 언더필 수지(60)의 추가 이동 경로를 제공하므로, 언더필 수지(60)가 제 1 영역(1)과 제 2 영역(2)의 경계와 대응되는 위치의 제 1 반도체 칩(40) 상에 형성되지 않을 수 있다.
도 21은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(200)를 개략적으로 나타낸 사시도이다.
도 21을 참조하면, 제 1 반도체 칩(40)과 제 2 반도체 칩(50)은 서로 동일한 반도체 칩이고, 서로 수직으로 대칭되도록 적층될 수 있다. 마찬가지로, 제 1 반도체 칩(40)과의 전기적 연결을 위한 제 1 본딩 패드들(80a)은 제 2 반도체 칩(50)과의 전기적 연결을 위한 제 2 본딩 패드들(80b)과 수직으로 대칭되도록 형성될 수 있다. 이 경우 제 1 와이어들(70a)은 제 1 반도체 칩(40)과 제 1 본딩 패드들(80a)을 전기적으로 연결하고, 제 2 와이어들(70b)은 제 2 반도체 칩(50)과 제 2 본딩 패드들(80b)을 전기적으로 연결할 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

Claims (10)

  1. 베이스 기판;
    상기 베이스 기판 상에 형성되며, 리세스부를 포함하는 솔더 레지스트 층;
    상기 베이스 기판 상에 탑재된 제 1 반도체 칩; 및
    상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하는 제 2 반도체 칩을 포함하고,
    상기 리세스부는, 상기 솔더 레지스트 층 상에서 상기 제 1 반도체 칩과 서로 이격되고, 상기 제 2 반도체 칩의 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 반도체 패키지는 상기 제 2 반도체 칩과 상기 리세스부 사이에 형성된 절연 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 절연 부재는 상기 제 1 반도체 칩의 측면과 접촉하는 것을 특징으로 하는 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 절연 부재는 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩을 봉지하도록 연장된 것을 특징으로 하는 반도체 패키지.
  5. 베이스 기판;
    상기 베이스 기판 상에 형성된 솔더 레지스트 층;
    상기 솔더 레지스트 층 내에 형성되며, 상기 베이스 기판을 노출시키는 제 1 리세스부;
    상기 베이스 기판 상에 탑재된 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩과 상기 제 1 리세스부 사이에 형성된 절연 부재를 포함하고,
    상기 제 1 리세스부는, 상기 솔더 레지스트 층 상에서 상기 제 1 반도체 칩과 서로 이격되고, 상기 제 2 반도체 칩의 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 반도체 칩의 상면은 상기 제 2 반도체 칩과 오버랩되는 제 1 영역 및 나머지 영역인 제 2 영역을 포함하고,
    상기 제 1 리세스부는 상기 제 1 영역의 주변 단부(peripheral end portion)와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 반도체 패키지는 상기 제 2 영역의 주변 단부와 대응되는 위치의 상기 솔더 레지스트 층 내로 형성되는 제 2 리세스부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 반도체 칩 및 상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩을 탑재하는 베이스 기판;
    상기 베이스 기판과 상기 제 1 반도체 칩 사이에 형성된 솔더 레지스트 층; 및
    상기 솔더 레지스트 층 내에 형성된 제 1 리세스부를 포함하고,
    상기 제 2 반도체 칩은 상기 제 1 반도체 칩으로부터 돌출된 적어도 하나의 단부를 포함하고,
    상기 제 1 리세스부는, 상기 솔더 레지스트 층 상에서 상기 제 1 반도체 칩과 서로 이격되고, 상기 제 2 반도체 칩의 적어도 하나의 단부와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 1 반도체 칩의 상면은 상기 제 2 반도체 칩과 오버랩되는 제 1 영역 및 나머지 영역인 제 2 영역을 포함하고,
    상기 제 1 리세스부는 상기 제 1 영역의 주변 단부(peripheral end portion)와 대응되는 위치의 상기 솔더 레지스트 층 내에 형성된 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서,
    상기 반도체 패키지는 상기 제 2 영역의 주변 단부와 대응되는 위치의 상기 솔더 레지스트 층 내로 형성되는 제 2 리세스부를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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