KR20150019290A - 반도체 패키지 및 이의 제조방법 - Google Patents

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    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

반도체 패키지 및 이의 제조 방법에서, 반도체 패키지는 인쇄회로 기판 상에 적층되는 복수의 반도체 칩들과, 상기 반도체 칩들 사이에 개재되는 절연성 접착 패턴들과, 상기 최상부 반도체 칩 상에 구비되고, 방열성 접착 패턴에 의해 접착되는 방열 패턴 및 상기 회로 기판 상에 배치되고, 상기 복수의 반도체 칩들, 절연성 접착 패턴들, 방열성 접착 패턴 및 방열 패턴의 측벽 상에 구비되는 몰드 구조물을 포함할 수 있다. 상기 반도체 패키지는 제조시의 공정불량이 감소될 수 있다.

Description

반도체 패키지 및 이의 제조방법{Semiconductor package and method of manufacturing the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 칩이 적층되는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 반도체 소자를 포함하는 전자제품의 소형화됨에 따라 반도체 패키지도 소형화, 박형화 및 고밀도화 되고 있다. 이에따라, 반도체 칩들이 적층된 칩 온 칩(Chip on Chip, COC)형 반도체 패키지가 개발되고 있다. 그러나, 상기 COC형 반도체 패키지들을 형성하기 위한 조립 공정이 용이하지 않다.
본 발명의 목적은 조립 공정시의 불량이 감소되는 반도체 패키지를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 패키지의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지는, 인쇄회로 기판을 포함한다. 상기 인쇄회로 기판 상에는 복수의 반도체 칩들이 적층된다. 상기 반도체 칩들 사이에는 절연성 접착 패턴들이 개재된다. 상기 최상부 반도체 칩 상에는 방열성 접착 패턴에 의해 접착되는 방열 패턴이 구비된다. 또한, 상기 회로 기판 상에서, 상기 복수의 반도체 칩들, 절연성 접착 패턴들, 방열성 접착 패턴 및 방열 패턴의 측벽 상에는 몰드 구조물이 구비된다.
본 발명의 일 실시예에서, 상기 복수의 반도체 칩들 중 적어도 하나는 관통 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 방열 패턴은 상기 최상부의 반도체 칩의 상부면 수평 면적보다 더 넓은 수평 면적을 갖고, 상기 최상부 반도체 칩을 덮을 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법으로, 회로 기판 상에, 절연성 접착 패턴들을 이용하여 반도체 칩들을 임시 접착시켜, 적층된 반도체 칩들 사이에 상기 절연성 접착 패턴들이 개재된 임시 적층 칩들을 형성한다. 상기 임시 적층 칩들 상에, 방열성 접착 패턴을 이용하여 상기 방열 패턴들을 열적 압착시켜 하부의 반도체 칩들을 완전히 본딩하여 적층 칩들을 형성하고, 상기 적층 칩들 상에 각각 상기 방열 패턴들을 형성한다. 또한, 상기 회로 기판 상에 몰드 물질을 주입하여, 상기 복수의 반도체 칩들, 절연성 접착 패턴들, 방열성 접착 패턴들 및 방열 패턴들의 측벽 상에 몰드 구조물을 형성한다.
본 발명의 일 실시예에서, 상기 임시 적층 칩들을 형성하기 위하여, 상기 회로 기판 상에 리플로우 공정을 통해 제1 반도체 칩들을 접착한다. 각각의 제2 반도체 칩들의 저면에 제1 절연성 접착 패턴을 형성한다. 또한, 상기 제1 반도체 칩들 상에 상기 제1 절연성 접착 패턴이 형성된 제2 반도체 칩들을 각각 얼라인하고 제1 압력 및 제1 온도하에서 임시 접착한다.
계속하여, 제3 내지 제n 반도체 칩들(n은 3이상의 정수)에 대해 각각 상기 절연성 접착 패턴 형성 및 상기 임시 접착 공정을 반복 수행할 수 있다. 상기 제1 온도는 상기 반도체 칩들에 포함된 접속 구조물들이 녹는 온도보다 낮은 온도일 수 있다.
본 발명의 일 실시예에서, 상기 적층 칩들 상에 상기 방열 패턴들을 형성하기 위한 열적 압착 단계는 상기 임시 적층 칩들을 형성하기 위한 임시 접착 단계보다 높은 제2 온도 및 제2 압력에서 수행될 수 있다.
상기 제2 압력은 상기 임시 적층 칩들을 형성하기 위한 임시 접착 단계의 제1 압력의 3배 내지 10배의 압력일 수 있다. 상기 제2 온도는 상기 반도체 칩들에 포함되는 접속 구조물들이 녹는 온도보다 높은 온도일 수 있다.
본 발명의 일 실시예에서, 상기 각각의 방열 패턴들은 그 하부에 위치하는 상기 최상부의 반도체 칩의 상부면 수평 면적보다 더 넓은 수평 면적을 갖고, 상기 최상부 반도체 칩을 덮을 수 있다.
본 발명의 일 실시예에서, 상기 적층 칩 상에 상기 방열 패턴을 형성하기 위하여, 지지용 케리어 상에 방열판 및 방열성 접착 필름을 형성한다. 상기 방열성 접착 필름 및 방열판의 일부를 잘라내어 방열 패턴들 및 방열성 접착 패턴들을 형성한다. 상기 방열성 접착 패턴 부위들을 각각의 임시 적층 칩 상에 얼라인하고 열적 압착시켜, 상기 임시 적층 칩 상에 상기 방열 패턴을 형성한다.
본 발명의 일 실시예에서, 상기 복수의 반도체 칩들 중 적어도 하나는 관통 전극을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 절연성 접착 필름과 상기 방열성 접착 패턴은 서로 다른 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 몰드 구조물이 형성된 상기 회로 기판의 저면에 접속 단자를 부착할 수 있다. 또한, 상기 회로 기판 상에 개별 반도체 패키지가 형성되도록 상기 몰드 구조물 및 회로 기판을 절단할 수 있다.
본 발명의 실시예들에 따르면, 칩 본딩 공정 시 발생되는 불량을 감소하면서 반도체 패키지를 제조할 수 있다. 또한, 상기 반도체 패키지는 우수한 동작 특성 및 높은 신뢰성을 가질 수 있다.
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 나타내는 단면도이다.
도 2 내지 도 11은 도 1에 도시된 반도체 패키지의 제조방법을 나타내는 단면도들이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
반도체 패키지
도 1은 본 발명의 일실시예에 의한 반도체 패키지를 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 반도체 패키지(500)는 회로 기판(100), 상기 회로 기판(100) 상에 적층되는 반도체 칩들(110, 120, 130)과, 상기 반도체 칩들(110, 120, 130) 사이에 개재되는 절연성 접착 패턴들(116. 118)을 포함한다. 최상부 반도체 칩(130) 상에는 방열성 접착 패턴(156)에 의해 접착되는 방열 패턴(Heat Slug, 154)이 구비된다. 상기 회로 기판(100) 상에서 상기 반도체 칩들(110, 120, 130), 절연성 접착 패턴(116, 118), 방열성 접착 패턴(156) 및 방열 패턴(154)을 측벽을 덮는 몰드 구조물(160)을 포함한다.
상기 회로 기판(100)에 적층되는 반도체 칩들(110, 120, 130)의 수는 한정되지 않는다. 이하에서는 상기 회로 기판(100)에 3개의 반도체 칩(110, 120, 130)이 적층되는 것을 예로 들면서 설명한다. 상기 회로 기판(100)으로부터 적층 순서대로 제1 내지 제3 반도체 칩(110, 120, 130)이라 한다. 따라서, 최상부 반도체 칩은 제3 반도체 칩(130)이 된다.
상기 회로 기판(100)은 절연성 및 내열성 물질을 포함하고 소정의 강도를 갖는 평판 형상의 몸체와, 상기 몸체의 내부에 배치된 다수의 회로 패턴을 포함한다. 상기 회로 패턴은 상기 몸체의 상면 및 하면에 노출된 접속부와 연결되고 상기 접속부와 상기 회로 패턴을 통하여 상기 반도체 칩 및 접속 단자(170)가 서로 전기적으로 연결될 수 있다. 상면에 배치된 상기 접속부는 상기 제1 반도체 칩(110)의 제1 접속 구조물(102)과 접촉할 수 있다. 하면에 배치된 상기 접속부는 접속 단자(170)와 접촉될 수 있다. 상기 접촉 단자(170)는 솔더 볼을 포함할 수 있다.
상기 몸체는 에폭시 수지 기판, 폴리이미드 기판과 같은 열경화성 수지 계통이나 평판이나 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기필름이 부착된 평판을 포함할 수 있다. 상기 회로 패턴은 상기 몸체의 내부에 패턴형상으로 배치되고 전원공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선을 포함할 수 있다. 각 배선들은 상기 몸체의 상면 및 하면에 각각 형성된 다수의 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 상기 회로 기판(100)은 상기 회로 패턴이 인쇄공정에 의해 형성된 인쇄회로기판(printed circuit board, PCB)을 포함한다.
상기 제1 내지 제3 반도체 칩(110, 120, 130)은 적층 칩을 구성할 수 있다. 상기 적층 칩은 다수의 메모리 소자를 포함하거나, 메모리 소자 및 로직 소자가 적층되는 형상을 가질 수 있다. 상기 메모리 소자는 디램, 에스램, 플래시 등을 포함할 수 있다. 상기 제1 내지 제3 반도체 칩(110, 120, 130)은 소자와 범프가 웨이퍼 단위로 패키징된 후 칩 단위로 절단되어 제조되는 웨이퍼 레벨 칩일 수 있다.
최상부 반도체 칩을 제외한 제1 및 제2 반도체 칩(110, 120)에는 실리콘 웨이퍼를 관통하는 각각 제1 및 제2 관통 전극들(104, 114, TSV, Through Silicon Via)이 포함될 수 있다. 또한, 상기 제1 및 제2 관통 전극(104, 114)과 각각 접촉하는 제1 및 제2 패드들(105, 115)이 포함될 수 있다. 따라서, 상기 제1 내지 제3 반도체 칩(110, 120, 130)은 상기 제1 및 제2 관통 전극들(104, 114)을 통해 수직 방향으로 전기적으로 서로 연결되는 구조를 가질 수 있다. 상기 제1 내지 제3 반도체 칩(110, 120, 130)의 하면에는 제1 내지 제3 접속 구조물(102, 112, 122)이 구비된다. 상기 제1 내지 제3 접속 구조물(102, 112, 122)은 솔더 범프를 포함할 수 있다. 상기 제2 및 제3 접속 구조물(112, 122)은 상기 제1 및 제2 패드들(104, 115)과 접촉함으로써, 상기 제1 및 제2 관통 전극들(104, 114)과 전기적으로 연결될 수 있다.
상기 회로 기판(100) 상에는 제1 반도체 칩(110)이 본딩된다. 상기 제1 반도체 칩(110)의 하면에 구비되는 제1 접속 구조물(102)과 상기 회로 기판(100)은 리플로우 공정을 통해 본딩될 수 있다. 상기 리플로우 공정의 경우, 별도의 압력을 가하지 않은 상태에서 열적으로 상기 제1 접속 구조물(102)과 상기 회로 기판(100)을 본딩한다. 이 경우, 상기 회로 기판(100)과 상기 제1 반도체 칩(110) 사이의 갭 부위에는 절연성 접착 필름이 구비되지 않을 수 있다.
상기 제1 반도체 칩(110) 상에는 제2 반도체 칩(120)이 본딩된다. 상기 제1 및 제2 반도체 칩(110, 120) 사이에는 제1 절연성 접착 패턴(116)이 개재된다. 즉, 제1 절연성 접착 패턴(116)을 사용하여, 상기 제2 반도체 칩(120)의 하면에 구비되는 제2 접속 구조물(112)과 상기 제1 반도체 칩(110)이 본딩된다. 상기 제1 절연성 접착 패턴(116)은 열 및 압력을 가하여 상, 하부의 반도체 칩을 접착시킬 수 있고, 상, 하부 반도체 칩 사이의 갭들을 채울수 있는 절연 물질을 포함할 수 있다. 상기 제1 절연성 접착 패턴(116)은 접착 수지 조성물인 NCF(Non-conductive film)를 포함할 수 있다. 또는, 상기 제1 절연성 접착 패턴(116)은 NCP(Non-conductive paste)를 포함할 수 있다. 그러나, 상기 제1 절연성 접착 패턴(116)은 이에 한정되지는 않는다.
상기 제2 반도체 칩(120) 상에는 제3 반도체 칩(130)이 본딩된다. 상기 제2 및 제3 반도체 칩(120, 130) 사이에는 제2 절연성 접착 패턴(118)이 개재된다. 즉, 상기 제3 반도체 칩(130)의 하면에 구비되는 제3 접속 구조물(122)은 상기 제2 절연성 접착 패턴(118)을 이용하여 상기 제2 반도체 칩(120) 상에 부착된다. 상기 제2 절연성 접착 패턴(118)은 열 및 압력을 가하여 상, 하부의 반도체 칩을 접착시킬 수 있고, 상, 하부 반도체 칩 사이의 갭들을 채울수 있는 물질을 포함할 수 있다. 상기 제2 절연성 접착 패턴(118)은 상기 제1 절연성 접착 패턴(116)과 동일한 물질일 수 있다.
상기 제1 내지 제3 반도체 칩(110, 120, 130)은 각각 제1 내지 제3 두께를 가질 수 있다. 예를들어, 상기 제1 및 제2 두께는 수 십㎛ 범위 내 일 수 있다. 상기 제1 및 제2 두께는 서로 동일하거나 다를 수 있다.
최상부 반도체 칩인 상기 제3 반도체 칩(130)은 그 하부에 위치하는 상기 제1 및 제2 반도체 칩(110, 120)의 두께의 1 내지 2배의 두께를 가질 수 있다. 이와같이, 상기 제3 두께는 상기 제1 및 제2 두께와 동일하거나 더 두꺼울 수 있다.
상기 방열 패턴(154)은 상기 최상부 반도체 칩(130) 상에 구비된다. 상기 최상부 반도체 칩(130)과 방열 패턴(154) 사이에는 방열성 접착 패턴(156)이 구비된다.
상기 방열성 접착 패턴(156)은 상기 최상부 반도체 칩(130)과 방열 패턴(154)을 긴밀한 접착을 위해 제공된다. 또한, 상기 방열성 접착 패턴(156)은 상기 반도체 칩들(110, 120, 130)을 동작시킬 때 발생되는 열을 상기 방열 패턴(154)으로 빠르게 전달하는 역할을 한다, 상기 방열성 접착 패턴(156)은 열전재(Thermal Interface Material: TIM)로 알려진, 열 전도 재료가 이용될 수 있다. 즉, 상기 방열성 접착 패턴(156)은 상기 제1 및 제2 절연성 접착 패턴(116, 118)과는 다른 물질을 포함할 수 있다. 상기 방열성 접착 패턴(156)은 열 및 압력을 가하여 상기 최상부 반도체 칩(130)과 방열 패턴(154)을 접착시킬 수 있는 물질을 포함할 수 있다.
상기 방열 패턴(154)은 상기 최상부 반도체 칩(130)의 상부면을 전체를 덮으면서, 상기 최상부 반도체 칩(130)의 측벽에 비해 측방으로 더 돌출되는 형상을 가질 수 있다. 일 예로, 상기 방열 패턴(154)의 측벽은 상기 최상부 반도체 칩(130)의 측벽에 비해 수㎛만큼 돌출되는 형상을 가질 수 있다. 따라서, 상기 방열 패턴(154)은 상기 최상부 반도체 칩(130)의 상부면보다 더 넓은 평면 면적을 가질 수 있다. 그러나, 상기 방열 패턴(154)은 하나의 개별 반도체 패키지 내에 포함되는 회로 기판의 상부면의 면적보다는 좁은 평면 면적을 가질 수 있다.
상기 방열 패턴(154)은 최상부에 위치한 제3 반도체 칩(130)의 제3 두께보다 더 두꺼운 제4 두께를 가질 수 있다. 상기 방열 패턴(154)은 열전도도가 높은 금속 물질을 포함할 수 있다. 일 예로, 상기 방열 패턴(154)은 구리를 포함할 수 있다.
상기 몰드 구조물(160)은 상기 반도체 칩들(110, 120, 130)을 외부 환경으로부터 보호하고 상기 반도체 칩(110, 120, 130)을 상기 회로 기판(100)에 안정적으로 고정시킨다. 상기 몰드 구조물(160)은 절연성 수지를 포함할 수 있다. 예를 들면, 상기 몰드 구조물(160)은 에폭시 수지, 열경화성 수지, 규산염, 촉매제 또는 물감 색소 등을 포함하는 혼합물을 포함할 수 있다. 일 예로, 상기 몰드 구조물(160)은 에폭시 수지인 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)를 포함할 수 있다.
본 실시예에서, 회로 기판(100)과 제1 반도체 칩(110) 사이의 갭들 사이에는 절연 접착 패턴이 구비되지 않는다. 그러므로, 상기 몰드 구조물(160)은 상기 회로 기판(100)과 제1 반도체 칩(110) 사이의 갭들 내부를 채우는 형상을 가질 수 있다.
또한, 상기 제1 및 제2 반도체 칩(110, 120) 사이의 갭과 상기 제2 및 제3 반도체 칩(120, 130) 사이의 갭 사이에는 제1 및 제2 절연성 접착 패턴(116, 118)이 구비된다. 또한, 상기 제3 반도체 칩(130) 및 방열 패턴 사이의 갭에는 방열성 접착 패턴(156)이 구비된다. 때문에, 상기 몰드 구조물(160)은 상기 제1 내지 제3 반도체 칩(110, 120, 130)의 측벽, 상기 제1 및 제2 절연성 접착 패턴(116, 118)의 측벽 및 상기 방열성 접착 패턴(156) 상에 구비될 수 있다.
상기 방열 패턴(154)은 상기 제3 반도체 칩(130)의 상부 표면보다 넓은 평면 넓이를 갖는다. 때문에, 상기 방열 패턴(154)의 측벽에 구비되는 상기 몰드 구조물(160)의 제1 폭(w1)은 상기 제3 반도체 칩(130)의 측벽에 구비되는 상기 몰드 구조물의 제2 폭(w2)보다 더 좁을 수 있다. 한편, 상기 방열 패턴(154)의 상부면에는 상기 몰드 구조물(160)이 구비되지 않을 수 있다.
이와같이, 본 실시예에 따른 반도체 패키지는 몰드 구조물이 상기 방열 패턴의 측벽까지 덮는 형상을 가질 수 있다. 즉, 몰드 구조물을 형성하기 이 전에, 충분한 두께 및 평면 넓이를 갖는 방열 패턴이 형성된다. 상기 반도체 패키지는 제조 공정 시에 발생되는 불량이 감소되고, 상기 몰드 구조물 형성 시에 발생되는 공정 불량을 감소되어 우수한 동작 특성 및 신뢰성을 가질 수 있다.
반도체 패키지의 제조방법
도 2 내지 도 11은 도 1에 도시된 반도체 패키지의 제조방법을 나타내는 단면도들이다.
도 2를 참조하면, 회로 기판(100) 상에 제1 반도체 칩들(110)을 수평 방향으로 실장한다. 상기 제1 반도체 칩들(110)은 후속의 개별화를 위한 절단 공정이 수행될 수 있도록 나란하게 배치될 수 있다.
상기 회로 기판(100) 상에 상기 제1 반도체 칩들(110)을 실장하기 위하여, 상기 회로 기판(100)에서 칩을 탑재하기 위한 각 위치에 상기 제1 반도체 칩들에 포함되는 제1 접속 구조물들(102)이 얼라인되도록 위치시킨다. 이 후, 상기 제1 접속 구조물들(102)이 녹을 수 있는 온도로 리플로우 공정을 수행하여, 상기 제1 반도체 칩(110)과 상기 회로 기판(100)을 서로 연결시킨다. 상기 리플로우 공정 시에는 상기 제1 반도체 칩(110)에 압력을 가하지 않을 수 있다. 상기 회로 기판(100)과 상기 제1 반도체 칩(110) 사이에는 별도의 접착 필름이 구비되지 않을 수 있다.
도 3을 참조하면, 상기 제2 반도체 칩(120)의 표면 부위에 제1 절연성 접착 패턴(116)을 형성한다. 상기 제1 절연성 접착 패턴(116)이 형성된 상태의 제2 반도체 칩들(120)을 상기 제1 반도체 칩들(110) 상에 각각 제1 임시 접착시킨다. 따라서, 상기 제2 반도체 칩(120)의 제2 접속 구조물들(112)은 상기 제1 반도체 칩 상부면의 접속부와 임시 접착된다. 상기 제1 임시 접착 공정은 제1 온도하에서 상기 제1 압력을 가하면서 수행할 수 있다.
상기 제1 온도는 상기 제2 접속 구조물들(112)이 녹지 않을 정도의 온도일 수 있다. 일 예로, 상기 제1 온도는 50 내지 150℃일 수 있으며, 보다 바람직하게 상기 제1 온도는 50 내지 100℃일 수 있다. 또한, 상기 제1 압력은 상기 제1 반도체 칩들이 충분히 접착하기 위해 요구되는 압력보다 낮은 압력일 수 있다. 일 예로, 상기 제1 압력은 상기 반도체 칩들이 충분히 접착하기 위해 요구되는 압력의 1/3 내지 1/10 정도의 압력일 수 있다.
상기 제1 임시 접착 공정을 통해, 상기 제1 및 제2 반도체 칩들(110, 120)은 후속 공정을 수행하는 중에 반도체 칩들이 미끄러져 접착 위치가 변경되지 않을 정도로 고정될 수 있다. 현 단계에서, 상기 제1 및 제2 반도체 칩(110, 120)은 완전한 접착이 이루어지지 않는다. 상기 제1 및 제2 반도체 칩(110, 120)의 접촉 부위를 제외한 상기 제1 및 제2 반도체 칩(110, 120) 사이의 갭에는 상기 제1 절연성 접착 패턴(116)이 채워질 수 있다.
상기 제1 임시 접착 공정에서는 낮은 온도 및 압력으로 공정이 진행되기 때문에, 상기 제1 및 제2 반도체 칩들(110, 120)을 임시 접착할 때 상기 제1 절연성 접착 패턴(116)이 오버플로우되어 상기 제1 및 제2 반도체 칩들(110)의 측방, 상부면 부위 및 하부면 부위 등으로 이동하는 등의 문제가 발생되지 않을 수 있다. 그러므로, 상기 제1 절연성 접착 패턴(116)이 오버플로우되어 발생되는 공정 불량을 억제할 수 있다.
도 4를 참조하면, 상기 제3 반도체 칩(130)의 표면 부위에 제2 절연성 접착 패턴(118)을 형성한다. 상기 제2 절연성 접착 패턴(118)은 상기 제1 절연성 접착 패턴(118)과 동일한 물질일 수 있다.
최상부에 위치하는 상기 제3 반도체 칩(130)은 그 하부에 위치하는 상기 제1 및 제2 반도체 칩(110, 120)의 두께의 1 내지 2배의 두께를 가질 수 있다. 또한, 상기 제3 반도체 칩(130)은 수십㎛ 범위의 두께를 가질 수 있다. 즉, 상기 제3 반도체 칩(130)은 상기 제1 및 제2 반도체 칩(110, 120)과 동일하거나 제1 및 제2 반도체 칩(110, 120)보다 다소 두꺼울 수 있다.
상기 제2 절연성 접착 패턴(118)이 형성된 상태의 제3 반도체 칩들(130)을 상기 제2 반도체 칩들(120) 상에 각각 제2 임시 접착시킨다. 상기 제2 임시 접착 공정은 상기 제1 임시 접착 공정과 동일할 수 있다. 즉, 상기 제2 임시 접착 공정은 상기 제1 온도 하에서 상기 제1 압력을 가하면서 수행할 수 있다.
상기 제2 및 제3 반도체 칩들(120, 130)은 상기 제2 임시 접착 공정을 통해 후속 공정을 수행하는 중에 반도체 칩들이 미끄러져 접착 위치가 변경되지 않을 정도로 고정될 수 있다. 현 단계에서, 상기 제2 및 제3 반도체 칩(120, 130)은 완전한 접착이 이루어지지 않는다. 그러므로, 상기 제2 절연성 접착 패턴(118)이 오버플로우되어 발생되는 공정 불량을 억제할 수 있다.
상기 공정을 수행하면, 상기 회로 기판(100) 상에는 복수의 반도체 칩들이 적층된 각각의 임시 적층 칩들(140)이 형성된다.
도 5를 참조하면, 방열판(150)을 지지하기 위한 케리어(190)를 마련한다. 상기 케리어(190)는 링 형상을 가질 수 있다. 상기 링의 내부에는 방열판(150)을 고정시키기 위한 테이프면이 형성되어 있을 수 있다.
상기 케리어(190)의 테이프면 상에 방열판(150)을 접착시키고, 상기 방열판(150) 표면 상에 방열성 접착 필름(152)을 형성한다. 상기 방열판(150)은 평판 형상을 가질 수 있다. 상기 방열판(150)은 상기 제3 반도체 칩(130)보다 더 두꺼운 두께를 가질 수 있다.
도 6을 참조하면, 상기 방열판(150) 및 방열성 접착 필름(152)을 소잉(sawing)하여 방열 패턴(154) 및 방열성 접착 패턴(156)을 형성한다. 상기 방열 패턴(154) 및 방열성 접착 패턴(156)은 상기 각각의 임시 적층 칩들 상에 위치하도록 패터닝된다.
또한, 상기 방열 패턴(154) 및 방열성 접착 패턴(156)은 상기 적층 칩들의 최상부에 위치하는 제3 반도체 칩들(130)을 덮으면서, 상기 최상부 반도체 칩(130)의 측벽에 비해 측방으로 더 돌출되도록 형성된다.
도 7을 참조하면, 상기 방열성 접착 패턴(156)과 상기 최상부의 제3 반도체 칩(130)의 표면을 접촉시키고, 제2 온도 및 제2 압력하에서 열 압착시켜 상기 방열 패턴(154)과 상기 제3 반도체 칩(130)을 본딩한다. 이 후, 도 8에 도시된 것과 같이, 상기 케리어(190)를 제거한다.
상기 제2 온도는 상기 제2 및 제3 반도체 칩들(120, 130)에 포함된 제2 및 제3 접속 구조물들(112, 122)이 녹을 정도의 온도일 수 있다. 즉, 상기 제2 온도는 상기 제1 온도보다 높은 온도일 수 있다. 일 예로, 상기 제2 온도는 200 내지 300℃일 수 있으며, 보다 바람직하게 상기 제2 온도는 220 내지 250℃일 수 있다. 또한, 상기 제2 압력은 상기 임시 접착된 반도체 칩들이 완전하게 접착되도록 하기 위해 요구되는 압력일 수 있다. 상기 제2 압력은 상기 제1 압력보다 높을 수 있으며, 일 예로, 상기 제2 압력은 상기 제1 압력의 3 내지 10배의 압력일 수 있다.
상기 열 압착 본딩 공정을 수행하면, 상기 방열 패턴들(154)과 상기 제3 반도체 칩들(130)은 서로 본딩될 수 있다. 또한, 임시 접착되어 있던 상기 제1 및 제2 반도체 칩들(110, 120)과 상기 제2 및 제3 반도체 칩들(120, 130)은 상기 제2 온도 및 제2 압력이 가해지면서 완전하게 본딩될 수 있다. 따라서, 상기 회로 기판(100) 상에는 상기 제1 내지 제3 반도체 칩(110, 120, 130)이 적층된 각각의 적층 칩들이 형성된다.
상기 각각의 방열 패턴들(154)은 상기 제3 반도체 칩(130)의 상부면을 완전하게 덮을 수 있다. 또한, 상기 각각의 방열 패턴들(154)의 측벽은 상기 제3 반도체 칩(130)의 측벽에 비해 측방에 비해 돌출되는 형상을 가질 수 있다. 즉, 상기 방열 패턴들(154) 사이의 수평 갭인 제1 갭(d1)은 상기 제3 반도체 칩들(130) 사이의 수평 갭인 제2 갭(d2)보다 좁게 형성될 수 있다.
상기 방열 패턴(154)은 상기 제3 반도체 칩(130)의 두께보다 더 두꺼울 수 있다. 상기 방열 패턴(154)이 구비됨으로써, 상기 제3 반도체 칩(130)의 저면부로부터 상기 방열 패턴(154) 상부까지 충분한 두께를 가질 수 있다.
이와같이, 상기 제3 반도체 칩(130)의 저면부로부터 상기 방열 패턴(154)의 상부까지의 두께가 충분하게 증가됨에 따라, 상기 열 압착 본딩 공정 시에 가해지는 강한 압력에 의해 상기 제1 및 제2 절연성 접착 패턴(116, 118)이 오버플로우되어 상기 방열 패턴(154)의 상부면까지 이동하는 것을 억제할 수 있다. 또한, 상기 방열 패턴들(154) 사이의 제1 갭(d1)이 매우 좁아서, 상기 제1 및 제2 절연성 접착 패턴(116, 118)이 오버플로우되어 상기 방열 패턴(154)의 상부면까지 이동하는 것을 효과적으로 막아줄 수 있다.
따라서, 상기 제1 및 제2 절연성 접착 패턴(116, 118)의 오버플로우에 의해 발생되는 불량이 억제될 수 있다. 예를들어, 상기 접착 필름이 오버플로우되어 방열 패턴(154)의 상부면에 부착되어 고화되는 경우에는, 후속 공정들을 수행하는 중에 크랙(crack) 등과 같은 불량이 발생될 수 있다.
도 9를 참조하면, 상기 적층 칩들 사이의 갭 부위에 몰드 물질을 주입시키고 압력을 가하여 몰드 구조물(160)을 형성한다. 이 때, 상기 하부의 적층 칩들에도 압력이 가해질 수 있다. 방열 효과를 위하여, 상기 방열 패턴들 상에는 상기 몰드 구조물(160)이 형성되지 않을 수 있다.
상기 회로 기판(100)과 제1 반도체 칩(110) 사이의 갭들 사이에는 절연성 접착 패턴이 구비되지 않는다. 그러므로, 상기 몰드 구조물(160)은 상기 회로 기판(100)과 제1 반도체 칩(110) 사이의 갭들 내부를 채우는 형상을 가질 수 있다. 상기 제1 및 제2 반도체 칩(110, 120) 사이의 갭과, 제2 및 제3 반도체 칩(120, 130) 사이의 갭에는 각각 제1 및 제2 절연 접착 패턴이 구비된다. 상기 제3 반도체 칩(130) 및 방열 패턴 사이의 갭에는 방열성 접착 패턴이 구비된다.
그러므로, 상기 몰드 구조물(160)은 상기 제1 및 제2 절연성 접착 패턴(116, 118)과, 상기 방열성 접착 패턴(156)의 측벽 상에 형성될 수 있다. 또한, 상기 방열 패턴(154)의 측벽에도 몰드 구조물이 형성될 수 있다.
도 10을 참조하면, 상기 회로 기판(100) 하부에 접속 단자(170)를 부착시킨다. 상기 접속 단자(170)는 솔더 볼을 포함할 수 있다. 상기 공정을 수행하면, 상기 회로 기판(100) 상에는 복수개의 반도체 패키지들이 완성된다.
도 11 및 도 1을 참조하면, 상기 회로 기판(100)에 형성된 복수개의 반도체 패키지들이 개별화되도록 절단하여 각각의 반도체 패키지들(192)을 형성한다.
설명한 것과 같이, 본 실시예의 방법에 의하면, 임시 적층 칩 상에 방열 패턴을 형성하는 공정에서 열 압착 본딩 공정을 수행하여 상기 임시 적층된 각 반도체 칩들을 완전하게 본딩한다. 따라서, 각 칩들의 본딩하는 공정에서 절연성 접착 패턴들이 오버플로우되는 것을 감소시킬 수 있다. 또한, 상기 방열 패턴이 형성되어 있는 상태에서 몰드 구조물을 형성함으로써, 상기 반도체 패키지는 상기 방열 패턴 및 방열성 접착 패턴의 측벽 상에도 몰드 구조물이 형성되는 구조를 가질 수 있다.
본 발명은 반도체 칩이 적층된 반도체 패키지를 포함하는 통신 장치나 저장 장치 등의 전자 제품에 유용하게 채택되어 사용될 수 있다.
100 : 회로 기판 102, 112, 122 : 제1 내지 제3 접속 구조물
110, 120, 130 : 제1 내지 제3 반도체 칩
104, 114 : 제1 및 제2 관통 전극
116, 118 : 제1 및 제2 절연성 접착 패턴

Claims (10)

  1. 회로 기판;
    상기 회로 기판 상에 적층되는 복수의 반도체 칩들;
    상기 반도체 칩들 사이에 개재되는 절연성 접착 패턴들;
    상기 최상부 반도체 칩 상에 구비되고, 방열성 접착 패턴에 의해 접착되는 방열 패턴; 및
    상기 회로 기판 상에 배치되고, 상기 복수의 반도체 칩들, 절연성 접착 패턴들, 방열성 접착 패턴 및 방열 패턴의 측벽 상에 구비되는 몰드 구조물을 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 복수의 반도체 칩들 중 적어도 하나는 관통 전극을 포함하는 반도체 패키지.
  3. 제1항에 있어서, 상기 방열 패턴은 상기 최상부의 반도체 칩의 상부면 수평 면적보다 더 넓은 수평 면적을 갖고, 상기 최상부 반도체 칩을 덮는 반도체 패키지.
  4. 회로 기판 상에, 절연성 접착 패턴들을 이용하여 반도체 칩들을 임시 접착시켜, 적층된 반도체 칩들 사이에 상기 절연성 접착 패턴들이 개재된 임시 적층 칩들을 형성하는 단계;
    상기 임시 적층 칩들 상에, 방열성 접착 패턴을 이용하여 상기 방열 패턴들을 열적 압착시켜 하부의 반도체 칩들을 완전히 본딩하여 적층 칩들을 형성하고, 상기 적층 칩들 상에 각각 상기 방열 패턴들을 형성하는 단계; 및
    상기 회로 기판 상에 몰드 물질을 주입하여, 상기 복수의 반도체 칩들, 절연성 접착 패턴들, 방열성 접착 패턴들 및 방열 패턴들의 측벽 상에 몰드 구조물을 형성하는 단계를 포함하는 반도체 패키지의 제조 방법.
  5. 제4항에 있어서, 상기 임시 적층 칩들을 형성하는 단계는,
    i) 상기 회로 기판 상에 리플로우 공정을 통해 제1 반도체 칩들을 접착하는 단계;
    ii) 각각의 제2 반도체 칩들의 저면에 제1 절연성 접착 패턴을 형성하는 단계; 및
    iii) 상기 제1 반도체 칩들 상에 상기 제1 절연성 접착 패턴이 형성된 제2 반도체 칩들을 각각 얼라인하고 제1 압력 및 제1 온도하에서 임시 접착하는 단계를 포함하는 반도체 패키지의 제조 방법.
  6. 제5항에 있어서,
    제3 내지 제n 반도체 칩들(n은 3이상의 정수)에 대해 각각 상기 ii) 및 iii) 공정을 반복 수행하는 단계를 더 포함하는 반도체 패키지의 제조 방법.
  7. 제5항에 있어서, 상기 제1 온도는 상기 반도체 칩들에 포함된 접속 구조물들이 녹는 온도보다 낮은 온도인 반도체 패키지의 제조 방법.
  8. 제4항에 있어서, 상기 적층 칩들 상에 상기 방열 패턴들을 형성하기 위한 열적 압착 단계는 상기 임시 적층 칩들을 형성하기 위한 임시 접착 단계보다 높은 제2 온도 및 제2 압력에서 수행되는 반도체 패키지의 제조 방법.
  9. 제8항에 있어서, 상기 제2 압력은 상기 임시 적층 칩들을 형성하기 위한 임시 접착 단계의 제1 압력의 3배 내지 10배의 압력인 반도체 패키지의 제조 방법.
  10. 제4항에 있어서, 상기 각각의 방열 패턴들은 그 하부에 위치하는 상기 최상부의 반도체 칩의 상부면 수평 면적보다 더 넓은 수평 면적을 갖고, 상기 최상부 반도체 칩을 덮는 반도체 패키지의 제조 방법.
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