JP2008124435A - マルチスタックパッケージ及びその製造方法 - Google Patents

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鶴均 邊
Taisai Cho
泰濟 趙
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鍾輔 沈
Sang Uk Han
相旭 韓
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Abstract

【課題】第１パッケージの底部の開口内に、下部の第２パッケージの一部が挿入される構造を持つマルチスタックパッケージ及びその製造方法を提供する。
【解決手段】第１基板１２０に電気的に連結された状態で第１基板１２０の第１表面１２０ａ上に固定されている第１半導体チップ１６２と、を備える第１パッケージ１０２と、第１基板１２０に電気的に連結されており、第３表面１４０ａ及び第４表面１４０ｂを持つ第２基板１４０と、第２基板１４０に電気的に連結された状態で第２基板１４０の第３表面１４０ａ上に固定されており、第１開口１２０ｈ内に挿入されている第２半導体チップ１２０と、を備える第２パッケージ１０４と、第１パッケージ１０２と第２パッケージ１０４とを電気的に連結させるために、第１開口１２０ｈの周囲で第１基板１２０の第２表面１２０ｂと第２基板１４０の第３表面１４０ａとの間に形成されているジョイント１７０と、を備える。
【選択図】図４

Description

本発明は、半導体チップパッケージ及びその製造方法に係り、特に、複数の半導体チップを積層して一つのパッケージに形成できるマルチスタックパッケージ（Ｍｕｌｔｉ Ｓｔａｃｋ Ｐａｃｋａｇｅ：ＭＳＰ）及びその製造方法に関する。
半導体産業が発展されるにつれて電子機器の小型化、軽量化及び多機能化が加速化されつつある。これにより、同一または異種の半導体チップを一つの単位パッケージに具現するＭＳＰ技術が開発された。ＭＳＰ技術によれば、それぞれの半導体チップを個別的なパッケージに具現する場合に比べて、パッケージのサイズ、重さ及び実装面積の観点において有利である。特に、携帯用コンピュータのサイズが順次縮小されるにつれて、高集積化及び高性能化された集積回路を具現するために、さらに多くの半導体チップを搭載して一つのパッケージを製造するか、ＳＦＦ（Ｓｍａｌｌ Ｆｏｒｍ Ｆａｃｔｏｒ）を具現するために異種の半導体チップを組み合わせて単一パッケージを製造する必要性が増大した。
図１は、従来技術によるＭＳＰ構造を示す断面図である。
図１を参照すれば、従来技術によるＭＳＰ １０は、第１基板２０上に第１半導体チップ２２が第１密封剤２８によりモールディングされている下部パッケージ１２と、第２基板３０上に第２半導体チップ３２及び第３半導体チップ３４が垂直に積層されているスタックモジュールが第２密封剤３８によりモールディングされている上部パッケージ１４とが垂直にアラインされているスタック構造を持つ。第１基板２０及び第２基板３０には、これらをそれぞれ外部回路と電気的に連結させるための第１ランド２６及び第２ランド３６が形成されている。前記下部パッケージ１２及び上部パッケージ１４は、前記第１ランド２６と第２ランド３６との間でジョイントの役割を行うソルダーボール４０により相互電気的に連結される。
図１に例示されたＭＳＰ １０構造では、下部パッケージ１２及び上部パッケージ１４それぞれの高さｈ１、ｈ２がＭＳＰ １０の全体高さｈを決定する。したがって、ＭＳＰ １０の全体高さｈを低めるためには、下部パッケージ１２及び上部パッケージ１４それぞれの高さｈ１、ｈ２を低めなければならない。すなわち、図１に例示されたＭＳＰ １０構造でＭＳＰ １０の全体高さｈを低めるためには、第１パッケージ１２及び第２パッケージ１４の内部にある第１、２及び第３半導体チップ２２、３２、３４それぞれの高さを低める方法、第１半導体チップ２２の上面から第１密封剤２８の上面までの高さ、または前記第３半導体チップ３４の上面から第２密封剤３８の上面までの高さを低める方法、第１及び第２基板２０、３０それぞれの高さを低める方法を考慮できる。しかし、これらの方法は、パッケージ形成工程を進めるのに当って技術的な限界があって適用し難い。
また、第１パッケージ１２の第１半導体チップ２２及びこれを覆っている密封剤２８の高さｈ３によって、前記下部パッケージ１２と上部パッケージ１４との間に所定のギャップを確保せねばならないので、前記下部パッケージ１２と上部パッケージ１４との間に連結されるソルダーボール４０のサイズを一定レベル以下に縮めることが不可能であって、ソルダーボールのピッチ縮小に限界がある。したがって、限定された空間内に形成される入出力ラインの密度を高めるのに限界がある。
本発明の目的は、前記の従来技術での問題点に鑑みてなされたものであり、複数の半導体チップを積層して一つのパッケージに形成したＭＳＰで、上下部にそれぞれ位置するパッケージ間の電気的連結のためのジョイントのサイズを縮めつつＭＳＰの全体高さを低めることができる構造を持つＭＳＰを提供することである。
本発明の他の目的は、パッケージ形成工程で技術的な限界により制限されずに低くなった全体高さを持つＭＳＰを製造できるＭＳＰの製造方法を提供することである。
前記目的を達成するために、本発明によるマルチスタックパッケージは、所定位置に第１開口が形成されており、第１表面及び第２表面を持つ第１基板と、前記第１基板に電気的に連結された状態で前記第１基板の第１表面上に固定されている第１半導体チップと、を備える第１パッケージと、前記第１基板に電気的に連結されており、第３表面及び第４表面を持つ第２基板と、前記第２基板に電気的に連結された状態で前記第２基板の第３表面上に固定されており、前記第１開口内に挿入されている第２半導体チップと、を備える第２パッケージと、前記第１パッケージと前記第２パッケージとを電気的に連結させるために、前記第１開口の周囲で前記第１基板の第２表面と前記第２基板の第３表面との間に形成されているジョイントと、を備える。
本発明によるマルチスタックパッケージで、前記第２半導体チップは、密封材により密封されている構造を持つ。この場合、前記第２半導体チップは、前記密封材により密封された状態で前記第１開口内に挿入される。
前記第１半導体チップは、第１接着層により前記第１基板の第１表面上に固定されうる。この場合、前記第１接着層は、前記第１開口を通じて前記第２半導体チップと相互対向する。または、前記第１接着層には、前記第１開口に対応する位置に第２開口が形成されうる。この場合、前記第１半導体チップは、前記第１開口及び第２開口を通じて前記第２半導体チップと相互対向する。
前記第１開口内で、前記第１パッケージと前記第２パッケージとの間には、これらを相互接着させるためのパッケージ間ギャップ充填層が介在される。前記パッケージ間ギャップ充填層は、前記第１開口の側壁と前記第１開口を通じて露出される前記第１パッケージの底面とに沿って延びている。
前記第１半導体チップは、前記第１接着層により前記第１基板の第１表面上に固定されている場合、前記パッケージ間ギャップ充填層は、前記第１接着層の底面に接着さている。または、前記パッケージ間ギャップ充填層は、前記第１半導体チップの底面に接着されている。
前記パッケージ間ギャップ充填層は、接着性物質、非接着性物質、導電性物質、非導電性物質、または熱伝導性物質からなる。
本発明によるマルチスタックパッケージで、前記第１パッケージは、前記第１基板の第２表面に形成された複数の導電性第１ランドをさらに備え、前記第２パッケージは、前記第２基板の第３表面に形成された複数の導電性第２ランドをさらに備えることがある。この場合、前記ジョイントは、前記第１ランドと前記第２ランドとの間に接合されている金属バンプからなる。
前記他の目的を達成するために、本発明の第１態様によるマルチスタックパッケージの製造方法では、第１表面及び第２表面を持つ第１基板の前記第１表面上に第１半導体チップが実装されている第１パッケージを形成する工程と、第３表面及び第４表面を持つ第２基板の前記第３表面上に第２半導体チップが実装されている第２パッケージを形成する工程と、前記第１パッケージの第１基板の所定領域を前記第２表面から所定深さほど除去して、前記第１半導体チップの下部にトレンチを形成する工程と、前記トレンチ内に前記第２パッケージの第２半導体チップを挿入する工程と、前記第１基板と前記第２基板とを電気的に連結させる工程と、を含む。
本発明の第１態様によるマルチスタックパッケージの製造方法において、前記トレンチを形成する工程は、前記第１基板の一部を除去して前記第１基板を貫通する第１開口を形成する工程を含む。
前記第１パッケージを形成する工程は、前記第１半導体チップを第１接着層を通じて前記第１基板上に接着させる工程を含み、前記トレンチを形成する工程は、前記第１基板の一部及び第１接着層の一部を除去して、前記第１基板を貫通する第１開口及び前記第１接着層を貫通する第２開口を形成する工程を含む。
本発明の第１態様によるマルチスタックパッケージの製造方法において、前記トレンチ形成後、前記トレンチ内に前記第２半導体チップを挿入する前に、前記トレンチの内壁にパッケージ間ギャップ充填層を形成する工程をさらに含み、前記第２半導体チップを挿入する工程で、前記第２パッケージが前記パッケージ間ギャップ充填層に接するように前記トレンチ内に挿入される。
前記パッケージ間ギャップ充填層を形成するために、前記トレンチの内壁に接着性物質からなるフィルムを付着できる。または、前記パッケージ間ギャップ充填層を形成するために、前記トレンチの内壁に非接着性物質をドライコーティングできる。
また、前記他の目的を達成するために、本発明の第２態様によるマルチスタックパッケージの製造方法では、第１表面及び第２表面を持つ第１基板の所定領域に第１開口を形成する工程と、前記第１開口の少なくとも一部を覆うように、前記第１基板の第１表面上に第１半導体チップを実装して第１パッケージを形成する工程と、第３表面及び第４表面を持つ第２基板の前記第３表面上に第２半導体チップが実装されている第２パッケージを形成する工程と、前記第１開口内に前記第２パッケージの第２半導体チップを挿入する工程と、前記第１基板と前記第２基板とを電気的に連結させる工程と、を含む。
本発明の第２態様によるマルチスタックパッケージの製造方法において、前記第１パッケージを形成する工程は、上面に突出部が形成されたマウンティングテーブル上に前記第１基板を、前記突出部が前記第１基板の第１開口内に挿入されるように載置する工程と、前記突出部が前記第１開口内に挿入された状態で、前記第１半導体チップを前記第１表面上に実装する工程と、を含む。
前記第１パッケージを形成する工程は、前記第１半導体チップを第１接着層を通じて前記第１基板上に接着させる工程を含み、前記第１開口内に前記第２パッケージの第２半導体チップを挿入する前に、前記第１開口を通じて露出される前記第１接着層を除去して、前記第１開口を通じて前記第１半導体チップを露出させる工程をさらに含む。
また、本発明の第２態様によるマルチスタックパッケージの製造方法において、前記第１パッケージを形成した後、前記第１開口内に前記第２半導体チップを挿入する前に、前記第１開口の側壁と前記第１開口を通じて露出される前記第１パッケージの底面とにパッケージ間ギャップ充填層を形成する工程をさらに含み、前記第２半導体チップを挿入する工程で、前記第２パッケージが前記パッケージ間ギャップ充填層に接するように前記第１開口内に挿入される。
本発明によるマルチスタックパッケージは、上部に位置する第１パッケージの底部に形成されたトレンチまたは開口内に、下部に位置する第２パッケージの一部が挿入される。本発明によるマルチスタックパッケージは、相互結合される第１パッケージ及び第２パッケージそれぞれの厚さを薄くせずともマルチスタックパッケージの総厚さを薄くすることができる。したがって、第１パッケージ及び第２パッケージそれぞれの製造工程時、薄くなった基板を支持するための別途のキャリアフレームを使用する必要がなく、製造コストを低減することができ、かつ工程の難易度を低めることができる。また、第１パッケージ及び第２パッケージを相互整列させて結合させる時、第１パッケージに形成されたトレンチまたは開口がこれらパッケージ間結合のためのガイドの役割を行って、パッケージ間整列誤差が発生することを防止できる。そして、前記第１基板と第２基板との距離が狭くなって、これらを相互電気的に連結させるのに必要なジョイントのサイズを縮めることができる。その結果、ジョイントを小さなピッチで形成でき、したがって、基板の限定された面積内で配線パターン形成密度を高めることができて、高集積化及び高性能化された集積回路を具現するのに有利に適用できる。
以下、本発明の望ましい実施形態について添付図面を参照して詳細に説明する。
図２は、本発明の第１実施形態によるマルチスタックパッケージ１００の要部構成を示す断面図である。
図２を参照すれば、本発明の第１実施形態によるマルチスタックパッケージ１００は、相互垂直に積層されている第１パッケージ１０２及び第２パッケージ１０４を備える。
前記第１パッケージ１０２は、相互反対方向の第１表面１２０ａ及び第２表面１２０ｂを持つ第１基板１２０と、前記第１基板１２０の第１表面１２０ａ上に垂直に順に実装されている複数の半導体チップ１３２、１３４と、を備える。前記第１基板１２０は、通常のＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）または柔軟性ＰＣＢから形成されうる。
前記第１基板１２０には、前記半導体チップ１３２、１３４と対向する位置に第１開口１２０ｈが形成されている。図２に例示されたマルチスタックパッケージ１００で、前記第１開口１２０ｈは、前記第１基板１２０を貫通する貫通ホールの形態を持つ。しかし、本発明はこれに限定されるものではない。例えば、前記第１開口１２０ｈは、前記第１基板１２０を貫通せずに前記第１基板１２０の総厚さのうち一部の厚さに対応する深さを持つ形態を持ってもよい。図２に例示されたマルチスタックパッケージ１００の第１パッケージ１０２で、前記第１開口１２０ｈを通じて前記第１接着層１２２が露出され、したがって、前記第１開口１２０ｈ内で前記第１接着層１２２は、前記密封材１６８により密封された半導体チップ１６２と相互対向する。
前記第１基板１２０で、前記第１開口１２０ｈの周囲には導電パターン形成領域１２０ｐが含まれている。前記半導体チップ１３２は、第１接着層１２２を通じて前記第１基板１２０の第１表面１２０ａ上に固定されており、前記半導体チップ１３４は、第２接着層１２４を通じて前記第１半導体チップ１３２の上面に固定されている。前記半導体チップ１３２、１３４は、それぞれボンディングワイヤー１２６により前記第１基板１２０の第１表面１２０ａに露出されている導電性ランド１２８に接合されることで、前記第１基板１２０に電気的に連結される。前記半導体チップ１３２、１３４及びボンディングワイヤー１２６は、ＥＭＣ（Ｅｐｏｘｙ Ｍｏｌｄｉｎｇ Ｃｏｍｐｏｕｎｄ）のような密封材１３８で密封されている。図２に例示された本発明の第１実施形態によるマルチスタックパッケージ１００では、前記第１パッケージ１０２が２個の半導体チップ１３２、１３４が順に積層されている半導体チップ積層モジュールを備えるように図示されている。しかし、本発明はこれに限定されない。すなわち、前記第１パッケージ１０２が３個またはそれ以上の数の半導体チップが順に積層されている半導体チップ積層モジュールを備えてもよい。
前記第２パッケージ１０４は、相互反対方向の第３表面１４０ａ及び第４表面１４０ｂを持つ第２基板１４０と、前記第２基板１４０の第３表面１４０ａ上に実装されている半導体チップ１６２と、を備える。前記第２基板１４０は、通常のＰＣＢまたは柔軟性ＰＣＢから形成されうる。
前記第２基板１４０には、前記第２基板１４０のうち、前記半導体チップ１６２の下部及びその周囲に導電パターン形成領域１４０ｐが備えられている。前記半導体チップ１６２は、第３接着層１５２を通じて前記第２基板１４０の第３表面１４０ａ上に固定されている。前記半導体チップ１６２は、ボンディングワイヤー１５６により前記第２基板１４０の第３表面１４０ａに露出されている導電性ランド１４８に接合されることで、前記第２基板１４０に電気的に連結される。前記半導体チップ１６２及びボンディングワイヤー１５６は、ＥＭＣのような密封材１６８で密封されている。前記密封材１６８は、前記第２基板１４０上で前記半導体チップ１６２及びボンディングワイヤー１５６が形成された領域のみを密封するように、トップゲートモールド工程のような部分モールディング工程を通じて形成される。したがって、前記半導体チップ１６２及びボンディングワイヤー１５６の周囲で前記基板１４０上の第３表面１４０ａのうち、前記密封材１６８で覆われていない領域が露出されている。また、前記第２基板１４０の第４表面１４０ｂにおいて露出されているランド１４８には、前記第２基板１４０を外部回路基板と電気的に連結させるための複数のジョイント１８０が接合されている。
前記第２基板１４０上に実装された半導体チップ１６２は、前記密封材１６８により覆われた状態で前記第１基板１２０に形成された第１開口１２０ｈ内に挿入される。前記第２基板１４０上で半導体チップ１６２を密封している前記密封材１６８の幅Ｗ２は、前記第１基板１２０に形成された第１開口１２０ｈの幅Ｗ１と同じか、さらに小さい。
前記第１パッケージ１２０及び第２パッケージ１４０は、前記第１開口１２０ｈの周囲で前記第１基板１２０の第２表面１２０ｂに形成されたランド１２８と前記第２基板１４０の第３表面１４０ａに形成されたランド１４８との間に連結された、ジョイント１７０により相互電気的に連結されている。図２に例示されたマルチスタックパッケージ１００で、前記ジョイント１７０は、ソルダーボールのような金属バンプで構成されているように図示されている。
前記説明したような構成を持つ本発明の第１実施形態によるマルチスタックパッケージ１００では、第１パッケージ１０２及び第２パッケージ１０４それぞれの厚さを低めなくても、前記第１開口１２０ｈ内に挿入される前記密封材１６８の厚さほどに前記マルチスタックパッケージ１００の総厚さＴ１を低めることができる。したがって、第１パッケージ１０２及び第２パッケージ１０４それぞれの製造工程時、薄くなった基板を支持するための別途のキャリアフレームを必要としないので製造コストを低めることができ、薄くなった厚さを持つ基板を処理するための難しい工程を適用する必要がないので、工程の難易度を低めることができる。また、前記第１パッケージ１０２及び第２パッケージ１０４の形成工程時、基板の反り（ｗａｒｐａｇｅ）現象の発生、コプラナリティ（ｃｏ−ｐｌａｎａｒｉｔｙ）不良などが発生する可能性を低めることができる。また、前記第２パッケージ１０４の半導体チップ１６２が前記密封材１６８により密封された状態で前記第１開口１２０ｈ内に挿入されることによって、前記第１基板１２０と第２基板１４０との距離Ｄ１が狭くなる。その結果、前記第１基板１２０と第２基板１４０との間に接合されるジョイント１７０のサイズを縮めることができる。前記ジョイント１７０のサイズが小さくなれば、前記第１基板１２０と第２基板１４０との間で各ジョイント１７０をさらに減少したピッチで配置することが可能になって、限定された面積内で配線パターン形成密度が高くなるという利点がある。また、前記第１パッケージ１０２及び第２パッケージ１０４を相互整列させて結合させる時、前記第１パッケージ１０２に形成された第１開口１２０ｈが結合のためのガイドの役割を行って、前記第１パッケージ１０２及び第２パッケージ１０４を積層する時に整列誤差が発生することを防止できる。
図３は、本発明の第２実施形態によるマルチスタックパッケージ２００の要部構成を示す断面図である。
図３に例示されたマルチスタックパッケージ２００の構成は、次の説明を除いて図２に例示された本発明の第１実施形態によるマルチスタックパッケージ１００の構成とほぼ類似している。図３で、図２と同じ参照符号は同一部材を表す。したがって、本例では、図２の部材と同じ部材については、それについての詳細な説明を省略する。
本発明の第２実施形態によるマルチスタックパッケージ２００では、第１パッケージ２０２で、半導体チップ１３２が第１接着層２２２を通じて前記第１基板１２０の第１表面１２０ａ上に固定されており、前記第１接着層２２２には、前記第１基板１２０に形成された第１開口２２０ｈと連通される第２開口２２２ｈが形成されている。図３に例示されたマルチスタックパッケージ２００の第１パッケージ２０２で、前記第１開口２２０ｈ及び第２開口２２２ｈを通じて前記半導体チップ１３２が露出され、したがって、前記第１開口２２０ｈ及び第２開口２２２ｈ内で前記半導体チップ１３２は、前記密封材１６８により密封された半導体チップ１６２と相互対向する。
前記第２パッケージ２０４の半導体チップ１６２が前記密封材１６８により密封された状態で前記第１開口２２０ｈ及び第２開口２２２ｈ内に挿入されることによって、第１パッケージ２０２と第２パッケージ２０４とが相互結合される時、前記第２パッケージ２０４で密封材１６８により密封された半導体チップ１６２は、前記第２パッケージ２０２の半導体チップ１３２にさらに近接して位置決定されうる。したがって、前記第１基板１２０と第２基板１４０との距離Ｄ２がさらに狭くなりうる。
本発明の第２実施形態によるマルチスタックパッケージ２００では、前記第１基板１２０と第２基板１４０との距離Ｄ２が、図２に例示された第１実施形態によるマルチスタックパッケージ１００の場合よりさらに狭くなりうる。その結果、前記第１パッケージ２０２及び第２パッケージ２０４が相互結合されて得られるマルチスタックパッケージ２００の総厚さＴ２を、前記マルチスタックパッケージ１００の総厚さＴ１よりさらに薄くすることができる。また、前記第１基板１２０と第２基板１４０との間に接合されるジョイント２７０のサイズを、図２のジョイント１７０のサイズよりさらに小さく縮めることができる。したがって、各ジョイント２７０をさらに減少したピッチで配置することができて、限定された面積内で配線パターン形成密度をさらに高めることができる。
前記第１パッケージ２０２及び第２パッケージ２０４の構成は、前記説明したものを除いて図２の前記第１パッケージ１０２及び第２パッケージ１０４の構成と同一である。
図４は、本発明の第３実施形態によるマルチスタックパッケージ３００の要部構成を示す断面図である。
図４に例示されたマルチスタックパッケージ３００の構成は、次に説明するところを除いて、図２に例示された第１実施形態によるマルチスタックパッケージ１００の構成とほぼ類似している。図４で、図２と同じ参照符号は同一部材を表す。したがって、本例では図２の部材と同じ部材については、それについての詳細な説明を省略する。
本発明の第３実施形態によるマルチスタックパッケージ３００では、第１パッケージ１０２の第１開口１２０ｈ内で、前記第１パッケージ１０２と第２パッケージ１０４との間にパッケージ間ギャップ充填層３９０が介在されている。
前記パッケージ間ギャップ充填層３９０は、前記第１開口１２０ｈの側壁と前記第１開口１２０ｈを通じて露出される前記第１パッケージ１０２の底面とに沿って延びている。図４に例示された本発明の第３実施形態によるマルチスタックパッケージ３００では、前記パッケージ間ギャップ充填層３９０が前記第１接着層１２２の底面に接着されている。
前記パッケージ間ギャップ充填層３９０は、例えば、エポキシ樹脂からなるペーストまたはフィルム形態の接着性物質からなりうる。または、前記パッケージ間ギャップ充填層３９０は、非接着性物質、例えば、熱伝導性物質からなりうる。熱伝導性物質からなる前記パッケージ間ギャップ充填層３９０は、例えば半導体、金属、金属酸化物、及び有機物からなる群から選択される少なくとも一つの物質を含むことができる。特に、熱伝導性物質からなる前記パッケージ間ギャップ充填層３９０は、例えば、Ｓｉ、Ａｕ、Ａｇ、Ｃ、酸化亜鉛、及び酸化銀からなる群から選択される少なくとも一つの物質を含むことができる。または、前記パッケージ間ギャップ充填層３９０は、導電性物質からなりうる。導電性物質からなる前記パッケージ間ギャップ充填層３９０は、例えば、Ａｇ、Ｎｉ、ＡｕコーティングされたＮｉ及びＰｂからなる群から選択される少なくとも一つの物質からなる導電性フィラーを含むエポキシ樹脂からなりうる。または、前記パッケージ間ギャップ充填層３９０は、非導電性物質からなりうる。非導電性物質からなる前記パッケージ間ギャップ充填層３９０は、ＳｉＯ２、ゴムコーティングされたＳｉＯ２及びゴムからなる群から選択される少なくとも一つの物質からなる非導電性フィラーを含むエポキシ樹脂からなりうる。
本発明の第３実施形態によるマルチスタックパッケージ３００では、前記第１パッケージ１０２と第２パッケージ１０４との間にパッケージ間ギャップ充填層３９０が介在されているので、前記パッケージ間ギャップ充填層３９０により前記第１パッケージ１０２の前記第１開口１２０ｈを通じて露出される部分が保護されうる。また、前記パッケージ間ギャップ充填層３９０を介して相互結合される前記第１パッケージ１０２と第２パッケージ１０４との間の結合力が強化されて、前記マルチスタックパッケージ３００での結合信頼度を向上させることができる。そして、前記パッケージ間ギャップ充填層３９０の構成物質として熱伝導性物質を使用する場合、前記マルチスタックパッケージ３００で発生する熱が前記パッケージ間ギャップ充填層３９０を通じて外部に放出されて、前記マルチスタックパッケージ３００での熱放出特性が向上して前記マルチスタックパッケージ３００の信頼性を向上させることができる。
図５は、本発明の第４実施形態によるマルチスタックパッケージ４００の要部構成を示す断面図である。
図５に例示されたマルチスタックパッケージ４００の構成は、次に説明するところを除いて、図３に例示された第２実施形態によるマルチスタックパッケージ２００の構成とほぼ類似している。図５で、図３と同じ参照符号は同一部材を表す。したがって、本例では図３の部材と同じ部材については、それについての詳細な説明を省略する。
本発明の第４実施形態によるマルチスタックパッケージ４００では、第１パッケージ２０２の第１開口２２０ｈ内で、前記第１パッケージ２０２と第２パッケージ２０４との間にパッケージ間ギャップ充填層４９０が介在されている。前記パッケージ間ギャップ充填層４９０に関する詳細な構成は、図４を参照して説明したパッケージ間ギャップ充填層３９０について説明した通りである。したがって、本例では、前記パッケージ間ギャップ充填層４９０に関する詳細な説明は省略する。但し、図４に図示した本発明の第４実施形態によるマルチスタックパッケージ３００では、前記パッケージ間ギャップ充填層４９０が、前記第１開口２２０ｈ及び第２開口２２２ｈの各側壁と前記第１開口２２０ｈ及び第２開口２２２ｈを通じて露出される前記第１パッケージ１０２の底面とに沿って延びている。図５に例示された本発明の第４実施形態によるマルチスタックパッケージ４００では、前記パッケージ間ギャップ充填層４９０が前記半導体チップ１３２の底面に接している。
図６は、本発明の第１実施形態によるマルチスタックパッケージの製造方法を説明するためのフローチャートである。
図２ないし図６を参照して、本発明の第１実施形態によるマルチスタックパッケージ１００、２００、３００または４００の製造方法を説明する。
プロセス６１０で、第１表面１２０ａ及び第２表面１２０ｂを持つ第１基板１２０の前記第１表面１２０ａ上に、第１半導体チップが実装されている第１パッケージ１０２または２０２を形成する。前記第１半導体チップは、図２ないし図５に例示されたように、２個の半導体チップ１３２、１３４、または３個以上の複数の半導体チップが順に積層された半導体チップ積層モジュールを構成できる。そして、第３表面１４０ａ及び第４表面１４０ｂを持つ第２基板１４０の前記第３表面１４０ａ上に、第２半導体チップが実装されている第２パッケージ１０４または２０４を形成する。前記第２半導体チップは、図２ないし図５に例示された半導体チップ１６２で構成されうる。
プロセス６２０で、前記第１パッケージ１０２または２０２の第１基板１２０の所定領域を前記第２表面１２０ｂから所定深さほど除去して、前記第１半導体チップの下部にトレンチを形成する。図２及び図４に図示された例では、前記トレンチが前記第１開口１２０ｈで構成されうる。この場合、前記トレンチを形成するために、所定領域で前記第１基板１２０のみを一部除去して前記第１基板１２０を貫通する第１開口１２０ｈを形成してもよく、前記第１基板１２０を除去した後、前記第１開口１２０ｈを通じて露出される前記第１接着層１２２を所定厚さほどさらに除去してもよい。図３及び図５に図示された例では、前記トレンチが前記第１開口２２０ｈ及び第２開口２２２ｈの組み合わせで構成されうる。この場合、前記トレンチを形成するために、所定領域で前記第１基板１２０及び前記第１接着層２２２のみを一部除去して、前記第１基板１２０を貫通する第１開口２２０ｈ及び前記第１接着層２２２を貫通する第２開口２２２ｈを形成してもよく、前記第１基板１２０及び第１接着層２２２を一部除去した後、前記第１開口２２０ｈ及び第２開口２２２ｈを通じて露出される前記半導体チップ１３２を底面から所定厚さほどさらに除去してもよい。例えば、前記半導体チップ１３２を底面から所定厚さほど除去するために、前記半導体チップ１３２を構成するバルクシリコン基板の一部を所定厚さほど除去できる。
プロセス６３０で、前記トレンチ内にパッケージ間ギャップ充填層３９０または４９０を形成する。前記パッケージ間ギャップ充填層３９０または４９０を形成するために、前記トレンチの内壁に接着性物質からなるフィルムを付着できる。または、前記トレンチの内壁に非接着性物質をドライコーティングする方法を利用してもよい。場合によって、プロセス６３０は省略できる。
プロセス６４０で、前記トレンチ内に前記第２パッケージ１０２または２０２の第２半導体チップを挿入する。
前記説明したプロセス６３０を行った後にプロセス６４０が行われる場合には、プロセス６４０で前記第２パッケージ１０２または２０２の第２半導体チップの一部、例えば、前記半導体チップ１６２を密封する密封材１６８が前記パッケージ間ギャップ充填層３９０または４９０に接するように前記トレンチ内に挿入される。
前記説明したプロセス６３０が省略された場合において、プロセス６４０でトレンチ内に第２半導体チップを挿入した後、前記トレンチ内にパッケージ間ギャップ充填層３９０または４９０を形成するために、前記第２半導体チップを挿入した後、形成される前記トレンチ内のギャップ内にパッケージ間ギャップ充填層３９０または４９０形成のための物質を注入してもよい。前記パッケージ間ギャップ充填層３９０または４９０形成のために使われうる材料については、図４を参照して前記パッケージ間ギャップ充填層３９０に関して説明したものを参照する。
プロセス６５０で、前記第１基板１２０と前記第２基板１４０とを電気的に連結させる。このために、前記第１基板１２０の第２表面１２０ｂにあるランド１２８に連結されている金属バンプのようなジョイント１７０または２７０を、前記第２基板１４０の第３表面１４０ａにあるランド１４８にそれぞれ接合させることができる。例えば、前記ジョイント１７０または２７０は、Ｐｂからなるソルダーボールで構成されうる。前記第１パッケージ１０２または２０２に接合された前記ジョイント１７０または２７０を前記第２パッケージ１０４または２０４のランド１４８に接合させるための接合工程は、約２４０℃の温度に維持されるファーネス内で行える。
図７は、本発明の第２実施形態によるマルチスタックパッケージの製造方法を説明するためのフローチャートである。
図２ないし図５及び図７を参照して本発明の第２実施形態によるマルチスタックパッケージ１００、２００、３００または４００の製造方法を説明する。
プロセス７１０で、第１表面１２０ａ及び第２表面１２０ｂを持つ第１基板１２０の所定領域に第１開口１２０ｈまたは２２０ｈを形成する。
プロセス７２０で、前記第１基板１２０の前記第１表面１２０ａ上に、第１半導体チップが実装されている第１パッケージ１０２または２０２を形成する。この時、前記第１パッケージ１０２または２０２は、前記第１開口１２０ｈまたは２２０ｈの少なくとも一部を覆うように形成する。前記第１半導体チップに関する詳細な説明は、図６のプロセス６１０を参照して説明した通りである。前記半導体チップを形成するために、前記第１接着層１２２及び第２接着層１２４を利用できる。また、前記第１基板１２０上に前記第１半導体チップを実装する工程は、前記第１開口１２０ｈまたは２２０ｈが形成された第１基板１２０をマウンティングテーブル上に載置した状態で行われうる。
図８は、前記第１基板１２０上に第１半導体チップを実装するために前記第１開口２２０ｈが形成された第１基板１２０をマウンティングテーブル８００上に載置した状態を示す断面図である。図８には、図３に図示された第１基板１２０の場合を例示した。
図８を参照すれば、前記マウンティングテーブル８００は、その上面に突出部８０２が形成されている。前記突出部８０２は、前記第１基板１２０に形成された第１開口２２０ｈの幅Ｗ１と同じか、またはさらに小さな幅Ｗ３を持つことができる。そして、前記突出部８０２は、前記第１基板１２０の高さＨ１と同じか、またはさらに小さな高さＨ２を持つことができる。図８に図示したように、前記マウンティングテーブル８００の突出部８０２が前記第１開口１２０ｈ内に挿入された状態で、前記第１基板１２０上に第１半導体チップを実装できる。
図９は、前記マウンティングテーブル８００の突出部８０２が前記第１開口２２０ｈ内に挿入された状態で、図３に例示されたような第１パッケージ２０２を形成するために、前記第１基板１２０上に第１接着層２２２及び第２接着層１２４を利用して、半導体チップ１３２、１３４をそれぞれ実装した状態を図示した断面図である。
図８及び図９に例示したように、前記第１基板１２０上に半導体チップ１３２、１３４を実装するまでの工程を行う間、前記第１開口２２０ｈが形成された前記第１基板１２０を前記突出部８０２が形成されたマウンティングテーブル８００上に載置した状態で行うことによって、第１パッケージ２０２製造工程中に前記第１基板１２０の反り現象を防止でき、工程を進めるところにおいて前記基板１２０の取り扱いが容易である。また、前記第１基板１２０としてさらに低くなった基板を採用して第１パッケージ２０２を形成することができる。
再び図７を参照すれば、プロセス７３０で、図１０の断面図に例示されたように、前記第１基板１２０から前記マウンティングテーブル８００を分離させた後、前記第１基板１２０の第１開口２２０ｈを通じて露出される前記第１接着層２２２を除去して、前記第２接着層２２２を貫通する第２開口２２２ｈを形成する。図１０に例示されたように、前記第１開口２２０ｈ及び第２開口２２２ｈを通じて前記半導体チップ１３２の底面が露出される。ここで、必要に応じて前記半導体チップ１３２の露出された底面を所定厚さほどさらに除去してもよい。
その後、前記第１基板１２０の第２表面１２０ｂにあるランド１２８にジョイント２７０を結合させる。
他の方法として、前記第１基板１２０の第２表面１２０ｂにあるランド１２８にジョイント２７０を結合させた後、前記第１基板１２０の第１開口２２０ｈを通じて露出される前記第１接着層２２２を除去して前記第２開口２２２ｈを形成してもよい。
図７のプロセス７４０で、図６のプロセス６１０で説明したのと同じ方法で、第３表面１４０ａ及び第４表面１４０ｂを持つ第２基板１４０の前記第３表面１４０ａ上に、第２半導体チップが実装されている第２パッケージ１０４または２０４を形成する。前記第２半導体チップは、図２ないし図５に例示された半導体チップ１６２で構成されうる。
プロセス７５０で、前記第１パッケージ２０２の第１開口２２０ｈ及び第２開口２２２ｈ内にパッケージ間ギャップ充填層３９０または４９０を形成する。前記パッケージ間ギャップ充填層３９０または４９０を形成のためのさらに詳細な事項は、図６のプロセス６３０についての説明を参照する。場合によってプロセス７５０は省略できる。
プロセス７６０で、第１開口２２０ｈ及び第２開口２２２ｈ内に前記第２パッケージ１０２または２０２の第２半導体チップを挿入する。
前記説明したプロセス７５０を行った後にプロセス７６０が行われる場合には、プロセス７６０で前記第２パッケージ１０２または２０２の第２半導体チップの一部、例えば前記半導体チップ１６２を密封する密封材が、前記パッケージ間ギャップ充填層３９０または４９０に接するように前記第１開口２２０ｈ及び第２開口２２２ｈ内に挿入される。
前記説明したプロセス７５０が省略された場合において、プロセス７６０で前記第１開口２２０ｈ及び第２開口２２２ｈ内に第２半導体チップを挿入した後、前記第１開口２２０ｈ及び第２開口２２２ｈ内にパッケージ間ギャップ充填層３９０または４９０を形成するために、前記第２半導体チップを挿入した後、前記第１開口２２０ｈ及び第２開口２２２ｈ内に形成されるギャップ内にパッケージ間ギャップ充填層３９０または４９０の形成のための物質を注入してもよい。前記パッケージ間ギャップ充填層３９０または４９０の形成のために使われうる材料については、図４を参照して前記パッケージ間ギャップ充填層３９０に関して説明したところを参照する。
プロセス７７０で、図６のプロセス６５０について説明したのと同じ方法で前記第１基板１２０と前記第２基板１４０とを電気的に連結させる。
以上、本発明を、望ましい実施形態を挙げて詳細に説明したが、本発明は、前記実施形態に限定されず、本発明の技術的思想及び範囲内で当業者によっていろいろな変形及び変更が可能である。
本発明は、マルチスタックパッケージ関連の技術分野に好適に用いられる。
従来技術によるＭＳＰの構造を示す断面図である。 本発明の第１実施形態によるマルチスタックパッケージの要部構成を示す断面図である。 本発明の第２実施形態によるマルチスタックパッケージの要部構成を示す断面図である。 本発明の第３実施形態によるマルチスタックパッケージの要部構成を示す断面図である。 本発明の第４実施形態によるマルチスタックパッケージの要部構成を示す断面図である。 本発明の第１実施形態によるマルチスタックパッケージの製造方法を説明するためのフローチャートである。 本発明の第２実施形態によるマルチスタックパッケージの製造方法を説明するためのフローチャートである。 図７に例示された本発明の第２実施形態によるマルチスタックパッケージの製造方法を説明するために、一部工程をその工程順序によって示す断面図である。 図７に例示された本発明の第２実施形態によるマルチスタックパッケージの製造方法を説明するために、一部工程をその工程順序によって示す断面図である。 図７に例示された本発明の第２実施形態によるマルチスタックパッケージの製造方法を説明するために、一部工程をその工程順序によって示す断面図である。
符号の説明
１００ マルチスタックパッケージ
１０２ 第１パッケージ
１０４ 第２パッケージ
１２０ 第１基板
１２０ａ 第１表面
１２０ｂ 第２表面
１２０ｈ 第１開口
１２０ｐ 導電パターン形成領域
１２２ 第１接着層
１２４ 第２接着層
１２６ ボンディングワイヤー
１２８ ランド
１３２ 半導体チップ
１３４ 半導体チップ
１３８ 密封材
１４０ 第２基板
１４０ａ 第３表面
１４０ｂ 第４表面
１４０ｐ 導電パターン形成領域
１４８ ランド
１５２ 第３接着層
１５６ ボンディングワイヤー
１６２ 半導体チップ
１６８ 密封材
１７０ ジョイント
１８０ ジョイント
２００ マルチスタックパッケージ
２０２ 第１パッケージ
２０４ 第２パッケージ
２２０ｈ 第１開口
２２２ 第１接着層
２２２ｈ 第２開口
２７０ ジョイント
３００ マルチスタックパッケージ
３９０ パッケージ間ギャップ充填層
４００ マルチスタックパッケージ
４９０ パッケージ間ギャップ充填層
８００ マウンティングテーブル
８０２ 突出部

Claims (34)

  1. 所定位置に第１開口が形成されており、第１表面及び第２表面を持つ第１基板と、前記第１基板に電気的に連結された状態で前記第１基板の第１表面上に固定されている第１半導体チップと、を備える第１パッケージと、
    前記第１基板に電気的に連結されており、第３表面及び第４表面を持つ第２基板と、前記第２基板に電気的に連結された状態で前記第２基板の第３表面上に固定されており、前記第１開口内に挿入されている第２半導体チップと、を備える第２パッケージと、
    前記第１パッケージと前記第２パッケージとを電気的に連結させるために、前記第１開口の周囲で前記第１基板の第２表面と前記第２基板の第３表面との間に形成されているジョイントと、を備えることを特徴とするマルチスタックパッケージ。
  2. 前記第２半導体チップは、密封材により密封されており、
    前記第２半導体チップは、前記密封材により密封された状態で前記第１開口内に挿入されていることを特徴とする請求項１に記載のマルチスタックパッケージ。
  3. 前記第１半導体チップは、第１接着層により前記第１基板の第１表面上に固定されており、
    前記第１接着層は、前記第１開口を通じて前記第２半導体チップと相互対向していることを特徴とする請求項１に記載のマルチスタックパッケージ。
  4. 前記第１半導体チップは、前記第１接着層により前記第１基板の第１表面上に固定されており、
    前記第１接着層には、前記第１開口に対応する位置に第２開口が形成されており、
    前記第１半導体チップは、前記第１開口及び第２開口を通じて前記第２半導体チップと相互対向していることを特徴とする請求項１に記載のマルチスタックパッケージ。
  5. 前記第１開口内で、前記第１パッケージと前記第２パッケージとの間には、これらを相互接着させるためのパッケージ間ギャップ充填層が介在されていることを特徴とする請求項１に記載のマルチスタックパッケージ。
  6. 前記パッケージ間ギャップ充填層は、前記第１開口の側壁と前記第１開口を通じて露出される前記第１パッケージの底面とに沿って延びていることを特徴とする請求項５に記載のマルチスタックパッケージ。
  7. 前記第１半導体チップは、前記第１接着層により前記第１基板の第１表面上に固定されており、
    前記パッケージ間ギャップ充填層は、前記第１接着層の底面に接着されていることを特徴とする請求項６に記載のマルチスタックパッケージ。
  8. 前記第１半導体層は、前記第１接着層により前記第１基板の第１表面上に固定されており、
    前記パッケージ間ギャップ充填層は、前記第１半導体チップの底面に接着されていることを特徴とする請求項６に記載のマルチスタックパッケージ。
  9. 前記パッケージ間ギャップ充填層は、接着性物質からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  10. 前記パッケージ間ギャップ充填層は、非接着性物質からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  11. 前記パッケージ間ギャップ充填層は、導電性物質からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  12. 前記パッケージ間ギャップ充填層は、非導電性物質からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  13. 前記パッケージ間ギャップ充填層は、熱伝導性物質からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  14. 前記パッケージ間ギャップ充填層は、エポキシ樹脂からなることを特徴とする請求項５に記載のマルチスタックパッケージ。
  15. 前記パッケージ間ギャップ充填層は、Ａｇ、Ｎｉ、ＡｕコーティングされたＮｉ及びＰｂからなる群から選択される少なくとも一つの物質からなる導電性フィラーを含むエポキシ樹脂からなることを特徴とする請求項１４に記載のマルチスタックパッケージ。
  16. 前記パッケージ間ギャップ充填層は、ＳｉＯ２、ゴムコーティングされたＳｉＯ２及びゴムからなる群から選択される少なくとも一つの物質からなる非導電性フィラーを含むエポキシ樹脂からなることを特徴とする請求項１４に記載のマルチスタックパッケージ。
  17. 前記パッケージ間ギャップ充填層は、半導体、金属、金属酸化物、及び有機物からなる群から選択される少なくとも一つの物質を含むことを特徴とする請求項５に記載のマルチスタックパッケージ。
  18. 前記パッケージ間ギャップ充填層は、Ｓｉ、Ａｕ、Ａｇ、Ｃ、酸化亜鉛、及び酸化銀からなる群から選択される少なくとも一つの物質を含むことを特徴とする請求項５に記載のマルチスタックパッケージ。
  19. 前記第１パッケージは、前記第１基板の第２表面に形成された複数の導電性第１ランドをさらに備え、
    前記第２パッケージは、前記第２基板の第３表面に形成された複数の導電性第２ランドをさらに備え、
    前記ジョイントは、前記第１ランドと前記第２ランドとの間に接合されている金属バンプからなることを特徴とする請求項１に記載のマルチスタックパッケージ。
  20. 前記第１パッケージは、前記第１半導体チップを備える複数の半導体チップ積層モジュールを備えることを特徴とする請求項１に記載のマルチスタックパッケージ。
  21. 第１表面及び第２表面を持つ第１基板の前記第１表面上に第１半導体チップが実装されている第１パッケージを形成する工程と、
    第３表面及び第４表面を持つ第２基板の前記第３表面上に第２半導体チップが実装されている第２パッケージを形成する工程と、
    前記第１パッケージの第１基板の所定領域を前記第２表面から所定深さほど除去して、前記第１半導体チップの下部にトレンチを形成する工程と、
    前記トレンチ内に前記第２パッケージの第２半導体チップを挿入する工程と、
    前記第１基板と前記第２基板とを電気的に連結させる工程と、を含むことを特徴とするマルチスタックパッケージの製造方法。
  22. 前記トレンチを形成する工程は、前記第１基板の一部を除去して前記第１基板を貫通する第１開口を形成する工程を含むことを特徴とする請求項２１に記載のマルチスタックパッケージの製造方法。
  23. 前記第１パッケージを形成する工程は、前記第１半導体チップを第１接着層を通じて前記第１基板上に接着させる工程を含み、
    前記トレンチを形成する工程は、前記第１基板の一部及び第１接着層の一部を除去して、前記第１基板を貫通する第１開口及び前記第１接着層を貫通する第２開口を形成する工程を含むことを特徴とする請求項２１に記載のマルチスタックパッケージの製造方法。
  24. 前記トレンチ形成後、前記トレンチ内に前記第２半導体チップを挿入する前に、前記トレンチの内壁にパッケージ間ギャップ充填層を形成する工程をさらに含み、
    前記第２半導体チップを挿入する工程で、前記第２パッケージが前記パッケージ間ギャップ充填層に接するように前記トレンチ内に挿入されることを特徴とする請求項２１に記載のマルチスタックパッケージの製造方法。
  25. 前記パッケージ間ギャップ充填層を形成するために、前記トレンチの内壁に接着性物質からなるフィルムを付着することを特徴とする請求項２４に記載のマルチスタックパッケージの製造方法。
  26. 前記パッケージ間ギャップ充填層を形成するために、前記トレンチの内壁に非接着性物質をドライコーティングすることを特徴とする請求項２４に記載のマルチスタックパッケージの製造方法。
  27. 前記第１基板と前記第２基板とを電気的に連結させるために、前記第１基板の第２表面と前記第２基板の第３表面との間に金属バンプを接合させることを特徴とする請求項２１に記載のマルチスタックパッケージの製造方法。
  28. 第１表面及び第２表面を持つ第１基板の所定領域に第１開口を形成する工程と、
    前記第１開口の少なくとも一部を覆うように、前記第１基板の第１表面上に第１半導体チップを実装して第１パッケージを形成する工程と、
    第３表面及び第４表面を持つ第２基板の前記第３表面上に第２半導体チップが実装されている第２パッケージを形成する工程と、
    前記第１開口内に前記第２パッケージの第２半導体チップを挿入する工程と、
    前記第１基板と前記第２基板とを電気的に連結させる工程と、を含むことを特徴とするマルチスタックパッケージの製造方法。
  29. 前記第１パッケージを形成する工程は、
    上面に突出部が形成されたマウンティングテーブル上に前記第１基板を、前記突出部が前記第１基板の第１開口内に挿入されるように載置する工程と、
    前記突出部が前記第１開口内に挿入された状態で、前記第１半導体チップを前記第１表面上に実装する工程と、を含むことを特徴とする請求項２８に記載のマルチスタックパッケージの製造方法。
  30. 前記第１パッケージを形成する工程は、前記第１半導体チップを第１接着層を通じて前記第１基板上に接着させる工程を含み、
    前記第１開口内に前記第２パッケージの第２半導体チップを挿入する前に、前記第１開口を通じて露出される前記第１接着層を除去して、前記第１開口を通じて前記第１半導体チップを露出させる工程をさらに含むことを特徴とする請求項２８に記載のマルチスタックパッケージの製造方法。
  31. 前記第１パッケージを形成した後、前記第１開口内に前記第２半導体チップを挿入する前に、前記第１開口の側壁と前記第１開口を通じて露出される前記第１パッケージの底面とにパッケージ間ギャップ充填層を形成する工程をさらに含み、
    前記第２半導体チップを挿入する工程で、前記第２パッケージが前記パッケージ間ギャップ充填層に接するように前記第１開口内に挿入されることを特徴とする請求項２８に記載のマルチスタックパッケージの製造方法。
  32. 前記パッケージ間ギャップ充填層を形成するために、前記第１開口の側壁と前記第１開口を通じて露出される第１パッケージの底面とに、接着性物質からなるフィルムを付着することを特徴とする請求項３１に記載のマルチスタックパッケージの製造方法。
  33. 前記パッケージ間ギャップ充填層を形成するために、前記第１開口の側壁と前記第１開口を通じて露出される第１パッケージの底面とに非接着性物質をドライコーティングすることを特徴とする請求項３１に記載のマルチスタックパッケージの製造方法。
  34. 前記第１基板と前記第２基板とを電気的に連結させるために、前記第１基板の第２表面と前記第２基板の第３表面との間に金属バンプを接合させることを特徴とする請求項２８に記載のマルチスタックパッケージの製造方法。
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