KR20090127706A - 반도체 패키지 및 그의 제조 방법 - Google Patents

반도체 패키지 및 그의 제조 방법 Download PDF

Info

Publication number
KR20090127706A
KR20090127706A KR1020080053805A KR20080053805A KR20090127706A KR 20090127706 A KR20090127706 A KR 20090127706A KR 1020080053805 A KR1020080053805 A KR 1020080053805A KR 20080053805 A KR20080053805 A KR 20080053805A KR 20090127706 A KR20090127706 A KR 20090127706A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
polymer
adhesive layer
substrate
semiconductor
Prior art date
Application number
KR1020080053805A
Other languages
English (en)
Inventor
신승우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080053805A priority Critical patent/KR20090127706A/ko
Publication of KR20090127706A publication Critical patent/KR20090127706A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched

Abstract

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 제 1 폭보다 큰 제 2 폭을 갖는 제 2 반도체 칩이 제 1 폭을 갖는 제 1 반도체 칩을 벗어나 형성된 상기 제 2 반도체 칩의 오버행 부분의 하부로부터 상기 기판까지 연장된 고분자 기둥을 포함하는 반도체 패키지 및 그의 제조 방법을 제공한다. 본 발명의 반도체 패키지 및 그의 제조 방법을 이용하면 적층되는 반도체 칩에 오버행이 발생하더라도 반도체 칩의 손상 없이 와이어 본딩을 할 수 있는 효과가 있다.
패키지, 오버행, 폴리머 기둥, 접착제, 와이어 본딩

Description

반도체 패키지 및 그의 제조 방법 {Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 더욱 구체적으로는 적층되는 반도체 칩에 오버행이 발생하더라도 반도체 칩의 손상 없이 와이어 본딩을 할 수 있는 반도체 패키지 및 그의 제조 방법에 관한 것이다.
최근 전자 기기의 소형화에 따라, 반도체 패키지 사이즈 또한 점점 소형화, 박형화 및 경량화 되어가고 있다. 통상적으로 반도체 패키지는 하나의 반도체 칩을 포함하고 있었으나, 최근에는 하나의 패키지 내에 다수의 칩이 탑재되는 MCP(multi chip package)가 널리 활용되고 있다.
이와 같은 MCP는 다수의 반도체 칩이 하나의 패키지 내에 탑재될 수 있도록 박막화된 반도체 칩이 요구되며, 각 칩별 와이어 본딩이 수행될 수 있도록 사이즈가 상이한 반도체 칩이 적층될 수 있다.
이 때, 와이어 본딩을 위해 사이즈가 상이한 반도체 칩을 적층함에 있어서 크기가 작은 반도체 칩 위에 크기가 큰 반도체 칩이 적층되는 경우 오버행(overhang)이 발생하게 된다. 이러한 오버행은 칩의 두께가 충분히 두꺼운 경우 에는 큰 문제가 없으나, 칩 두께가 얇아질수록 와이어 본딩시의 휨 변형에 취약하게 되어 일정 수준 이하로 얇아지게 되면 와이어 본딩 작업 자체가 불가능해진다.
본 발명이 해결하고자 하는 첫 번째 기술적 과제는 적층되는 반도체 칩에 오버행이 발생하더라도 반도체 칩의 손상 없이 와이어 본딩을 할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 기술적 과제는 적층되는 반도체 칩에 오버행이 발생하더라도 반도체 칩의 손상 없이 와이어 본딩을 할 수 있는 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명은 상기 첫 번째 기술적 과제를 이루기 위하여, 기판; 상기 기판 위에 실장되는 제 1 폭의 제 1 반도체 칩; 상기 제 1 폭보다 큰 제 2 폭을 갖고, 상기 제 1 반도체 칩 위에 고분자 접착제층을 사이에 두고 실장되는 제 2 반도체 칩; 및 상기 제 2 반도체 칩이 상기 제 1 반도체 칩을 벗어나 형성된 상기 제 2 반도체 칩의 오버행(overhang) 부분의 하부로부터 상기 기판까지 연장된 고분자 기둥을 포함하는 반도체 패키지를 제공한다. 특히, 상기 고분자 기둥은 테이퍼진 부분을 가질 수 있다.
본 발명은 상기 두 번째 기술적 과제를 이루기 위하여, 기판 위에 제 1 폭을 갖는 제 1 반도체 칩을 실장하는 단계; 상기 제 1 폭보다 큰 제 2 폭을 갖고 제 1 반도체 칩을 향하는 면에 고분자 접착제층이 형성된 제 2 반도체 칩을 상기 제 1 반도체 칩 위에 적층하는 단계; 상기 고분자 접착제층을 가열하여 고분자 접착제층 이 흘러내리도록 함으로써 고분자 기둥을 형성하는 단계; 및 상기 고분자 기둥을 경화시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다. 이 때, 상기 고분자 접착제층은 에폭시 수지 또는 아크릴계 수지로 이루어질 수 있고, 70 ℃ 내지 150 ℃의 범위로 가열될 수 있다.
선택적으로, 상기 제 2 반도체 칩을 상기 제 1 반도체 칩 위에 적층하는 단계는 상기 제 2 반도체 칩을 콜렛(collet)에 부착된 채 상기 제 1 반도체 칩 위에 적층하되, 상기 제 2 반도체 칩의 가장자리가 기판 쪽으로 가도록 제 2 반도체 칩을 휘게한 채 적층하는 단계를 포함할 수 있다.
또한, 상기 제 2 반도체 칩의 하부에 와이어 본딩을 통해 상기 기판에 실장되는 반도체 칩이 적어도 하나 있고, 상기 고분자 접착제층을 가열하여 고분자 접착제층이 흘러내리도록 함으로써 고분자 기둥을 형성하는 단계가 상기 고분자 접착제층이 상기 와이어 본딩을 타고 기판까지 연장되어 고분자 기둥을 형성하는 단계를 포함할 수 있다.
본 발명의 반도체 패키지 및 그의 제조 방법을 이용하면 적층되는 반도체 칩에 오버행이 발생하더라도 반도체 칩의 손상 없이 와이어 본딩을 할 수 있는 효과가 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다. 어떤 층이 다른 층 또는 반도체 칩 "위"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 반도체 칩에 직접 접촉하여 존재할 수도 있고, 또는, 그 사이에 제3의 층이 개재될 수도 있다.
본 발명은 기판; 상기 기판 위에 실장되는 제 1 폭의 제 1 반도체 칩; 상기 제 1 폭보다 큰 제 2 폭을 갖고, 상기 제 1 반도체 칩 위에 고분자 접착제층을 사이에 두고 실장되는 제 2 반도체 칩; 및 상기 제 2 반도체 칩이 상기 제 1 반도체 칩을 벗어나 형성된 상기 제 2 반도체 칩의 오버행(overhang) 부분의 하부로부터 상기 기판까지 연장된 고분자 기둥을 포함하는 반도체 패키지를 제공한다.
도 1은 본 발명의 일 구현예에 따른 반도체 패키지의 측단면도를 나타낸다. 도 1을 참조하면, 기판(10) 위에 제 1 반도체 칩(21)이 실장되고 상기 제 1 반도체 칩(21) 위에 제 2 반도체 칩(22)이 실장된다. 상기 제 1 반도체 칩(21)은 상기 기판(10) 위에 직접 접촉하여 실장될 수도 있지만 도 1에 나타낸 바와 같이 다른 반도체 칩(25)이 개재된 상태로 상기 기판(10) 위에 실장될 수도 있다. 또, 상기 제 1 반도체 칩(21)과 상기 제 2 반도체 칩(22) 사이에는 고분자 접착제층(33)이 형성 될 수 있다.
도 1에서 보는 바와 같이 상기 제 1 반도체 칩(21)의 폭인 제 1 폭(A)보다 상기 제 2 반도체 칩(22)의 폭인 제 2 폭(B)이 더 크기 때문에 상기 제 2 반도체 칩(22)이 상기 제 1 반도체 칩(21)을 벗어나는 부분에서 오버행이 형성된다. 상기 오버행 부분의 하부에는 오버행의 하부로부터 상기 기판까지 연장된 고분자 기둥(30)이 형성된다. 상기 고분자 기둥(30)은 와이어 본딩시 오버행 부분을 아래에서 지지해 줌으로써 오버행 부분이 과도하게 휨 변형되는 것을 막아주기 때문에 와이어 본딩시 가해지는 힘으로 인해 반도체 칩이 손상되는 것을 방지할 수 있다.
특히, 상기 고분자 기둥(30)은 테이퍼진 부분을 가질 수 있는데, 여기서 '테이퍼진 부분이 있다'는 것은 단순히 기둥의 단면적이 단조적으로 감소하는 부분이 있음을 의미한다.
상기 고분자 기둥(30)은 상기 고분자 접착제층(33)과 동일한 재료로 일체로 형성될 수 있다. 상기 고분자 접착제층(33)과 상기 고분자 기둥(30)은 에폭시 수지 또는 아크릴계 수지와 같은 재료로 이루어질 수 있다. 그러나 여기에 국한되는 것은 아니며, 통상의 반도체용 접착제를 포함할 수 있다.
본 발명은 기판 위에 제 1 폭을 갖는 제 1 반도체 칩을 실장하는 단계; 상기 제 1 폭보다 큰 제 2 폭을 갖고 제 1 반도체 칩을 향하는 면에 고분자 접착제층이 형성된 제 2 반도체 칩을 상기 제 1 반도체 칩 위에 적층하는 단계; 상기 고분자 접착제층을 가열하여 고분자 접착제층이 흘러내리도록 함으로써 고분자 기둥을 형성하는 단계; 및 상기 고분자 기둥을 경화시키는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 2a를 참조하면, 기판(10) 위에 제 1 폭(A)을 갖는 제 1 반도체 칩(21)을 실장한다. 전술한 바와 같이 상기 제 1 반도체 칩(21)은 상기 기판(10) 위에 직접 접촉하여 실장될 수도 있지만 다른 반도체 칩(25)이 개재된 상태로 상기 기판(10) 위에 실장될 수도 있다. 그런 후, 상기 제 1 폭(A)보다 큰 제 2 폭(B)을 갖고 상기 제 1 반도체 칩(21)을 향하는 면에 고분자 접착제층(30a)이 형성된 제 2 반도체 칩(22)을 상기 제 1 반도체 칩(21) 위에 적층한다.
도 2b를 참조하면, 상기 고분자 접착제층(30a)을 가열하고 그에 따라 고분자 접착제층(30a)이 서서히 유동성을 가지면서 하부로 흘러내리기 시작한다. 상기 가열 온도는 70 ℃ 내지 150 ℃일 수 있다. 또한, 가열에 따라 이와 같은 유동성을 가지기 위해서는 상기 고분자 접착제층(30a)은 에폭시 수지 또는 아크릴계 수지로 이루어진 것일 수 있다. 상기 고분자 접착제층(30a)의 온도를 올리기 위한 승온 속도는, 예를 들면 10 ℃/분 내지 100 ℃/분일 수 있으며, 상기 고분자 접착제층(30a)의 가열 시간은, 예를 들면 10초 내지 10분일 수 있다.
상기와 같은 과정을 통해서 고분자 기둥(30)이 형성되면, 더 이상 고분자 접착제(30a)가 흘러내리는 것을 막고 고분자 기둥(30)의 형상을 유지하기 위하여 상기 고분자 기둥(30)을 경화시킨다. 고분자 기둥(30)을 경화시키는 방법은 예를 들면, 용매 제거 및/또는 온도 강하의 방법을 이용할 수 있으며, 상기 고분자 기 둥(30)의 온도를 상온으로 강하시킴으로써 경화시킬 수 있다. 상기 경화를 보다 효과적으로 수행하기 위하여 외부의 공기를 이용하여 강제대류를 시켜줌으로써 고분자 기둥(30)의 온도를 급속히 강하시킬 수 있다. 이와 같이 외부의 공기를 이용하여 강제대류를 시켜주면, 상기 고분자 기둥(30) 내의 용매 성분의 제거에도 크게 기여하여 고분자 기둥(30)이 효과적으로 경화될 수 있다.
이어서, 상기 제 2 반도체 칩(22)을 와이어 본딩을 통해 상기 기판(10)에 실장함으로써 본 발명의 일 구현예에 따른 반도체 패키지를 제조할 수 있다.
도 3a 및 도 3e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타낸 측단면도들이다.
도 3a를 참조하면, 상기 제 2 반도체 칩(22) 위에 콜렛(collet)(50)이 더 부가된 점을 제외하면 도 2a에 나타낸 실시예와 동일하다. 따라서, 앞서 설명한 실시예와 동일한 사항에 대하여는 설명을 생략한다.
콜렛(50)은 다이 부착시 반도체 칩을 픽업할 때 사용되는 것으로서, 도 3b에서 보는 바와 같이 휘어질 수 있는 콜렛을 사용하는 것이 바람직하다. 도 3b를 참조하면, 콜렛(50)의 양단에 적절히 힘을 가하여 제 2 반도체 칩(22)의 양단이 휘어지도록 할 수 있다. 상기 제 2 반도체 칩(22)의 하부에 와이어 본딩(40)을 통해 상기 기판(10)에 실장되는 반도체 칩(25)이 있는 경우, 선택적으로 상기 고분자 접착제층(30a)의 하부 표면이 상기 와이어 본딩(40)에 접촉될 때까지 휘게 할 수 있다.
도 3c를 참조하면, 상기와 같이 콜렛(50)을 이용하여 상기 제 2 반도체 칩(22)을 변형시킨 상태에서, 상기 고분자 접착제층(30a)을 가열하여 상기 고분자 접착제층(30a)에 유동성을 부여한다. 상기 고분자 접착제층(30a)의 하부 표면이 상기 와이어 본딩(40)에 접촉되도록 한 경우에는 상기 고분자 접착제층(30a)이 상기 와이어 본딩(40)을 타고 흘러내릴 수 있기 때문에 보다 용이하게 고분자 기둥(30c)을 형성할 수 있다. 다만, 상기 고분자 기둥(30c)은 상기 와이어 본딩(40)과 접촉한 위치에서만 형성되는 것은 아니고, 다른 위치에서도 형성될 수 있다.
이와 같이 일단 고분자 기둥(30c)이 형성되면, 콜렛(50)에 가하던 힘을 서서히 줄여 휨 변형을 서서히 제거한다. 이와 같이 휨 변형을 서서히 제거함으로써 제 2 반도체 칩(22)은 원래의 형태로 서서히 복원되며, 마침내 도 3d에 나타낸 바와 같이 고분자 기둥(30d)이 유지된 채로 원래의 형태를 갖게 된다. 만일, 상기 휨 변형을 급격하게 제거하는 경우 고분자 기둥(30d)이 급격한 길이신장으로 인해 원하는 형태로 형성되지 않을 수 있기 때문에 충분히 서서히 휨 변형을 제거하지 않으면 안된다.
도 3e를 참조하면, 콜렛(50)을 제거한 후 앞에서 설명한 바에 따라 상기 고분자 기둥(30)을 경화시킨다. 또한, 여기에 이어서 상기 제 2 반도체 칩(22)을 와이어 본딩을 통해 기판(10)에 실장시킴으로써 반도체 패키지를 제조할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상에서 설명한 바와 같이, 본 발명은 반도체 제조 산업에 있어서, 반도체 패키지의 제조에 유용하다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 측단면도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 단계에 따라 나타낸 측단면도들이다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 단계에 따라 나타낸 측단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 21: 제 1 반도체 칩
22: 제 2 반도체 칩 30: 고분자 기둥
40: 와이어 본딩 50: 콜렛

Claims (7)

  1. 기판;
    상기 기판 위에 실장되는 제 1 폭의 제 1 반도체 칩;
    상기 제 1 폭보다 큰 제 2 폭을 갖고, 상기 제 1 반도체 칩 위에 고분자 접착제층을 사이에 두고 실장되는 제 2 반도체 칩; 및
    상기 제 2 반도체 칩이 상기 제 1 반도체 칩을 벗어나 형성된 상기 제 2 반도체 칩의 오버행(overhang) 부분의 하부로부터 상기 기판까지 연장된 고분자 기둥;
    을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 고분자 기둥이 테이퍼진 부분을 갖는 것을 특징으로 하는 반도체 패키지.
  3. 기판 위에 제 1 폭을 갖는 제 1 반도체 칩을 실장하는 단계;
    상기 제 1 폭보다 큰 제 2 폭을 갖고 제 1 반도체 칩을 향하는 면에 고분자 접착제층이 형성된 제 2 반도체 칩을 상기 제 1 반도체 칩 위에 적층하는 단계;
    상기 고분자 접착제층을 가열하여 고분자 접착제층이 흘러내리도록 함으로써 고분자 기둥을 형성하는 단계; 및
    상기 고분자 기둥을 경화시키는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
  4. 제 3 항에 있어서, 상기 고분자 접착제층의 가열이 70 ℃ 내지 150 ℃의 범위에서 수행되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 3 항에 있어서, 상기 고분자 접착제층의 소재가 에폭시 수지 또는 아크릴계 수지인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 3 항에 있어서, 상기 제 2 반도체 칩을 상기 제 1 반도체 칩 위에 적층하는 단계가 상기 제 2 반도체 칩을 콜렛(collet)에 부착된 채 상기 제 1 반도체 칩 위에 적층하되, 상기 제 2 반도체 칩의 가장자리가 기판 쪽으로 가도록 제 2 반도체 칩을 휘게한 채 적층하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 3 항 또는 제 6 항에 있어서, 상기 제 2 반도체 칩의 하부에 와이어 본딩을 통해 상기 기판에 실장되는 반도체 칩이 적어도 하나 있고, 상기 고분자 접착제층을 가열하여 고분자 접착제층이 흘러내리도록 함으로써 고분자 기둥을 형성하는 단계가 상기 고분자 접착제층이 상기 와이어 본딩을 타고 기판까지 연장되어 고분자 기둥을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
KR1020080053805A 2008-06-09 2008-06-09 반도체 패키지 및 그의 제조 방법 KR20090127706A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080053805A KR20090127706A (ko) 2008-06-09 2008-06-09 반도체 패키지 및 그의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080053805A KR20090127706A (ko) 2008-06-09 2008-06-09 반도체 패키지 및 그의 제조 방법

Publications (1)

Publication Number Publication Date
KR20090127706A true KR20090127706A (ko) 2009-12-14

Family

ID=41688331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080053805A KR20090127706A (ko) 2008-06-09 2008-06-09 반도체 패키지 및 그의 제조 방법

Country Status (1)

Country Link
KR (1) KR20090127706A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543775A (zh) * 2010-12-10 2012-07-04 株式会社东芝 半导体装置的制造方法及制造装置
US9171819B2 (en) 2013-10-15 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor package

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543775A (zh) * 2010-12-10 2012-07-04 株式会社东芝 半导体装置的制造方法及制造装置
US9171819B2 (en) 2013-10-15 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor package

Similar Documents

Publication Publication Date Title
JP4555835B2 (ja) 多孔性担体を用いたダイのカプセル化
US9673178B2 (en) Method of forming package structure with dummy pads for bonding
JP2011040744A (ja) 半導体チップ付着装置、及び半導体チップ付着方法
KR101255334B1 (ko) 저 열저항 파워 모듈 및 그 제조방법
US10923455B2 (en) Semiconductor apparatus and method for preparing the same
KR101953396B1 (ko) 반도체 패키지 및 그 제작 방법
JP2015076604A (ja) 半導体パッケージ用フレーム補強材およびこれを用いた半導体パッケージの製造方法
JP2009194189A (ja) 半導体装置およびその製造方法
US20090230543A1 (en) Semiconductor package structure with heat sink
JP2007242684A (ja) 積層型半導体装置及びデバイスの積層方法
KR20090127706A (ko) 반도체 패키지 및 그의 제조 방법
US7244636B2 (en) Semiconductor assembly for improved device warpage and solder ball coplanarity
KR20230004399A (ko) 전자 소자 및 이의 제조 방법
US20110068462A1 (en) Semiconductor chip packages having reduced stress
US20090181499A1 (en) Ic packaging process
EP2230688A1 (en) Fan out semiconductor package and manufacturing method
KR20070095636A (ko) 반도체 칩 접착 및 스택 방법
JP2011054725A (ja) 半導体装置及びその製造方法
JP2007134489A (ja) 半導体装置の製造方法及び半導体装置
JP7249898B2 (ja) 半導体装置及び半導体装置の製造方法
KR101398017B1 (ko) 엠엘에프형 반도체 패키지 및 그 제조 방법
US9125320B2 (en) Method of manufacturing passive component module
JP4899962B2 (ja) 電子デバイスの接続方法
JP5565084B2 (ja) リードフレームの製造方法
US9704771B2 (en) Flip-chip mounted semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid