KR20010017869A - 멀티 칩 반도체 패키지 - Google Patents

Abstract

본 발명은 복수개의 반도체 칩의 표면에 형성된 본딩 패드의 위치를 웨이퍼 레벨에서 상호 플립 칩 본딩이 가능토록 재배열하고 본딩 패드가 재배열된 복수개의 반도체 칩을 솔더에 의하여 상호 플립 칩 본딩한 후, 플립 칩 본딩된 멀티 레이어 반도체 칩이 외부 기기와 신호 입출입이 가능토록 볼 그리드 어레이 방식으로 패키징하여 멀티 칩 반도체 패키지의 크기를 획기적으로 감소시키면서도 반도체 칩간 입출력되는 신호의 지연을 방지함은 물론 패키지 제조 공정수를 크게 절감시킨 멀티 칩 반도체 패키지에 관한 것으로, 본 발명에 의하면 크기가 다른 2 개의 반도체 칩이 상호 플립 칩 본딩 방식으로 본딩되도록 본딩 패드 위치를 재배열하고, 플립 칩 본딩된 2 개의 멀티 칩이 외부와 신호 입출력이 가능토록 볼 그리드 어레이 패키지 방식으로 패키징함으로써 반도체 칩간 신호 입출력 시간이 감소됨에 따라서 반도체 칩간 신호 지연이 발생되지 않음은 물론 반도체 칩과 반도체 칩 사이의 열응력이 매우 작기 때문에 멀티 칩 반도체 패키지에 발생하는 열응력에 의한 수명 감소 및 성능 저하를 방지할 수 있으며, 패키지 공정수가 획기적으로 감소된다.

Description

멀티 칩 반도체 패키지{Multi-chip semiconductor package}

본 발명은 멀티 칩 반도체 패키지(Multi-chip semiconductor package)에 관한 것으로, 더욱 상세하게는 복수개의 반도체 칩의 표면에 형성된 본딩 패드의 위치를 웨이퍼 레벨에서 상호 플립 칩 본딩(flip chip bonding)이 가능토록 재배열하고 본딩 패드가 재배열된 복수개의 반도체 칩을 솔더에 의하여 상호 플립 칩 본딩한 후, 플립 칩 본딩된 멀티 레이어 반도체 칩이 외부 기기와 신호 입출입이 가능토록 볼 그리드 어레이(ball grid arry) 방식으로 패키징하여 멀티 칩 반도체 패키지의 크기를 획기적으로 감소시키면서도 반도체 칩간 입출력되는 신호의 지연을 방지함은 물론 패키지 제조 공정수를 크게 절감시킨 멀티 칩 반도체 패키지에 관한 것이다.

최근들어 반도체 소자를 제조하는 기술 발달이 진행되면서 고집적, 고성능을 갖는 반도체 소자의 구현이 가능해졌다.

이에 더불어 최근 고집적, 고성능을 갖는 반도체 소자에서 처리되어 출력되는 신호나 반도체 소자로 신호가 입력되도록 함과 동시에 취성이 약한 반도체 칩을 보호하는 역할을 하는 패키징 기술의 개발이 급속히 진행되고 있다.

결국 발달된 반도체 소자 제조 기술과 발달된 패키지 기술의 결합에 의하여 반도체 제품은 고성능화되면서도 그 크기는 더욱 소형화되어 가는 추세로 최근에는 반도체 칩의 전체 크기의 약 120%에 근접하는 이른 바 "칩 스케일 패키지" 및 하나의 반도체 패키지에 적어도 2 개 이상의 반도체 칩이 탑재된 이른 바 "멀티 칩 반도체 패키지"가 구현되어 크기는 더욱 작아지고 성능은 향상된 반도체 제품의 개발이 기대되고 있다.

그러나, 종래 멀티 칩 반도체 패키지는 특수하게 제작된 리드 프레임에 반도체 칩이 어탯치된 상태에서 리드와 반도체 칩이 와이어 등에 의하여 전기적으로 연결되고, 반도체 칩이 어탯치된 리드 프레임이 복수매 적층된 후 리드 프레임의 리드를 다시 전기적으로 연결하고 이를 몰드 수지로 몰딩하는 과정을 수행하여야 하기 때문에 칩 스케일 패키지의 사양을 만족시키기 어려울 뿐만 아니라 반도체 칩과 반도체 칩 사이의 신호 입출력이 리드, 미세한 직경을 갖는 와이어를 통하여 이루어지기 때문에 신호 입출력시 신호 지연이 필수적으로 따르는 문제점이 있다.

다른 문제점으로 열팽창 계수가 다른 리드와 반도체 칩이 여러 층을 이루면서 적층된 관계로 고온 환경 또는 저온 환경에서 반도체 제품이 작동될 때 서로 다른 열팽창에 의하여 반도체 제품의 휨에 의한 구성 요소의 박리 및 이에 따라 반도체 제품의 수명 단축이 발생하는 문제점이 있다.

본 발명은 이와 같은 문제점을 감안한 것으로써, 본 발명의 목적은 복수개의 반도체 칩이 탑재되면서도 반도체 칩과 반도체 칩의 신호 입출력이 리드, 와이어 등을 통하지 않고 다이렉트로 입출력되도록 하여 멀티 칩 반도체 패키지에서 발생되는 신호 지연 등의 문제점을 해결하면서도, 멀티 칩 반도체 패키지의 크기가 칩 스케일 패키지의 사양을 만족시킬 수 있도록 함에 있다.

본 발명의 다른 목적은 복수개의 반도체 칩이 탑재된 멀티 칩 반도체 패키지가 열악한 환경에서 작동되더라도 열팽창, 수축에 의한 반도체 제품의 수명 단축이 발생하지 않도록 함에 있다.

본 발명의 또다른 목적은 후술될 본 발명의 상세한 설명에서 보다 명확해질 것이다.

도 1은 본 발명에 의하여 웨이퍼 레벨에서 본딩 패드가 재배열된 멀티 칩 반도체 패키지에 사용되는 하부 반도체 칩을 도시한 평면도.

도 2는 본 발명에 의하여 본딩 패드를 재배열하는 재배열 공정을 설명하기 위한 도 1의 I-I 단면도.

도 3a는 본 발명에 의한 본딩 패드가 재배열되지 않은 상태의 하부 반도체 칩을 도시한 평면도.

도 3b는 본 발명에 의한 본딩 패드의 재배열 공정에 의하여 본딩 패드와 연결된 솔더 범프들을 갖는 하부 반도체 칩을 도시한 도 1의 원내 확대도.

도 4a는 본 발명에 의하여 웨이퍼 레벨에서 본딩 패드가 재배열된 멀티 칩 반도체 패키지에 사용되는 상부 반도체 칩을 도시한 평면도.

도 4b는 도 4a의 원내 확대도.

도 5a는 본 발명에 의하여 하부 반도체 칩이 형성된 웨이퍼에 상부 반도체 칩이 플립 칩 본딩되어 멀티 칩을 형성하는 것을 도시한 평면도.

도 5b는 도 5a의 원내 확대도.

도 5c는 도 5b의 Ⅱ-Ⅱ의 단면도로 멀티 칩의 플립 칩 본딩 방법의 일실시예를 도시한 도면.

도 5d는 도 5b의 Ⅱ-Ⅱ의 단면도로 멀티 칩의 플립 칩 본딩 방법의 다른 실시예를 도시한 도면.

도 5e는 도 5b의 Ⅱ-Ⅱ의 단면도로 멀티 칩의 다른 실시예를 도시한 도면.

도 6은 본 발명에 의한 멀티 칩 반도체 패키지의 부분 분해 사시도.

도 7은 도 6을 조립한 상태에서의 단면을 도시한 단면도.

도 8은 도 7을 인쇄회로기판 등에 실장한 것을 도시한 단면도.

이와 같은 본 발명의 목적을 달성하기 위한 멀티 칩 반도체 패키지는 멀티 칩 반도체 패키지로 제작될 복수개의 반도체 칩이 솔더를 매개로 플립 칩 방식으로 상호 어탯치되도록 하는데, 플립 칩 방식으로 어탯치되는 반도체 칩중 하부에 위치한 반도체 칩은 상부에 위치한 반도체 칩의 크기보다 큰 관계를 갖도록 함을 특징으로 한다.

이때, 상부, 하부 반도체 칩의 본딩 패드는 그 크기가 매우 작으면서 본딩 패드와 본딩 패드의 간격이 매우 작음으로 이와 같은 상태에서는 상부, 하부 반도체 칩을 솔더에 의하여 플립 칩 방식으로 제작되기가 매우 어려움으로 이를 극복하기 위하여 상부, 하부 반도체 칩의 본딩 패드는 반도체 칩의 상면 전면적에 걸쳐 소정 간격을 갖도록 재배열되어야만 상부, 하부 반도체 칩을 플립 칩 방식으로 본딩하는 것이 가능하도록 함을 특징으로 한다.

이와 같은 방식으로 상부, 하부 반도체 칩이 플립 칩 방식으로 본딩된 후 상부 반도체 칩에는 일측 단부에 솔더볼 패드 및 솔더볼 패드에 연결된 도전성 패턴이 형성되고 도전성 패턴중 일부가 노출되도록 윈도우가 형성된 기판이 탄성 중합체 등에 의하여 부착된 후 도전성 패턴의 단부에 형성된 빔리드와 하부 반도체 칩의 솔더볼 패드가 결합되도록 함을 특징으로 한다.

이하, 본 발명에 의한 멀티 칩 반도체 패키지의 구성, 작용 및 제조 방법을 첨부된 도면을 참조하여 보다 구체적으로 설명하면 다음과 같다.

첨부된 도 6은 솔더볼이 어탯치되지 않은 본 발명에 의한 멀티 칩 반도체 패키지의 분해 사시도이고, 도 7은 도 6의 멀티 칩 반도체 패키지에 솔더볼까지 어탯치된 상태에서 도 6의 I-I 단면도이고, 도 8은 도 7을 인쇄회로기판 등에 실장한 상태의 단면도이다.

첨부된 도 6 내지 도 8을 참조하면, 본 발명에 의한 멀티 칩 반도체 패키지(100)는 전체적으로 보아 일실시예로 2 개의 반도체 칩(10,20), 마운트 테이프(40)로 구성된다.

2 개의 반도체 칩(10,20)은 크기가 서로 다르며, 어느 하나의 반도체 칩(20)의 상면에는 나머지 하나의 반도체 칩(10)이 위치하는 바, 하부에 위치한 반도체 칩을 하부 반도체 칩(20)이라 정의하기로 하고, 상부에 위치한 반도체 칩을 상부 반도체 칩(10)이라 정의하기로 한다.

이때, 하부 반도체 칩(20)은 상부 반도체 칩(10) 보다 큰 평면적을 갖는다.

일실시예로 하부 반도체 칩(20)은 데이터 처리를 위한 마이크로 프로세서 계열 반도체 칩일 수 있고, 상부 반도체 칩(10)은 데이터가 임시적으로 저장되는 메모리 계열 반도체 칩일 수 있다.

상부 반도체 칩(10) 및 하부 반도체 칩(20)의 상면 에지(edge) 또는 상면 중앙에는 도 3a, 도 4c에 도시된 바와 같이 반도체 칩 제조 과정에서 형성된 복수개의 본딩 패드(12,22)가 형성되고, 본딩 패드(12,22)는 상부 반도체 칩(10)과 하부 반도체 칩(20)을 플립 칩 방식으로 본딩하기 위하여 자세하게 후술될 도 2의 방식에 의하여 도 3b 또는 도 4b와 같이 재배열된다.

첨부된 도 3b를 참조하면, 본딩 패드(22)가 재배열된 하부 반도체 칩(20)의 상면은 2 개의 영역으로 나뉘어지는 바, 이 영역은 상부 반도체 칩(10)과 전기적으로 연결되는 영역(26)과 인쇄회로기판에 실장되는 영역(24)을 갖는다.

보다 구체적으로 도 3b에 도시된 하부 반도체 칩(20)의 상면중 점선(25)의 내측 영역은 상부 반도체 칩(10)에 어탯치될 본딩 패드(22)가 재배열되고, 점선(25) 외측 영역에는 외부 인쇄회로기판 등으로부터 신호가 입력되거나 처리된 신호가 외부로 출력되도록 하는 본딩 패드가 재배열된다.

도 4b에 도시된 상부 반도체 칩(10)은 도 3b에 도시된 하부 반도체 칩(30)의 점선(25) 내부 영역과 동일한 패턴으로 본딩 패드(12)가 재배열된다.

이때, 상부 반도체 칩(10) 및 하부 반도체 칩(20)의 상면에서 재배열된 본딩 패드는 솔더(solder)로 구성되는 바, 이하 재배열된 본딩 패드를 솔더 범프라 칭하기로 한다.

이와 같은 구성된 하부 반도체 칩(20)의 상면중 점선 내부 영역에 솔더로 형성된 솔더 범프(27), 점선 외부 영역에 솔더로 형성된 솔더 범프(28)중 점선 내부 영역에 형성된 솔더 범프(27)는 상부 반도체 칩(10)의 솔더 범프(14)와 플립 칩 방식으로 포개진 상태로 얼라인먼트된 후 다양한 방법에 의하여 상호 솔더링된다.

이와 같이 상부 반도체 칩(10)과 하부 반도체 칩(20)의 솔더 범프(27,14)가 솔더링될 경우 상부 반도체 칩(10)과 하부 반도체 칩(20)의 사이에는 소정 높이를 갖는 빈 공간이 형성된다.

상부 반도체 칩(10)은 상부 반도체 칩(10)에 형성된 솔더 범프(14)와 하부 반도체 칩(20)의 솔더 범프(27)가 솔더링된 부분에 의해서만 전적으로 지지되기 때문에 상부 반도체 칩(10)의 밑면적 전체가 지지될 때에 비하여 지지 강성이 크게 저하되어 외부로부터 외력이 가해졌을 경우 상부 반도체 칩(10)의 파손이 발생되기 쉬움으로 이를 방지하기 위하여 상부 반도체 칩(10)과 하부 반도체 칩(20)의 사이에는 상부 반도체 칩(10)의 밑면 전체가 지지되도록 소정 수지(50)가 채워진 후 경화된다.

도 6에는 이와 같이 상부, 하부 반도체 칩(10,20)이 플립 칩 방식으로 솔더링된 상태가 도시되고 있는 바, 이하, 상호 결합된 상부, 하부 반도체 칩(10,20)을 멀티 칩(30)이라 정의하기로 한다.

멀티 칩(30)의 상면에는 마운트 테이프(40)가 실장된다.

마운트 테이프(40)는 외부 기기로부터 멀티 칩(30)으로 신호가 입력 또는 멀티 칩(30)으로부터 처리된 신호가 외부로 출력되도록 하는 인터페이스 역할을 한다.

이와 같은 역할을 하는 마운트 테이프(40)는 전체적으로 보아 폴리이미드 테이프(41), 랜드 패턴(45)으로 구성된다.

폴리이미드 테이프(41)는 폴리이미드 수지를 재질로 제작되며, 폴리이미드 테이프(41)중 멀티 칩(30)의 구성요소인 하부 반도체 칩(20)의 상면에 노출된 솔더 범프(28)가 형성된 부분과 대향하는 부분에는 "윈도우"라 정의된 개구(41a)가 형성된다.

랜드 패턴(45)은 폴리이미드 테이프(41)중 멀티 칩(30)과 접착되지 않는 일측면에 형성된 솔더볼 패드(45a), 솔더볼 패드(45a)에 연결된 도전성 패턴(45b), 도전성 패턴(45b)중 윈도우(41a) 내부로 노출된 빔 리드(beam lead;45c)로 구성된다.

물론, 랜드 패턴(45)은 폴리이미드 테이프(41)에 윈도우(41a)를 형성하기 이전에 도전성 박막을 폴리이미드 테이프(41)에 형성한 후 패턴 마스크-에칭-세정을 거침으로써 제작되고, 이후 도전성 패턴(45b)의 일부가 윈도우(41a) 내부에 위치하도록 폴리이미드 테이프(41)를 절단하여 제거함으로써 형성된다.

이때, 멀티 칩(30)과 마운트 테이프(40)의 열응력을 감안하여 멀티 칩(30)과 마운트 테이프(40)의 사이에는 접착력과 탄성력을 갖는 응력 감소수단(미도시)이 개재되도록 한다.

본 발명에서는 일실시예로 응력 감소수단으로 탄성 중합체(elastomer;미도시)를 사용하기로 한다.

이와 같이 탄성 중합체를 매개로 부착된 마운트 테이프(40)의 윈도우(41a)로 돌출된 빔리드(45c)는 도 8에 도시된 바와 같이 캐필러리(미도시)라 불리우는 본딩 수단에 의하여 윈도우(41a)의 하부에 위치한 하부 반도체 칩(20)의 에지에 형성된 솔더 범프(28)에 빔리드 본딩된다.

이후, 멀티 칩(30)과 마운트 테이프(40)의 사이를 인캡슐런트 수지(60)로 인캡슐런트 한 후 마운트 테이프(40)의 솔더볼 패드(45a)에는 솔더볼(70)이 어탯치되고, 신뢰성 테스트 및 성능 테스트가 수행된 후 멀티 칩 반도체 패키지(100)가 제조된다.

이어서, 신뢰성 테스트 및 성능 테스트가 수행된 멀티 칩 반도체 패키지(100)는 사용자에 의하여 인쇄회로기판(200) 등에 실장된다.

이하, 이와 같은 구성 및 구조를 갖는 멀티 칩 반도체 패키지(100)를 제조하는 과정을 첨부된 도 1 내지 도 8를 참조하여 설명하면 다음과 같다.

먼저, 도 1에는 순수 실리콘 웨이퍼 기판(300)에 앞서 설명한 멀티 칩 반도체 패키지(100)의 하부 반도체 칩(10)이 복수개 형성된 것이 도시되어 있다.

이 하부 반도체 칩(10)에는 도 3a에 도시된 바와 같이 하부 반도체 칩(20)의 에지에 형성된 본딩 패드(22)가 하부 반도체 칩(20)의 상면 전체에 신호 입출력 단자 역할을 하는 솔더 범프(27,28)가 소정 패턴을 갖도록 재배열되어 있는 바, 이와 같은 솔더 범프(27,28)을 제작하는 과정을 첨부된 도 2를 참조하여 설명하면 다음과 같다.

먼저, 반도체 박막 기술 및 반도체 박막 제조 설비에 의하여 도 3a에 도시된 바와 같이 하부 반도체 칩(20)에는 소정 규칙을 갖으면서 신호가 입출력되는 단자 역할을 하는 본딩 패드(22)가 형성된다. 이때, 본딩 패드(22)는 에지 본딩 패드 타입으로 제작되거나, 다르게 센터 본딩 패드 타입으로 제작될 수 있다.

그러나, 도 3a에 도시된 바와 같이 하부 반도체 칩(20)의 본딩 패드(22)는 그 크기가 매우 미세하고 본딩 패드(22)와 본딩 패드(22)의 사이 간격이 조밀한 형태이기 때문에 이와 같은 상태는 하부 반도체 칩(20)과 상부 반도체 칩(10)이 다이렉트로 실장되기 매우 어려운 구조를 갖는다.

이를 극복하기 위해서 본 발명에서는 도 2에 도시된 바와 같은 방법을 사용하여 도 3b에 도시된 바와 같이 본딩 패드의 위치를 재배열 하여 솔더 범프를 형성한다.

도 3a에 도시된 하부 반도체 칩(20)의 본딩 패드(22)를 도 3b에 도시된 바와 같이 재배열하기 위한 공정은 하부 반도체 칩(20)의 상면에 스핀 코팅 등의 방법을 사용하여 액체 상태의 소정 수지를 도포하는 과정으로부터 시작된다.

이때, 스핀 코팅되는 소정 수지는 저항이 매우 높아 절연체에 가까운 다이일렉트로 물질(dielectric material)인 액상 폴리이미드 수지(20b)이며, 코팅 두께는 약 2㎛에서 50㎛정도의 두께를 갖는다.

이때, 폴리이미드 수지(20b)는 폴리이미드 수지(20b)의 상면에 다시 형성될 도전성 박막(20c)과 하부 반도체 칩(20)의 상면에 형성된 보호막(20a)의 열팽창 계수의 차이에 의한 열응력과 물리적 충격으로부터 하부 반도체 칩(20)을 보호하는 버퍼(buffer) 역할을 한다.

이후, 코팅된 폴리이미드 수지(20b)를 경화시킨 후, 폴리이미드 수지(20b)의 상면에는 소정 패턴이 형성된 패턴 마스크(미도시)가 얼라인먼트된 후 노광, 현상, 경화에 의하여 본딩 패드(22)가 외부로 노출되도록 한다.

이어서, 폴리이미드 수지(20b)의 상면에는 Cr-Cu-Al, Ti-Cu, TiW-Cu, TiW-Au 등의 재질을 스퍼터링 방식으로 하부 반도체 칩(20)의 상면 전체에 걸쳐 증착 공정을 수행하는 바, 이와 같은 증착 공정은 본딩 패드(22)와 후술될 배선 박막의 접착력을 향상시키면서도 확산에 의한 신뢰도를 감소시키지 않기 위함이다.

이후, 금속 박막층(20d)이 형성된 하부 반도체 칩(20)의 상면에는 스핀 코팅 등의 방법에 의하여 포토 레지스트(미도시)를 소정 두께로 도포한 후, 패턴 마스크를 사용하여 노광, 현상을 차례로 진행하여 배선 박막이 형성될 부분만이 외부에 대하여 노출되도록 한다.

이후, 하부 반도체 칩(20)의 전면에 걸쳐 Cu, Al, Zn, Fe 또는 이들의 합금을 도금 공정을 이용하여 소정 두께로 배선 박막층(20c)을 형성한다.

이후, 도금 공정을 위한 포토 레지스트를 제거한 후, 도금을 위해 형성된 Cr-Cu-Al, Ti-Cu, TiW-Cu, TiW-Au 등으로 구성된 금속 박막의 나머지 부분을 에칭 방식으로 제거한다.

이후, 하부 반도체 칩(20)의 상면에는 다시 액상 폴리이미드(20e) 등이 스핀 코팅 방식으로 도포되어 경화된 후, 배선 박막층(20c)의 상면에 형성될 솔더 범프(27,28)가 위치할 부분을 노광, 현상하여 외부에 대하여 노출되도록 한다.

이와 같은 방법으로 하부 반도체 칩(20)의 본딩 패드(22) 위치를 재배열하는 방법은 하부 반도체 칩(20) 뿐만 아니라 도 4a에 도시된 상부 반도체 칩(10)에도 사용된다. 미설명 도면부호 400은 상부 반도체 칩(10)이 복수개 형성된 웨이퍼 기판이다.

이와 같이 하부 반도체 칩(20)과 상부 반도체 칩(10)의 본딩 패드(12,22) 위치를 재배열하는 공정이 끝나면, 도 5a 내지 도 5e에 도시된 바와 같은 하부 반도체 칩(20)과 상부 반도체 칩(10)을 전기적으로 연결시키는 멀티 칩(30) 제조 공정이 수행된다.

멀티 칩 제조 공정은 도 5a 및 도 5b에 도시된 바와 같이 웨이퍼 기판(400) 상에 복수개가 형성된 상부 반도체 칩(10)의 솔더 범프(14)와 웨이퍼 기판(300)상에 복수개가 형성된 하부 반도체 칩(20)의 솔더 범프(27)을 플립 칩 방식으로 상호 어탯치하는 공정으로부터 시작된다.

구체적으로 도 1에 도시된 바와 같이 상부 반도체 칩(10)의 상면중 배선 박막이 노출된 부분에는 지름이 약 100㎛에서 150㎛의 크기를 갖는 솔더 범프(14)가 어탯치되고, 도 4a에 도시된 바와 같이 하부 반도체 칩(20)의 상면에 형성된 배선 박막(20c)이 노출된 부분에는 지름이 약 100㎛에서 150㎛의 크기를 갖는 솔더 범프(27,28)가 어탯치된다.

이후, 첨부된 도 5b에 도시된 바와 같이 하부 반도체 칩(20)의 중앙에 어탯치된 솔더 범프(27)에는 쏘잉된 상부 반도체 칩(10)이 플립 칩 본딩 방식으로 어탯치된다. 이때, 하부 반도체 칩(20)중 상부 반도체 칩(10)과 어탯치되지 않은 에지 부분의 솔더 범프(28)은 신호 입출력 단자 역할을 한다.

이어서, 하부 반도체 칩(20)과 상부 반도체 칩(10)의 이격된 사이 공간에는 소정 수지(50)가 충진되어 경화됨으로써 상부 반도체 칩(10)이 하부 반도체 칩(20)에 대하여 안정적으로 지지되도록 하는 공정이 진행된다.

하부 반도체 칩(20)과 상부 반도체 칩(10)을 어탯치하는 다른 방법으로 도 5d에 도시된 바와 같이 하부 반도체 칩(20)의 솔더 범프(27)와 상부 반도체 칩(10)의 솔더 범프(14)가 정확하게 얼라인먼트된 상태로 하부 반도체 칩(20)과 상부 반도체 칩(10)의 사이에 이방성도전필름(Anisotropic Conduction Flim,ACF;90)를 개재하는 방법이 있을 수 있다.

물론 이때도 상부 반도체 칩(10)이 안정적으로 지지되도록 소정 수지(50)를 상부 반도체 칩(10)과 하부 반도체 칩(20)의 사이에 주입하여 경화되도록 하는 것이 바람직하다.

한편, 도 5e에는 하부 반도체 칩(20)중 신호 입출력 단자 역할을 하는 에지 부분의 솔더 범프(28)의 지름을 상부 반도체 칩(10)의 솔더 범프(14)의 크기보다 훨씬 큰 약 350㎛에서 500㎛정도로 매우 크게 형성한 후, 이 솔더 범프(14)을 인쇄회로기판 등에 직접 플립 칩 본딩 방식으로 실장되도록 한다.

그러나, 이와 같은 방식은 하부 반도체 칩(20)이 상부 반도체 칩(10)에 비하여 상당히 클 때 가능하고 신호 입출력 단자의 개수가 적을 때 가능하지만, 신호 입출력 단자의 개수가 상당히 많고 하부 반도체 칩(20)과 상부 반도체 칩(10)의 면적 크기 차이가 적을 때는 도 5e의 방식에 의해서는 멀티 칩 반도체 패키지(100)를 구현하기 어렵게 된다.

이를 극복하기 위해서 도 8에 도시된 바와 같이 멀티 칩(30)의 상부 반도체 칩(10)의 상면에 앞서 설명한 마운트 테이프(40)를 탄성 중합체(미도시)를 매개로 부착하는 공정을 진행한 후 마운트 테이프(40)의 윈도우(41a)로 노출된 빔리드(45c)를 캐필러리(미도시)에 의하여 하부 반도체 칩(10)의 에지에 형성된 솔더 범프(28)에 빔리드 본딩 되도록 한 후, 본딩된 빔리드(45c) 및 하부 반도체 칩(20)의 측면이 노출되지 않도록 인캡슐런트 수지(60)로 인캡슐런트 공정을 수행한 후, 신뢰성 테스트 및 성능 테스트를 수행함으로써 멀티 칩 반도체 패키지(100)를 제조한다.

이상에서 상세하게 설명한 바와 같이, 크기가 다른 2 개의 반도체 칩이 상호 플립 칩 본딩 방식으로 본딩되도록 본딩 패드 위치를 재배열하고, 플립 칩 본딩된 2 개의 멀티 칩이 외부와 신호 입출력이 가능토록 볼 그리드 어레이 패키지 방식으로 패키징함으로써 반도체 칩간 신호 입출력 시간이 감소됨에 따라서 반도체 칩간 신호 지연이 발생되지 않음은 물론 반도체 칩과 반도체 칩 사이의 열응력이 매우 작기 때문에 멀티 칩 반도체 패키지에 발생하는 열응력에 의한 수명 감소 및 성능 저하를 방지할 수 있으며, 패키지 공정수가 획기적으로 감소되는 효과가 있다.

Claims (3)

1. 전체 면적중 일부에 밀집된 본딩 패드가 재배열되어 상기 본딩 패드와 연결되면서 상기 전체 면적에 걸쳐 균일한 패턴을 갖도록 하는 제 1 솔더 범프가 형성된 제 1 반도체 칩과;

   상기 제 1 반도체 칩의 상기 제 1 솔더 범프와 플립 칩 본딩되도록 전체 면적중 일부에 밀집된 본딩 패드가 재배열되어 상기 본딩 패드와 연결되면서 상기 전체 면적에 걸쳐 균일한 패턴을 갖도록 하는 제 2 솔더 범프, 상기 전체 면적중 일부에 밀집된 본딩 패드가 재배열되어 상기 본딩 패드와 연결되면서 상기 제 2 솔더 범프의 주변에 형성된 제 3 솔더 범프가 형성된 제 2 반도체 칩과;

   외부 기기로부터 상기 제 2 반도체 칩으로 신호가 입력, 상기 제 2 반도체 칩으로부터 상기 외부 기기로 신호가 출력되도록 하는 신호 입출력 수단을 포함하는 멀티 칩 반도체 패키지.
2. 제 1 항에 있어서, 상기 신호 입출력 수단은

   상기 제 1 반도체 칩의 상면에 탄성 중합체를 매개로 부착되며 상기 제 3 솔더 범프와 대향하여 개구가 형성된 절연 기판과;

   상기 절연 기판의 상면에 소정 패턴으로 형성되며 솔더볼이 안착된 솔더볼 패드, 상기 솔더볼 패드와 연결된 도전성 패턴, 상기 윈도우 내부로 돌출되어 상기 제 3 솔더 범프와 전기적으로 연결되는 빔리드를 포함하는 멀티 칩 반도체 패키지.
3. 제 1 항에 있어서, 상기 신호 입출력 수단은

   상기 제 2 반도체 칩의 제 3 솔더 범프에 어탯치되며, 상기 제 1 반도체 칩의 상면보다 높게 돌출되어 상기 외부 기기와 직접 솔더링되는 솔더볼인 멀티 칩 반도체 패키지.