JPH01155637A - マルチチツプ・モジユール - Google Patents
マルチチツプ・モジユールInfo
- Publication number
- JPH01155637A JPH01155637A JP62314031A JP31403187A JPH01155637A JP H01155637 A JPH01155637 A JP H01155637A JP 62314031 A JP62314031 A JP 62314031A JP 31403187 A JP31403187 A JP 31403187A JP H01155637 A JPH01155637 A JP H01155637A
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- JP
- Japan
- Prior art keywords
- chip
- module
- lsi
- wiring
- lsi chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000012360 testing method Methods 0.000 claims description 6
- 238000010894 electron beam technology Methods 0.000 abstract description 20
- 229910000679 solder Inorganic materials 0.000 abstract description 14
- 239000000758 substrate Substances 0.000 abstract description 9
- 238000004806 packaging method and process Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 2
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- 241000282320 Panthera leo Species 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路モジュールに係り、特にエレク
トロンビーム（以下ＥＢと略す）テスタを用いた不良解
析に好適なマルチチップ・モジュールに関する。
トロンビーム（以下ＥＢと略す）テスタを用いた不良解
析に好適なマルチチップ・モジュールに関する。
近年のＬＳＩの多ビン化、実装密度の向上にともない、
半導体ウェハをモジュールの配線基板とし、この基板に
複数のＬＳＩチップをフェイスダウン・ボンディングよ
り実装するマルチチップ・モジュールが提案されている
。なお、この種の装置としては例えば特開昭５９−２３
５３１号等が挙げられる。
半導体ウェハをモジュールの配線基板とし、この基板に
複数のＬＳＩチップをフェイスダウン・ボンディングよ
り実装するマルチチップ・モジュールが提案されている
。なお、この種の装置としては例えば特開昭５９−２３
５３１号等が挙げられる。
一方、ＬＳＩチップにＥＢを照射し回路の電位情報を得
ることにより、素子レベルの不良解析を行うことが可能
になった。
ることにより、素子レベルの不良解析を行うことが可能
になった。
従来のマルチチップ・モジュールでは、ＬＳＩチップ全
面にハンダ・バンプを設けることにより多ピン化に対応
していたために、モジュールおよびハンダ・バンプに素
子面が隠れてしまっていた。
面にハンダ・バンプを設けることにより多ピン化に対応
していたために、モジュールおよびハンダ・バンプに素
子面が隠れてしまっていた。
さらに、フェイスダウン・ボンディングによりＬＳＩチ
ップをモジュール基板に実装した後は、素子面は外側か
ら全く見えながった。そのために、この種のマルチチッ
プ・モジュールでは、ＥＢテスタにより不良解析が不可
能であった。
ップをモジュール基板に実装した後は、素子面は外側か
ら全く見えながった。そのために、この種のマルチチッ
プ・モジュールでは、ＥＢテスタにより不良解析が不可
能であった。
本発明の目的は、上記のような問題点に鑑み、フェイス
ダウン・ボンディングしたＬＳＩチップのＥＢテスタに
よる不良解析が行えるマルチチップ・モジュールを提供
することにある。
ダウン・ボンディングしたＬＳＩチップのＥＢテスタに
よる不良解析が行えるマルチチップ・モジュールを提供
することにある。
上記目的は、ＬＳＩチップのハンダ・バンプ用パッドを
素子および配線領域の外周に設け、さらにモジュール基
板において、チップの素子および配線領域に対向する部
分に貫通孔を設けることにより、達成される。
素子および配線領域の外周に設け、さらにモジュール基
板において、チップの素子および配線領域に対向する部
分に貫通孔を設けることにより、達成される。
本発明によるマルチチップ・モジュールでは、ＬＳＩチ
ップにおいてＥＢテストされる素子および配線領域には
ハンダ・バンプ用パッドが配置されない、さらに半導体
ウニ八にチップをフェイスダウン・ボンディングにより
実装した後、上記領域に対向する半導体ウェハには貫通
孔が設けである。それによって、この貫通孔を通してＬ
ＳＩチップにＥＢ照射できるようになるので、チップ実
装状態で素子レベルの不良解析が可能になる。
ップにおいてＥＢテストされる素子および配線領域には
ハンダ・バンプ用パッドが配置されない、さらに半導体
ウニ八にチップをフェイスダウン・ボンディングにより
実装した後、上記領域に対向する半導体ウェハには貫通
孔が設けである。それによって、この貫通孔を通してＬ
ＳＩチップにＥＢ照射できるようになるので、チップ実
装状態で素子レベルの不良解析が可能になる。
以下、本発明の一実施例を図面によって説明する。各図
において同一部分は同一符号を付して表示しである。第
１図はＬＳＩチップ１をモジュール基板２に実装したと
きの断面図、第２図はＬＳＩチップ１の平面図、第３図
はモジュール基板２の平面図である０図において、３は
ハンダ・バンプ、２１は素子領域、２２はパッド領域、
２３はハンダ・バンプ用パッド、２４は入出力回路、２
５は内部回路、２６は配線、４は貫通孔、３１はハンダ
・バンプ用パッド、３２はチップ間の配線、３３は、チ
ップとワイヤボンド用パッド３４を接続する配線である
。ＬＳＩチップ１は素子領域２１とパッド領域２２から
なり、素子領域２１は。
において同一部分は同一符号を付して表示しである。第
１図はＬＳＩチップ１をモジュール基板２に実装したと
きの断面図、第２図はＬＳＩチップ１の平面図、第３図
はモジュール基板２の平面図である０図において、３は
ハンダ・バンプ、２１は素子領域、２２はパッド領域、
２３はハンダ・バンプ用パッド、２４は入出力回路、２
５は内部回路、２６は配線、４は貫通孔、３１はハンダ
・バンプ用パッド、３２はチップ間の配線、３３は、チ
ップとワイヤボンド用パッド３４を接続する配線である
。ＬＳＩチップ１は素子領域２１とパッド領域２２から
なり、素子領域２１は。
内部回路２５と入出力回路２４からなる。
本実施例では入出力回路２４および内部回路２５のＥＢ
テストが可能な構成となっているが、入出力回路２４や
内部回路２５の一部のＥＢテストが不要である場合、そ
れらの回路はパッド領域２２に含んでもよい、パッド領
域２２のハンダ・バンプ用パッド２３は配線２６により
入出力回路２４に接続されている。ＬＳＩチップ１はパ
ッド２３、ハンダ・バンプ３．パッド３１を介してモジ
ュール基板２と電気的に接続される。したがってＬＳＩ
チップ１のパッド２３とモジュール基板２のパッド３１
は、ハンダ・バンプ３を介して相対する位置にある。ま
た、モジュール基板２において、ＬＳＩチップ１の素子
領域２１に対向する部分に貫通孔４を設け、この孔を通
してＥＢ照射をＬＳＩチップ１に対して行う、モジュー
ル基板２は半導体ウェハからなり、写真技術等を用い１
層以上の微細な配線を形成してあり、ハンダバンプ用バ
ッド３１は配線３２．３３と接続され、それぞれ、他チ
ップのバンド、ワイヤボンド用パッド３４に接続される
。パッド３３はパッケージにワイヤボンドを用い接続さ
れるが、このパッケージへの実装方法は特開昭５９−２
３５３１号等に示される技術が応用できる。
テストが可能な構成となっているが、入出力回路２４や
内部回路２５の一部のＥＢテストが不要である場合、そ
れらの回路はパッド領域２２に含んでもよい、パッド領
域２２のハンダ・バンプ用パッド２３は配線２６により
入出力回路２４に接続されている。ＬＳＩチップ１はパ
ッド２３、ハンダ・バンプ３．パッド３１を介してモジ
ュール基板２と電気的に接続される。したがってＬＳＩ
チップ１のパッド２３とモジュール基板２のパッド３１
は、ハンダ・バンプ３を介して相対する位置にある。ま
た、モジュール基板２において、ＬＳＩチップ１の素子
領域２１に対向する部分に貫通孔４を設け、この孔を通
してＥＢ照射をＬＳＩチップ１に対して行う、モジュー
ル基板２は半導体ウェハからなり、写真技術等を用い１
層以上の微細な配線を形成してあり、ハンダバンプ用バ
ッド３１は配線３２．３３と接続され、それぞれ、他チ
ップのバンド、ワイヤボンド用パッド３４に接続される
。パッド３３はパッケージにワイヤボンドを用い接続さ
れるが、このパッケージへの実装方法は特開昭５９−２
３５３１号等に示される技術が応用できる。
本実施例ではハンダ・バンプ用パッド２３は２列となっ
ているが、チップの入出力端子数に応じて列の数は増減
する。また、ＬＳＩチップ１の外周にパッド領域２２を
設けるために、従来方法のようにハンダ・バンプをチッ
プ中心に集中させる方式に比べ、バンプ間距離Ｑが大き
くなる。そのため、アルミナ等をモジュール基板２の材
料として用いた場合、チップとモジュール基板の熱膨張
係数差により接続部の信頼性が低下する。このことから
、モジュール基板２はＬＳＩチップ１と同一の半導体を
用いて形成する。
ているが、チップの入出力端子数に応じて列の数は増減
する。また、ＬＳＩチップ１の外周にパッド領域２２を
設けるために、従来方法のようにハンダ・バンプをチッ
プ中心に集中させる方式に比べ、バンプ間距離Ｑが大き
くなる。そのため、アルミナ等をモジュール基板２の材
料として用いた場合、チップとモジュール基板の熱膨張
係数差により接続部の信頼性が低下する。このことから
、モジュール基板２はＬＳＩチップ１と同一の半導体を
用いて形成する。
第４図はＬＳＩチップ１の配線の断面図であり、図にお
いて、４１はエレクトロン・ビーム（ＥＢ）。
いて、４１はエレクトロン・ビーム（ＥＢ）。
４２は第２層配線、４３はＥＢ用端子、４４はスルーホ
ール、４５．４６は第１層配線、４７は絶縁層、４８は
チップの半導体基板である。ＥＢテストにより回路の電
位情報を得る場合、ＥＢ照射を受ける配線はチップ表面
に露出している必要がある。第４図では２層配線の場合
を示しており、第２層配線４２は直接、ＥＢ照射４１を
受けられるが、第１層配ｌｌ１Ａ４５．４６ではスルー
ホール４４を介してＥＢ照射用端子４３を設けたり、絶
縁層４７にＥＢ用孔４９を設けることにより配線を露出
させておく。
ール、４５．４６は第１層配線、４７は絶縁層、４８は
チップの半導体基板である。ＥＢテストにより回路の電
位情報を得る場合、ＥＢ照射を受ける配線はチップ表面
に露出している必要がある。第４図では２層配線の場合
を示しており、第２層配線４２は直接、ＥＢ照射４１を
受けられるが、第１層配ｌｌ１Ａ４５．４６ではスルー
ホール４４を介してＥＢ照射用端子４３を設けたり、絶
縁層４７にＥＢ用孔４９を設けることにより配線を露出
させておく。
本発明によれば、ＬＳＩチップをモジュール基板にフェ
イスダウン・ボンディングした後にＥＢテストできるの
で、チップ実装状態での不良解析が素子レベルで行える
。
イスダウン・ボンディングした後にＥＢテストできるの
で、チップ実装状態での不良解析が素子レベルで行える
。
第１図は、本発明の一実施例のマルチチップ・モジュー
ルの断面図、第２図はＬＳＩチップの平面図、第３図は
モジュール基板の平面図、第４図はＬＳＩチップの配線
の断面図である。 １・・・ＬＳＩチップ、２・・・モジュール基板、３・
・・ハンダ・バンプ、４・・・貫通孔、２１・・・素子
領域、吋 大ト ド、 ＾＾
ルの断面図、第２図はＬＳＩチップの平面図、第３図は
モジュール基板の平面図、第４図はＬＳＩチップの配線
の断面図である。 １・・・ＬＳＩチップ、２・・・モジュール基板、３・
・・ハンダ・バンプ、４・・・貫通孔、２１・・・素子
領域、吋 大ト ド、 ＾＾
Claims (1)
- 【特許請求の範囲】 １、１個以上のＬＳＩチップをフェイスダウン・ボンデ
ィングにより半導体ウェハから成る配線基板に実装する
マルチチップ・モジュールにおいて、チップに形成した
ＥＢテストされる素子および配線領域の外周にハンダ・
バンプ用パッドを設けたことを特徴とするマルチチップ
・モジュール。 ２、上記半導体ウェハにおいて、上記ＬＳＩチップの素
子および配線領域に対向する部分に貫通孔を設けたこと
を特徴とする特許請求の範囲第１項記載のマルチチップ
・モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314031A JPH01155637A (ja) | 1987-12-14 | 1987-12-14 | マルチチツプ・モジユール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62314031A JPH01155637A (ja) | 1987-12-14 | 1987-12-14 | マルチチツプ・モジユール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01155637A true JPH01155637A (ja) | 1989-06-19 |
Family
ID=18048381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62314031A Pending JPH01155637A (ja) | 1987-12-14 | 1987-12-14 | マルチチツプ・モジユール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01155637A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096576A (en) * | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6785001B2 (en) | 2001-08-21 | 2004-08-31 | Silicon Light Machines, Inc. | Method and apparatus for measuring wavelength jitter of light signal |
| US6839479B2 (en) | 2002-05-29 | 2005-01-04 | Silicon Light Machines Corporation | Optical switch |
| US7046420B1 (en) | 2003-02-28 | 2006-05-16 | Silicon Light Machines Corporation | MEM micro-structures and methods of making the same |
| JP2008232768A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 評価用基板および故障箇所検出方法 |
-
1987
- 1987-12-14 JP JP62314031A patent/JPH01155637A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096576A (en) * | 1997-09-02 | 2000-08-01 | Silicon Light Machines | Method of producing an electrical interface to an integrated circuit device having high density I/O count |
| US6785001B2 (en) | 2001-08-21 | 2004-08-31 | Silicon Light Machines, Inc. | Method and apparatus for measuring wavelength jitter of light signal |
| US6839479B2 (en) | 2002-05-29 | 2005-01-04 | Silicon Light Machines Corporation | Optical switch |
| US7046420B1 (en) | 2003-02-28 | 2006-05-16 | Silicon Light Machines Corporation | MEM micro-structures and methods of making the same |
| JP2008232768A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 評価用基板および故障箇所検出方法 |
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