WO2010106732A1 - 半導体装置 - Google Patents

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WO2010106732A1
WO2010106732A1 PCT/JP2010/001009 JP2010001009W WO2010106732A1 WO 2010106732 A1 WO2010106732 A1 WO 2010106732A1 JP 2010001009 W JP2010001009 W JP 2010001009W WO 2010106732 A1 WO2010106732 A1 WO 2010106732A1
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WO
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region
semiconductor chip
semiconductor device
wiring
semiconductor
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PCT/JP2010/001009
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三好麻子
茶谷茂雄
Original Assignee
パナソニック株式会社
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed

Definitions

  • the present invention relates to a stacked semiconductor device in which a plurality of semiconductor chips are stacked.
  • FIG. 39 shows an example of the configuration of a conventional semiconductor chip stacked semiconductor device.
  • a second semiconductor chip 2 is laminated on the first semiconductor chip 1 via an adhesive layer 3 and sealed with a mold resin 5 containing a mixture.
  • the mold resin 5 is made of a mixture of various materials.
  • the filler 4 is the material that occupies the most volume. Since the thermal expansion coefficient is close to that of silicon, the filler is added to prevent package cracks and increase the resin strength after molding.
  • the filler 4 contained in the mold resin 5 is pushed into the end portion of the adhesive layer 3 by the pressure of the mold and is sandwiched between the first semiconductor chip 1 and the second semiconductor chip 2. There is. As a result, a region where the second semiconductor chip 2 is stacked on the surface of the first semiconductor chip 1 may be damaged, resulting in an assembly failure.
  • the particle size of the filler 4 is made larger than that of the adhesive layer 3 as shown in FIG. 40, or the area occupied by the adhesive layer 3 on the surface of the first semiconductor chip 1 is shown in FIG.
  • the package may be warped or voided, and the specifications required for the semiconductor package may not be satisfied. Further, in a configuration in which the area occupied by the adhesive layer is different from that of the second semiconductor chip, the adhesive layer cannot be cut at the same time as the second semiconductor chip, which increases the assembly process and causes an increase in cost.
  • an object of the present invention is to reduce an assembly failure caused by chip damage caused by a filler contained in a resin to be sealed without increasing the cost in a semiconductor chip stacked type semiconductor device. To do.
  • the present invention provides a mixture for sealing a first semiconductor chip, a second semiconductor chip laminated on the first semiconductor chip via an adhesive layer, and the first and second semiconductor chips.
  • a semiconductor device provided with an in-mold resin is assumed.
  • the first semiconductor chip includes a first region in which the second semiconductor chip is stacked on the surface and a second region in which the second semiconductor chip is not stacked on the surface.
  • a wiring pattern for wiring used in the operation of the first semiconductor chip includes the first region, the second region, and the like. It is arranged so as not to straddle.
  • the damage is affected by the second semiconductor chip. Is limited to the first region laminated on the surface. For this reason, by giving a predetermined condition to the arrangement in the first region, the semiconductor device can operate normally even if the surface of the first semiconductor chip is damaged by the mixture. Therefore, it is possible to reduce assembly defects and realize cost reduction.
  • the first semiconductor chip includes a third region that is an annular region or a rectangular region where a peripheral end portion of the second semiconductor chip is located on the surface, and an inner side of the third region.
  • the fourth region is a fourth region which is the region of the first semiconductor chip, and the fifth region which is a region outside the third region.
  • a wiring pattern for wiring used in operation is arranged so as not to span the third area and the fourth area, and so as not to span the third area and the fifth area. ing.
  • the damage is affected by the second semiconductor chip. Is limited to a third region which is an annular region or a rectangular region located on the surface. For this reason, by giving predetermined conditions to the arrangement in the third region, the semiconductor device can operate normally even if the surface of the first semiconductor chip is damaged by the mixture. Therefore, it is possible to reduce assembly defects and realize cost reduction.
  • the first semiconductor chip includes a first region in which the second semiconductor chip is stacked on the surface and a second region in which the second semiconductor chip is not stacked on the surface.
  • a plurality of wiring patterns having the same potential are arranged so as to straddle the first region and the second region. .
  • the first semiconductor chip includes a third region that is an annular region or a rectangular region in which a peripheral end portion of the second semiconductor chip is located on the surface, and an inner side of the third region.
  • a plurality of wirings having the same potential in at least one wiring layer including the uppermost layer, and a fourth region that is a fourth region and a fifth region that is a region outside the third region A pattern is arranged so as to straddle the third region and the fourth region.
  • the first semiconductor chip includes a third region that is an annular region or a rectangular region in which a peripheral end portion of the second semiconductor chip is located on the surface, and an inner side of the third region.
  • the semiconductor device can operate normally even if the surface of the first semiconductor chip is damaged by the mixture filler. Therefore, it is possible to reduce assembly defects and realize cost reduction.
  • the first semiconductor chip includes a memory cell array
  • the memory cell array includes the second semiconductor chip stacked on a surface of the first semiconductor chip. It is arranged in the range including the area.
  • the damage is affected by the second semiconductor chip. Is limited to the memory cell array arranged in the region stacked on the surface. For this reason, even if the surface of the first semiconductor chip is damaged by the mixture, the semiconductor device operates normally by setting the damaged memory cell to, for example, access prohibition or redundant replacement. Can be. Therefore, it is possible to reduce assembly defects and realize cost reduction.
  • the effect of chip damage due to the mixture contained in the resin is the first region where the second semiconductor chip is laminated on the surface, the annular region where the peripheral edge of the second semiconductor chip is located on the surface, or the rectangle
  • the memory cell array is limited to a third region, which is a region, or a region where a second semiconductor chip is stacked on the surface. Therefore, even if there is chip damage, the semiconductor device can be operated normally, and assembly failure can be reduced.
  • FIG. 1 is a cross-sectional view illustrating a configuration of a semiconductor device according to a first embodiment.
  • 1 is a plan view showing a configuration of a semiconductor device according to a first embodiment.
  • 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. 2 is a plan view showing a state of a wiring layer of a first semiconductor chip in the semiconductor device according to the first embodiment.
  • FIG. It is sectional drawing which shows the structure of the semiconductor device which concerns on 2nd Embodiment. It is a top view which shows the structure of the semiconductor device which concerns on 2nd Embodiment. It is a top view which shows the other structure of the semiconductor device which concerns on 2nd Embodiment.
  • FIGS. 3 to 9 are wiring layers of the first semiconductor chip 1 according to the present embodiment. It is a top view which shows the state of.
  • a semiconductor device 6 includes a first semiconductor chip 1 fixed to a die pad 7 and a second semiconductor chip 2 stacked on the first semiconductor chip 1 via an adhesive layer 3. And, for example, a mold resin 5 as a resin for sealing the first and second semiconductor chips 1 and 2.
  • the second semiconductor chip 2 is fixed on the first semiconductor chip 1 with an adhesive layer 3.
  • the mold resin 5 is made of, for example, an epoxy resin and includes a mixture containing the filler 4 as a main component.
  • the first semiconductor chip 1 is divided into a first region 11 in which the second semiconductor chip 2 is stacked on the surface and a second region 12 in which the second semiconductor chip 2 is not stacked on the surface.
  • at least one wiring layer including the uppermost layer has a configuration in which there is no wiring pattern extending between the first region 11 and the second region 12.
  • the wiring pattern 8 for wiring used in the operation of the first semiconductor chip 1 is arranged so as not to span the first region 11 and the second region 12.
  • the dummy pattern 9 extending over the first region 11 and the second region 12 may exist.
  • the semiconductor device 6 can operate normally even if the surface of the first semiconductor chip 1 is damaged by the filler 4. . Therefore, it is possible to reduce assembly defects and realize cost reduction.
  • the wiring used for the operation of the first semiconductor chip 1 is not arranged in the first region 11. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, there is no wiring used for operation in the first region 11, so that the first semiconductor chip 1 and the semiconductor device 6 operate normally. It becomes possible.
  • the first semiconductor chip 1 is arranged in the first region 11. It is good also as the structure currently made. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, the influence of the damage is limited to unused wiring, unused elements, and dummy patterns arranged in the first region 11. Moreover, these unused wirings, unused elements, and dummy patterns also have a function of absorbing mechanical and electrical damage at the time of damage. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • unused element you may use the element which measures a transistor characteristic, for example.
  • the degree of the sealing pressure of the mold resin 5 can be measured by measuring the transistor characteristics with this unused element.
  • unused wiring for example, a wiring pattern 8A having a honeycomb structure as shown in FIG. 4 may be used.
  • a grid-like wiring pattern 8B as shown in FIG. 5 a rectangular wiring pattern 8C as shown in FIG. 6, and a wiring pattern 8D made up of repeated stripe shapes as shown in FIG. 7 may be used.
  • the first region 11 may have wiring patterns 8E and 8F spread over the entire surface.
  • the wiring patterns 8E and 8F also have a function of absorbing mechanical and electrical damage at the time of damage. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • signal lines and power supply lines that span the first region 11 and the second region 12 may be arranged in a wiring layer other than the uppermost layer.
  • the adhesive layer 3 may be a substrate such as an interposer, or a sheet or liquid form.
  • FIG. 11 and FIG. 12 are a cross-sectional view and a plan view showing a semiconductor chip stacked semiconductor device according to the second embodiment, and FIGS. 13 to 25 show the first semiconductor chip 1 according to this embodiment. It is a top view of a wiring layer.
  • a semiconductor device 6 includes a first semiconductor chip 1 fixed to a die pad 7 and a second semiconductor chip 2 stacked on the first semiconductor chip 1 with an adhesive layer 3 interposed therebetween. And, for example, a mold resin 5 as a resin for sealing the first and second semiconductor chips 1 and 2.
  • the mold resin 5 is made of, for example, an epoxy resin and includes a mixture containing the filler 4 as a main component.
  • the first semiconductor chip 1 includes a third region 13 that is an annular region or a rectangular region where the peripheral end portion of the second semiconductor chip 2 is located on the surface, and a fourth region that is an inner region of the third region 13.
  • the area 14 is divided into a fifth area 15 that is an area outside the third area 13.
  • the third region 13 is a region that includes the outer periphery of the first region 11 described in the first embodiment and extends to the second region 12.
  • the fourth area 14 corresponds to the area obtained by removing the third area 13 from the first area 11, and the fifth area 15 corresponds to the area obtained by removing the third area 13 from the second area 12.
  • the third region 13 is an annular region
  • the third region 13 is a rectangular region.
  • a wiring pattern extending over the third region 13 and the fourth region 14, and the third region 13 and the fifth region 15 there is no wiring pattern that extends over the area. That is, the wiring pattern 18 for wiring used in the operation of the first semiconductor chip 1 does not extend over the third region 13 and the fourth region 14, and the third region 13 and the fifth region 15. It is arranged so as not to straddle. A dummy pattern extending over the third area 13 and the fourth area 14 or a dummy pattern 9 extending over the third area 13 and the fifth area 15 may exist.
  • the semiconductor device 6 can operate normally even if the surface of the first semiconductor chip 1 is damaged by the filler 4. . Therefore, it is possible to reduce assembly defects and realize cost reduction. Note that, according to the present embodiment, since the wiring formation is performed in consideration of the influence of the filler over the annular region or the rectangular region where the peripheral end portion of the second semiconductor chip is located, the second semiconductor chip is positioned. The same effect can be achieved even when they deviate.
  • the wiring used for the operation of the first semiconductor chip 1 is not disposed in the third region 13 or the third region 13 and the fourth region 14. It is preferable to do this. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, there is no wiring used for operation in the third region 13, so that the first semiconductor chip 1 and the semiconductor device 6 operate normally. It becomes possible.
  • unused wiring and unused elements that are not used in the operation of the first semiconductor chip 1 in the third region 13 or the third region 13 and the fourth region 14.
  • only one of the dummy patterns may be arranged. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, the influence of the damage is limited to unused wiring, unused elements, and dummy patterns 9 arranged in the third region 13.
  • these unused wirings, unused elements, and dummy patterns 9 also have a function of absorbing mechanical and electrical damage at the time of damage. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • unused element you may use the element which measures a transistor characteristic, for example.
  • the degree of the sealing pressure of the mold resin 5 can be measured by measuring the transistor characteristics with this unused element.
  • the unused wiring for example, wiring patterns 18A and 18A 'having a honeycomb structure as shown in FIGS. 14 and 15 may be used.
  • grid-like wiring patterns 18B and 18B ′ as shown in FIGS. 16 and 17, rectangular wiring patterns 18C and 18C ′ as shown in FIGS. 18 and 19, and as shown in FIGS. Wiring patterns 18D and 18D ′ composed of repeated stripe shapes may be used.
  • the wiring pattern 18E, 18F may be spread over the entire surface in the third region 13.
  • wiring patterns 18E 'and 18F' may be laid on the entire surface in the third region 13 and the fourth region 14.
  • the wiring patterns 18E, 18F, 18E ', 18F' also have a function of absorbing mechanical and electrical damage at the time of damage. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • the third region 13 or the third region 13 and the fourth region 14 may be provided with the above-described arrangement conditions only in the uppermost layer of the plurality of wiring layers of the first semiconductor chip 1. Good. Further, the signal line and the power line extending over the third area 13 and the fourth area 14 and the signal line and the power line extending over the third area 13 and the fifth area 15 are in the wiring layer other than the uppermost layer. It may be arranged.
  • the width of the third region 13 is preferably larger than the particle size of the filler 4. Thereby, even if the first semiconductor chip 1 is damaged, the damage is surely limited to the third region 13, so that the first semiconductor chip 1 and the semiconductor device 6 can operate normally. .
  • the adhesive layer 3 may be a substrate such as an interposer, or a sheet or liquid form.
  • FIG. 26 is a cross-sectional view showing a configuration of a semiconductor chip stacked semiconductor device according to the third embodiment
  • FIG. 27 is a plan view showing a state of a wiring layer of the first semiconductor chip 1 according to this embodiment.
  • the semiconductor device 6 includes a first semiconductor chip 1 fixed to the die pad 7 and a second semiconductor chip 2 stacked on the first semiconductor chip 1 with an adhesive layer 3 interposed therebetween. And, for example, a mold resin 5 as a resin for sealing the first and second semiconductor chips 1 and 2.
  • the second semiconductor chip 2 is fixed on the first semiconductor chip 1 with an adhesive layer 3.
  • the mold resin 5 is made of, for example, an epoxy resin and includes a mixture containing the filler 4 as a main component.
  • the first semiconductor chip 1 is divided into a first region 11 in which the second semiconductor chip 2 is stacked on the surface and a second region 12 in which the second semiconductor chip 2 is not stacked on the surface.
  • at least one wiring layer including the uppermost layer is configured to pass a plurality of wiring patterns 28 having the same potential across the first region 11 and the second region 12. Yes. That is, a plurality of wiring patterns 28 having the same potential are arranged so as to extend over the first region 11 and the second region 12.
  • the width of the wiring pattern 28 is preferably larger than the particle size of the filler 4. In this case, even if the filler 4 contained in the mold resin 5 enters the end portion of the adhesive layer 3 due to the sealing pressure of the mold resin 5 and damages the surface of the first semiconductor chip 1, the wiring pattern width is the particle size. Since it is thicker than this, no disconnection occurs. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • the number of wiring patterns 28 extending between the first region 11 and the second region may be one.
  • the width of the wiring pattern 28 is preferably larger than the particle size of the filler 4.
  • the first semiconductor chip 1 includes a first power supply wiring 21 formed over almost the entire surface of the first region 11 in the uppermost layer, and the uppermost layer. It may be configured to have the second power supply wiring 22 formed in the lower layer of the layer. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, the influence of the damage is limited to a limited region of the first power supply wiring 21 spread over the entire surface, so that no disconnection occurs. In addition, since the first power supply wiring 21 is laid over the entire surface of the first region 11, it also has a function of enhancing the power supply. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • the first semiconductor chip 1 includes a first electrode pattern 23a formed over almost the entire surface of the first region 11 in the uppermost layer, and the uppermost layer. It is good also as a structure which is formed in the lower layer of the layer and has the 2nd electrode pattern 23b which comprises a capacitive element with the 1st electrode pattern 23a. In this case, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, the influence of the damage is limited to a limited region of the first electrode pattern 23 a spread over the entire surface, so that no disconnection occurs.
  • the capacitive element is formed over the entire surface of the first region 11, for example, when the power supply voltage is applied to the first electrode pattern 23a and the ground voltage is applied to the second electrode pattern 23b, the power supply is used as a smoothing capacitor. There is also an effect that the stabilization can be achieved. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • a voltage other than the power supply voltage and the ground voltage may be applied to the first electrode pattern 23a and the second electrode pattern 23b.
  • the adhesive layer 3 may be a substrate such as an interposer, or a sheet or liquid form.
  • FIG. 30 is a cross-sectional view showing a configuration of a semiconductor chip stacked semiconductor device according to the fourth embodiment, and FIGS. 31 and 32 show states of the wiring layers of the first semiconductor chip 1 according to the present embodiment. It is a top view.
  • a semiconductor device 6 includes a first semiconductor chip 1 fixed to a die pad 7 and a second semiconductor chip 2 stacked on the first semiconductor chip 1 with an adhesive layer 3 interposed therebetween. And, for example, a mold resin 5 as a resin for sealing the first and second semiconductor chips 1 and 2. The second semiconductor chip 2 is fixed on the first semiconductor chip 1 with an adhesive layer 3.
  • the mold resin 5 is made of, for example, an epoxy resin and includes a mixture containing the filler 4 as a main component.
  • the first semiconductor chip 1 includes a third region 13 that is an annular region or a rectangular region where the peripheral end portion of the second semiconductor chip 2 is located on the surface, and a fourth region that is an inner region of the third region 13.
  • the area 14 is divided into a fifth area 15 that is an area outside the third area 13.
  • the third region 13 is a region that includes the outer periphery of the first region 11 described in the first embodiment and extends to the second region 12.
  • the fourth area 14 corresponds to the area obtained by removing the third area 13 from the first area 11, and the fifth area 15 corresponds to the area obtained by removing the third area 13 from the second area 12.
  • the third region 13 is an annular region.
  • the third region 13 may be a rectangular region. .
  • a plurality of wiring patterns 38 having the same potential are arranged so as to straddle the third region 13 and the fourth region 14.
  • a plurality of wirings are provided.
  • the possibility that the entire pattern 38 is damaged is low, and the influence of the damage is limited to the third region 13.
  • the semiconductor device 6 can operate normally even if the surface of the first semiconductor chip 1 is damaged by the filler 4. .
  • the wiring formation is performed in consideration of the influence of the filler over the annular region or the rectangular region where the peripheral end portion of the second semiconductor chip is located, the second semiconductor chip is positioned. The same effect can be achieved even when they deviate.
  • a plurality of wiring patterns 38A having the same potential may be arranged so as to extend over the third region 13 and the fifth region 15. . Also with this configuration, the same effect as the configuration of FIG. 31 can be obtained.
  • the width of the wiring pattern 38 is preferably larger than the particle size of the filler 4. In this case, even if the filler 4 contained in the mold resin 5 enters the end portion of the adhesive layer 3 due to the sealing pressure of the mold resin 5 and damages the surface of the first semiconductor chip 1, the wiring pattern width is the particle size. Since it is thicker than this, no disconnection occurs. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • the wiring pattern 38 extending over the third area 13 and the fourth area 14 and the wiring pattern 38A extending over the third area 13 and the fifth area 15 may be one.
  • the width of the wiring patterns 38 and 38A is preferably larger than the particle size of the filler 4.
  • the first semiconductor chip 1 in addition to the above-described wiring pattern, includes a first power supply wiring 31 formed over almost the entire surface of the third region 13 in the uppermost layer, and the uppermost layer. It may be configured to have the second power supply wiring 32 formed in the lower layer of the layer.
  • the first semiconductor chip 1 in addition to the wiring pattern described above, has a first power supply wiring 31A formed over almost the entire surface of the third region 13 and the fourth region 14 in the uppermost layer. And a second power supply wiring 32A formed in the lower layer of the uppermost layer.
  • the influence of the damage is limited to a limited region of the first power supply wirings 31 and 31A spread over the entire surface. Does not occur.
  • the first power supply wiring 31 is laid over the entire surface of the third region 13 or the third region 13 and the fourth region 14, it also has a function of strengthening the power. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • the first semiconductor chip 1 in addition to the wiring pattern described above, includes a first electrode pattern 33a formed over almost the entire surface of the third region 13 in the uppermost layer, and the uppermost layer. It is good also as a structure which has the 2nd electrode pattern 33b which is formed in the lower layer of the layer and comprises a capacitive element with the 1st electrode pattern 33a.
  • the first semiconductor chip 1 is formed with the first electrode pattern 34a formed over almost the entire surface of the third region 13 and the fourth region 14 in the uppermost layer in addition to the wiring pattern described above.
  • a second electrode pattern 34b that is formed in a lower layer of the uppermost layer and forms a capacitive element together with the first electrode pattern 34a.
  • the influence of the damage is limited to a limited region of the first electrode patterns 33 a and 34 a laid on the entire surface. do not do.
  • a power supply voltage is applied to the first electrode patterns 33a, 34a, and the second electrode patterns 33b.
  • a ground voltage is applied to 34b and used as a smoothing capacitor, the power supply can be stabilized. Therefore, the first semiconductor chip 1 and the semiconductor device 6 can operate normally.
  • a voltage other than the power supply voltage and the ground voltage may be applied to the first electrode patterns 33a and 34a and the second electrode patterns 33b and 34b.
  • the adhesive layer 3 may be a substrate such as an interposer, or a sheet or liquid form.
  • FIG. 37 is a cross-sectional view showing a semiconductor chip stacked semiconductor device according to the fifth embodiment.
  • the semiconductor device 6 includes a first semiconductor chip 1 having a memory cell array 24, a second semiconductor chip 2 stacked on the first semiconductor chip 1 via an adhesive layer 3, and a first semiconductor chip 2.
  • a mold resin 5 as a resin for sealing the second semiconductor chips 1 and 2.
  • the mold resin 5 is made of, for example, an epoxy resin and includes a mixture containing the filler 4 as a main component.
  • the memory cell array 24 is arranged in a range corresponding to a region where the second semiconductor chip 2 is stacked on the surface. According to this configuration, even if the filler 4 contained in the mold resin 5 enters the end portion of the adhesive layer 3 due to the sealing pressure of the mold resin 5 and damages the surface of the first semiconductor chip 1, the influence of the damage is The memory cell array 24 is limited. For this reason, even if the surface of the first semiconductor chip 1 is damaged by the filler 4, the semiconductor device 6 can be normally operated by setting the damaged memory cell to, for example, access prohibition or redundant replacement. Can work. Therefore, it is possible to reduce assembly defects and realize cost reduction. For this purpose, the semiconductor device 6 is configured such that when a part of the memory cells of the memory cell array 24 becomes defective, the defective memory cell can be set to access prohibition or redundantly replaced. It is preferable.
  • the memory cell array 24 may be larger than the region where the second semiconductor chip 2 is stacked on the surface. That is, if the memory cell array 24 is arranged in a range including the region where the second semiconductor chip 2 is laminated on the surface, the same effect as described above can be obtained.
  • the adhesive layer 3 may be a substrate such as an interposer, or a sheet or liquid form.
  • the electrical connection method of the semiconductor chip 1 and the semiconductor chip 2 in each of the above-described embodiments is not limited, and any form of a bonding wire or a via may be used.
  • the semiconductor device according to the present invention can operate normally even if there is chip damage due to a mixture such as filler contained in the resin to be sealed. Useful.

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Abstract

　半導体チップ積層型の半導体装置（６）において、第１の半導体チップ（１）の上に、接着層（３）を介して第２の半導体チップ（２）が積層されており、フィラー（４）等の混合物入り樹脂（５）によって封止されている。第１の半導体チップ（１）は、第２の半導体チップ（２）が表面に積層された第１領域（１１）と、第２の半導体チップ（２）が表面に積層されていない第２領域（１２）とから構成されている。最上位層を含む配線層において、第１領域（１１）と第２領域（１２）とにまたがる配線パターンが存在しない。

Description

半導体装置
　本発明は、複数の半導体チップを積層した積層型の半導体装置に関する。
　近年、実装面積の縮小のため、複数の半導体チップを積層して１つの半導体装置とする構成がある。このような積層型半導体装置においては、半導体チップは接着層を介して積層され、例えばモールド樹脂によって封止されている。最近では、３つ以上の半導体チップを積層してモールド樹脂によって封止した半導体装置も開発されている。
　図３９は従来の半導体チップ積層型の半導体装置の構成の一例を示している。第１の半導体チップ１の上に第２の半導体チップ２が接着層３を介して積層され、混合物入りのモールド樹脂５によって封止されている。モールド樹脂５は様々な材料混合物から成り立っているが、その中でもフィラー４は最も容積を占める材料である。フィラーは熱膨張係数がシリコンに近いことから、パッケージクラック対策のため、また、モールド後の樹脂強度を増大させるため添加されている。封止の際、モールドの圧力により、モールド樹脂５内に含まれるフィラー４が接着層３の端部に押し込まれて、第１の半導体チップ１と第２の半導体チップ２との間に挟まることがある。これにより、第１の半導体チップ１の表面で第２の半導体チップ２が積層される領域が損傷し、組立不良となることがある。
　この問題に対して、図４０に示すように、フィラー４の粒径を接着層３よりも大きくしたり、図４１に示すように、第１の半導体チップ１表面において接着層３が占める面積を、第２の半導体チップ２よりも大きくする、という方策が提案されている。これにより、フィラー４が第１の半導体チップ１と第２の半導体チップ２との間に入ることを防止することができるので、チップ損傷による組立不良を低減することが可能となる（特許文献１を参照）。
特開２００６－５４３５９号公報
　しかしながら、フィラーの粒径を大きくするためにその材質を変更すると、パッケージの反りやボイドが発生し、半導体パッケージに要求されている仕様を満足できなくなる可能性がある。また、接着層が占める面積が第２の半導体チップと異なる構成では、接着層を第２の半導体チップと同時に切断することができないため、組立工程が増えることになり、コスト増加を招く。
　前記の問題に鑑み、本発明は、半導体チップ積層型の半導体装置において、封止する樹脂に含まれるフィラーによるチップ損傷に起因する組立不良を、コスト増加を招くことなく、低減することを目的とする。
　本発明は、第１の半導体チップと、前記第１の半導体チップの上に接着層を介して積層された第２の半導体チップと、前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備えた半導体装置を前提とする。
　そして本発明の第１態様では、前記第１の半導体チップは、前記第２の半導体チップが表面に積層された第１領域と、前記第２の半導体チップが表面に積層されていない第２領域とから構成されており、かつ、最上位層を含む少なくとも１つの配線層において、当該第１の半導体チップの動作上使用する配線のための配線パターンは、前記第１領域と前記第２領域とにまたがらないように、配置されている。
　この態様によると、樹脂に含まれた混合物が樹脂の封止圧力によって接着層の端部に入り込み、第１の半導体チップの表面を損傷したとしても、その損傷の影響は、第２の半導体チップが表面に積層された第１領域に限定される。このため、第１領域における配置に所定の条件を与えておくことによって、たとえ混合物による第１の半導体チップ表面の損傷があったとしても、半導体装置が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　また本発明の第２態様では、前記第１の半導体チップは、前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、最上位層を含む少なくとも１つの配線層において、当該第１の半導体チップの動作上使用する配線のための配線パターンは、前記第３領域と前記第４領域とにまたがらないように、かつ、前記第３領域と前記第５領域とにまたがらないように、配置されている。
　この態様によると、樹脂に含まれた混合物が樹脂の封止圧力によって接着層の端部に入り込み、第１の半導体チップの表面を損傷したとしても、その損傷の影響は、第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域に限定される。このため、第３領域における配置に所定の条件を与えておくことによって、たとえ混合物による第１の半導体チップ表面の損傷があったとしても、半導体装置が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　また本発明の第３態様では、前記第１の半導体チップは、前記第２の半導体チップが表面に積層された第１領域と、前記第２の半導体チップが表面に積層されていない第２領域とから構成されており、かつ、最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第１領域と前記第２領域とにまたがるように、配置されている。
　この態様によると、樹脂に含まれた混合物が樹脂の封止圧力によって接着層の端部に入り込み、第１の半導体チップの表面を損傷したとしても、複数本の配線パターン全てが損傷する可能性は低い。このため、第１領域における配置に所定の条件を与えておくことによって、たとえ混合物による第１の半導体チップ表面の損傷があったとしても、半導体装置が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　また本発明の第４態様では、前記第１の半導体チップは、前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第３領域と前記第４領域とにまたがるように、配置されている。
　また本発明の第５態様では、前記第１の半導体チップは、前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第３領域と前記第５領域とにまたがるように、配置されている。
　これらの態様によると、樹脂に含まれた混合物フィラーが樹脂の封止圧力によって接着層の端部に入り込み、第１の半導体チップの表面を損傷したとしても、複数本の配線パターン全てが損傷する可能性は低い。このため、第３領域における配置に所定の条件を与えておくことによって、たとえ混合物フィラーによる第１の半導体チップ表面の損傷があったとしても、半導体装置が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　また本発明の第６態様では、前記第１の半導体チップは、メモリセルアレイを有しており、前記メモリセルアレイが、前記第１の半導体チップにおいて、前記第２の半導体チップが表面に積層された領域を含む範囲に、配置されている。
　この態様によると、樹脂に含まれた混合物が樹脂の封止圧力によって接着層の端部に入り込み、第１の半導体チップの表面を損傷したとしても、その損傷の影響は、第２の半導体チップが表面に積層された領域に配置されたメモリセルアレイに限定される。このため、たとえ混合物による第１の半導体チップ表面の損傷があったとしても、損傷したメモリセルを、例えばアクセス禁止に設定したり、冗長置換したりすることによって、半導体装置が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　本発明によると、樹脂に含まれる混合物によるチップ損傷の影響が、第２の半導体チップが表面に積層された第１領域、第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域、または第２の半導体チップが表面に積層された領域に配置されたメモリセルアレイに限定される。したがって、チップ損傷があったとしても、半導体装置が正常に動作できるようにすることが可能となり、組立不良の低減が可能となる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 第１の実施形態に係る半導体装置の構成を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第１の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第２の実施形態に係る半導体装置の構成を示す平面図である。 第２の実施形態に係る半導体装置の他の構成を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第２の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第３の実施形態に係る半導体装置の他の構成を示す断面図である。 第３の実施形態に係る半導体装置の他の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第４の実施形態に係る半導体装置における第１の半導体チップの配線層の状態を示す平面図である。 第４の実施形態に係る半導体装置の他の構成を示す断面図である。 第４の実施形態に係る半導体装置の他の構成を示す断面図である。 第４の実施形態に係る半導体装置の他の構成を示す断面図である。 第４の実施形態に係る半導体装置の他の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の他の構成を示す断面図である。 従来例を説明するための断面図である。 従来例を説明するための断面図である。 従来例を説明するための断面図である。
　以下、本発明の実施の形態について、図面を参照して説明する。
　（第１の実施形態）
　図１および図２は第１の実施形態に係る半導体チップ積層型の半導体装置の構成を示す断面図および平面図、図３～図９は本実施形態に係る第１の半導体チップ１の配線層の状態を示す平面図である。
　図１および図２において、半導体装置６は、ダイパッド７に固定された第１の半導体チップ１と、第１の半導体チップ１の上に接着層３を介して積層された第２の半導体チップ２と、第１および第２の半導体チップ１，２を封止する樹脂としての例えばモールド樹脂５とを備えている。第２の半導体チップ２は第１の半導体チップ１の上に接着層３によって固定されている。モールド樹脂５は例えばエポキシ樹脂からなり、フィラー４を主成分とする混合物を含む。
　そして、第１の半導体チップ１は、第２の半導体チップ２が表面に積層された第１領域１１と、第２の半導体チップ２が表面に積層されていない第２領域１２とに分けられる。本実施形態では、図３に示すように、最上位層を含む少なくとも１つの配線層において、第１領域１１と第２領域１２とにまたがる配線パターンが存在しない構成にしている。すなわち、第１の半導体チップ１の動作上使用する配線のための配線パターン８は、第１領域１１と第２領域１２とにまたがらないように、配置されている。なお、第１領域１１と第２領域１２とにまたがるダミーパターン９は、存在していてもよい。
　この構成によると、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、その損傷の影響は、第１領域１１に限定される。このため、第１領域１１における配置に所定の条件を与えておくことによって、たとえフィラー４による第１の半導体チップ１表面の損傷があったとしても、半導体装置６が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　例えば、最上位層を含む少なくとも１つの配線層において、第１領域１１に、第１の半導体チップ１の動作上使用する配線が配置されていない構成とするのが好ましい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、第１領域１１には動作上使用する配線が存在しないため、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　また、最上位層を含む少なくとも１つの配線層において、第１領域１１に、第１の半導体チップ１の動作上使用しない、不使用配線、不使用素子およびダミーパターンのうちいずれかのみが、配置されている構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、第１領域１１に配置された不使用配線や不使用素子、ダミーパターンに限られる。しかも、これら不使用配線や不使用素子、ダミーパターンは、損傷時の機械的・電気的ダメージを吸収する機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、ここでの不使用素子としては例えば、トランジスタ特性を測定する素子を用いてもよい。この場合、第１の半導体チップ１に第２の半導体チップ２を積層した後に、この不使用素子によってトランジスタ特性を測定することにより、モールド樹脂５の封止圧力の度合いを計測することが可能となる。また、ここでの不使用配線としては例えば、図４のようなハニカム構造の配線パターン８Ａを用いてもよい。あるいは、図５に示すような格子状形状の配線パターン８Ｂ、図６に示すような矩形形状の配線パターン８Ｃ、図７に示すようなストライプ形状の繰り返しからなる配線パターン８Ｄを用いてもよい。
　さらに、図８および図９に示すような、第１領域１１に配線パターン８Ｅ，８Ｆが全面に敷きつめられている構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた配線パターン８Ｅ，８Ｆに限られる。しかも、この配線パターン８Ｅ，８Ｆは、損傷時の機械的・電気的ダメージを吸収する機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、第１領域１１に上述したような配置条件を与えるのは、第１の半導体チップ１の複数の配線層のうちの最上位層のみであってもよい。また、第１領域１１と第２領域１２とにまたがる信号線および電源線が、最上位層以外の配線層において、配置されていてもよい。
　なお、接着層３は、インターポーザーなどの基板、もしくはシート状、液状、いずれの形態であってもよい。
　（第２の実施形態）
　図１０および図１１，図１２は第２の実施形態に係る半導体チップ積層型の半導体装置を示す断面図および平面図、図１３～図２５は本実施形態に係る第１の半導体チップ１のある配線層の平面図である。
　図１０～図１２において、半導体装置６は、ダイパッド７に固定された第１の半導体チップ１と、第１の半導体チップ１の上に接着層３を介して積層された第２の半導体チップ２と、第１および第２の半導体チップ１，２を封止する樹脂としての例えばモールド樹脂５とを備えている。モールド樹脂５は例えばエポキシ樹脂からなり、フィラー４を主成分とする混合物を含む。
　そして、第１の半導体チップ１は、第２の半導体チップ２の周端部が表面に位置する環状領域または矩形領域である第３領域１３と、第３領域１３の内側の領域である第４領域１４と、第３領域１３の外側の領域である第５領域１５とに分けられる。第３領域１３は、第１の実施形態で示した第１領域１１の外周部を含み、第２領域１２までまたがる領域である。第４領域１４は、第１領域１１から第３領域１３を除いた領域に、第５領域１５は、第２領域１２から第３領域１３を除いた領域に、それぞれ対応する。なお、図１１では、第３領域１３は環状領域になっており、図１２では、第３領域１３は矩形領域になっている。
　本実施形態では、図１３に示すように、最上位層を含む少なくとも１つの配線層において、第３領域１３と第４領域１４とにまたがる配線パターン、および第３領域１３と第５領域１５とにまたがる配線パターンが、存在しない構成にしている。すなわち、第１の半導体チップ１の動作上使用する配線のための配線パターン１８は、第３領域１３と第４領域１４とにまたがらないように、かつ、第３領域１３と第５領域１５とにまたがらないように、配置されている。なお、第３領域１３と第４領域１４とにまたがるダミーパターン、または、第３領域１３と第５領域１５とにまたがるダミーパターン９は、存在していてもよい。
　この構成によると、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、その損傷の影響は、第３領域１３に限定される。このため、第３領域１３における配置に所定の条件を与えておくことによって、たとえフィラー４による第１の半導体チップ１表面の損傷があったとしても、半導体装置６が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。なお、本実施形態によれば、第２の半導体チップの周端部が位置する環状領域または矩形領域にわたって、フィラーの影響を考慮した配線形成を実施しているので、第２の半導体チップが位置ずれした場合にも同様の効果を奏する。
　例えば、最上位層を含む少なくとも１つの配線層において、第３領域１３または、第３領域１３および第４領域１４に、第１の半導体チップ１の動作上使用する配線が配置されていない構成とするのが好ましい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、第３領域１３には動作上使用する配線が存在しないため、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　また、最上位層を含む少なくとも１つの配線層において、第３領域１３または、第３領域１３および第４領域１４に、第１の半導体チップ１の動作上使用しない、不使用配線、不使用素子およびダミーパターンのうちいずれかのみが、配置されている構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、第３領域１３に配置された不使用配線や不使用素子、ダミーパターン９に限られる。しかも、これら不使用配線や不使用素子、ダミーパターン９は、損傷時の機械的・電気的ダメージを吸収する機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、ここでの不使用素子としては例えば、トランジスタ特性を測定する素子を用いてもよい。この場合、第１の半導体チップ１に第２の半導体チップ２を積層した後に、この不使用素子によってトランジスタ特性を測定することにより、モールド樹脂５の封止圧力の度合いを計測することが可能となる。また、ここでの不使用配線としては例えば、図１４、図１５のようなハニカム構造の配線パターン１８Ａ，１８Ａ’を用いてもよい。あるいは、図１６、図１７に示すような格子状形状の配線パターン１８Ｂ，１８Ｂ’、図１８、図１９に示すような矩形形状の配線パターン１８Ｃ，１８Ｃ’、図２０、図２１に示すようなストライプ形状の繰り返しからなる配線パターン１８Ｄ，１８Ｄ’を用いてもよい。
　さらに、図２２および図２３に示すような、第３領域１３に配線パターン１８Ｅ，１８Ｆが全面に敷きつめられている構成としてもよい。あるいは、図２４および図２５に示すような、第３領域１３および第４領域１４に配線パターン１８Ｅ’，１８Ｆ’が全面に敷きつめられている構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた配線パターン１８Ｅ，１８Ｆ，１８Ｅ’，１８Ｆ’に限られる。しかも、この配線パターン１８Ｅ，１８Ｆ，１８Ｅ’，１８Ｆ’は、損傷時の機械的・電気的ダメージを吸収する機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、第３領域１３または第３領域１３および第４領域１４に上述したような配置条件を与えるのは、第１の半導体チップ１の複数の配線層のうちの最上位層のみであってもよい。また、第３領域１３と第４領域１４とにまたがる信号線および電源線、および、第３領域１３と第５領域１５とにまたがる信号線および電源線が、最上位層以外の配線層において、配置されていてもよい。
　なお、第３領域１３の幅は、フィラー４の粒径よりも大きいことが好ましい。これにより、第１の半導体チップ１が損傷を受けても、損傷は第３領域１３に確実に限定されるので、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、接着層３は、インターポーザーなどの基板、もしくはシート状、液状、いずれの形態であってもよい。
　（第３の実施形態）
　図２６は第３の実施形態に係る半導体チップ積層型の半導体装置の構成を示す断面図、図２７は本実施形態に係る第１半導体チップ１の配線層の状態を示す平面図である。
　図２６および図２７において、半導体装置６は、ダイパッド７に固定された第１の半導体チップ１と、第１の半導体チップ１の上に接着層３を介して積層された第２の半導体チップ２と、第１および第２の半導体チップ１，２を封止する樹脂としての例えばモールド樹脂５とを備えている。第２の半導体チップ２は第１の半導体チップ１の上に接着層３によって固定されている。モールド樹脂５は例えばエポキシ樹脂からなり、フィラー４を主成分とする混合物を含む。
　そして、第１の半導体チップ１は、第２の半導体チップ２が表面に積層された第１領域１１と、第２の半導体チップ２が表面に積層されていない第２領域１２とに分けられる。本実施形態では、図２７に示すように、最上位層を含む少なくとも１つの配線層において、第１領域１１と第２領域１２とにまたがる同電位の複数本の配線パターン２８を通す構成にしている。すなわち、同電位の複数本の配線パターン２８が、第１領域１１と第２領域１２とにまたがるように、配置されている。
　この構成によると、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、複数本の配線パターン２８全てが損傷する可能性は低く、その損傷の影響は、第１領域１１に限定される。このため、第１領域１１における配置に所定の条件を与えておくことによって、たとえフィラー４による第１の半導体チップ１表面の損傷があったとしても半導体装置６が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。
　なお、配線パターン２８の幅は、フィラー４の粒径よりも大きいことが好ましい。この場合、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、配線パターン幅が粒径よりも太いため、断線が発生しない。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、第１領域１１と第２領域とにまたがる配線パターン２８は１本であってもよい。この場合には、配線パターン２８の幅はフィラー４の粒径よりも大きいことが好ましい。
　さらに、図２８に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第１領域１１のほぼ全面にわたって形成された第１電源配線２１と、この最上位層の下位層に形成された第２電源配線２２とを有する構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた第１電源配線２１の限定された領域に限られるため、断線は発生しない。しかも、第１領域１１全面に渡って第１電源配線２１が敷かれているため、電源強化の機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　さらに、図２９に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第１領域１１のほぼ全面にわたって形成された第１電極パターン２３ａと、この最上位層の下位層に形成されており、第１電極パターン２３ａとともに容量素子を構成する第２電極パターン２３ｂとを有する構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた第１電極パターン２３ａの限定された領域に限られるため、断線は発生しない。しかも、第１領域１１全面にわたって容量素子が形成されているため、例えば、第１電極パターン２３ａに電源電圧を与え、第２電極パターン２３ｂに接地電圧を与えて平滑容量として利用した場合に、電源の安定化が図れるという効果も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。なお、平滑容量として用いる場合、第１電極パターン２３ａおよび第２電極パターン２３ｂには、電源電圧、接地電圧以外の電圧を与えてもかまわない。
　なお、接着層３は、インターポーザーなどの基板、もしくはシート状、液状、いずれの形態であってもよい。
　（第４の実施形態）
　図３０は第４の実施形態に係る半導体チップ積層型の半導体装置の構成を示すを示す断面図、図３１および図３２は本実施形態に係る第１の半導体チップ１の配線層の状態を示す平面図である。
　図３０～図３２において、半導体装置６は、ダイパッド７に固定された第１の半導体チップ１と、第１の半導体チップ１の上に接着層３を介して積層された第２の半導体チップ２と、第１および第２の半導体チップ１，２を封止する樹脂としての例えばモールド樹脂５とを備えている。第２の半導体チップ２は第１の半導体チップ１の上に接着層３によって固定されている。モールド樹脂５は例えばエポキシ樹脂からなり、フィラー４を主成分とする混合物を含む。
　そして、第１の半導体チップ１は、第２の半導体チップ２の周端部が表面に位置する環状領域または矩形領域である第３領域１３と、第３領域１３の内側の領域である第４領域１４と、第３領域１３の外側の領域である第５領域１５とに分けられる。第３領域１３は、第１の実施形態で示した第１領域１１の外周部を含み、第２領域１２までまたがる領域である。第４領域１４は、第１領域１１から第３領域１３を除いた領域に、第５領域１５は、第２領域１２から第３領域１３を除いた領域に、それぞれ対応する。なお、図３１および図３２では、第３領域１３は環状領域になっているが、第２の実施形態の図１２に示したように、第３領域１３は矩形領域になっていてもかまわない。
　本実施形態では、図３１に示すように、最上位層を含む少なくとも１つの配線層において、第３領域１３と第４領域１４とにまたがるように、同電位の複数本の配線パターン３８が配置されている。この構成によると、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、複数本の配線パターン３８全てが損傷する可能性は低く、その損傷の影響は第３領域１３に限定される。このため、第３領域１３における配置に所定の条件を与えておくことによって、たとえフィラー４による第１の半導体チップ１表面の損傷があったとしても、半導体装置６が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。なお、本実施形態によれば、第２の半導体チップの周端部が位置する環状領域または矩形領域にわたって、フィラーの影響を考慮した配線形成を実施しているので、第２の半導体チップが位置ずれした場合にも同様の効果を奏する。
　また、図３２に示すように、最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターン３８Ａを第３領域１３と第５領域１５とにまたがるように配置してもよい。この構成によっても、図３１の構成と同様の効果が得られる。
　なお、配線パターン３８の幅は、フィラー４の粒径よりも大きいことが好ましい。この場合、モールド樹脂５に含まれたフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、配線パターン幅が粒径よりも太いため、断線が発生しない。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　なお、第３領域１３と第４領域１４とにまたがる配線パターン３８、および、第３領域１３と第５領域１５とにまたがる配線パターン３８Ａは、１本であってもよい。この場合には、配線パターン３８，３８Ａの幅はフィラー４の粒径よりも大きいことが好ましい。
　さらに、図３３に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第３領域１３のほぼ全面にわたって形成された第１電源配線３１と、この最上位層の下位層に形成された第２電源配線３２とを有する構成としてもよい。あるいは、図３４に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第３領域１３および第４領域１４のほぼ全面にわたって形成された第１電源配線３１Ａと、この最上位層の下位層に形成された第２電源配線３２Ａとを有する構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた第１電源配線３１，３１Ａの限定された領域に限られるため、配線の断線は発生しない。しかも、第３領域１３または、第３領域１３および第４領域１４全面にわたって第１電源配線３１が敷かれているため、電源強化の機能も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。
　さらに、図３５に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第３領域１３のほぼ全面にわたって形成された第１電極パターン３３ａと、この最上位層の下位層に形成されており、第１電極パターン３３ａとともに容量素子を構成する第２電極パターン３３ｂとを有する構成としてもよい。あるいは、図３６に示すように、第１の半導体チップ１が、上述した配線パターンに加えて、最上位層における第３領域１３および第４領域１４のほぼ全面にわたって形成された第１電極パターン３４ａと、この最上位層の下位層に形成されており、第１電極パターン３４ａとともに容量素子を構成する第２電極パターン３４ｂとを有する構成としてもよい。この場合、フィラー４によって第１の半導体チップ１表面が損傷しても、その損傷の影響は、全面に敷きつめられた第１電極パターン３３ａ，３４ａの限定された領域に限られるため、断線は発生しない。しかも、第３領域１３または、第３領域１３および第４領域１４の全面にわたって容量素子が形成されているため、例えば、第１電極パターン３３ａ，３４ａに電源電圧を与え、第２電極パターン３３ｂ，３４ｂに接地電圧を与えて平滑容量として利用した場合に、電源の安定化が図れるという効果も有する。したがって、第１の半導体チップ１および半導体装置６が正常に動作することが可能となる。なお、平滑容量として用いる場合、第１電極パターン３３ａ，３４ａおよび第２電極パターン３３ｂ，３４ｂには、電源電圧、接地電圧以外の電圧を与えてもかまわない。
　なお、接着層３は、インターポーザーなどの基板、もしくはシート状、液状、いずれの形態であってもよい。
　（第５の実施形態）
　図３７は第５の実施形態に係る半導体チップ積層型の半導体装置を示す断面図である。図３７において、半導体装置６は、メモリセルアレイ２４を有する第１の半導体チップ１と、第１の半導体チップ１の上に接着層３を介して積層された第２の半導体チップ２と、第１および第２の半導体チップ１，２を封止する樹脂としての例えばモールド樹脂５とを備えている。モールド樹脂５は例えばエポキシ樹脂からなり、フィラー４を主成分とする混合物を含む。
　そして本実施形態では、第１の半導体チップ１において、メモリセルアレイ２４は、第２の半導体チップ２が表面に積層された領域に相当する範囲に、配置されている。この構成によると、モールド樹脂５に含まれるフィラー４がモールド樹脂５の封止圧力によって接着層３の端部に入り込み、第１の半導体チップ１の表面を損傷したとしても、その損傷の影響はメモリセルアレイ２４に限定される。このため、たとえフィラー４による第１の半導体チップ１表面の損傷があったとしても、損傷したメモリセルを、例えばアクセス禁止に設定したり、冗長置換したりすることによって、半導体装置６が正常に動作するようにできる。したがって、組立不良の低減が可能となり、コストダウンが実現できる。そのためには、半導体装置６は、メモリセルアレイ２４の一部のメモリセルが不良になったとき、この不良メモリセルを、アクセス禁止に設定する、または、冗長置換することが可能なように構成されているのが好ましい。
　なお、図３８に示すように、第１の半導体チップ１において、メモリセルアレイ２４は、第２の半導体チップ２が表面に積層された領域よりも大きくてもかまわない。すなわち、メモリセルアレイ２４が、第２の半導体チップ２が表面に積層された領域を含む範囲に、配置されていれば、上述したのと同様の効果が得られる。
　なお、接着層３は、インターポーザーなどの基板、もしくはシート状、液状、いずれの形態であってもよい。
　なお、上述の各実施形態における半導体チップ１と半導体チップ２の電気的な接続方法は、限定されるものではなく、ボンディングワイヤー、ビアいずれの形態であっても良い。
　なお、上述の各実施形態では、２つの半導体チップが積層された構成を例にとって説明したが、本発明は、２つの半導体チップが積層された構成に限定されるものではなく、３つ以上の半導体チップが積層された半導体装置についても、同様に本発明は適用可能である。
　本発明に係る半導体装置は、封止する樹脂に含まれるフィラー等の混合物によるチップ損傷があったとしても、正常に動作可能であるので、例えば、フィラーや接着層の選定に制約がある状況において有用である。
１　第１の半導体チップ
２　第２の半導体チップ
３　接着層
４　フィラー
５　モールド樹脂（樹脂）
６　半導体装置
７　ダイパッド
８　配線パターン
８Ａ，８Ｂ，８Ｃ，８Ｄ，８Ｅ，８Ｆ　配線パターン
９　ダミーパターン
１１　第１領域
１２　第２領域
１３　第３領域
１４　第４領域
１５　第５領域
１８　配線パターン
１８Ａ，１８Ａ’，１８Ｂ，１８Ｂ’，１８Ｃ，１８Ｃ’，１８Ｄ，１８Ｄ’，１８Ｅ，１８Ｅ’，１８Ｆ，１８Ｆ’　配線パターン
２１　第１電源配線
２２　第２電源配線
２３ａ，２３ｂ　電極パターン
２４　メモリセルアレイ
２８　配線パターン
３１，３１Ａ　第１電源配線
３２，３２Ａ　第２電源配線
３３ａ，３４ａ　第１電極パターン
３３ｂ，３４ｂ　第２電極パターン
３８，３８Ａ　配線パターン

Claims (33)

  1. 　第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記第１の半導体チップは、
    　前記第２の半導体チップが表面に積層された第１領域と、前記第２の半導体チップが表面に積層されていない第２領域とから構成されており、かつ、
    　最上位層を含む少なくとも１つの配線層において、当該第１の半導体チップの動作上使用する配線のための配線パターンは、前記第１領域と前記第２領域とにまたがらないように、配置されている
    ことを特徴とする半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、当該第１の半導体チップの動作上使用する配線が、配置されていない
    ことを特徴とする半導体装置。
  3. 　請求項１記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域と前記第２領域とにまたがるダミーパターンが、存在する
    ことを特徴とする半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、前記第１の半導体チップの動作上使用しない、不使用配線、不使用素子およびダミーパターンのうち少なくともいずれかのみが、配置されている
    ことを特徴とする半導体装置。
  5. 　請求項４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、前記不使用素子として、トランジスタ特性を測定する素子が配置されている
    ことを特徴とする半導体装置。
  6. 　請求項４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、前記不使用配線として、ハニカム構造の配線パターンが配置されている
    ことを特徴とする半導体装置。
  7. 　請求項４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、前記不使用配線として、格子状形状、矩形形状、またはストライプ形状の繰り返しからなる配線パターンが配置されている
    ことを特徴とする半導体装置。
  8. 　請求項４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第１領域に、配線パターンが全面に敷きつめられている
    ことを特徴とする半導体装置。
  9. 　請求項１記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層以外の配線層において、前記第１領域と前記第２領域とにまたがる信号線および電源線が、配置されている
    ことを特徴とする半導体装置。
  10. 　第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記第１の半導体チップは、
    　前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、
    　最上位層を含む少なくとも１つの配線層において、当該第１の半導体チップの動作上使用する配線のための配線パターンは、前記第３領域と前記第４領域とにまたがらないように、かつ、前記第３領域と前記第５領域とにまたがらないように、配置されている
    ことを特徴とする半導体装置。
  11. 　請求項１０記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、当該第１の半導体チップの動作上使用する配線が、配置されていない
    ことを特徴とする半導体装置。
  12. 　請求項１０記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域と前記第４領域とにまたがるダミーパターン、または、前記第３領域と前記第５領域とにまたがるダミーパターンが、存在する
    ことを特徴とする半導体装置。
  13. 　請求項１０記載の半導体装置において、
    　前記第３領域の幅は、前記混合物の粒径よりも大きい
    ことを特徴とする半導体装置。
  14. 　請求項１０記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、前記第１の半導体チップの動作上使用しない、不使用配線、不使用素子およびダミーパターンのうち少なくともいずれかのみが、配置されている
    ことを特徴とする半導体装置。
  15. 　請求項１４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、前記不使用素子として、トランジスタ特性を測定する素子が配置されている
    ことを特徴とする半導体装置。
  16. 　請求項１４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、前記不使用配線として、ハニカム構造の配線パターンが配置されている
    ことを特徴とする半導体装置。
  17. 　請求項１４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、前記不使用配線として、格子状形状、矩形形状、またはストライプ形状の繰り返しからなる配線パターンが配置されている
    ことを特徴とする半導体装置。
  18. 　請求項１４記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層を含む少なくとも１つの配線層において、前記第３領域または、前記第３領域および前記第４領域に、配線パターンが全面に敷きつめられている
    ことを特徴とする半導体装置。
  19. 　請求項１０記載の半導体装置において、
    　前記第１の半導体チップは、
    　最上位層以外の配線層において、前記第３領域と前記第４領域とにまたがる信号線および電源線、並びに、前記第３領域と前記第５領域とにまたがる信号線および電源線が、配置されている
    ことを特徴とする半導体装置。
  20. 　第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記第１の半導体チップは、
    　前記第２の半導体チップが表面に積層された第１領域と、前記第２の半導体チップが表面に積層されていない第２領域とから構成されており、かつ、
    　最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第１領域と前記第２領域とにまたがるように、配置されている
    ことを特徴とする半導体装置。
  21. 　請求項２０記載の半導体装置において、
    　前記配線パターンの幅は、前記混合物の粒径よりも大きい
    ことを特徴とする半導体装置。
  22. 　請求項２０記載の半導体装置において、
    　前記第１の半導体チップは、
    　前記配線パターンに加えて、
    　最上位層における前記第１領域のほぼ全面にわたって形成された第１電源配線と、
    　前記最上位層の下位層に形成された第２電源配線とを有する
    ことを特徴とする半導体装置。
  23. 　請求項２０記載の半導体装置において、
    　前記第１の半導体チップは、
    　前記配線パターンに加えて、
    　最上位層における前記第１領域のほぼ全面にわたって形成された第１電極パターンと、
    　前記最上位層の下位層に形成されており、前記第１電極パターンとともに容量素子を構成する第２電極パターンとを有する
    ことを特徴とする半導体装置。
  24. 　第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記第１の半導体チップは、
    　前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、
    　最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第３領域と前記第４領域とにまたがるように、配置されている
    ことを特徴とする半導体装置。
  25. 　第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記第１の半導体チップは、
    　前記第２の半導体チップの周端部が表面に位置する環状領域または矩形領域である第３領域と、前記第３領域の内側の領域である第４領域と、前記第３領域の外側の領域である第５領域とから構成されており、かつ、
    　最上位層を含む少なくとも１つの配線層において、同電位の複数本の配線パターンが、前記第３領域と前記第５領域とにまたがるように、配置されている
    ことを特徴とする半導体装置。
  26. 　請求項２４または２５記載の半導体装置において、
    　前記配線パターンの幅は、前記混合物の粒径より大きい
    ことを特徴とする半導体装置
  27. 　請求項２４または２５記載の半導体装置において、
    　前記第１の半導体チップは、
    　前記配線パターンに加えて、
    　最上位層における前記第３領域または、前記第３領域および前記第４領域のほぼ全面にわたって形成された第１電源配線と、
    　前記最上位層の下位層に形成された第２電源配線とを有する
    ことを特徴とする半導体装置。
  28. 　請求項２４または２５記載の半導体装置において、
    　前記第１の半導体チップは、
    　前記配線パターンに加えて、
    　最上位層における前記第３領域または、前記第３領域および前記第４領域のほぼ全面にわたって形成された第１電極パターンと、
    　前記最上位層の下位層に形成されており、前記第１電極パターンとともに容量素子を構成する第２電極パターンとを有する
    ことを特徴とする半導体装置。
  29. 　メモリセルアレイを有する第１の半導体チップと、
    　前記第１の半導体チップの上に、接着層を介して積層された第２の半導体チップと、
    　前記第１および第２の半導体チップを封止する、混合物入りモールド樹脂とを備え、
    　前記メモリセルアレイは、前記第１の半導体チップにおいて、前記第２の半導体チップが表面に積層された領域を含む範囲に、配置されている
    ことを特徴とする半導体装置。
  30. 　請求項２９記載の半導体装置において、
    　前記メモリセルアレイの一部のメモリセルが不良になったとき、この不良メモリセルを、アクセス禁止に設定する、または、冗長置換することが可能なように構成されている
    ことを特徴とする半導体装置。
  31. 　請求項１，１０，２０，２４，２５，２９のうちいずれか１項記載の半導体装置において、
    　前記混合物は、フィラーを含む
    ことを特徴とする半導体装置。
  32. 　請求項１，１０，２０，２４，２５，２９のうちいずれか１項記載の半導体装置において、
    　前記第１の半導体チップと前記第２の半導体チップとが、ボンディングワイヤーで電気的に接続されている
    ことを特徴とする半導体装置。
  33. 　請求項１，１０，２０，２４，２５，２９のうちいずれか１項記載の半導体装置において、
    　前記第１の半導体チップと前記第２の半導体チップとが、ビアで電気的に接続されている
    ことを特徴とする半導体装置。
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