JPH08250651A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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Abstract
(57)【要約】
【目的】 複数の半導体チップを搭載する場合でも、パ
ッケージの小型化が可能であると共に組立性等に優れた
半導体パッケージを得る。 【構成】 基板１上に固着された第１の半導体チップ１
２は、ヒートシンク１上で第１のハウジング２の開口部
２ａ内に配置され、開口部２ａ周辺で外部への接続ピン
９に接続された第１の配線層２ｂにボンディングワイヤ
１０により接続される。第１のハウジング２上に積層さ
れた第２のハウジング３における開口部３ａ上縁の封止
のりしろ部３ｂにおいて蓋部材１１が接合され、第１の
半導体チップ１２が封止される。蓋部材１１上に第２の
半導体チップ１３が固着され、第３ハウジング４を介し
て積層された第４のハウジング５の開口部５ａ周辺で外
部への接続ピン９′に接続された第２の配線層５ｂにボ
ンディングワイヤ１４により接続される。キャップ部材
７によって第２の半導体チップ１３が封止される。
ッケージの小型化が可能であると共に組立性等に優れた
半導体パッケージを得る。 【構成】 基板１上に固着された第１の半導体チップ１
２は、ヒートシンク１上で第１のハウジング２の開口部
２ａ内に配置され、開口部２ａ周辺で外部への接続ピン
９に接続された第１の配線層２ｂにボンディングワイヤ
１０により接続される。第１のハウジング２上に積層さ
れた第２のハウジング３における開口部３ａ上縁の封止
のりしろ部３ｂにおいて蓋部材１１が接合され、第１の
半導体チップ１２が封止される。蓋部材１１上に第２の
半導体チップ１３が固着され、第３ハウジング４を介し
て積層された第４のハウジング５の開口部５ａ周辺で外
部への接続ピン９′に接続された第２の配線層５ｂにボ
ンディングワイヤ１４により接続される。キャップ部材
７によって第２の半導体チップ１３が封止される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを搭載し
た半導体パッケージに関するものである。
た半導体パッケージに関するものである。
【０００２】
【従来の技術】従来より、半導体パッケージとしてはＤ
ＩＰ（dual in-line package）やＱＦＰ（quad flat pa
ckage ）等が知られている。ＤＩＰは対向する二つの側
面からリードを引き出したパッケージであり、ＱＦＰは
半導体デバイスを正方形状または長方形状に樹脂封止
し、その四つの辺それぞれからリードを引き出したもの
である。また、半導体デバイスの多ピン・多機能化や放
熱性及びハンドリング性に優れたパッケージとして、中
空パッケージであるＰＧＡ（pin grid allay）等があ
る。
ＩＰ（dual in-line package）やＱＦＰ（quad flat pa
ckage ）等が知られている。ＤＩＰは対向する二つの側
面からリードを引き出したパッケージであり、ＱＦＰは
半導体デバイスを正方形状または長方形状に樹脂封止
し、その四つの辺それぞれからリードを引き出したもの
である。また、半導体デバイスの多ピン・多機能化や放
熱性及びハンドリング性に優れたパッケージとして、中
空パッケージであるＰＧＡ（pin grid allay）等があ
る。
【０００３】最近では、全世界的にみてマルチメディア
時代を迎えようとしており、電子機器の小型・高機能化
のトレンドはますます強まる傾向にある。このような中
で、半導体デバイスにおいても、電子機器の高機能化等
を図るために、特にロジック製品等ではゲート規模の大
きい多ピンの半導体デバイスが開発されている。
時代を迎えようとしており、電子機器の小型・高機能化
のトレンドはますます強まる傾向にある。このような中
で、半導体デバイスにおいても、電子機器の高機能化等
を図るために、特にロジック製品等ではゲート規模の大
きい多ピンの半導体デバイスが開発されている。
【０００４】しかしながら、ゲート規模が大きくなるに
つれて必然的に半導体チップのサイズが大きくなり、製
品歩留りの点で不利な点が生じ製品コストが高くなると
いう問題点がある。また、上記問題点の対応策として半
導体デバイスを各機能ブロックごとに分けて製造する方
法もあるが、この場合においては半導体チップの数その
ものが増えることになり、高密度実装の点で不利にな
る。
つれて必然的に半導体チップのサイズが大きくなり、製
品歩留りの点で不利な点が生じ製品コストが高くなると
いう問題点がある。また、上記問題点の対応策として半
導体デバイスを各機能ブロックごとに分けて製造する方
法もあるが、この場合においては半導体チップの数その
ものが増えることになり、高密度実装の点で不利にな
る。
【０００５】そこで、１つのパッケージに複数の半導体
チップを実装したマルチチップパッケージが提案されて
いる。例えば、特開平４−１９２５５５号公報に記載の
ように、複数の半導体チップを水平方向に配置した構造
や、特開平４−３２４６７０号公報に記載のように、半
導体チップを実装した基板を背中合わせに張り合わせた
パッケージ等である。
チップを実装したマルチチップパッケージが提案されて
いる。例えば、特開平４−１９２５５５号公報に記載の
ように、複数の半導体チップを水平方向に配置した構造
や、特開平４−３２４６７０号公報に記載のように、半
導体チップを実装した基板を背中合わせに張り合わせた
パッケージ等である。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の半導体パッケージにおいて、複数の半導
体チップを水平方向に並べた場合には、パッケージの大
きさが大きくなってしまい、半導体チップを実装した基
板を張り合わせた場合には、組立及び検査が複雑になる
という問題があった。
たような従来の半導体パッケージにおいて、複数の半導
体チップを水平方向に並べた場合には、パッケージの大
きさが大きくなってしまい、半導体チップを実装した基
板を張り合わせた場合には、組立及び検査が複雑になる
という問題があった。
【０００７】本発明は上記事情に基づいてなされたもの
であり、複数の半導体チップを搭載する場合でも、パッ
ケージの小型化が可能であると共に組立性等に優れた半
導体パッケージを提供することを目的とする。
であり、複数の半導体チップを搭載する場合でも、パッ
ケージの小型化が可能であると共に組立性等に優れた半
導体パッケージを提供することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明による半導体パッケージは、第１の半導体
チップが固着されたヒートシンクと、前記ヒートシンク
上で前記第１の半導体チップを囲み第１のチップ収納部
を形成する第１のハウジング部と、前記第１のチップ収
納部を封止する第１の蓋部材と、前記第１の蓋部材上に
固着された第２の半導体チップと、前記第１のハウジン
グ部上に配置され前記第２の半導体チップを囲み第２の
チップ収納部を形成する第２のハウジング部と、前記第
２のチップ収納部を封止する第２の蓋部材と、を備えた
ことを特徴とする。
めに、本発明による半導体パッケージは、第１の半導体
チップが固着されたヒートシンクと、前記ヒートシンク
上で前記第１の半導体チップを囲み第１のチップ収納部
を形成する第１のハウジング部と、前記第１のチップ収
納部を封止する第１の蓋部材と、前記第１の蓋部材上に
固着された第２の半導体チップと、前記第１のハウジン
グ部上に配置され前記第２の半導体チップを囲み第２の
チップ収納部を形成する第２のハウジング部と、前記第
２のチップ収納部を封止する第２の蓋部材と、を備えた
ことを特徴とする。
【０００９】また、前記半導体パッケージにおいて、前
記ヒートシンクには信号取り出し用のピンが複数埋設さ
れると共に、前記第１の半導体チップは前記第１のチッ
プ収納部内において前記ピンと接続され、前記第２の半
導体チップは前記第２のチップ収納部内において前記ピ
ンと接続されることを特徴とする。
記ヒートシンクには信号取り出し用のピンが複数埋設さ
れると共に、前記第１の半導体チップは前記第１のチッ
プ収納部内において前記ピンと接続され、前記第２の半
導体チップは前記第２のチップ収納部内において前記ピ
ンと接続されることを特徴とする。
【００１０】また、前記半導体パッケージにおいて、前
記第１のチップ収納部は、前記第１の半導体チップが固
着される第１のチップ固着部と、前記第１の半導体チッ
プを囲み前記ピンとの接続用の金属配線が形成された第
１の配線層とを備え、前記第２のチップ収納部は、前記
第２の半導体チップが固着される第２のチップ固着部
と、前記第２の半導体チップを囲み前記ピンとの接続用
の金属配線が形成された第２の配線層とを備えることを
特徴とする。
記第１のチップ収納部は、前記第１の半導体チップが固
着される第１のチップ固着部と、前記第１の半導体チッ
プを囲み前記ピンとの接続用の金属配線が形成された第
１の配線層とを備え、前記第２のチップ収納部は、前記
第２の半導体チップが固着される第２のチップ固着部
と、前記第２の半導体チップを囲み前記ピンとの接続用
の金属配線が形成された第２の配線層とを備えることを
特徴とする。
【００１１】また、前記半導体パッケージにおいて、前
記第１の配線層の少なくとも１つの配線と前記第２の配
線層の少なくとも１つの配線とが前記ピンを介して接続
されていることを特徴とする。
記第１の配線層の少なくとも１つの配線と前記第２の配
線層の少なくとも１つの配線とが前記ピンを介して接続
されていることを特徴とする。
【００１２】また、前記半導体パッケージにおいて、前
記第１の蓋部材は熱伝導率の高い金属またはセラミック
で構成されていることを特徴とする。
記第１の蓋部材は熱伝導率の高い金属またはセラミック
で構成されていることを特徴とする。
【００１３】また、本発明による半導体パッケージは、
半導体チップ装着部とこの半導体チップ装着部の周囲に
形成された複数の第１の接続パッドとこの第１の接続パ
ッドに接続された第１の配線とが形成された第１の部材
と、前記第１の部材上に積層された第２の部材であっ
て、少なくとも前記半導体チップ装着部及び前記第１の
接続パッド部分を取り囲む開口部を備え、前記開口部周
囲に複数の第２の接続パッドとこの第２の接続パッドに
接続された第２の配線とが形成された第２の部材と、前
記第１の部材を貫通して前記第１の配線と接続された第
１の外部接続ピンと、前記第１及び第２の部材を貫通し
て前記第２の配線と接続された第２の外部接続ピンと、
を備えることを特徴とする。
半導体チップ装着部とこの半導体チップ装着部の周囲に
形成された複数の第１の接続パッドとこの第１の接続パ
ッドに接続された第１の配線とが形成された第１の部材
と、前記第１の部材上に積層された第２の部材であっ
て、少なくとも前記半導体チップ装着部及び前記第１の
接続パッド部分を取り囲む開口部を備え、前記開口部周
囲に複数の第２の接続パッドとこの第２の接続パッドに
接続された第２の配線とが形成された第２の部材と、前
記第１の部材を貫通して前記第１の配線と接続された第
１の外部接続ピンと、前記第１及び第２の部材を貫通し
て前記第２の配線と接続された第２の外部接続ピンと、
を備えることを特徴とする。
【００１４】また、前記半導体パッケージにおいて、前
記第２の部材を貫通して前記第２の配線と前記第１の配
線とを接続する接続手段を備えたことを特徴とする。
記第２の部材を貫通して前記第２の配線と前記第１の配
線とを接続する接続手段を備えたことを特徴とする。
【００１５】また、前記半導体パッケージにおいて、前
記第２の部材の前記開口部の縁部に切り欠きを設けたこ
とを特徴とする。
記第２の部材の前記開口部の縁部に切り欠きを設けたこ
とを特徴とする。
【００１６】また、前記半導体パッケージにおいて、前
記第２の部材の前記開口部及び前記第２の接続パッドを
取り囲む第２の開口部を備える第３の部材を前記第２の
部材上に設けたことを特徴とする。
記第２の部材の前記開口部及び前記第２の接続パッドを
取り囲む第２の開口部を備える第３の部材を前記第２の
部材上に設けたことを特徴とする。
【００１７】
【作用】上記のように構成された本発明において、ヒー
トシンク上に固着された第１の半導体チップは、そのヒ
ートシンク上で第１のハウジング部の第１のチップ収納
部に囲まれ、この第１のチップ収納部内において外部へ
の接続ピンに接続された第１の配線層にボンディングワ
イヤ等により電気的に接続される。そして、第１のチッ
プ収納部が第１の蓋部材によって封止されると共に、こ
の第１の蓋部材上に第２の半導体チップが固着される。
第１の蓋部材の周囲には、第２のハウジング部の第２の
チップ収納部内において外部への接続ピンに接続された
第２の配線層が露出しているので、第２の配線層と第２
の半導体チップとがボンディングワイヤ等により接続さ
れ、第２の蓋部材によって第２のチップ収納部が封止さ
れる。これにより、複数の半導体チップを垂直方向に多
層に実装することができる。また、各半導体チップが接
続される配線層間を接続ピンまたはビアホール等により
接続することによって、上下の半導体チップで機能分割
した半導体パッケージとすることもできる。
トシンク上に固着された第１の半導体チップは、そのヒ
ートシンク上で第１のハウジング部の第１のチップ収納
部に囲まれ、この第１のチップ収納部内において外部へ
の接続ピンに接続された第１の配線層にボンディングワ
イヤ等により電気的に接続される。そして、第１のチッ
プ収納部が第１の蓋部材によって封止されると共に、こ
の第１の蓋部材上に第２の半導体チップが固着される。
第１の蓋部材の周囲には、第２のハウジング部の第２の
チップ収納部内において外部への接続ピンに接続された
第２の配線層が露出しているので、第２の配線層と第２
の半導体チップとがボンディングワイヤ等により接続さ
れ、第２の蓋部材によって第２のチップ収納部が封止さ
れる。これにより、複数の半導体チップを垂直方向に多
層に実装することができる。また、各半導体チップが接
続される配線層間を接続ピンまたはビアホール等により
接続することによって、上下の半導体チップで機能分割
した半導体パッケージとすることもできる。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は実施例における半導体パッケージの
概略斜視図、図２はそのパッケージの概略断面図、図３
及び図４はそのパッケージの組立方法を示す概略斜視
図、図５はそのパッケージの組立方法を示す概略断面
図、図６はそのパッケージの最終組立形態を示す部分拡
大断面図、図７は別の実施例における半導体パッケージ
の部分拡大断面図である。
て説明する。図１は実施例における半導体パッケージの
概略斜視図、図２はそのパッケージの概略断面図、図３
及び図４はそのパッケージの組立方法を示す概略斜視
図、図５はそのパッケージの組立方法を示す概略断面
図、図６はそのパッケージの最終組立形態を示す部分拡
大断面図、図７は別の実施例における半導体パッケージ
の部分拡大断面図である。
【００１９】図１に示す半導体パッケージは、半導体チ
ップを実装する前の状態である。図２に示すように、パ
ッケージは積層状にセラミック材を焼結して形成されて
いる。この積層状に形成されたパッケージを下層から順
に、ヒートシンクである基板１、第１のハウジング２、
・・・、第５のハウジング６と呼ぶことにする。
ップを実装する前の状態である。図２に示すように、パ
ッケージは積層状にセラミック材を焼結して形成されて
いる。この積層状に形成されたパッケージを下層から順
に、ヒートシンクである基板１、第１のハウジング２、
・・・、第５のハウジング６と呼ぶことにする。
【００２０】第１のハウジング２には中央に開口部２ａ
が開けられている。図３に示すように、この開口部２ａ
内において基板１上に第１の半導体チップ１２が熱導伝
性の接合材で接合される。図６に示すように、第１のハ
ウジング２上で開口部２ａ周辺には、ワイヤボンディン
グ用のパッド１７を先端に有する第１の配線層２ｂが形
成されている。第１の配線層２ｂには基板１及び第１の
ハウジング２を貫通する接続ピン９が接続されている。
が開けられている。図３に示すように、この開口部２ａ
内において基板１上に第１の半導体チップ１２が熱導伝
性の接合材で接合される。図６に示すように、第１のハ
ウジング２上で開口部２ａ周辺には、ワイヤボンディン
グ用のパッド１７を先端に有する第１の配線層２ｂが形
成されている。第１の配線層２ｂには基板１及び第１の
ハウジング２を貫通する接続ピン９が接続されている。
【００２１】第２のハウジング３は第１のハウジング２
上に積層されており、その開口部３ａの大きさは第１の
ハウジング２の開口部２ａよりも一回り大きく設定され
ている。第３のハウジング４は第２のハウジング３上に
積層されており、その開口部４ａの大きさは第２のハウ
ジング３の開口部３ａよりも一回り大きく設定されてい
る。
上に積層されており、その開口部３ａの大きさは第１の
ハウジング２の開口部２ａよりも一回り大きく設定され
ている。第３のハウジング４は第２のハウジング３上に
積層されており、その開口部４ａの大きさは第２のハウ
ジング３の開口部３ａよりも一回り大きく設定されてい
る。
【００２２】特に、開口部４ａの大きさは、図４及び図
５に示される蓋部材１１を装着して開口部３ａを塞ぐの
に十分な大きさに設定されている。ここで、上方から見
て開口部４ａ内に露出する第２のハウジング３の部分
を、封止のりしろ部３ｂと呼ぶことにする。
５に示される蓋部材１１を装着して開口部３ａを塞ぐの
に十分な大きさに設定されている。ここで、上方から見
て開口部４ａ内に露出する第２のハウジング３の部分
を、封止のりしろ部３ｂと呼ぶことにする。
【００２３】なお、図７に示すように、第２のハウジン
グ３に上記第３のハウジング４を一体として、その開口
部３ａの上縁に開口部３ａと上記開口部４ａとの差分に
相当する切り欠き部１５を設けることでも、上記封止の
りしろ部を形成することができる。
グ３に上記第３のハウジング４を一体として、その開口
部３ａの上縁に開口部３ａと上記開口部４ａとの差分に
相当する切り欠き部１５を設けることでも、上記封止の
りしろ部を形成することができる。
【００２４】第４のハウジング５は第３のハウジング４
上に積層されており、その開口部５ａの大きさは第３の
ハウジング４の開口部４ａよりも一回り大きく設定され
ている。図６に示すように、第４のハウジング５上で開
口部５ａ周辺には、ワイヤボンディング用のパッド１８
を先端に有する第２の配線層５ｂが形成されている。第
２の配線層５ｂには基板１及び第１〜第４のハウジング
２〜５を貫通する接続ピン９′が接続されている。
上に積層されており、その開口部５ａの大きさは第３の
ハウジング４の開口部４ａよりも一回り大きく設定され
ている。図６に示すように、第４のハウジング５上で開
口部５ａ周辺には、ワイヤボンディング用のパッド１８
を先端に有する第２の配線層５ｂが形成されている。第
２の配線層５ｂには基板１及び第１〜第４のハウジング
２〜５を貫通する接続ピン９′が接続されている。
【００２５】第５のハウジング６は第４のハウジング５
上に積層されており、その開口部６ａの大きさは第４の
ハウジング５の開口部５ａよりも一回り大きく設定され
ている。
上に積層されており、その開口部６ａの大きさは第４の
ハウジング５の開口部５ａよりも一回り大きく設定され
ている。
【００２６】上記の半導体パッケージに半導体チップを
実装するには、まず、各ハウジング２〜６の各開口部２
ａ〜６ａで形成されるキャビティ内部の底面において、
基板１上に接合材を用いて第１の半導体チップ１２を接
合する。そして、接合された第１の半導体チップ１２は
金線等のボンディングワイヤ１０によりキャビティ内部
にある第１の配線層２ｂのパッド１７と電気的に接続す
る。この後、ＩＣテスタ等で第１の半導体チップ１２を
機能検査し、合格品について第２の半導体チップ１３の
実装を行う。
実装するには、まず、各ハウジング２〜６の各開口部２
ａ〜６ａで形成されるキャビティ内部の底面において、
基板１上に接合材を用いて第１の半導体チップ１２を接
合する。そして、接合された第１の半導体チップ１２は
金線等のボンディングワイヤ１０によりキャビティ内部
にある第１の配線層２ｂのパッド１７と電気的に接続す
る。この後、ＩＣテスタ等で第１の半導体チップ１２を
機能検査し、合格品について第２の半導体チップ１３の
実装を行う。
【００２７】この第２の半導体チップ１３を実装するに
は、まず、熱伝導率の高い金属またはセラミック等、例
えばタングステン材で形成された蓋部材１１を、低融点
ガラス材等を用いて封止のりしろ部３ｂに接合する。こ
れにより、第１の半導体チップ１２を収納するキャビテ
ィが封止される。次に、この接合された蓋部材１１上に
前述と同様な方法で第２の半導体チップ１３を接合し、
ボンディングワイヤ１４によりキャビティ内部にある第
２の配線層５ｂのパッド１８と電気的に接続する。続い
て、ＩＣテスタ等で第１及び第２の半導体チップ１１及
び１２を総合機能検査し、この後、キャップ部材７を被
せて第２の半導体チップ１３を収納するキャビティ及び
全体を封止し、最終製品とする。
は、まず、熱伝導率の高い金属またはセラミック等、例
えばタングステン材で形成された蓋部材１１を、低融点
ガラス材等を用いて封止のりしろ部３ｂに接合する。こ
れにより、第１の半導体チップ１２を収納するキャビテ
ィが封止される。次に、この接合された蓋部材１１上に
前述と同様な方法で第２の半導体チップ１３を接合し、
ボンディングワイヤ１４によりキャビティ内部にある第
２の配線層５ｂのパッド１８と電気的に接続する。続い
て、ＩＣテスタ等で第１及び第２の半導体チップ１１及
び１２を総合機能検査し、この後、キャップ部材７を被
せて第２の半導体チップ１３を収納するキャビティ及び
全体を封止し、最終製品とする。
【００２８】なお、前述した接続ピン９′の一部を用い
て、または図６に点線で示すような専用の層間接続ピン
８を用いて、第２の配線層５ｂと第１の配線層２ｂとの
一部を接続することで、上下の半導体チップ１３及び１
２で機能分割した半導体パッケージとすることができ
る。
て、または図６に点線で示すような専用の層間接続ピン
８を用いて、第２の配線層５ｂと第１の配線層２ｂとの
一部を接続することで、上下の半導体チップ１３及び１
２で機能分割した半導体パッケージとすることができ
る。
【００２９】以上のように、本実施例の半導体パッケー
ジによれば、基板１及び各ハウジング２〜６の積層構造
による開口部２ａ〜６ａによってパッケージのキャビテ
ィを形成し、このキャビティに特に封止のりしろ部３ｂ
を備えたことにより、蓋部材１１を用いて第１の半導体
チップ１２の封止と第２の半導体チップ１３の接合とを
行うことが可能となり、半導体チップ１２及び１３を多
層で実装した中空半導体パッケージを得ることができ
る。なお、上記の実施例では、２層にわたって半導体チ
ップ１２及び１３を実装した場合について説明したが、
この階層は何層にしてもよい。
ジによれば、基板１及び各ハウジング２〜６の積層構造
による開口部２ａ〜６ａによってパッケージのキャビテ
ィを形成し、このキャビティに特に封止のりしろ部３ｂ
を備えたことにより、蓋部材１１を用いて第１の半導体
チップ１２の封止と第２の半導体チップ１３の接合とを
行うことが可能となり、半導体チップ１２及び１３を多
層で実装した中空半導体パッケージを得ることができ
る。なお、上記の実施例では、２層にわたって半導体チ
ップ１２及び１３を実装した場合について説明したが、
この階層は何層にしてもよい。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
パッケージの占有面積を大きくすることなく、また、組
立や検査を複雑にすることなく、多層にわたって複数の
半導体チップを実装することが可能となる。従って、半
導体デバイスのマルチチップモジュール化を促進するこ
とができ、この半導体デバイスを用いることにより電子
機器の小型・高機能化を図ることができる。
パッケージの占有面積を大きくすることなく、また、組
立や検査を複雑にすることなく、多層にわたって複数の
半導体チップを実装することが可能となる。従って、半
導体デバイスのマルチチップモジュール化を促進するこ
とができ、この半導体デバイスを用いることにより電子
機器の小型・高機能化を図ることができる。
【図１】本発明の実施例による半導体パッケージの概略
斜視図である。
斜視図である。
【図２】上記半導体パッケージの概略断面図である。
【図３】上記半導体パッケージの組立方法を示す概略斜
視図である。
視図である。
【図４】上記半導体パッケージの組立方法を示す概略斜
視図である。
視図である。
【図５】上記半導体パッケージの組立方法を示す概略断
面図である。
面図である。
【図６】上記半導体パッケージの最終組立形態を示す部
分拡大断面図である。
分拡大断面図である。
【図７】別の実施例による半導体パッケージの部分拡大
断面図である。
断面図である。
１ 基板（ヒートシンク） ２ 第１のハウジング ２ａ 開口部 ２ｂ 第１の配線層 ３ 第２のハウジング ３ａ 開口部 ３ｂ 封止のりしろ部 ４ 第３のハウジング ４ａ 開口部 ５ 第４のハウジング ５ａ 開口部 ５ｂ 第２の配線層 ６ 第５のハウジング ６ａ 開口部 ７ キャップ部材 ８ 層間接続ピン ９、９′ 接続ピン １０、１４ ボンディングワイヤ １１ 蓋部材 １２ 第１の半導体チップ １３ 第２の半導体チップ １５ 切り欠き部
Claims (9)
- 【請求項１】 第１の半導体チップが固着されたヒート
シンクと、 前記ヒートシンク上で前記第１の半導体チップを囲み第
１のチップ収納部を形成する第１のハウジング部と、 前記第１のチップ収納部を封止する第１の蓋部材と、 前記第１の蓋部材上に固着された第２の半導体チップ
と、 前記第１のハウジング部上に配置され前記第２の半導体
チップを囲み第２のチップ収納部を形成する第２のハウ
ジング部と、 前記第２のチップ収納部を封止する第２の蓋部材と、を
備えたことを特徴とする半導体パッケージ。 - 【請求項２】 請求項１記載の半導体パッケージにおい
て、 前記ヒートシンクには信号取り出し用のピンが複数埋設
されると共に、前記第１の半導体チップは前記第１のチ
ップ収納部内において前記ピンと接続され、前記第２の
半導体チップは前記第２のチップ収納部内において前記
ピンと接続されることを特徴とする半導体パッケージ。 - 【請求項３】 請求項２記載の半導体パッケージにおい
て、 前記第１のチップ収納部は、前記第１の半導体チップが
固着される第１のチップ固着部と、前記第１の半導体チ
ップを囲み前記ピンとの接続用の金属配線が形成された
第１の配線層とを備え、 前記第２のチップ収納部は、前記第２の半導体チップが
固着される第２のチップ固着部と、前記第２の半導体チ
ップを囲み前記ピンとの接続用の金属配線が形成された
第２の配線層とを備えることを特徴とする半導体パッケ
ージ。 - 【請求項４】 請求項３記載の半導体パッケージにおい
て、 前記第１の配線層の少なくとも１つの配線と前記第２の
配線層の少なくとも１つの配線とが前記ピンを介して接
続されていることを特徴とする半導体パッケージ。 - 【請求項５】 請求項１記載の半導体パッケージにおい
て、 前記第１の蓋部材は熱伝導率の高い金属またはセラミッ
クで構成されていることを特徴とする半導体パッケー
ジ。 - 【請求項６】 半導体チップ装着部とこの半導体チップ
装着部の周囲に形成された複数の第１の接続パッドとこ
の第１の接続パッドに接続された第１の配線とが形成さ
れた第１の部材と、 前記第１の部材上に積層された第２の部材であって、少
なくとも前記半導体チップ装着部及び前記第１の接続パ
ッド部分を取り囲む開口部を備え、前記開口部周囲に複
数の第２の接続パッドとこの第２の接続パッドに接続さ
れた第２の配線とが形成された第２の部材と、 前記第１の部材を貫通して前記第１の配線と接続された
第１の外部接続ピンと、 前記第１及び第２の部材を貫通して前記第２の配線と接
続された第２の外部接続ピンと、を備えることを特徴と
する半導体パッケージ。 - 【請求項７】 請求項６記載の半導体パッケージにおい
て、 前記第２の部材を貫通して前記第２の配線と前記第１の
配線とを接続する接続手段を備えたことを特徴とする半
導体パッケージ。 - 【請求項８】 請求項６記載の半導体パッケージにおい
て、 前記第２の部材の前記開口部の縁部に切り欠きを設けた
ことを特徴とする半導体パッケージ。 - 【請求項９】 請求項６記載の半導体パッケージにおい
て、 前記第２の部材の前記開口部及び前記第２の接続パッド
を取り囲む第２の開口部を備える第３の部材を前記第２
の部材上に設けたことを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079765A JPH08250651A (ja) | 1995-03-10 | 1995-03-10 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7079765A JPH08250651A (ja) | 1995-03-10 | 1995-03-10 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08250651A true JPH08250651A (ja) | 1996-09-27 |
Family
ID=13699318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7079765A Withdrawn JPH08250651A (ja) | 1995-03-10 | 1995-03-10 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08250651A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674160B1 (en) | 1999-03-18 | 2004-01-06 | Nec Electronics Corporation | Multi-chip semiconductor device |
| US6683374B2 (en) | 2001-08-30 | 2004-01-27 | Infineon Technologies Ag | Electronic component and process for producing the electronic component |
| US6710455B2 (en) | 2001-08-30 | 2004-03-23 | Infineon Technologies Ag | Electronic component with at least two stacked semiconductor chips and method for fabricating the electronic component |
| DE10251530A1 (de) * | 2002-11-04 | 2004-05-19 | Infineon Technologies Ag | Stapelanordnung eines Speichermoduls |
| DE10251527A1 (de) * | 2002-11-04 | 2004-05-19 | Infineon Technologies Ag | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
-
1995
- 1995-03-10 JP JP7079765A patent/JPH08250651A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674160B1 (en) | 1999-03-18 | 2004-01-06 | Nec Electronics Corporation | Multi-chip semiconductor device |
| US6683374B2 (en) | 2001-08-30 | 2004-01-27 | Infineon Technologies Ag | Electronic component and process for producing the electronic component |
| US6710455B2 (en) | 2001-08-30 | 2004-03-23 | Infineon Technologies Ag | Electronic component with at least two stacked semiconductor chips and method for fabricating the electronic component |
| DE10142119B4 (de) * | 2001-08-30 | 2007-07-26 | Infineon Technologies Ag | Elektronisches Bauteil und Verfahren zu seiner Herstellung |
| DE10251530A1 (de) * | 2002-11-04 | 2004-05-19 | Infineon Technologies Ag | Stapelanordnung eines Speichermoduls |
| DE10251527A1 (de) * | 2002-11-04 | 2004-05-19 | Infineon Technologies Ag | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
| DE10251530B4 (de) * | 2002-11-04 | 2005-03-03 | Infineon Technologies Ag | Stapelanordnung eines Speichermoduls |
| US6927484B2 (en) | 2002-11-04 | 2005-08-09 | Infineon Technologies Ag | Stack arrangement of a memory module |
| DE10251527B4 (de) * | 2002-11-04 | 2007-01-25 | Infineon Technologies Ag | Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls |
| US7198979B2 (en) | 2002-11-04 | 2007-04-03 | Infineon Technologies Ag | Method for manufacturing a stack arrangement of a memory module |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020604 |