JPS6356706B2 - - Google Patents

Description

請求の範囲 １ それぞれ入／出力リードを有する第１および
第２の回路デバイスを包入するための電子回路パ
ツケージにおいて、該パツケージは垂直方向に積
み重ねられた基板ウエーハのアレイを有し、該積
み重ねられたアレイは、それぞれ互いに重なり合
う表面および一致する窓開口を有する重ねられた
ウエーハの最上位対と、 それぞれ互いに重なり合う表面および一致する
窓開口を有する重ね合わされたウエーハの最下位
対とを有し、 各ウエーハ対の一致した窓開口はそれぞれ第１
および第２の回路デバイスを受けるための上側お
よび下側空洞をそれぞれ画定し、各対の最も外側
のウエーハの窓開口は少くとも部分的に、各ウエ
ーハ空洞の内部窓開口に対して偏位されておつ
て、それにより内部窓開口を取り巻くようにウエ
ーハ表面の少くとも１部分が露出されて、それぞ
れ上側および下側デバイス・リード接続表面を画
定しており、さらに 前記最上位および最下位のウエーハ対間に閉じ
込められて、前記回路デバイスに対し支持基部を
なす中間ウエーハ手段と、 それぞれ前記第１および第２の回路デバイスの
入／出力リードに取り付けるためにそれぞれ前記
上側および下側のデバイス・リード接続表面上に
配置された第１および第２の導電ストリツプの群
とを備え、該導電ストリツプは重なり合うウエー
ハ表面の界面に沿つて内部窓が形成されているウ
エーハを少くとも部分的に横切つて、外部接続用
コネクタ・ピンに接続するためにそれぞれ各ウエ
ーハ対の内側のウエーハの周縁まで延びている電
子回路パツケージ。

２ 中間のウエーハ手段が第１および第２の重ね
合わされたウエーハから構成され、該中間ウエー
ハの１つはその両側面に層内導電ストリツプを有
し、他方の中間ウエーハは空洞の１つに面する単
一の側面にのみ層内導電ストリツプを備えてお
り、さらに各中間ウエーハには１つの層の層内導
電ストリツプを異なつた層の層内導電ストリツプ
に相互接続するための少くとも１つの層間導電相
互接続部が埋設されている請求の範囲第１項記載
の電子回路パツケージ。

３ 支持コアを形成する垂直方向に積み重ねられ
た基板ウエーハのアレイを有し、該支持コアは最
上位および最下位のウエーハ間に閉じ込められた
第１および第２の中間ウエーハを有し、さらに前
記コアは上側の層レベルに沿つて前記ウエーハの
うちの１つまたは複数のウエーハを横切る第１お
よび第２の空洞ならびに下側の層レベルに沿つて
１つまたは複数の前記ウエーハを横切る第３およ
び第４の空洞を備えており、前記中間のウエーハ
にはデバイス支持表面およびリード接続表面が露
出されており、さらに 各空洞内でリード接続表面上に付着された結合
パツドと、 各空洞内に受けられて入／出力リードを有する
半導体チツプ・デバイスとを備え、各チツプ・デ
バイスは支持表面上に取り付けられ、そして各デ
バイスの入／出力リードは各空洞内で結合パツド
に結合され、さらに 前記アレイの反対側に沿つて第１および第２の
平行な列で取り付けられた外部接続用コネクタ・
ピンと、 各リード接続表面上に別々に配置されて、前記
結合パツドの１つに電気的に結合された１つの端
および外部接続コネクタ・ピンの１つに電気的に
結合された反対側の端を有する層内導電ストリツ
プとを有し、前記中間ウエーハの１つは、その内
部両側面上に付着された層内導電ストリツプを備
えており、他方の中間ウエーハは前記空洞対の１
つに面する単一の側面にのみ層内導電ストリツプ
を有しており、さらに １つの層レベルの層内導電ストリツプを異なつ
た層レベルの層内導電ストリツプに電気的に相互
接続する層内導電ストリツプを有する各ウエーハ
に埋設された少くとも１つの層間導電相互接続部
を有しており、 ４つの全てのチツプの機能的に均等な端子は互
いに共通に接続されると共に、共通の外部接続用
コネクタ・ピンに接続されて、それにより最少数
の外部接続用コネクタ・ピンを介し、時分割多重
ベースでデバイスを動作せしめるようにした上／
下ジユアル・インライン複チツプ・モジユールを
もつ電子回路パツケージ。

発明の背景 発明の分野 本発明は一般に電子パツケージもしくは実装に
係わり、特に複チツプ・モジユールのための層間
および層内接続手段に関する。

従来技術の記述 現在の電子装置の設計および製造においては、
電子デバイスの実装が主要なフアクターになつて
いる。低い費用で減少された物理的寸法および改
善された信頼性に対する要求を満すためには新し
い実装技術即ちパツケージング技術が必要とされ
る。効果的な実装という問題は、特に、半導体基
板チツプ上にLSI技術で具現される型のマイクロ
回路構造を用いる電子回路において重要である。

半導体チツプのための慣用の電子回路パツケー
ジは、熱消散、構造の支持、デバイスのリードの
外部接続用ピン・コネクタへの電気的接続ならび
にパツケージ内の他のデバイスとの電気的相互接
続を許容しつつ、チツプ・デバイスを包入し密封
するように適応されている。このようなパツケー
ジは通常、半導体チツプが受け入れられる中心空
洞を有する非導電性の基板ウエーハからなる１つ
または複数の層から形成されている。層間には、
デバイスの入／出力リードと接続するために中心
空洞に延びるたわみ性の金属リードが設けられ
る。リード間の間隔および標準のジユアル・イン
ライン・パツケージの場合には、リードの列間の
間隔を含め、電子回路パツケージに対する外部寸
法に関する工業規格から、複数のたわみ性のある
金属リードの存在で、標準パツケージ内に包入し
得る回路デバイスの数は制限されている。

例えば半導体基板チツプ上にMOS／LSI技術
によつて具現されるランダム・アクセス・メモリ
（RAM）回路のように、特に、高速度データ処
理回路だ用いられる半導体記憶回路としては、デ
バイスの実装密度を増大することに間断なき関心
が寄せられている。メモリ・デバイス即ち記憶デ
バイスのための１つの特定の工業実装規格によれ
ば、外部接続ピン列間の列間間隔は300ミルで、
各列におけるピン間間隔はピン中心間で100ミル
とすべき旨規定されている。この標準パツケージ
の記憶容量は１対の8KビツトのRAMデバイスか
ら、１対の16KビツトのRAMデバイスあるいは
さらに１対の64KビツトのRAMデバイスへと上
級化されている。

チツプの記憶容量が大きくなれば、該メモリを
実現するのに必要とされるチツプ基板面積も増大
し、それにより標準寸法のパツケージ内でデバイ
ス・リード取付用に利用することができる面積は
最小値に減少されてしまう。従つて、より大きな
チツプ空洞を設けるために、パツケージの新設計
を行なうべくいろいろな試みがなされている。所
与の標準パツケージに対し、デバイス基板に利用
可能な取付面積は必然的に、密封シールを施すの
に必要な最小寸法およびデバイスのリード結合に
要するスペースによつて制限されることは理解さ
れるであろう。メモリの基板面積に関するこのよ
うな制約から、既に慣用されているジユアル・チ
ツプ・インライン・パツケージ・アツセンブリ
（実装組立体）が得られた訳で、この構造によれ
ば記憶容量は２倍になり、しかもリードの列に関
する基準に適合している。縦列即ちタンレム形態
でインライン（整列）関係で、追加のメモリ・チ
ツプを付加すれば、記憶容量は増大できるが、し
かしながら、リード中心間間隔ならびに外部接続
ピンの最大数ならびにパツケージ長に関し確立さ
れている基準からして、このような構造は広汎な
受認を受けるに至つていない。このような訳で、
確立された工業実装規格に従いつつ、デバイス密
度を相当に大きくすることができる改善された電
子回路パツケージに対し大きな需要が依然として
存在している。

発明の対象の梗概 よつて本発明の主たる目的は確立されている規
格に適合し、相当に増大したデバイス実装密度を
有する電子回路パツケージを提供することにあ
る。

これと関連し本発明の他の目的は多数の半導体
チツプを包入し、相互接続するための電子回路パ
ツケージを提供することにある。

本発明の他の目的は多重動作のために４つの同
じ半導体チツプを包入し、相互接続するための電
子回路パツケージを提供することにある。

本発明のさらに他の目的は、最小限度の数の外
部接続用コネクタ・ピンを用いて、多重ベース
で、各チツプ・デバイスが他のチツプ・デバイス
から独立して動作することができる上／下ジユア
ル・チツプ・インライン構造で複数対の半導体回
路デバイスを包入し、相互接続するための電子回
路パツケージを提供することにある。

発明の梗概 上述の目的は、半導体チツプ回路デバイスを
別々に受容して取り付けるために、窓が形成され
ている支持コアを形成する垂直方向に積み重ねら
れた基板ウエーハのアレイ（配列）によつて実現
される。デバイス支持表面およびデバイス・リー
ド接続表面が、１つまたは複数の基板ウエーハ上
で各窓により露出される。層内（同レベルの）導
電ストリツプが、各半導体チツプの入／出力リー
ドに取り付けるために各リード接続表面上に別々
に配置されておつて、外部接続用コネクタ・ピン
に接続するために、１つまたは複数の重ね合わさ
れた基板ウエーハ対の界面に沿い延在するように
設けられている。層間（異なつたレベル間の）導
電相互接続部が、１つの基板層もしくはレベルの
層内導電ストリツプを異なつた属もしくはレベル
の層内導電ストリツプと相互接続するために１つ
または複数の基板に埋設されている。

好ましい実施例においては、４つの同じRAM
チツプが、多重動作が可能なように、上／下ジユ
アル・インライン構造で包入され、相互接続され
る。この構造においては、２つのRAMチツプは
上位のレベルで共通の基板ウエーハ上にインライ
ン（整列）関係で取り付けられ、そして２つの
RAMチツプは下位レベルで共通の基板ウエーハ
上に取り付けられる。上位レベルのチツプの対応
のデータおよび電力端子は、第１および第２のレ
ベルの隣接するウエーハ基板の界面を通つて延び
る層内（同一レベル）導電ストリツプの組合せな
らびにデバイス・リードが結合される基板ウエー
ハを横切り、該基板ウエーハに埋設されている層
間（異なつたレベル間の）導電相互接続部により
互いに共通に接続されると共に、共通の外部ピン
に接続される。下側のRAMチツプの同じ電力お
よびデータ端子も同様にして、層内導電ストリツ
プの中間の群ならびに該層内導電ストリツプの中
間の群が配置される界面を形成する基板ウエーハ
を横切る層間導電相互接続部により、上側の
RAMチツプの対応のデータおよび電力端子に接
続されると共に互いに相互接続される。

本発明の新規な特徴は請求範囲に記述されてい
る。本発明の上に述べた目的および他の目的、利
点ならびに特徴は追つて明らかになろう。なお非
限定的に本発明を例解する目的で、本発明の実施
例が添付図面に示されている。

図面の簡単な記述 第１図は本発明の上／下ジユアル・チツプ・イ
ンライン電子回路パツケージの組み立てられた状
態の斜視図、 第２図は密封カバーを除去して、第１図に示し
たパツケージ・アツセンブリの斜視図、 第３図は第１図に示した複チツプ・パツケー
ジ・アツセンブリの展開斜視図、 第４図は支持コアを形成する垂直に積み重ねら
れた基板ウエーハのアレイの底面図、 第５図は第４図の線Ｖ−Ｖにおける支持コアの
断面図、 第６図はデバイス・リードのボンデイング即ち
結合、層内および層間導電相互接続の配列の一例
を図解する部分断面図、 第７図は導電相互接続ストリツプのいろいろな
レベルもしくは層を図解するウエーハ支持コアの
展開図、 第８図ないし第１２図は層内導電ストリツプな
らびに層内導電相互接続部を形成する金属付着の
平面図、そして 第１３図は第１図に示したパツケージの各外部
接続ピンの機能を識別するブロツクダイヤグラム
である。

好ましい具体例の詳細な説明 以下の記述においては、本発明は半導体基板上
にMOS−LSI技術で具現されたランダム・アク
セス・メモリ（RAM）回路デバイスと関連して
説明する。しかしながら本発明のパツケージ・ア
ツセンブリ（実装組立体）は離散型回路デバイス
ならびに集装回路デバイスの包入ならびに相互接
続に使用することもできそして特に多数の入／出
力リードを有する集積回路に有用性があることは
理解されるであろう。従つて本発明は２つまたは
３つ以上の回路デバイスを収容する任意のモジユ
ラ構造に具現することができると理解されたい。
さらにまた本発明は、離散的もしくはデイスクリ
ートな回路素子、マイクロデイスクリート回路素
子および集積回路素子ならびにデイスクリート・
デバイスと集積デバイスの混合組合せを含め、い
ろいろな回路素子を有する能動または受動基本デ
バイスの相互接続に使用することができる。

本明細書ならびに図面全体を通して、同様の部
品にはそれぞれ同じ参照数字が付けられている。
図面は必ずしも実寸関係で描かれている訳ではな
く、或る種の例においては、本発明のいくつかの
特徴をより明瞭に描出するために或る部分が誇張
されて描かれている。

さて図面、特に第１図、第２図および第３図を
参照するに、これらの図には本発明の教示に従つ
て構成された多層セラミツク複チツプの上／下ジ
ユアル・チツプ・インライン・パツケージ・アツ
センブリ１０が示されている。このパツケージ・
アツセンブリ１０は、４つのデバイス空洞１４，
１６，１８および２０が形成されている複合コア
（心）１２を備えている。これら空洞はコア（心）
に頂部および底部と整列される金属カバー２，２
４によつて封じられ且つアツセンブリを標準の密
封型に通すことによつて頂部および底部を密封さ
れる。この密封工程は窒素雰囲気内で実行され
る。カバーは各カバーの内側に設けられているハ
ンダ・プレフオーム２５とコアの頂部および底部
密封面に沿つて設けられている導電性金属付着物
２６，２８の界面でコアの頂部および底部に結合
される。

このコアはポンチ成形され、金属処理され且つ
焼結されて、高密度の多層セラミツク・コアに形
成されている。例えばアルミナ、ジルコン、アル
ミニウム・シリケート、二酸化チタンまたはベリ
リア・セラミツクのような非常に多種類のセラミ
ツク素材を用いることができる。カバーもしくは
蓋２２，２４を除き、コア１２は最上部ウエーハ
３０、中間ウエーハ３２，３４，３６，３８およ
び最下部ウエーハ４０の６つのセラミツク基板ウ
エーハの垂直に重ねられた配列から形成されてい
る。これらセラミツク層は焼結されて、モノリシ
ツクなコア構造になつている。層は、長さが約
1.1インチ、幅が0.29インチ、そして厚さが0.015
インチの細長いセラミツク・ウエーハである。金
属処理用付着物２６，２８はタングステン、ニツ
ケルおよび金の合金とするのが好ましい。

パツケージ・アツセンブリ１０は、パツケージ
の縦縁に沿つて２つの平行な列に配列された22箇
の外部接続用コネクタ・ピン４２を有する上／下
ジユアル・チツプ・インライン構造である。これ
らコネクタ・ピン列は工業規格に従い、列中心間
100ミルの間隔で横方向に離間されている。さら
に各列の隣接のピン４２は中心間間隔100ミルで
互いに離間されている。コネクタ・ピン４２は42
パーセント・ニツケル−鉄合金とするのが好まし
い。組立中コネクタ・ピン４２は同じ金属シート
材から打抜形成されたピンと一体の接続帯（図示
せず）により構造的に相互連結されるものである
ことは理解されよう。多くの事例においては、こ
の連結帯は取扱い上だけからコネクタ・ピンに付
けられたままの状態にあるが、最終使用に先立つ
て切断されるものである。

組立前に、各セラミツク・ウエーハはポンチに
より空洞ならびに垂直相互接続開口を形成され、
次いで金属処理で密封用付着物２６，２８が形成
され、そして空洞内に収容される回路デバイスを
相互接続するための層間導電相互接続ならびに層
内導電ストリツプが形成される。

第２図および第３図に最もよく示されているよ
うに、同じRAM半導体チツプ４４Ａ，４４Ｂ，
４４Ｃおよび４４Ｄがデバイスの空洞に受けられ
ている。各チツプは、RAMメモリ・チツプをし
て、多重ベースで動作させるために、相互接続さ
れ且つ外部接続用コネクタ・ピン４２に接続され
ている同じ入／出力リード４６を備えている。各
チツプは16の入／出力リードを有しており、４つ
の全てのRAMメモリは、12の外部接続用コネク
タ・ピン４２を通して時分割多重ベースで動作す
ることができる。この構成によれば、実装幅即ち
パツケージ幅を変えることなく、従来16Kおよび
64KのRAMメモリ・パツケージに対して用いら
れていたのと同じパツケージ型で具現される。こ
れは単一のパツケージ・アツセンブリ１０内で４
つの64KのRAMチツプ４４Ａ，４４Ｂ，４４Ｃ
および４４Ｄを組み合せることにより達成され
る。確立されている標準長限界内に維持するため
に、２つのRAMチツプ４４Ａおよび４４Ｂは頂
部の空洞内に取り付けられそして２つのRAMチ
ツプ４４Ｃおよび４４Ｂは底部空洞内に取り付け
られて、それにより上／下のジユアル・チツプ・
インライン構造とした。この独特なパツケージ法
によれば、４つの別々のメモリ・デバイス（記憶
デバイス）を単一の標準のパツケージ内に取り付
けることができる。

欠陥RAMチツプによる収率損失を最小限度に
するために、RAMチツプはパツケージ・アツセ
ンブリに組み込まれる前に、完全に焼き入れさ
れ、試験され且つ速度整合される。RAMチツプ
は誘電体／導電体パターン・テープ・アツセンブ
リ上に取り付けて、試験後に該テープから切断
し、それにより自動ボンデイングと両立し得る予
め定められた長さおよび配列パターンを有する
入／出力デバイスのリード４６を形成するように
するのが好ましい。リード４６は導電性のボンデ
イング・パツド４８に結合される。各導電性のボ
ンデイングもしくは結合パツド４８は、先ずシル
ク・スクリーン印刷法によりタングステンを塗布
し、それに続いてニツケルをメツキし、さらにそ
の上に金メツキを施して複合導電ストリツプとす
るのが有利である。

多チツプ・パツケージ・アツセンブリ１０は、
頂部およびそれに直ぐ隣接する基本層３０および
３２がそれぞれ一致する窓開口５０，５２を有し
ておつて、これら開口が組み合わさつて、デバイ
スの空洞１４を形成している複空洞パツケージで
ある。一致窓開口５４，５６が同様にして上側の
基板ウエーハ３０，３２に形成されており、これ
ら開口が組み合わさつて空洞１６を形成してい
る。下側の基板ウエーハ３４，４０に形成されて
いる一致窓開口５８，６０および６２，６４がそ
れぞれ下側のデバイス空洞１８，２０を形成して
いる。

次に第４図を参照するに、デバイス空洞１８，
２０を構成する窓開口５８，６０および６２，６
４はそれぞれ矩形の同心開口であつて、最も上側
の開口６０，６４は、一致した内部窓開口５８，
６２よりもそれぞれ比較的大きく形成されてい
る。この構成によれば環状のデバイス・リード接
続表面６６，６８が、それぞれ比較的小さい開口
５８，６４の縁の周りに露出される。この例にお
いてはリード接続表面６６，６８はそれぞれ、最
も下側の底部基板ウエーハ４０上に位置する基板
ウエーハ３８の下側面の１部を形成している。類
似の環状リード接続表面７０，７２が中間に位置
する上側の基板ウエーハ３２の上面に露出されて
いる。

次に第７図および第８図ないし第１２図を参照
するに、層内導電ストリツプ７４が中間ウエーハ
基板３２，３４，３６および３８の表面上に延在
している。層内導電ストリツプ７４は第８図ない
し第１２図に最もよく示されているように、複雑
なパターンで付着されている。予め定められた相
互接続設計に従つて、層内導電ストリツプ７４の
内の選択されたストリツプが、隣接の基板ウエー
ハの界面に沿い結合もしくはボンデイング・パツ
ド４８から、外部接続用コネクタ・ピン４２へ接
続されるように付着されているウエーハの縁まで
延びている。層内導電ストリツプのうちの或るス
トリツプ（例えばストリツプ７６）は結合もしく
はボンデイング・パツドから基板ウエーハの表面
に延在しておつて、下側の基板ウエーハの表面に
設けられている層内導電ストリツプ７４への接続
のための導電性の層間相互接続７８で終端してい
る。

層内導電ストリツプ７４はタングステンから形
成するのが好ましく、そしてウエーハ表面上に慣
用のシルク・スクリーン印刷法で印刷される。こ
の相互接続構成によれば、機能的に等価である各
RAMチツプ４４Ａ，４４Ｂ，４４Ｃおよび４４
Ｄの対応のピンは互いに相互接続されると共に、
共通の外部接続用コネクタ・ピン４２に接続され
る。例えばデータ入力端子である各RAMチツプ
のデバイス・リードNo.２は、中間基板ウエーハ３
２，３４，３６および３８上に付着またはウエー
ハ内に埋設されている層内導体ストリツプ７４，
７６ならびに層間導電相互接続部７８により、他
の全てのデータ入力端子No.２に接続されている。

複数デバイスの相互接続は、両面に層内導電ス
トリツプ７４，７６が設けられている中間基板ウ
エーハ３４を設けることによつて可能にされてい
る。ウエーハ３４は、２つの異なつた層の層内ス
トリツプを接続する層間接続部７８によつて貫通
されている。従つて、中間基板ウエーハ３４は上
側のインライン空洞１４，１６内のRAMチツプ
双方の相互接続の働きをするばかりでなく、同時
に下側のインライン空洞１８，２０に設けられて
いるRAMチツプ４４Ｃ，４４Ｄを相互接続し、
且つまた共通の機能を有するデバイス端子のうち
の予め定められた端子を共通の外部接続用コネク
タ・ピン４２に接続する働きをなす。このように
して両側に層内導電ストリツプを有し且つ層間導
電接続部を有する中間基板ウエーハを設けること
により、全ての回路デバイスおよび外部接続用コ
ネクタ・ピンの水平および垂直両方向における相
互接続が可能になる。

さらに共通アース接続のようなデバイス間の内
部回路接続が、導電接地ストリツプ８０，８２お
よび８４，８６によつて可能にされている。第６
図、第８図および第１２図を参照するに、各
RAMチツプはＧで示した内部アース端子を備え
ており且つまた下に位置する接地用ストリツプに
直接結合されたパツケージ接地パツド８８を有し
ている。接地ストリツプは全て、各基板ウエーハ
の中心箇所に埋設されている垂直方向に整列され
た層間導電相互接続部９０により相互接続されて
いる。

中間基板ウエーハ３４，３６は同時に各チツプ
に対する構造上の取付け基部となつており、そし
て頂部および底部チツプを互いに絶縁する働きを
なす。これら２つの中間基板ウエーハを設けるこ
とにより、ウエーハ３４の上面および下面に導電
性層内ストリツプを印刷することが可能となる。
このことは４つの全てのRAMチツプの共通の
入／出力端子に接続される水平および垂直相互接
続にとつて重要な事柄である。

各デバイスの列アドレス・ストロボ端子
および行アドレス・ストロボ端子は互いに
分離して維持されており、それぞれ別の外部接続
用コネクタ・ピンに接続されている。このように
して各RAMチツプを選択し、時分割多重ベース
で用いることができる。従つて、それぞれ16の
入／出力端子を有している４つのRAMチツプを
動作するのに僅か22箇のピンしか必要とされな
い。

多重層内導電ストリツプ配列は、層間導電相互
接続部と相俟つて、デバイスの入／出力リードに
取り付けるための結合もしくはボンデイング・パ
ツドを配列する上に、配列パターンに融通性を与
える。さらにデバイスの基板面積がこの配列によ
つて犠牲を強いられることはなく、また密封表面
積が減少されることもない。従つて結合パツドは
互いに食い違つて配設する必要はなく、それによ
り自動ボンデイング動作で結合パツドにデバイス
の入／出力リードを同時に直接結合することが可
能となる。従つてパツケージのデバイス密度は２
つのデバイスから４つのデバイスへと相当に増大
し、その場合デバイスの基板面積や密封表面積が
犠牲にされることもなく、しかも工業規格によつ
て確定されている実装寸法に適合させることが可
能である。

以上本発明の特定の具体例を図示し詳細に説明
したが、本発明の精神および範囲から逸脱するこ
となく、いろいろな変更が可能であろうことは明
らかである。