FR2476389A1 - Boitier de circuits electroniques a pastilles semi-conductrices alignees et superposees - Google Patents
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Abstract
L'INVENTION CONCERNE UN BOITIER DE CIRCUITS ELECTRONIQUES SUR DES PASTILLES SEMI-CONDUCTRICES ALIGNEES ET SUPERPOSEES. LE BOITIER COMPORTE ESSENTIELLEMENT DES PLAQUETTES DE SUBSTRAT 30-40 EMPILEES VERTICALEMENT AVEC DES FENETRES FORMANT DES CAVITES 14, 16 DESTINEES A RECEVOIR DES PASTILLES SEMI-CONDUCTRICES. LES INTERCONNEXIONS ENTRE LES PASTILLES ET AVEC DES BROCHES EXTERIEURES 42 SONT ASSUREES PAR DES CONDUCTEURS SITUES A L'INTERIEUR D'UN NIVEAU ET DES CONDUCTEURS SITUES ENTRE LES NIVEAUX. L'INVENTION S'APPLIQUE NOTAMMENT A LA MISE SOUS BOITIER DE QUATRE PASTILLES DE MEMOIRE A ACCES DIRECT.
Description
i La présente invention se rapporte d'une façon générale
à la mise sous bottier des circuits électroniques, et con-
-cerne plus particulièrement un dispositif de connexion à -
l'intérieur d'une couche et entre les couches pour des mo-
dules à pastilles multiples.
La mise sous bottier des équipements électroniques est
devenue un facteur essentiel dans la conception et la fabri-
cation des systèmes électroniques actuels. De nouvelles
techniques de mise sous bottier sont nécessaires pour ré-
pondre à la demande de réduction des dimensions physiques
et de l'augmentation de la fiabilité à prix réduit. Le pro-
blème d'une mise sous bottier efficace est particulièrement important dans les circuits électroniques qui comportent des structures de microcircuits du type réalisé selon les
techniques d'intégration poussée sur une pastille de subs-
trat semi-conducteur.
Les bottiers courants des circuits électroniques pour des pastilles semiconductrices sont agencés pour enfermer et sceller hermétiquement les circuits sur pastilles tout en assurant également la dissipation thermique, le support de structure, la connexion électrique des conducteurs des
circuits à des broches conductrices extérieures et l'in-
terconnexion électrique avec d'autres composants dans le
bottier. Ces bottiers sont couramment formés d une ou plu-
sieurs couches d'une plaquette d2un substrat non conducteur
avec une cavité centrale qui reçoit la pastille semi-conduc-
trice. Des conducteurs métalliques souples sont disposes entre les couches vers la cavité centrale pour assurer les connexions avec les conducteurs d'entrée et de sortie du
circuit. Etant donné les nomres industrielles se rappor-
tant aux dimensions extérieures des bottiers de circuits électroniques, y compris l'écartement entre les conducteurs
et entre les rangées de conducteurs dans le cas des bot-
tiers normasux à deux rangées de broches, la présence d'un grand nombre de conducteurs métalliques souples limite le
nombre des circuits qui peuvent être enfermés dans un bot-
tier standard o Un intérêt permanent est'porté sur.l1accroissement de la densité d'équipement des circuits, particulièrement des circuits de mémoires à semi-conducteur utilisées dans les circuits de traitement de données à grande vitesse, par exemple les mémoires à accès direct réalisées selon les techniques d'intégration poussée et à métal-oxydesemi-
conducteur sur des pastilles de substrat semi-conducteur.
Une norme particulière dans l'industrie des bottiers pour des mémoires spécifie un écartement des rangées de 7,62mm avec les broches extérieures écartées de 2,54mm centre à centre dans chaque rangée. La capacité de mémoire de ce bottier standard peut être accrue d'une paire de mémoires à accès direct de 8 kilobits, à une paire de mémoires à
16 kilobits ou jusqu'à une paire de mémoires à 64 kilobits.
Quand la capacité de mémoire sur les pastilles augmente, la surface de substrat nécessaire pour réaliser cette plus grande mémoire est également augmentée, ce qui réduit donc
au minimum la surface disponible pour la connexion des con-
ducteurs dans un bottier de dimensions standard. Par consé-
quent, différentes tentatives ont été faites pour modifier le bottier afin d'obtenir une plus grande cavité pour la
pastille. Il faut noter que la surface de montage disponi-
ble pour le substrat, dans un bottier standard donné, est
nécessairement limitée par l'espace nécessaire pour le sou-
dage des conducteurs et par les dimensions minimales néces-
saires pour assurer un joint hermétique. Il en est résulté le bottier courant à deux pastilles alignées en raison des contraintes sur la surface du substrat de mémoire, et avec une capacité de mémoire doublée tout en restant conforme aux standards des rangées de broches. Mais cette disposition n'a pas atteint une large diffusion bien que la capacité de
mémoire puisse être accrue en ajoutant en cascade des pas-
tilles de mémoire supplémentaires en alignement avec la
configuration standard des deux pastilles alignées, en rai-
son des normes établies pour l'écartement centre à centre y des conducteurs, du nombre maximal des broches extérieures et de la longueur du bottier. Il existe donc un besoin sérieux et permanent d'un bottier perfectionné de circuits électroniques dans lequel la densité des circuits puisse
être augmentée de façon substantielle tout en restant confor-
me aux normes établies dans l'industrie de la mise sous bottier. L'objet essentiel de l'invention est donc de proposer un bottier de circuits électroniques permettant d'obtenir une plus grande densité d'équipements des circuits tout en
restant conforme aux normes établies.
Un autre objet de l'invention est de proposer un bottier
de circuits électroniques permettant d'enfermer et d'inter-
connecter des pastilles semi-conductrices multiples.
Un autre objet encore de l'invention est de proposer un bottier de circuits électroniques permettant d'enfermer et
d'interconnecter quatre pastilles semi-conductrices identi-
ques fonctionnant en multiplex.
Un autre objet enfin de l'invention est de proposer un bottier de circuits électroniques destiné à enfermer et à
interconnecter des paires multiples de circuits semi-conduc-
teurs, dans une disposition à deux pastilles alignées l'uns au-dessus de l'autre, et selon laquelle chaque pastille peut fonctionner indépendamment des autres, de façon multiplexée, et avec seulement un nombre minimal de broches extérieures
de connexion.
Ces résultats sont obtenus grâce à un ensemble de pla-
quettes de substrat, empilées verticalement, formant un no-
yau support dans lequel des fenêtres sont formées pour rece-
voir et monter séparément des circuits sur des pastilles semiconductrices. Les surfaces supportant les circuits et les surfaces de connexion des conducteurs sont exposées dans
chacune des fenêtres d'une ou-plusieurs plaquettes de subs-
trat. Des bandes conductrices à l'intérieur d'un niveau sont disposées séparément sur chaque surface de connexion de conducteurs pour être connectées aux conducteurs d'entrée et de sortie de chaque pastille et s'étendent le long de
l'interface d'une ou plusieurs paires superposées de pla-
3bquettes de substrat pour être connectées aux broches de connexion extérieures.Des interconnexions entre niveaux
sont encastrées dans un ou plusieurs substrats pour inter-
connecter les bandes conductrices à l'intérieur du niveau d'un niveau de substrat avec les bandes à l'intérieur d'un
niveau différent.
Dans un mode de réalisation, quatre pastilles identiques de mémoire à accès direct sont enfermées et interconnectées pour fonctionner en multiplex en une disposition à deux ran- gées superposées. Dans cette disposition, deux pastilles de mémoire sont montées en alignement sur une plaquette de
de substrat commune à un niveau supérieur et deux pastil-
les de mémoire sont montées sur une plaquette de substrat commune à un niveau inférieur. Les bornes correspondantes
de données et d'alimentation des pastilles du niveau supé-
rieur sont interconnectées en commun et à une broche exté-
rieurecommune par la combinaison des bandes conductrices
à l'intérieur d'un niveau passant dans l'interface des subs-
trats adjacents des premier et second niveaux et par des
interoonnexions entre niveaux qui traversent et sont encas-
trées dans la plaquette de substrat sur laquelle les con-
ducteurs des circuits sont soudés. Des bornes identiques d'alimentation et de données pour les pastilles de mémoire du niveau inférieur sont interconnectées-de la même manière
et avec les broches correspondantes de données et d'alimen-
tation des pastilles du niveau supérieur au moyen d'un groupe intermédiaire de bandes conductrices à l'intérieur d'un niveau et d'interconnexions entre niveaux traversant les plaquettes de substrat formant l'interface sur laquelle sont disposées les bandes conductrices à l'intérieur d'un
niveau du groupe intermédiaire.
D'autres caractéristiques et avantages de l'invention
apparattront au cours de la description qui va suivre.-
Aux dessins annexés, donnés uniquement à titre d'exem-
ples nullement limitatifs: la figure 1 est une vue en perspective.d'un bottier assemblé selon l'invention à doubles pastilles alignées et superposées, la figure 2 est une vue en perspective du bottier de la figure 1 dont le couvercle d'étanchéité est enlevé, la figure 3 est une vue en perspective éclatée du bottier à pastilles multiples de la figure 1, la figure 4 est une vue de dessous d'une pile verticale de pastilles de substrat formant un noyau support, la figure 5 est une coupe du noyau support suivant la ligne V-V de la figure 4, la figure 6 est une coupe partielle 'illustrant un exem- ple de disposition des interconnexions des conducteurs à l'intérieur d'un niveau et entre les niveaux,
la figure 7 est une vrue eclatée du noyau support mon-
trant les différents niveaux de bornes conductrices d'in-
terconnexions, les figures 8 à 12 sont des vues en plan des dép8ts de métallisation formant les bandes conductrices à l'intérieur des niveaux et les interconnexions entre les niveaux, et la figure 13 est un schéma identifiant les fonctions
des broches extérieures du bottier de la figure 1.
La description qui va suivre est orientée sur une appli-
cation de l'invention à des circuits de mémoire à accès di-
rect, réalisés selon les techniques MOS d'intégration pous-
sée sur des substrats semi-conducteurs. Mais il faut noter
que le boîtier selon l' invention peut 9tre utilisé pour en-
fermer et interconnecter des circuits à composants séparés
ainsi que des circuits int.égrés, mais convient tout parti-
culièrement à des circuits intégrés comportant des condue-
teurs multiples déentrée et de sortie. Il est donc bien en-
tendu que l'invention peut 9tre appliquée à toute structure modulaire comprenant deux ou plusieurs circuits0 En outre, l'invention peut servir & interconnecter des circuits sur substrats actifs ou passifs comprenant toute une variété
d'éléments de circuits, mais sans être limitée à des com-
O30 posants séparés, micro-séparés et intégrés ainsi qu'à
des comuinaisons hybrides de circuits séparés et intégrés.
Sur les différentes figures, les éléments identiques
sont désignés par les mêmes références numériqueso Les fi-
gures ne sont pas nécessairement à léchelle et9 dans cer-
3 5 tains cas, des dimensions ont été exagérées afin d'illustrer
plus clairement certaines caractéristiques de l'invention.
Les figures, et en particulier les figures 1, 2 et 3
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montrent donc un bottier 10 à couches multiples en cérami-
que, à pastilles multiples, et à doubles pastilles alignées et superposées, réalisé selon l'invention. Le bottier comporte un noyau composite 12 contenant quatre cavités 14, 16, 1R et 20 pour les circuits. Les cavités sont fer- mées hermétiquement par des couvercles métalliques 22, 24 qui sont alignés avec les faces supérieure et inférieure
du noyau, l'étanchéité étant assurée au-dessus et au-des-
sous en faisant subir à l'ensemble des opérations couran-
tes d'étanchéité. Les couvercles sont fixés au-dessus et au-dessous du noyau, à la surface de contact entre une
couche préalable de soudure 25 à l'intérieur de chaque cou-
vercle et des dépbts métalliques conducteurs 26,28 sur
les surfaces d'étanchéité supérieure et inférieure du no-
yau.
Le noyau est poinçonné, métallisé et fritté pour former un noyau de céramique à couches multiples denses. Une large variété de matières premières à base de céramique peuvent convenir, par exemple l'alumine, la zircone, des silicates
d'aluminium,du bioxyde de ti.tane ou de la càramique à l'oxyde de bé-
ryllium. A l'exception des couvercles 22, 24, le noyau 12
est formé par une pile verticale de six plaquettes de subs-
trat en céramique, en commençant par une plaquette supé-
rieure 30, des plaquettes intermédiaires 32, 34, 36, 38, et une plaquette inférieure 40. Ces couches de céramique
sont frittées pour obtenir un noyau monolithique. Les cou-
ches sont constituées par des plaquettes allongées de céra-
mique d'une longueur d'environ 27,94mm, d'une largeur dten-
viron 7,37mm et d'une épaisseur d'environ 0,38mm. Les dépôts de
3u nétallisation 2o,28 sont de préférence en un alliage de tun-
gstène, de nickel et d'or.
Le bottier 10 est un dispositif à doubles pastilles ali-
gnées et superposées comportant 22 broches extérieures 42 de connexion, disposées en deux rangées parallèles sur les 3j bords longitudinaux du bottier. Les rangées de broches de connexion sont espacées latéralement de 7,62mm selon les standards industriels. En outre, les broches voisines 42 dans chaque rangée sont écartées les unes des autres de 2,54mmi de centre à centre. Les broches de connexion 42 sont
faites de préférence d'un allia.e de nickel et de fer à 42 %.
Il faut noter que pendant l'assemblae, les broches de con-
nexion 42 sont reliées mécaniquement par une bande de conne-
xion (non représentée) solidaire des broches, de préférence découpée dans la même feuille métallique. Dans la plupart des cas, les bandes de connexion ne restent reliées aux broches de connexion que pour les manutentions et sont coupées avant
1 'utilisation finale.
Avant l'assemblage, chaque plaquette de céramique est
poinçonnée pour former des cavités et des ouvertures d'in-
terconnexion verticale et elle et ensuite métallisée pour
former les dépôts 26,2? d'étanchéité et pour former les ban-
des de connexion à il'intérieur des niveaux (intra-niveau) et entre les ni-
1) veaux afin d'interconnecter les circuits placés dans les ca-
vités. Comme le montrent particulièrement les figures 2 et 3, des pastilles semi-conductrices identiques 44A, 44B, 440 et 44D de mémoires à accès direct sont placées dans les cavités
du dispositif. Chaque pastille comporte des conducteurs i-
dentiques 46 d'entrée et de sortie qui sont interconnectés entre eux et avec les broches extérieures 42 de manière à
permettre aux pastilles de mémoire de fonctionner en multi-
plexage. Bien que chaque pastille comprenne 16 conducteurs d'entrée et de sortie, les quatre mémoires à accès direct peuvent fonctionner en multiplexage à partage de temps avec seulement 22 broches extérieures 42. Avec cette disposition une mémoire à accès direct de 256 kilobits est réalisée dans le même type de bottier que Ies mémoires antérieures
à 16 et 64 kilobits, et ce sans changer la largeur du bol-
tier. Ce résultat est obtenu en combinant quatre pastilles
44A, 44B, 44c et 44D de mémoires à accès direct à 64 kilo-
bits dans le même bottier 10. Dans le but de respecter les contraintes des normes établies concernant la longueur, 33 deux pastilles de mémoire 44A et 44B sont montées dans les cavités supérieures et deux pastilles de mémoire 44C et 44D sont montées dans les cavités inférieures en alignement superposé. Cette forme nouvelle de mise sous bottier permet R de monter quatre mémoires séparées dans un même bottier standard.
Dans le but de réduire au minimum les pertes de rende-
ment dres à des pastilles de mémoire défectueuses, ces pastilles sont complètement recuites, contrôlées et adap-
tées en vitesse avant d'être incorporées dans le botier.
Les pastilles sont montées de préférence sur un ensemble de bandes isolantes avec des conducteurs et, après le contrôle,
elles sent séparées de la bande pour former les conduc-
teurs 46 d'entrée et de sortie, d'une longueur et d'une disposition prédéterminées, compatibles avec le soudace
automatique. Les conducteurs 46 sont fixés - sur des tam-
pons conducteurs 48. Chaque tampon conducteur 48 con-
siste de préférence en une bande conductrice composite de
tungstène appliquée par des opérations de sérigraphie, sui-
vie par un placage de nickel recouvert d'un placage d'or.
Le bottier 10 à pastilles multiples est un bottier à cavités multiples dont les couches de substrat supérieures et voisines 30,32 comportent des fenêtres alignées _O,52 définissant ensemble la cavité 14. Des fenêtres alignées 54,56 sont également formées dans les plaquettes supérieures ,32, formant ensemble la cavité 16. Des fenêtres alignées
58,60 et 62,64 dans les plaquettes inférieures 38,40 for-
ment respectivement des cavités inférieures 18,20.
La figure 4 montre que les fenêtres 58,O60 et 62,64 cons-
tituant les cavités 18,20 sont rectangulaires, concentriques avec les ouvertures supérieures 60,64 qui sont relativement plus grandes. Avec cette dispositions des surfaces annulaires 66,68 de connexion des conducteurs sont exposées le long des bords des plus petites fenêtres 58, 64. Dans ce cas, les surfaces de connexion 66,68 forment chacune une partie de
la face inférieure de la plaquette de substrat 38 qui recou-
vre la plaquette de substrat inférieure 40. Des surfaces
annulaires de connexion 70,72 sont exposées de la même ma-
nière sur la face supérieure de la plaquette de substrat 32
supérieure et intermédiaire.
:es figures 7 et 8 à 12 montrent que des bandes 74 de connexion à l'intérieur d'un niveau sont formées sur les surfaces des plaquettes intermédiaires 32,34,36 et 38.- Les bandes de connexion 74 sont déposées en une disposition imuriquée comme le montrent particulièrement les figures R à 12. Selon un plan prédéterminé d'interoonnexions, cer- taines déterminées des bandes conductrices 74 s'étendent à partir des surfaces de connexion 48 le long de la surface de contact entre des plaquettes voisines jusqu'au bord de la plaquette sur laquelle elles sont déposées en vue de la connexion à une broche extérieure 42. Certaines des bandes conductrices à l'intérieur dtun niveau, désignées par 76, s'étendent à partir de surfaces de contact, le long de la
surface de la plaquette de substrat et se terminent sur -
une interconnexion 7. entre niveaux en vue de la connexion à une banale conductrice 74 à l'intérieur d'un niveau, sur
la surface d9une plaquette supérieure.
Les bandes 74 de connexion à l'intérieur dtun niveau
sont de préférence en tungstène et sont déposées par séri-
graphie sur la surface de la plaquette, selon des techniques courantes. Selon cette disposition d'interconnexion: des broches correspondantes de chacune des pastilles de mémoire 44A, 4413, 44C et 44D dont les fonctions sont les mêmes sont interconnectées entre elles et à une broche extérieure
4l2 commune. Par exemple, le conducteur nO 2 de chaque pas-
2j tille de mémoire qui est une borne d'entrée de données est
interconnecté à toutes les autres bornes d'entrée de don-
nées nO 2 par des bandes 749 76 de connexion à l'intérieur d'un niveau et des interconnexions 78 entre niveaux qui
sont déposées ou encastrées dans les plaquettes intermé-
diaires 32, 34, 36 et 38o Cette interconnexion de plusieurs circuits est possible grâce à la plaquette intermédiaire 34 qui comporte sur ses
deux faces des bandes 74, 76 de connexion intra-niveau.
La plaquette 34 est traversée par des interconnexions 78
entre niveaux qui connectent entre elles des bandes intra-
niveau de deux niveaux différents. Ainsi, la plaquette
intermédiaire de substrat 34 sert non seulement à inter-
connecter les deux pastilles' de mémoire dans les cavités supérieures alignées 14,10 mais simultanément en outre, les pastilles de mémoire 44C, 44D des cavités inférieures alignées 18 et 20; en outre, elle sert simultanément à connecter certaines prédéterminées des bornes ayant une fonction commune à une broche extérieure commune 42. Ainsi, la plaquette die substrat intermédiaire portant des bandes de connexion intra - niveau sur ses deux faces ainsi que
des interconnexions entre niveaux permet à la fois ltinter-
connexion horizontale et verticale de tous les circuits
et des broches extérieures.
En outre, les connexions internes entre les circuits, par exemple des connexions de masse commune sont établies par des bandes de masse 80,82, et 84,86. Selon les figures 6, 8 et 12, chaque pastille de mémoire comporte une borne 1 de masse interne, désignée par "(I' et un tampon de masse
R8 qui est connecté directement à la bande de masse sous-
jacente. Les bandes de masse sont toutes interconnectées
par des interconnexions 90 entre niveaux, alignées vertica-
lement,qui sont encastrées dans une partie centrale de cha-
que plaquette de substrat.
Les plaquettes intermédiaires 34,36 constituent en ou-
tre simultanément une base de montage pour chaque pastille tout en isolant l'une de l'autre la pastille supérieure
et la pastille inférieure. Ces deux plaquettes intermédiai-
23 res de substrat permettent également l'impression des ban-
des de connexion intra - niveau- sur les faces supérieure et inférieure de la plaquette 34, ce qui est l'élément
essentiel de l'interconnexion horizontale et verticale abou-
tissant aux bornes communes d'entrée et de sortie des qua-
tre pastilles de mémoire.
Il faut noter que les bornes RAS d'échantillonnage d'adresse de rangée et les bornes CAS d'échantillonnage
d'adresse de colonne de chaque circuit sontmaintenues sé-
parées les unes des autres, chacune d'entre elles étant connectée à une broche extérieure *séparée. Cela permet de sélectionner chaque pastille de mémoire et dè l'utiliser en multiplexage, en partage de temps. Par conséquent, il
suffit de 22 broches pour faire fonctionner quatre pas-
247638g 1 1 tilles de mémoire à accès direct comprenant chacune seize
bornes d'entrée et de sortie.
La disposition des bandes multiples de connexion intra-
niveau, conjointement avec des interconnexions entre Les niveaux offre une grande souplesse pour disposer les surfaces de contact en vue de la connexion des conducteurs d'entrée et de sortie des circuits. En outre, la surface du substrat du circuit n'est pas compromise, ni la surface nécessaire pour l'étanchéité. Par conséquent, il niy a pas 1i lieu de décaler ou d'étager les surfaces de contact les
unes par rapport aux autres ce qui permet un soudaoe di-
rect et simultané des conducteurs d'entrée et de sortie sur les tampons re connexion en.une opération de soudage automatique. Ainsi, la densité d'équipement en circuit du bottier est nettement accrue, de deux circuits à quatre circuits, sans compromettre les impératifs de surface de substrat pour les circuits ou de surface d'étanchéité, tout en restant conforme aux dimensions de mise sous bottier
établies par les standards industriels.
Un seul mode de réalisation a été décrit et illustré mais il est bien évident que de nombreuses modifications
peuvent y 9tre apportées sans sortir du cadre ni de l'es-
prit de l'invention.
Claims (6)
- 2 - Boitier selon la revendication l, caractérisé en ceque ledit noyau support (2) comporte au moins uneplaquette in-2j termédiaire (3!) avec des bandes conductrices (74) intra-niveau déposées sur aeux de ses côtés intérieurs et au moins une interconnexion (78) entre niveaux étant encastrée;ails la plaquette intermédiaire pour interconnecter une b a n d èintra - niveau sur une face avec une b a n d e i n -tra-niveau sur la face opposée de la plaquette intermédiaire.
- 3 - Boitier selon la revendication 1, caractérise en ce que ledit noyau support (12) comporte au moins deux cavités à circuits (14, 16) disposées verticalement l'une par rapport a l'autre dans ledit ensemble, et au moins une plaquette de)5 substrat (34) intermédiaire intercalée entre lesaites cavités.
- 4 - Boîtier selon la revendication 1, caractérisé en ce que ledit noyau support (12) est constitué par six plaquettesrectangulaires (30-40) comprenant une paire (30, 32)de pla-quettes supérieures, une paire (38, 40) de plaquettes infé-rieures et une paire (34, 36) de plaquettes intermédiaires intercalées entre les paires de plaquettes supérieures etinférieures, les plaquettes des paires supérieures et infé-rieures comportant chacune des fenêtres qui coïncident pourdéfinir les cavités pour les circuits.- Boitier de circuits électroniques destiné a en-fermer des premier et second circuits avec chacun des con-ducteurs d'entrée et de sortie, boîtier caractérisé en cequ'il comporte un ensemble de plaquettes de substrat empi-lees verticalement, cet ensemble comprenant une plaquettesupérieure (30, 32) avec une fenêtre, une plaquette infé-rieure (38, 40) avec une fenêtre, une plaquette interméuiai-1i re (34, 36) intercalée entreles plaquettes supérieures et inferieures, lauite plaquette intermédiaire comportant dessurfaces supérieure et inférieure qui coïncident respec-tivement avec les fenêtres superieure et inférieure, les surfaces supérieure et inférieure comportant chacune dessurfaces support de circuit et des surfaces de connexion (66-72) pour les conducteurs de circuits, accessibles respective"ment par les fenêtres, des premier et second groupes de ban-des conductrices (;4 intra-niveau disposées surles surfaces de oonnexion supérieure et inférieure respecti-vement pour la connexion aux conducteurs d'entree et de sor-tie des premier et second circuits, des bandes conductrices de chaque groupe s' étendant au moins partiellement surles surfaces supérieure et inférieure de la plaquette inter-médiaire2 le long de la surface de contact des plaquettes superposées jusqu'à un bord périphérique de la plaquetteintermédiaire pour la connexion à des broches (42) de con-nexion extérieures.
- 6 - Boîtier selon la revendication 5, caractérisé en ce qu'il comporte un dispositif d'interconnexion (78) entre niveaux, interconnectant une bande conductrice (74, 76) intra-niveau du groupe supérieur à une bande conductriceintra-niveau du groupe inférieur.2476C89
- 7 - Boîtier de circuits électroniques destiné àenfermer des premier et second circuits ayant chacun aes con-ducteurs d'entrée et de sortie, boîtier caractérisé en ce qu'il comporte un ensemble de plaquettes de substrat empiléesverticalement, cet ensemble comprenant une plaquette supé-rieure (30, 32) avec des première et seconde fenêtres espa-cées et alignées, une plaquette inférieure (38, 40) avec despremière et seconde fenêtres, les surfaces de ladite pla-quette inférieure coïncidant avec les première et secondefenêtres comportant chacune des surfaces de support de cir-cuit et des surfaces de support. de conducteurs (66, 72) ac-cessiblespar les fenêtres et des premier et second groupes de bandes conductrices (74, 76) disposées sur les premièreet seconde surfaces de connexion de conducteurs pour la con-1, nexion des conducteurs d'entrée et de sortie des premier et second circuits, les bandes conductrices de chaque groupe s'étendant partiellement au moins sur la surface intérieure de la plaquette inférieure le long de la surface de contactdes plaquettes supérieure et inférieure jusqu'à un bord péri-2 phérique de la plaquette inférieure pour la connexion à desbroches (42) de connexion extérieures.
- 8 - Boîtier de circuits électroniques destiné à en-fermer des premier et second circuits ayant chacun des con-ducteurs d'entrée et de sortie, boîtier caractérisé en ce2j qu'il comporte un ensemble de plaquettes de substrat empi-lées verticalement, ledit ensemble comprenant une paire su-périeure (30, 32) de plaquettes superposées avec des surfaces se recouvrant mutuellement et des fenêtres qui coincident, une paire inférieure (38, 40) de plaquettes superposées avec chacune des surfaces qui se recouvrent mutuellement et des fenêtres qui coincident, les fenêtres qui coincidentdans chaque paire de plaquettes définissant des cavités supé-rieures et inférieures (14, 20) pour recevoir les premier et second circuits, la fenêtre de la plaquette extérieure de 3j chaque paire étant au moins décalée partiellement par rapport à la fenêtre intérieure de chaque cavité, exposant ainsi au moins une partie de la surface de la plaquette entourant la fenêtre intérieure en définissant des surfaces supérieure e et inférieure (66- 72) de connexion des conducteurs des circuits, le boitier comportant e.zalement des plaquettesintern:éc[iaires (i., '36) intercalées entre les paires -e pla-quectes supérieure et inférieure et formant une base support pour lesaits circui cs, des premier et second groupes de ban- ses concductrices (Tq, 76) disposées respectivement sur lessurfaces supérieure et inférieure de connexion des conuuc-teurs des circuits, pour la connexion aux concucteurs c'en-trée et de sortie des premier et seconu circuits, et s'éten-dant au moins partiellement sur la plaquette dans laquelle la fenetre intérieure est formée le long de la surface decontact des plaquettes se recouvrant jusqu'à un bord périphé-rique de la plaquette intérieure de chaque paire, pour la connexion à une broche (42) de connexion extérieure, 1; 9 - Boltier selon la revendication 8, caractérisé ence que les plaquettes intermédiaires consistent en des pre-miere et seconde plaquettessuperposées (j4, 36) dont l'une porte aes bandes conductrices (74) i n t r a - n i v e a usur ses deux faces, l'autre plaquette intermédiaire compor-?-J tant des bandes conductrices (7) i n t r a - n i v e a u sur une seule face tournée vers l'une des cavités, au moinsun conducteur d'intercoinnexion (78) entre niveaux étant en-castré dans chaque plaquette intermédiaire et interconnectantcies bandes intra-niveau d'un niveau avec des bandes intra-niveau d'un niveau différent.- Mouule à doubles pastilles multiples alignées et superposées, caractérisé en ce qu'il comporte un ensemblede plaquettes support empilées verticalement, formant un no-yau support (12) et comprenant des.première et seconde pla-quettes intermédiaires (3!4, 36) intercalées entre des pla-quettes supérieures(30, 32) et inférieures(38, 40), ledit noyau comportant des première et seconde cavités (14-20)coupant une ou plusieurs desdites plaquettes à un niveau su-périeur et des troisième et quatrième cavités coupant une ou plusieurs desdites plaquettes à un niveau inférieur, et dans lesquelles des surfaces de support et de connexion (66 - 72)des conducteurs des circuits sont exposées sur lesdites pla-quettes intermédiaires, le module comportant aussi des tam-pons de connexion (48) déposés sur les surfaces de con-nexion dans cette cavité, un circuit en pastilles semi-conductrices (44kA, B, C, D) avec des conducteurs d'en-trée et de sortie placé dans chaque cavité, chaque cir-cuit de pastille étant monté sur la surface support et ses conducteursd'entrée et de sortie étant relié aux tamponsde connexion dans cette cavité, des broches (42) de conne-xion extérieure fixées en des première et seconde rangées parallèles sur les côtés opposés dudit ensemble, et desbandes conductrices (74, 76) i n t r a - n i v e a u dis-posées séparément sur chaque surface de connexion du con-ducteur, avec une extrémité connectée électriquement àl'une des surfaces de connexion et l'extrémité opposée con-nectée électriquement à l'une des broches de connexion ex-1i térieure, l'une des plaquettes intermédiaires comportant des bandes conductrices i n t r a - n i v e a u déposéessur ses deux faces intérieures, et l'une autre plaquette inter-médiaire ne comportant que des bandes conductrices i n t r a- niveau sur une seuleface tournée vers lesdites -paires de cavité, le module comportant enfin au moins un conducteur d'interconnexion (78) entre niveaux, encastré uans chaque plaquette portant des bandes conductrices i n t r a - niveau et interconnectant électriquement desbandes conductrices intra- niveau d'un niveau avec des ban-}, des conductrices intra-niveau d' un niveau différent, de ma-nière que des bornes de fonction équivalente de quatre pas-tilles soient connectées en commun entre elles et à une broche de connexion extérieure commune permettant ainsi aux circuits de fonctionner sur une base multiplex en partage de-,o temps avec un nombre minimal de broches de connexion extéri-eures.
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---|---|---|---|---|
JPS58159360A (ja) * | 1982-03-17 | 1983-09-21 | Fujitsu Ltd | 半導体装置 |
US4727410A (en) * | 1983-11-23 | 1988-02-23 | Cabot Technical Ceramics, Inc. | High density integrated circuit package |
DE3476297D1 (en) * | 1983-12-28 | 1989-02-23 | Hughes Aircraft Co | Flat package for integrated circuit memory chips |
US4598308A (en) * | 1984-04-02 | 1986-07-01 | Burroughs Corporation | Easily repairable, low cost, high speed electromechanical assembly of integrated circuit die |
US4630096A (en) * | 1984-05-30 | 1986-12-16 | Motorola, Inc. | High density IC module assembly |
US4734315A (en) * | 1985-06-05 | 1988-03-29 | Joyce Florence Space-Bate | Low power circuitry components |
EP0241236A3 (fr) * | 1986-04-11 | 1989-03-08 | AT&T Corp. | Récipient à cavité pour dipositifs à ondes acoustiques de surface et électroniques associées |
GB2199182A (en) * | 1986-12-18 | 1988-06-29 | Marconi Electronic Devices | Multilayer circuit arrangement |
FR2625042B1 (fr) * | 1987-12-22 | 1990-04-20 | Thomson Csf | Structure microelectronique hybride modulaire a haute densite d'integration |
US5150196A (en) * | 1989-07-17 | 1992-09-22 | Hughes Aircraft Company | Hermetic sealing of wafer scale integrated wafer |
FR2772516B1 (fr) * | 1997-12-12 | 2003-07-04 | Ela Medical Sa | Circuit electronique, notamment pour un dispositif medical implantable actif tel qu'un stimulateur ou defibrillateur cardiaque, et son procede de realisation |
GB9915076D0 (en) * | 1999-06-28 | 1999-08-25 | Shen Ming Tung | Integrated circuit packaging structure |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3617817A (en) * | 1968-12-25 | 1971-11-02 | Hitachi Ltd | Laminated ceramic structure for containing a semiconductor element |
US3746934A (en) * | 1971-05-06 | 1973-07-17 | Siemens Ag | Stack arrangement of semiconductor chips |
US4038488A (en) * | 1975-05-12 | 1977-07-26 | Cambridge Memories, Inc. | Multilayer ceramic multi-chip, dual in-line packaging assembly |
FR2360174A1 (fr) * | 1976-07-30 | 1978-02-24 | Amp Inc | Boitier de circuit integre et son procede de fabrication |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3341649A (en) * | 1964-01-17 | 1967-09-12 | Signetics Corp | Modular package for semiconductor devices |
US3372310A (en) * | 1965-04-30 | 1968-03-05 | Radiation Inc | Universal modular packages for integrated circuits |
US3500440A (en) * | 1968-01-08 | 1970-03-10 | Interamericano Projects Inc | Functional building blocks facilitating mass production of electronic equipment by unskilled labor |
US3555364A (en) * | 1968-01-31 | 1971-01-12 | Drexel Inst Of Technology | Microelectronic modules and assemblies |
US3760090A (en) * | 1971-08-19 | 1973-09-18 | Globe Union Inc | Electronic circuit package and method for making same |
US3927815A (en) * | 1971-11-22 | 1975-12-23 | Ngk Insulators Ltd | Method for producing multilayer metallized beryllia ceramics |
US3777220A (en) * | 1972-06-30 | 1973-12-04 | Ibm | Circuit panel and method of construction |
US3777221A (en) * | 1972-12-18 | 1973-12-04 | Ibm | Multi-layer circuit package |
US4012766A (en) * | 1973-08-28 | 1977-03-15 | Western Digital Corporation | Semiconductor package and method of manufacture thereof |
US4224637A (en) * | 1978-08-10 | 1980-09-23 | Minnesota Mining And Manufacturing Company | Leaded mounting and connector unit for an electronic device |
-
1980
- 1980-05-22 NL NL8020334A patent/NL8020334A/nl unknown
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-
1981
- 1981-02-11 CA CA000370651A patent/CA1165465A/fr not_active Expired
- 1981-02-12 FR FR8102748A patent/FR2476389A1/fr active Granted
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3617817A (en) * | 1968-12-25 | 1971-11-02 | Hitachi Ltd | Laminated ceramic structure for containing a semiconductor element |
US3746934A (en) * | 1971-05-06 | 1973-07-17 | Siemens Ag | Stack arrangement of semiconductor chips |
US4038488A (en) * | 1975-05-12 | 1977-07-26 | Cambridge Memories, Inc. | Multilayer ceramic multi-chip, dual in-line packaging assembly |
FR2360174A1 (fr) * | 1976-07-30 | 1978-02-24 | Amp Inc | Boitier de circuit integre et son procede de fabrication |
Non-Patent Citations (1)
Title |
---|
EXBK/80 * |
Also Published As
Publication number | Publication date |
---|---|
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GB2083285A (en) | 1982-03-17 |
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NL8020334A (fr) | 1982-01-04 |
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