JPH0677392A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0677392A JPH0677392A JP32786492A JP32786492A JPH0677392A JP H0677392 A JPH0677392 A JP H0677392A JP 32786492 A JP32786492 A JP 32786492A JP 32786492 A JP32786492 A JP 32786492A JP H0677392 A JPH0677392 A JP H0677392A
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- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は縦型パッケージの半導体装置に関
し、小型かつ回路基板上への高密度実装を図ることを目
的とする。 【構成】 半導体チップ２２，２３上の電極パッド２２
ａ，２３ａに接続された配線パターンが配線された配線
層２２ｂ，２３ｂ面を対向させたチップ群をモールド樹
脂２７ａで固定してパッケージングする。また、リード
群を構成する各接続リード２６の内部リード２６ａがパ
ッケージ２７内で各配線パターンの夫々に接続され、Ｌ
字状に折曲された外部リード２６ｂがパッケージ２７の
一方向より延出する。
し、小型かつ回路基板上への高密度実装を図ることを目
的とする。 【構成】 半導体チップ２２，２３上の電極パッド２２
ａ，２３ａに接続された配線パターンが配線された配線
層２２ｂ，２３ｂ面を対向させたチップ群をモールド樹
脂２７ａで固定してパッケージングする。また、リード
群を構成する各接続リード２６の内部リード２６ａがパ
ッケージ２７内で各配線パターンの夫々に接続され、Ｌ
字状に折曲された外部リード２６ｂがパッケージ２７の
一方向より延出する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置とその製造
方法に関する。
方法に関する。
【０００２】近年、高密度実装用パッケージとしてＴＣ
Ｐ（Tape Carrier Package) 、ＴＳＯＰ（Thin Small O
utline Package) 、ＶＳＯＰ（Very Small Outline Pac
kage) 等が供給されている。そして、これらの小型化
と、さらなる高密度化が望まれている。
Ｐ（Tape Carrier Package) 、ＴＳＯＰ（Thin Small O
utline Package) 、ＶＳＯＰ（Very Small Outline Pac
kage) 等が供給されている。そして、これらの小型化
と、さらなる高密度化が望まれている。
【０００３】
【従来の技術】従来、半導体装置の高密度化を図るもの
として、縦型表面実装パッケージ（ＶＳＭＰ）型の半導
体装置が知られている。
として、縦型表面実装パッケージ（ＶＳＭＰ）型の半導
体装置が知られている。
【０００４】図１２に、従来のＶＳＭＰ型の半導体装置
の構成断面図を示す。図５の半導体装置１１において、
１２は樹脂性のパッケージであり、内部に半導体チップ
１３がリードフレーム１４上に搭載されている。
の構成断面図を示す。図５の半導体装置１１において、
１２は樹脂性のパッケージであり、内部に半導体チップ
１３がリードフレーム１４上に搭載されている。
【０００５】リードフレーム１４は、一辺にのみ所定数
の内部リード１５ａ及び外部リード１５ｂが形成されて
おり、該内部リード１５ａと半導体チップ１３のパッド
とがワイヤ１６にワイヤボンディングされている。ま
た、所定数の外部リード１５ｂは、両端の２本が左右に
Ｌ字状に折曲され、その間に位置するものは左右の何れ
かに一方にＬ字状に折曲されたものである。
の内部リード１５ａ及び外部リード１５ｂが形成されて
おり、該内部リード１５ａと半導体チップ１３のパッド
とがワイヤ１６にワイヤボンディングされている。ま
た、所定数の外部リード１５ｂは、両端の２本が左右に
Ｌ字状に折曲され、その間に位置するものは左右の何れ
かに一方にＬ字状に折曲されたものである。
【０００６】すなわち、上記半導体装置１１は、その外
部リード１５ｂが、回路基板表面上に縦型に立設されて
半田付けされるＶＳＭＰ型のものである。
部リード１５ｂが、回路基板表面上に縦型に立設されて
半田付けされるＶＳＭＰ型のものである。
【０００７】このようなＶＳＭＰ型の半導体装置１１
は、回路基板表面上に実装される場合、横型に実装され
るタイプのものよりも占める領域が遙かに小さいことか
ら、回路基板上に高密度に実装することができるもので
ある。
は、回路基板表面上に実装される場合、横型に実装され
るタイプのものよりも占める領域が遙かに小さいことか
ら、回路基板上に高密度に実装することができるもので
ある。
【０００８】
【発明が解決しようとする課題】しかし、上述の半導体
装置１１は、パッケージ１２内には一つの半導体チップ
１３しか搭載することができず、回路基板の微細パター
ンが進むにつれて、さらなる高密度実装を図ることが困
難であるという問題がある。
装置１１は、パッケージ１２内には一つの半導体チップ
１３しか搭載することができず、回路基板の微細パター
ンが進むにつれて、さらなる高密度実装を図ることが困
難であるという問題がある。
【０００９】そこで、本発明は上記課題に鑑みなされた
もので、小型かつ回路基板上の高密度実装を図る半導体
装置及びその製造方法を提供することを目的とする。
もので、小型かつ回路基板上の高密度実装を図る半導体
装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、複数の半導体
チップと、前記複数の半導体チップを一体的に接続する
配線層と、前記複数の半導体チップを一体的に封止する
封止部と、一端が該封止部内で、前記配線層に接続さ
れ、他端が該封止部より延出される接続リードと、を有
する構成としてなる。
チップと、前記複数の半導体チップを一体的に接続する
配線層と、前記複数の半導体チップを一体的に封止する
封止部と、一端が該封止部内で、前記配線層に接続さ
れ、他端が該封止部より延出される接続リードと、を有
する構成としてなる。
【００１１】
【作用】上述のように、本発明の半導体装置は、複数の
半導体チップを配線層を介して接続することにより一体
的に封止すると共に、接続リードの一端が封止部内で配
線層に接続され、他端が封止部より延出する。
半導体チップを配線層を介して接続することにより一体
的に封止すると共に、接続リードの一端が封止部内で配
線層に接続され、他端が封止部より延出する。
【００１２】この場合、該接続リードの他端をＬ字状に
折曲することで、縦型表面実装パッケージの半導体装置
となる。
折曲することで、縦型表面実装パッケージの半導体装置
となる。
【００１３】このように、一つのパッケージ内に所定数
の半導体チップの搭載が可能となり、一つの半導体チッ
プに対向する回路基板上への実装密度を向上させること
が可能となる。また、搭載される半導体チップの裏面を
露出させることで、薄型となり、小型化を図ることが可
能となる。
の半導体チップの搭載が可能となり、一つの半導体チッ
プに対向する回路基板上への実装密度を向上させること
が可能となる。また、搭載される半導体チップの裏面を
露出させることで、薄型となり、小型化を図ることが可
能となる。
【００１４】
【実施例】図１に、本発明の第１実施例の構成図を示
す。図１は本発明の半導体装置２１の構成断面図であ
り、縦型表面実装パッケージ（ＶＳＭＰ）型の半導体装
置である。
す。図１は本発明の半導体装置２１の構成断面図であ
り、縦型表面実装パッケージ（ＶＳＭＰ）型の半導体装
置である。
【００１５】図１において、例えばＲＯＭ（Read Only
Memorry)等の2 つの半導体チップ２２，２３によりチッ
プ群が構成される。半導体チップ２２，２３の表面上に
は所定数の電極パッド２２ａ，２３ａが形成されてお
り、この電極パッド２２ａ，２３ａ上に配線パターン
（２８ａ，２８ｂ）が形成された粘着性のポリイミド等
の配線層２２ｂ，２３ｂが形成され、該配線パターンと
電極パッド２２ａ，２３ａとが例えばバンプ２４により
接続される（図２参照）。なお、配線層２２ｂ，２３ｂ
は単層で形成してもよく、図３に示すように多層で形成
してもよい。
Memorry)等の2 つの半導体チップ２２，２３によりチッ
プ群が構成される。半導体チップ２２，２３の表面上に
は所定数の電極パッド２２ａ，２３ａが形成されてお
り、この電極パッド２２ａ，２３ａ上に配線パターン
（２８ａ，２８ｂ）が形成された粘着性のポリイミド等
の配線層２２ｂ，２３ｂが形成され、該配線パターンと
電極パッド２２ａ，２３ａとが例えばバンプ２４により
接続される（図２参照）。なお、配線層２２ｂ，２３ｂ
は単層で形成してもよく、図３に示すように多層で形成
してもよい。
【００１６】そして、上記２つの半導体チップ２２，２
３は配線層２２ｂ，２３ｂ面を対向させて配置される。
この場合、配線層２２ｂ，２３ｂの上方（配線パターン
のない部分）は、その粘着性で支持部であるサポートリ
ード２５に取り付けられ、下方は、所定数の接続リード
２６で構成されるリード群の一端の内部リード２６ａ部
分に位置される。
３は配線層２２ｂ，２３ｂ面を対向させて配置される。
この場合、配線層２２ｂ，２３ｂの上方（配線パターン
のない部分）は、その粘着性で支持部であるサポートリ
ード２５に取り付けられ、下方は、所定数の接続リード
２６で構成されるリード群の一端の内部リード２６ａ部
分に位置される。
【００１７】そして、それぞれの配線層２２ｂ，２３ｂ
と、対応するそれぞれの内部リード２６ａが、例えばバ
ンプ２４により電気的に接続される。
と、対応するそれぞれの内部リード２６ａが、例えばバ
ンプ２４により電気的に接続される。
【００１８】この状態で、半導体チップ２２，２３の、
図１上における上端と下端に封脂部材のモールド樹脂２
７ａにより封止して封止部としてのパッケージ２７を形
成する。この場合、２つの配線層２２ｂ，２３ｂの面に
はモールド樹脂２７ａが廻り込み、硬化することで該２
つの半導体チップ２２，２３を固定する。この場合の２
つの半導体チップ２２，２３間に位置するモールド樹脂
２７ａが固定手段として機能する。
図１上における上端と下端に封脂部材のモールド樹脂２
７ａにより封止して封止部としてのパッケージ２７を形
成する。この場合、２つの配線層２２ｂ，２３ｂの面に
はモールド樹脂２７ａが廻り込み、硬化することで該２
つの半導体チップ２２，２３を固定する。この場合の２
つの半導体チップ２２，２３間に位置するモールド樹脂
２７ａが固定手段として機能する。
【００１９】また、モールド樹脂２７ａによるパッケー
ジ２７の形成は、２つの半導体チップ２２，２３の裏面
が全面的に露出状態とする。これにより、薄くなって小
型化されると共に、半導体チップ２２，２３の放熱効果
を促進させることができる。一方、接続リード２６の他
端の外部リード２６ｂは、パッケージ２７の一方向より
延出され、それぞれ所定方向にＬ字状に折曲される。例
えば、両端の２本の外部リード２６ｂをそれぞれ反対方
向に折曲し、これらの間に位置する外部リード２６ｂを
適宜何れかの方向に折曲する。すなわち、この半導体装
置２１は、回路基板（図示せず）表面上に垂立すること
ができる縦型表面実装パッケージ（ＶＳＭＰ）型のもの
である。
ジ２７の形成は、２つの半導体チップ２２，２３の裏面
が全面的に露出状態とする。これにより、薄くなって小
型化されると共に、半導体チップ２２，２３の放熱効果
を促進させることができる。一方、接続リード２６の他
端の外部リード２６ｂは、パッケージ２７の一方向より
延出され、それぞれ所定方向にＬ字状に折曲される。例
えば、両端の２本の外部リード２６ｂをそれぞれ反対方
向に折曲し、これらの間に位置する外部リード２６ｂを
適宜何れかの方向に折曲する。すなわち、この半導体装
置２１は、回路基板（図示せず）表面上に垂立すること
ができる縦型表面実装パッケージ（ＶＳＭＰ）型のもの
である。
【００２０】ここで、図２に、図１の配線パターンを説
明するための図を示す。図２は、リード群の内部リード
２６ａを、上方から観て、２つの半導体チップ２２，２
３を開いた状態を示している。２つの半導体チップ２
２，２３は例えば２つの同一のＲＯＭであり、共にＡ〜
Ｇの電極パッド２２ａ，２３ａを有するもので、各Ａ〜
Ｇの電極パッド２２ａ，２３ａに対応してバンプ２４に
より配線層２２ｂ，２３ｂに形成された配線パターン２
８ａ，２８ｂの端部が接続される。この配線パターン２
８ａ，２８ｂは、ポリイミド等の配線層２２ｂ，２３ｂ
に形成されていることから、柔軟であり配線し易いとい
う利点を有する。
明するための図を示す。図２は、リード群の内部リード
２６ａを、上方から観て、２つの半導体チップ２２，２
３を開いた状態を示している。２つの半導体チップ２
２，２３は例えば２つの同一のＲＯＭであり、共にＡ〜
Ｇの電極パッド２２ａ，２３ａを有するもので、各Ａ〜
Ｇの電極パッド２２ａ，２３ａに対応してバンプ２４に
より配線層２２ｂ，２３ｂに形成された配線パターン２
８ａ，２８ｂの端部が接続される。この配線パターン２
８ａ，２８ｂは、ポリイミド等の配線層２２ｂ，２３ｂ
に形成されていることから、柔軟であり配線し易いとい
う利点を有する。
【００２１】また、この配線パターン２８ａ，２８ｂ
は、接続リード２６の内部リード２６ａを介在させて対
向させた場合、例えばＡ〜Ｆの電極パッド２２ａ，２３
ａが同一の内部リード２６ａの両側に位置されるように
形成され、Ｇの電極パッド２２ａ，２３ａは互いに異な
る内部リード２６ａに位置されるように形成される。す
なわち、例えばＧの電極パッド２２ａ，２３ａは、２つ
の半導体チップ２２，２３の何れかを動作させるかのチ
ップセレクト端子とするものである。
は、接続リード２６の内部リード２６ａを介在させて対
向させた場合、例えばＡ〜Ｆの電極パッド２２ａ，２３
ａが同一の内部リード２６ａの両側に位置されるように
形成され、Ｇの電極パッド２２ａ，２３ａは互いに異な
る内部リード２６ａに位置されるように形成される。す
なわち、例えばＧの電極パッド２２ａ，２３ａは、２つ
の半導体チップ２２，２３の何れかを動作させるかのチ
ップセレクト端子とするものである。
【００２２】このように、上述の半導体装置２１は、２
つの半導体チップ２２，２３を有する薄型のＶＳＭＰタ
イプであり、小型かつ回路基板上への高密度実装を図る
ことができる。例えば、従来のＺＩＰ（Zig-Zag Inline
Package) 、ＳＩＰ（SingleInline Package)等と比べ
て、４倍以上の実装高密度となる。
つの半導体チップ２２，２３を有する薄型のＶＳＭＰタ
イプであり、小型かつ回路基板上への高密度実装を図る
ことができる。例えば、従来のＺＩＰ（Zig-Zag Inline
Package) 、ＳＩＰ（SingleInline Package)等と比べ
て、４倍以上の実装高密度となる。
【００２３】なお、上記実施例では２つの半導体チップ
２２，２３を搭載した場合を示したが、３つ以上の半導
体チップを搭載してもよい。
２２，２３を搭載した場合を示したが、３つ以上の半導
体チップを搭載してもよい。
【００２４】そこで、図３に、３つの半導体チップの接
続を説明するための図を示す。図３（Ａ）は平面図、図
３（Ｂ）は断面図を示したものである。
続を説明するための図を示す。図３（Ａ）は平面図、図
３（Ｂ）は断面図を示したものである。
【００２５】図３（Ａ），（Ｂ）において、２つの半導
体チップ２２，２３と、加えられる半導体チップ３１と
は、それぞれ、表面上に例えば粘着性のポリイミド層を
積層（単層でもよい）した配線層２２ｂ，２３ｂ，３１
ｂが形成されており、この配線層２２ｂ，２３ｂ，３１
ｂに配線パターン２８ａ，２８ｂ，２８ｃが形成され
る。そして、配線パターン２８ａ，２８ｂ，２８ｃ面が
対向してそれぞれ対応する配線層２２ｂ，２３ｂ同士を
接着させたものである。そして、図示しないが、配線パ
ターン２８ａ〜２８ｃの端部が、前述のように内部リー
ド２６ａにバンプ２４により接続されるものである。
体チップ２２，２３と、加えられる半導体チップ３１と
は、それぞれ、表面上に例えば粘着性のポリイミド層を
積層（単層でもよい）した配線層２２ｂ，２３ｂ，３１
ｂが形成されており、この配線層２２ｂ，２３ｂ，３１
ｂに配線パターン２８ａ，２８ｂ，２８ｃが形成され
る。そして、配線パターン２８ａ，２８ｂ，２８ｃ面が
対向してそれぞれ対応する配線層２２ｂ，２３ｂ同士を
接着させたものである。そして、図示しないが、配線パ
ターン２８ａ〜２８ｃの端部が、前述のように内部リー
ド２６ａにバンプ２４により接続されるものである。
【００２６】次に、図４に、本発明の第２実施例の構成
断面図を示す。図４の半導体装置２１は、図１における
配線層２２ｂ，２３ｂ間に、固定手段として絶縁性の粘
着部材（例えばポリイミド）３２を介在させて、半導体
チップ２２，２３を固定するものである。なお、他の構
成は図１と同様である。
断面図を示す。図４の半導体装置２１は、図１における
配線層２２ｂ，２３ｂ間に、固定手段として絶縁性の粘
着部材（例えばポリイミド）３２を介在させて、半導体
チップ２２，２３を固定するものである。なお、他の構
成は図１と同様である。
【００２７】図５は本発明の第３実施例の構成断面図を
示す。同図中、４１は多層基板を示す。多層基板４１の
両面に半導体チップ４２，４３が固着される。半導体チ
ップ４２，４３は共に同一機能を有する回路が形成され
ており、多層基板４１とワイヤボンディングにより形成
されたワイヤ４４で接続される。
示す。同図中、４１は多層基板を示す。多層基板４１の
両面に半導体チップ４２，４３が固着される。半導体チ
ップ４２，４３は共に同一機能を有する回路が形成され
ており、多層基板４１とワイヤボンディングにより形成
されたワイヤ４４で接続される。
【００２８】多層基板４１はリード４５と接続されてお
り、半導体チップ４２，４３は多層基板４１を介してリ
ード４５と接続され、外部と接続される。半導体チップ
４２，４３が搭載された多層基板４１及びリード４５の
基部は樹脂製のパッケージ４６で封止される。
り、半導体チップ４２，４３は多層基板４１を介してリ
ード４５と接続され、外部と接続される。半導体チップ
４２，４３が搭載された多層基板４１及びリード４５の
基部は樹脂製のパッケージ４６で封止される。
【００２９】図６は多層基板４１の断面図を示す。同図
中、４１ａ，４１ｂは配線層を示す。配線層４１ａと配
線層４１ｂとの間にはＧＮＤ（接地）層４１ｃ，放熱層
４１ｄ，電源層４１ｅが積層配設されており、各層は内
面に導電材よりなるメッキが施されたスルーホール４１
ｆにより接続されている。
中、４１ａ，４１ｂは配線層を示す。配線層４１ａと配
線層４１ｂとの間にはＧＮＤ（接地）層４１ｃ，放熱層
４１ｄ，電源層４１ｅが積層配設されており、各層は内
面に導電材よりなるメッキが施されたスルーホール４１
ｆにより接続されている。
【００３０】図７に半導体チップの搭載前の平面図を示
す。同図中、４７はリードフレームを示す。リード４５
はリードフレーム４７と一体的に形成され、リードフレ
ーム４７に保持されている。リード４５には多層基板４
１が結合し、固着されている。このとき、多層基板４１
の放熱層４１ｄはリード４５に平行に設けられた半導体
チップ４２，４３との接続に関与しない支持リード４８
に固着される。このように多層基板４１は半導体チップ
４２，４３の搭載前にリードフレーム４７に固着され
る。多層基板４１の配線層４１ａ，４１ｂにはチップマ
ウント部４１ａ-2，４１ｂ-2及びワイヤパッド４１ａ-
1，４１ｂ-1が形成されており、チップマウント部４１
ａ-2，４１ｂ-2上に半導体チップ４２，４３が固着さ
れ、半導体チップ４２，４３はワイヤボンディングによ
りワイヤパッド４１ａ-1，４１ｂ-1と接続される。ワイ
ヤパッド４１ａ-1，４１ｂ-1は配線パターン（図示せ
ず）と接続され、スルーホール４１ｆ等を介してリード
４５と接続される。
す。同図中、４７はリードフレームを示す。リード４５
はリードフレーム４７と一体的に形成され、リードフレ
ーム４７に保持されている。リード４５には多層基板４
１が結合し、固着されている。このとき、多層基板４１
の放熱層４１ｄはリード４５に平行に設けられた半導体
チップ４２，４３との接続に関与しない支持リード４８
に固着される。このように多層基板４１は半導体チップ
４２，４３の搭載前にリードフレーム４７に固着され
る。多層基板４１の配線層４１ａ，４１ｂにはチップマ
ウント部４１ａ-2，４１ｂ-2及びワイヤパッド４１ａ-
1，４１ｂ-1が形成されており、チップマウント部４１
ａ-2，４１ｂ-2上に半導体チップ４２，４３が固着さ
れ、半導体チップ４２，４３はワイヤボンディングによ
りワイヤパッド４１ａ-1，４１ｂ-1と接続される。ワイ
ヤパッド４１ａ-1，４１ｂ-1は配線パターン（図示せ
ず）と接続され、スルーホール４１ｆ等を介してリード
４５と接続される。
【００３１】次に半導体チップ４２，４３と多層基板４
１とのワイヤボンディングの方法について説明する。図
７に半導体チップ４２，４３と多層基板４１との接続工
程図を示す。
１とのワイヤボンディングの方法について説明する。図
７に半導体チップ４２，４３と多層基板４１との接続工
程図を示す。
【００３２】まず、多層基板４１の両面に半導体チップ
４２，４３を接着剤等により固着させる。
４２，４３を接着剤等により固着させる。
【００３３】このとき、半導体チップ４２，４３の互い
に突合う面が一致するように固着する。
に突合う面が一致するように固着する。
【００３４】次に、半導体チップ４２，４３を若干の隙
間ｄ1 をもって収納可能な凹部５１ａを有する治具５１
上に半導体チップ４３を凹部５１ａに収納し、半導体チ
ップ４２を上方に向けて多層基板４１を載置する。
間ｄ1 をもって収納可能な凹部５１ａを有する治具５１
上に半導体チップ４３を凹部５１ａに収納し、半導体チ
ップ４２を上方に向けて多層基板４１を載置する。
【００３５】治具５１上で半導体チップ４２と多層基板
４１とをワイヤボンディング法により接続する。このと
き、半導体チップ４２と多層基板４１とを接続するワイ
ヤ４４ａは多層基板４１の半導体チップ４２に近接して
形成されたワイヤパッド４１ａ-1に接続される。
４１とをワイヤボンディング法により接続する。このと
き、半導体チップ４２と多層基板４１とを接続するワイ
ヤ４４ａは多層基板４１の半導体チップ４２に近接して
形成されたワイヤパッド４１ａ-1に接続される。
【００３６】次に多層基板４１に形成されたワイヤパッ
ド４１ａ-1より大きな開口部を有し、かつ、ワイヤ４４
ａの多層基板４１表面からの突出量より大きな深さｄ2
を有する凹部５２ａが形成された治具５２上に半導体チ
ップ４２及び、ワイヤ４４ａが凹部５２ａに収納され、
半導体チップ４３を上方に向けて多層基板４１を載置
し、ワイヤボンディングを行なう。ワイヤ４４ｂにより
多層基板４１と半導体チップ４３とが接続される。
ド４１ａ-1より大きな開口部を有し、かつ、ワイヤ４４
ａの多層基板４１表面からの突出量より大きな深さｄ2
を有する凹部５２ａが形成された治具５２上に半導体チ
ップ４２及び、ワイヤ４４ａが凹部５２ａに収納され、
半導体チップ４３を上方に向けて多層基板４１を載置
し、ワイヤボンディングを行なう。ワイヤ４４ｂにより
多層基板４１と半導体チップ４３とが接続される。
【００３７】このとき、多層基板４１のワイヤ４４ｂと
の接続部となるワイヤパッド４１ｂ-2は半導体チップ４
２搭載面に形成されたワイヤパッド４１ａ-1より外方に
ギャップｄ2 をもって形成され、ワイヤボンディング時
に凹部５２ａ上ではボンディングされない構成とされて
いる。このような構成とすることにより多層基板４１の
両面に確実に半導体チップ４２，４３をワイヤボンディ
ングにより接続し、搭載することができる。
の接続部となるワイヤパッド４１ｂ-2は半導体チップ４
２搭載面に形成されたワイヤパッド４１ａ-1より外方に
ギャップｄ2 をもって形成され、ワイヤボンディング時
に凹部５２ａ上ではボンディングされない構成とされて
いる。このような構成とすることにより多層基板４１の
両面に確実に半導体チップ４２，４３をワイヤボンディ
ングにより接続し、搭載することができる。
【００３８】なお、本実施例では多層基板４１とリード
４５との接続を導電性の接着剤等を用いて配線層４１
ａ，４１ｂとリード４５とを固着することにより行なっ
ているが、これに限ることはなく、図９に示すようにワ
イヤボンディングにより接続を行ってもよい。
４５との接続を導電性の接着剤等を用いて配線層４１
ａ，４１ｂとリード４５とを固着することにより行なっ
ているが、これに限ることはなく、図９に示すようにワ
イヤボンディングにより接続を行ってもよい。
【００３９】また、本実施例では多層基板を用いたがこ
れに限ることはなく、第１実施例で説明した接続方法や
普通の回路基板によっても構成可能である。
れに限ることはなく、第１実施例で説明した接続方法や
普通の回路基板によっても構成可能である。
【００４０】図１０は本発明の第４実施例の構成断面図
を示す。同図中、図５と同一構成部分には同一符号を付
し、その説明は省略する。本実施例はＳＯＪ（Small Ou
tline J-Lead Package）の半導体装置に適用した例を示
し、リード６１がＪ型に折曲され、パッケージ４６の２
側面又は４側面に延出している回路基板に表面実装され
る。他は第３実施例と略同様な構成である。
を示す。同図中、図５と同一構成部分には同一符号を付
し、その説明は省略する。本実施例はＳＯＪ（Small Ou
tline J-Lead Package）の半導体装置に適用した例を示
し、リード６１がＪ型に折曲され、パッケージ４６の２
側面又は４側面に延出している回路基板に表面実装され
る。他は第３実施例と略同様な構成である。
【００４１】図１１は本発明の第５実施例の構成断面図
を示す。同図中、図５と同一構成部分には同一符号を付
し、その説明は省略する。本実施例はＴＳＯＰ（Thin S
mallOut-Line L-Leaded Package）型の半導体装置に適
用した例を示す。本実施例ではリード６２がＬ字状に折
曲され、パッケージ４６の２側面又は４側面より延出し
ており、回路基板に表面実装される構成とされている。
を示す。同図中、図５と同一構成部分には同一符号を付
し、その説明は省略する。本実施例はＴＳＯＰ（Thin S
mallOut-Line L-Leaded Package）型の半導体装置に適
用した例を示す。本実施例ではリード６２がＬ字状に折
曲され、パッケージ４６の２側面又は４側面より延出し
ており、回路基板に表面実装される構成とされている。
【００４２】なお、第４，第５実施例では半導体チップ
４２，４３と多層基板４１との接続をワイヤボンディン
グにより行っているが、これに限ることはなく、他の接
続方法でもよく、例えば第１，第２実施例のようにバン
プを用いてもよい。
４２，４３と多層基板４１との接続をワイヤボンディン
グにより行っているが、これに限ることはなく、他の接
続方法でもよく、例えば第１，第２実施例のようにバン
プを用いてもよい。
【００４３】なお、第１乃至第５実施例ではＶＳＭＰ／
ＳＯＪ／ＴＳＯＰ型のパッケージの半導体装置について
説明したが、これらに限ることはなく、ＤＩＰ（Dual I
nline Package ）やＳＩＰ（Single Inline Package)等
他の形式のパッケージについても適用できる。
ＳＯＪ／ＴＳＯＰ型のパッケージの半導体装置について
説明したが、これらに限ることはなく、ＤＩＰ（Dual I
nline Package ）やＳＩＰ（Single Inline Package)等
他の形式のパッケージについても適用できる。
【００４４】
【発明の効果】以上のように本発明によれば、半導体チ
ップ上の電極パッドに接続された配線パターン面を開口
させたチップ群を裏面を露出させて固定手段で固定して
封止部により封止し、また、リード群を構成する各接続
リードの一端が封止部内で各配線パターンの夫々に接続
され、他端が封止部の一方向より延出させることによ
り、小型かつ、回路基板上への高密度実装を実現するこ
とができる。
ップ上の電極パッドに接続された配線パターン面を開口
させたチップ群を裏面を露出させて固定手段で固定して
封止部により封止し、また、リード群を構成する各接続
リードの一端が封止部内で各配線パターンの夫々に接続
され、他端が封止部の一方向より延出させることによ
り、小型かつ、回路基板上への高密度実装を実現するこ
とができる。
【図１】本発明の第１実施例の構成断面図である。
【図２】図１の配線パターンを説明するための図であ
る。
る。
【図３】３つの半導体チップの接続を説明するための図
である。
である。
【図４】本発明の第２実施例の構成断面図である。
【図５】本発明の第３実施例の構成断面図である。
【図６】多層基板の断面図である。
【図７】半導体チップ搭載前のリードフレーム平面図で
ある。
ある。
【図８】半導体チップと多層基板との接続工程図であ
る。
る。
【図９】多層基板とリードとの他の接続方法を説明する
ための図である。
ための図である。
【図１０】本発明の第４実施例の構成断面図である。
【図１１】本発明の第５実施例の構成断面図である。
【図１２】従来のＶＳＭＰ型の半導体装置の構成断面図
である。
である。
２１ 半導体装置 ２２，２３，３１ 半導体チップ ２２ａ，２３ａ 電極パッド ２２ｂ，２３ｂ 配線層 ２４ バンプ ２５ サポートリード ２５ａ 粘着テープ ２６ 接続リード ２６ａ 内部リード ２６ｂ 外部リード ２７ パッケージ ２７ａ モールド部材 ２８ａ，２８ｂ 配線パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 25/18 (72)発明者 河西 純一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草間 泰彦 長野県長野市大字栗田字舎利田711番地 新光電気工業株式会社内
Claims (12)
- 【請求項１】 複数の半導体チップ（２２，２３；４
２，４３）と、 前記複数の半導体チップ（２２，２３；４２，４３）を
一体的に接続する配線層（２２ｂ，２３ｂ；４１）と、 前記複数の半導体チップ（２２，２３；４２，４３）を
前記配線層（２２ｂ，２３ｂ；４１）と共に一体的に封
止する封止部（２７；４６）と、 一端が該封止部（２７）内で、前記配線層（２２ｂ，２
３ｂ；４１）に接続され、他端が該封止部（２７；４
６）より延出される接続リード線（２６；４５）と、 を有することを特徴とする半導体装置。 - 【請求項２】 前記封止部（２７）で封止される所定数
の前記半導体チップ（２２，２３）の裏面を、該封止部
（２７）より露出させることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記接続リード（２６；４５）の前記封
止部（２７；４６）より延出した一端は表面実装用に折
曲されていることを特徴とする請求項１又は２記載の半
導体装置。 - 【請求項４】 前記配線層（２２ｂ，２３ｂ；４１）の
両面に前記複数の半導体チップ（２２，２３；４２，４
３）が配設されることを特徴とする請求項１乃至３記載
の半導体装置。 - 【請求項５】 前記複数の半導体チップ（２２，２３）
を前記複数の半導体チップ（２２，２３）間に介在され
る絶縁性の粘着部材（３２）で固定することを特徴とす
る請求項１乃至４記載の半導体装置。 - 【請求項６】 前記複数の半導体チップ（２２，２３）
の前記配線層（２２ｂ，２３ｂ）の間に、前記封止部
（２７）を形成する封止部材（２７ａ）を介在させるこ
とにより前記複数の半導体チップ（２２，２３）を固定
することを特徴とする請求項１乃至５記載の半導体装
置。 - 【請求項７】 前記配線層（４１）は多層基板で構成さ
れたことを特徴とする請求項１乃至６記載の半導体装
置。 - 【請求項８】 前記多層基板（４１）は放熱板（４１
ｄ）が一体に積層される構成としたことを特徴とする請
求項１乃至７記載の半導体装置。 - 【請求項９】 前記配線層（４１）と前記複数の半導体
チップ（４２，４３）とはワイヤ（４４ａ，４４ｂ）に
より接続されることを特徴とする請求項７又は８記載の
半導体装置。 - 【請求項１０】 前記接続リード（２６；４５）の他端
は、前記封止部（２７；４６）の一側面より延出される
ことを特徴とする請求項１乃至９記載の半導体装置。 - 【請求項１１】 前記封止部（２６）より延出する前記
接続リード（５１，．５２）の他端は前記封止部（４
６）の複数の側面より延出されることを特徴とする請求
項１乃至９記載の半導体装置。 - 【請求項１２】 前記リード（４５）に前記多層基板
（４１）を固着させた後に前記複数の半導体チップ（４
２，４３）を前記多層基板（４１）に搭載することを特
徴とする請求項７又は８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32786492A JPH0677392A (ja) | 1992-06-05 | 1992-12-08 | 半導体装置とその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14562692 | 1992-06-05 | ||
| JP4-145626 | 1992-06-05 | ||
| JP32786492A JPH0677392A (ja) | 1992-06-05 | 1992-12-08 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0677392A true JPH0677392A (ja) | 1994-03-18 |
Family
ID=26476713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32786492A Withdrawn JPH0677392A (ja) | 1992-06-05 | 1992-12-08 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0677392A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147411A (en) * | 1998-03-31 | 2000-11-14 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| US6798045B2 (en) | 1998-07-28 | 2004-09-28 | Infineon Technologies Ag | Lead frame, circuit board with lead frame, and method for producing the lead frame |
| JPWO2003098616A1 (ja) * | 2002-05-15 | 2005-09-22 | 松下電器産業株式会社 | 光ヘッド |
| CN100380659C (zh) * | 2002-11-29 | 2008-04-09 | 印芬龙科技股份有限公司 | 半导体元件及其制造方法、和具有该半导体元件的主板 |
| JP2008306221A (ja) * | 1999-11-30 | 2008-12-18 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
| US8774435B2 (en) | 2008-07-23 | 2014-07-08 | Asius Technologies, Llc | Audio device, system and method |
-
1992
- 1992-12-08 JP JP32786492A patent/JPH0677392A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7282789B2 (en) | 1998-03-31 | 2007-10-16 | Micron Technology, Inc. | Back-to-back semiconductor device assemblies |
| US6380630B1 (en) | 1998-03-31 | 2002-04-30 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| US6417024B2 (en) | 1998-03-31 | 2002-07-09 | Micron Technology, Inc. | Back-to-back semiconductor device module, assemblies including the same and methods |
| US6507109B2 (en) | 1998-03-31 | 2003-01-14 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| US6873037B2 (en) | 1998-03-31 | 2005-03-29 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| US7015063B2 (en) | 1998-03-31 | 2006-03-21 | Micron Technology, Inc. | Methods of utilizing a back to back semiconductor device module |
| US7057291B2 (en) | 1998-03-31 | 2006-06-06 | Micron Technology, Inc. | Methods for securing vertically mountable semiconductor devices in back-to back relation |
| US6147411A (en) * | 1998-03-31 | 2000-11-14 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| US6798045B2 (en) | 1998-07-28 | 2004-09-28 | Infineon Technologies Ag | Lead frame, circuit board with lead frame, and method for producing the lead frame |
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| CN100380659C (zh) * | 2002-11-29 | 2008-04-09 | 印芬龙科技股份有限公司 | 半导体元件及其制造方法、和具有该半导体元件的主板 |
| US8774435B2 (en) | 2008-07-23 | 2014-07-08 | Asius Technologies, Llc | Audio device, system and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |