DE10251530A1 - Stapelanordnung eines Speichermoduls - Google Patents

Stapelanordnung eines Speichermoduls Download PDF

Info

Publication number
DE10251530A1
DE10251530A1 DE10251530A DE10251530A DE10251530A1 DE 10251530 A1 DE10251530 A1 DE 10251530A1 DE 10251530 A DE10251530 A DE 10251530A DE 10251530 A DE10251530 A DE 10251530A DE 10251530 A1 DE10251530 A1 DE 10251530A1
Authority
DE
Germany
Prior art keywords
carrier substrate
memory module
stack arrangement
encapsulation
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10251530A
Other languages
English (en)
Other versions
DE10251530B4 (de
Inventor
Thomas Dr. Jochen
Wolfgang Hetzel
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Polaris Innovations Ltd
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10251530A priority Critical patent/DE10251530B4/de
Priority to US10/700,871 priority patent/US6927484B2/en
Publication of DE10251530A1 publication Critical patent/DE10251530A1/de
Application granted granted Critical
Publication of DE10251530B4 publication Critical patent/DE10251530B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824Connecting between the body and an opposite side of the item with respect to the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73215Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909Post-treatment of the connector or wire bonding area
    • H01L2224/8592Applying permanent coating, e.g. protective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0651Wire or wire-like electrical connections from device to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/0652Bump or bump-like direct electrical connections from substrate to substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06527Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06575Auxiliary carrier between devices, the carrier having no electrical connection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503Stacked arrangements of devices
    • H01L2225/06582Housing for the assembly, e.g. chip scale package [CSP]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Wire Bonding (AREA)

Abstract

Der Erfindung, die eine Stapelanordnung für ein Speichermodul betrifft, bestehend aus einem mit Leitungsstrukturen, Kontakt-Pads und rasterartig, flächig angeordnete Lotkugeln (FBGA) versehenen Trägersubstrat zur Aufnahme von Speicherchips und zumindest zwei Speicherchips mit zentral angeordneten Bond-Pads, liegt die Aufgabe zugrunde, eine Stapelanordnung für ein Speichermodul zu schaffen, die den Anforderungen der geringen Abmessungen und der niedrigen sowie im Vergleich der Einzelkomponenten annähernd gleichen elektrischen Parasitäten entspricht, mit der besonders geringe Signallaufzeiten realisiert werden können, die Verlustrate der montierten Anordnungen reduziert und die in bestehende Herstellungs- und Prüftechnologien integrierbar ist. Dies wird dadurch gelöst, dass auf der aktiven Seite (18) jedes Speicherchips (2) eine Metallisierung (4) angeordnet ist, welche mit den Bond-Pads (3) des Speicherchips (2) elektrisch verbunden ist, dass die Metallisierungen (4) jedes Speicherchips (2) identisch sind, dass die zentralen Bereiche jedes Speicherchips (2) mit einer Schutzmasse (Encapsulation) (7) versehen sind, dass die Einzelkomponenten (1) auf dem Trägersubstrat (10) mit gleicher Ausrichtung aufeinander gestapelt sind, wobei die Encapsulation (7) einen Abstandshalter zwischen den Speicherchips (2) darstellt, und dass jede Metallisierung (4) mit dem Trägersubstrat (10) elektrisch verbunden ist.

Description

  • Die Erfindung betrifft eine Stapelanordnung für ein Speichermodul, bestehend aus einem mit Leitungsstrukturen, Kontakt-Pads und rasterartig, flächig angeordneten Lotkugeln (FBGA) versehenen Trägersubstrat zur Aufnahme von Speicherchips und zumindest zwei Speicherchips mit zentral angeordneten ein-, doppel- oder mehrreihigen elektrischen Kontakten (Bond-Pads).
  • Eine allgemein bekannte Möglichkeit der Stapelanordnung ist das Stapeln zweier Speicherchips innerhalb eines FBGA-Gehäuses. Hier wird der untere Speicherchip mit der aktiven Seite nach unten (Face-down) mittels der bekannten Bord-on-Chip-Technologie (BOC-Technologie) in die Schaltung integriert und der obere mit der aktiven Seite nach oben (Face-up) auf dem unteren fixiert und mit Drahtbondverbindungen integriert.
  • Da die elektrischen Anschlüsse des oberen Speicherchips auf dem Trägersubstrat auf derselben Seite wie die des unteren erfolgen muss, erfordert diese Stapelanordnung bei Speicherchips mit Bond-Pads in doppelreihiger Anordnung infolge der gleichzeitigen Face-up- und Face-down-Anordnung in einem Stapel das Kreuzen der einzelnen Drahtbondverbindungen für den oberen Speicherchip. Das führt neben der Verlängerung der Signallaufzeiten zu technologischen Problemen, da es an den Kreuzungspunkten zur mechanischen, elektrischen oder thermischen Beeinflussung der Drahtbondverbindungen untereinander führen kann. Weiterhin liegt ein besonderer Nachteil dieser Stapelanordnung darin, dass die Voralterungsprüfung (Burn-In) und das Testen erst nach der vollständigen Montage der Stapelanordnung möglich ist, was zu einer relativ hohen Verlustrate führt, die in Höhe des Quadrates der Verlustrate der Einzelkomponente liegt.
  • Der Erfindung liegt demzufolge die Aufgabe zugrunde, eine Stapelanordnung für ein Speichermodul zu schaffen, die den Anforderungen der geringen Abmessungen und der niedrigen sowie im Vergleich der Einzelkomponenten annähernd gleichen elektrischen Parasitäten entspricht, mit der besonders geringe Signallaufzeiten realisiert werden können, die Verlustrate der montierten Anordnungen reduziert und die in bestehende Herstellungs- und Prüftechnologie integrierbar ist.
  • Erfindungsgemäß wird die Aufgabe dadurch gelöst, dass auf der aktiven Seite jedes Speicherchips eine Metallisierung angeordnet ist, welche mit den Bond-Pads des Speicherchips elektrisch verbunden ist, dass die Metallisierungen jeder Einzelkomponente identisch sind, dass die zentralen Bereiche jedes Speicherchips mit einer Schutzmasse (Encapsulation) versehen sind, dass die Einzelkomponenten auf dem Trägersubstrat mit gleicher Ausrichtung aufeinander gestapelt sind, wobei die Encapsulation einen Abstandshalter zwischen den Speicherchips darstellt, und dass jede Metallisierung mit dem Trägersubstrat elektrisch verbunden ist.
  • Die Metallisierung ermöglicht die Stapelung der Speicherchips mit deren zentralen, ein-, doppel- oder mehrreihigen Bond-Pads, indem sie diese über geeignete Leitungsstrukturen an die Randbereiche der Einzelkomponente führt, wo sie mit dem Trägersubstrat elektrisch verbunden werden können. Diese Leitungsstrukturen können beispielsweise aus einem mit Leitungsbahnen versehenen Interposer bestehen, die mittels Drahtbrücken mit den Bond-Pads des Speicherchips verbunden sind. Ebenso kann die Metallisierung aus einem Leitungsstränge umfassenden Tape oder einem abgeschiedenen, strukturierten und elektrisch leitfähigem Dünnfilm bestehen, wobei die elektrische Verbindung zu den Bond-Pads durch direkte Anschlüsse erfolgt.
  • Die Encapsulation der zentralen Bereiche der Speicherchips ist derart ausgeführt, dass sie eine Überhöhung bildet, die im gestapelten Zustand als Abstandshalter zwischen den einzelnen Speicherchips sowie, bei Face-down-Stapelung, zwischen dem untersten Speicherchip und dem Trägersubstrat dient. Auf diese Encapsulation kann eine Schicht zur mechanischen Verbindung aufgebracht werden, wobei insbesondere ein Klebeband oder gedruckte Materialien möglich wären. Alternativ kann die Encapsulation selbstklebend sein und gleichzeitig als mechanische Fixierung fungieren. vermittels der beschriebenen Gestaltung der Einzelkomponenten ist die Stapelanordnung sowohl als Face-upals auch als Face-down-Stapelanordnung möglich. Unabhängig von der gewählten Stapelanordnung werden die Signallaufzeiten der Einzelkomponenten in der Stapelanordnung maßgeblich durch deren Höhen bestimmt und infolge der direkten Stapelung der ungehäusten Chips mittels der Encapsulation sowie infolge der gleichen Ausrichtung aller Einzelkomponenten in einem Stapel derart ausgeglichen, dass sie nahezu identisch sind. Die einheitliche Ausrichtung als Face-up- oder Face-down-Anordnung vermeidet zudem die mit dem Kreuzen verbundenen Beeinflussungen der Drahtbondverbindungen untereinander.
  • Indem sie die Anschlüsse der Bond-Pads der Speicherchips schützt, ermöglicht die Encapsulation das Burn-In und den Test der Einzelkomponenten der Stapelanordnung. Ein weiterer Vorteil für die Testung der Einzelkomponenten im technologischen Ablauf ist die Anordnung identischer Metallisierungen auf den Speicherchips, unabhängig von ihrer späteren Position in der Stapelanordnung. Durch die Testung der Einzelkomponenten bereits vor der Stapelung können die Verlustraten der fertig montierten Stapelanordnungen deutlich reduziert werden. Dieser Vorteil der Erfindung kommt speziell im Zeitraum der Einführung eines neuen Produktes zum Tragen, da die Verlustrate hier besonders hoch liegt.
  • Ein weiterer Vorteil der Erfindung besteht in der Möglichkeit, sowohl für die Herstellung der Metallisierungen, der Encapsulationen und der mechanischen Verbindung der Einzelkomponenten, als auch für die Prüfung der Einzelkomponenten Standardausrüstungen und Standardprogramme verwenden zu können. Insbesondere kann die Verkapselung der Drahtbondverbindungen durch das Aufbringen eines mehrkomponentigen, bei Raumtemperatur festen Epoxydharzsystems als Vergussmasse (holden), durch den Auftrag der Vergussmasse mittels Siebdruck (Printen) oder durch den punktweisen Auftrag der Vergussmasse mittels einer Dosiernadel mit Hilfe von Druckluft (Dispensen) erfolgen. Die Verbindung der Einzelkomponenten ist möglich, indem eine Klebeschicht, ein Tape auf die Encapsulation aufgebracht oder die Encapsulation selbstklebend ausgeführt wird und die Einzelkomponenten miteinander verklebt werden. Für die Kontaktierung zum Burn-In und zum Testen wiederum sind insbesondere die Kontaktierung der Bond-Pads auf der Metallisierung mittels Nadeln oder Balls anwendbare Standardprozeduren. Ebenso ist das Aufbringen von Opferlötkontakten (Sacrificial Balls) auf der Metallisierung ausführbar, die nach dem Test und Burn-In wieder entfernt werden können.
  • In einer besonderen Ausführung der Erfindung erfolgt die elektrische Verbindung mit dem Trägersubstrat, zumindest der in der Stapelreihenfolge zweiten Einzelkomponente, mittels Drahtbrücken. Dadurch kann die Stapelung der Einzelkomponenten sowohl Face-up als auch Face-down erfolgen. Während bei Face-up-Stapelung die elektrische Kontaktierung aller Einzelkomponenten zum Trägersubstrat mittels Drahtbrücken erfolgt, besteht bei Face-down-Stapelung die Möglichkeit, zumindest die unterste Einzelkomponente direkt über korrespondierende Lötkontaktstrukturen der Metallisierung und des Trägersubstrates elektrisch mit dem Trägersubstrat zu kontaktieren.
  • Eine weitere erfindungsgemäße Ausgestaltung stellt eine Stapelanordnung dar, bei der die Einzelkomponenten auf dem Trägersubstrat Face-down gestapelt sind, zwischen den Einzelkomponenten eine der Metallisierung identische Umverdrahtung angeordnet ist, die mit der oberen Einzelkomponente über Lötverbindungen und mit dem Trägersubstrat über Drahtbrücken elektrisch verbunden ist sowie die untere Einzelkomponente über Lötverbindungen mit den Kontakt-Pads des Trägersubstrates direkt verbunden ist.
  • Während auch in dieser erfindungsgemäßen Stapelanordnung die Führung der zentral angeordneten Bond-Pads der einzelnen Speicherchips in deren Randbereich mittels einer Metallisierung und die Face-down-Stapelung der Einzelkomponenten mittels der Encapsulation geschieht, erfolgt die elektrische Kontaktierung der zweiten und gegebenenfalls jeder weiteren Einzelkomponente auf dem Trägersubstrat über eine zusätzliche Umverdrahtung in einer Ebene auf der Rückseite der darunter liegenden Einzelkomponente. Die Face-down-Anordnung der untersten Einzelkomponente gestattet deren direkte Kontaktierung über Lötverbindungen, insbesondere über Lotpumps, und somit beispielsweise die Ausnutzung der Vorteile der SMT-Technologie oder der Flip-Chip-Bondprozesse, insbesondere die parallele Herstellung aller Kontakte der Metallisierung. Durch die Leitungsanordnung der Umverdrahtung auf der Rückseite der unteren Einzelkomponente, die die gleiche Einteilung der Kontakt-Pads wie das Trägersubstrat aufweist, kann insbesondere die Kontaktierung der zweiten und jeder weiteren Einzelkomponente in gleicher Weise wie der ersten durch direkte Kontaktierung über Lötverbindungen erfolgen. Die elektrische Kontaktierung der Umverdrahtungen wiederum und dadurch mittelbar der oberen und jeder weiteren Einzelkomponente mit dem Trägersubstrat erfolgt über Drahtbrücken. Auf Grund der Positionierung der Umverdrahtung jeweils auf der Rückseite der darunterliegenden Einzelkomponente verkürzen sich diese Drahtbrücken im Vergleich zu den Stapelanordnungen identischer Einzelkomponenten zumindest nochmals um die Höhe einer Encapsulation und im Vergleich zur Face-up-Stapelung um die Höhe eines Speicherchips mit Metallisierung, was zu einer weiteren Verkürzung der Signallaufzeiten führt und die Tauglichkeit dieser Stapelanordnung für höhere Taktfrequenzen gestattet.
  • Auch diese erfindungsgemäße Stapelanordnung erlaubt zum Einen infolge des Schutzes der Anschlüsse der Bond-Pads der Speicherchips mittels der Encapsulation und infolge der identischen Anordnung der Metallisierungen auf jedem Speicherchip die besonders vorteilhafte Testung der Einzelkomponenten vor der Stape lung sowie zum Anderen den Einsatz der Standardtechnologien und Standardprogramme für die Herstellung, das Burn-In und die Testung der montierten Komponente.
  • In einer vorteilhaften Ausgestaltung der Erfindung ist die Umverdrahtung zwischen den Einzelkomponenten auf der Rückseite zumindest der unteren Einzelkomponente unmittelbar auf einem auf der Rückseite des Speicherchips aufgetragenen Dielektrikum angeordnet und besteht aus einer strukturierten, metallischen Schicht. Mit diesem Schichtaufbau ist der geringste Höhenzuwachs verbunden, die durch die Einführung der benannten zusätzlichen Umverdrahtungsebene zwischen der Encapsulation des oberen und der Rückseite der unteren, Face-down gestapelten Einzelkomponente entstehen kann, was zur Minimierung der Signallaufzeiten beachtlich ist. Da das Vorhandensein einer zusätzlichen Umverdrahtung auf der Rückseite des obersten Speicherchips, die für die vertikale Kontaktierung der Stapelanordnung nicht benötigten wird, die Eigenschaften der Stapelanordnung nicht negativ beeinflusst, können alle Einzelkomponenten der Stapelanordnung einheitlich hergestellt werden und somit ist eine Differenzierung in den Prozessschritten zur Herstellung der Einzelkomponenten nicht notwendig.
  • Die Anordnung der Umverdrahtung auf einer Zwischenschicht sowie der Aufbau der untersten Einzelkomponente auf dem Trägersubstrat mittels geeigneter, nicht näher dargestellter Lothügel, so dass ein Abstand zwischen der Encapsulation der untersten Einzelkomponente und dem Trägersubstrat vorhanden ist, erhöht in anderen erfindungsgemäßen Gestaltungen die Zuverlässigkeit der Anordnung infolge der Optimierung der Schichtenfolge und Materialverbindungen.
  • In einer weiteren erfindungsgemäßen Gestaltung führt der direkte Aufbau des untersten Speicherchips der Face-down-Stapelanordnung auf einem strukturierten Leiterplattensubstrat, das als Trägersubstrat fungiert, mittels der BOC-Technik zum Wegfall der unteren Encapsulation und somit zu einer weiteren Verringerung der Aufbauhöhe und Signallaufzeit.
  • Zum Schutz der Stapelanordnung und der elektrischen Kontaktierungen vor Umwelteinflüssen, die zum Ausfall des Bauteiles führen können, sowie zur elektrischen Isolierung und zur besseren Handhabung kann der Erfindungsgegenstand mit einem häusenden Element versehen sein. Insbesondere kann das häusende Element in Form einer Vergussmasse vorhanden sein, die in Abhängigkeit vom verwendeten Epoxydharzsystem bei Raumtemperatur oder einer definierten Verarbeitungstemperatur aufgebracht wird und beispielsweise eine gute mechanische und chemische Beständigkeit aufweist.
  • Nachfolgend soll die Erfindung an zwei Ausführungsbeispielen näher erläutert werden. In der zugehörigen Zeichnung zeigen
  • 1 die Querschnittdarstellung einer Einzelkomponente,
  • 2 die Querschnittdarstellung der Face-up gestapelten Anordnung mit 2 Einzelkomponenten und einem häusenden Element und
  • 3 die Querschnittdarstellung der Face-down gestapelten Anordnung mit 2 Einzelkomponenten und einem häusenden Element.
  • In 1 ist eine Einzelkomponente 1 ersichtlich, die zum Aufbau einer erfindungsgemäßen Stapelanordnung verwendet wird, wie sie in den 2 und 3 dargestellt sind. Die Einzelkomponente 1 besteht aus einem Speicherchip 2 mit doppelreihigen, zentralen Bond-Pads 3, einer Metallisierung 4, bestehend aus einem Interposer 5 mit Leitungsstrukturen, die mittels Drahtbondverbindungen 6 mit den Bond-Pads 3 elektrisch verbunden ist. Der zentrale Bereich des Speicherchips 2 und die Drahtbondverbindungen 6 sind durch die Encapsulation 7 verkapselt. Die Encapsulation 7 ist insbesondere eine mehrkomponentige, bei Raumtemperatur feste Vergussmasse eines Epoxydharzsystems, die auf Grund ihrer mechanischen, chemischen und thermischen Beständigkeit, sowie der elektrischen Isolierung die Drahtbondverbindungen 6 fixiert, isoliert und im Prüfungs- und nachfolgenden Verarbeitungsprozess vor mechanischer Beschädigung schützt. Die Encapsulation 7 weist eine Überhöhung 8 und einen ebenen oberen Abschluss 9 auf.
  • 2 stellt zwei Face-up gestapelte Einzelkomponenten 1 auf einem Trägersubstrat 10 dar, das aus einem 3-schichtigen Substrat mit einer oberen 11 und unteren 12 Kupferebene und einem mittigen Laminat 13 besteht und Durchgänge 14 enthält, durch die die Leitungsstrukturen der oberen 11 mit den Leitungsstrukturen der unteren 12 Kupferebene und damit mittelbar mit den auf der Unterseite des Trägersubstrats 10 befindlichen elektrischen Kontakten elektrisch verbunden sind. Diese Kontakte sind rasterartig, flächig angeordnete Lotkugeln (FBGA) 15, über die die Integration des Speichermoduls in einer Schaltung erfolgt. Die untere Einzelkomponente 1 der Stapelanordnung ist mit ihrer inaktiven Seite 18 mittels eines geeigneten Klebstoffs 17 auf dem Trägersubstrat 10 fixiert. Auf dem oberen Abschluss 9 der Encapsulation 7 ist wiederum mit der inaktiven Seite 18 mittels eines geeigneten Klebstoffs 17 die obere Einzelkomponente 1 fixiert. Die in den Randbereichen der Metallisierungen 4 beider Einzelkomponenten 1 vorhandenen Kontakt-Pads 21 weisen Drahtbrücken 19 auf, die jede Einzelkomponente 1 mit der Leitungsstruktur der oberen Kupferebene 11 des Trägersubstrates 10 elektrisch verbindet. Das gesamte Speichermodul ist von einem häusenden Element 20 umgeben.
  • Die in 3 dargestellte Stapelanordnung ist aus zwei Einzelkomponenten 1 aufgebaut, die auf einem, wie in 2 beschriebenen, Trägersubstrat 10 Face-down gestapelt sind. Die untere Einzelkomponente 1 ist mittels Lötverbindungen 23, die als Lotkugeln ausgebildet sind und im kontaktierten Zustand mittels geeigneter Hügelungstechnik einen definierten Abstand zwischen dem Trägersubstrat 10 und der Einzelkomponente 1 herstellen, auf der Kontakt-Pads 21 umfassenden Leitungsstruktur der oberen Kupferebene 11 kontaktiert und fixiert. Auf der inaktiven Seite 18 der unteren Einzelkomponente 1 ist eine Zwischenschicht 24 angeordnet, die eine Umverdrahtung 22, bestehend aus einer strukturierten Metallschicht, aufnimmt. Die Um verdrahtung 22 weist Kontakt-Pads 21 auf, deren Anordnung der auf dem Trägersubstrat 10 entspricht. Dadurch entspricht die Kontaktierung der oberen Einzelkomponente 1 auf der Umverdrahtung 22 der Kontaktierung der unteren Einzelkomponente 1 auf dem Trägersubstrat 10. Die Fixierung der oberen Einzelkomponente 1 erfolgt jedoch mittels geeigneten Klebstoffs 17, der im vorliegenden Ausführungsbeispiel den Abstand zwischen der Encapsulation 7 der oberen Einzelkomponente 1 und der Umverdrahtung 22 vollständig ausfüllt. Die Umverdrahtung 22 und damit mittelbar die obere Einzelkomponente 1 ist mit Drahtbrücken 19, die auf in ihrem Randbereich vorhandenen Kontakt-Pads 21 kontaktiert sind, mit der Leitungsstruktur der oberen Kupferebene 11 des Trägersubstrates 10 elektrisch verbunden. Diese Stapelanordnung ist ebenfalls mit einem häusenden Element 20 umgeben und wird mittels FBGA 15 in eine Schaltung integriert.
  • 1
    Einzelkomponente
    2
    Speicherchip
    3
    Bond-Pad
    4
    Metallisierung
    5
    Interposer
    6
    Drahtbondverbindungen
    7
    Encapsulation
    8
    Überhöhung
    9
    oberer Abschluss
    10
    Trägersubstrat
    11
    obere Kupferebene
    12
    untere Kupferebene
    13
    Laminat
    14
    Durchgang
    15
    FBGA
    16
    Speichermodul
    17
    Klebstoff
    18
    inaktive Seite
    19
    Drahtbrücke
    20
    häusendes Element
    21
    Kontakt-Pad
    22
    Umverdrahtung
    23
    Lötverbindungen
    24
    Zwischenschicht

Claims (10)

  1. Stapelanordnung für ein Speichermodul, bestehend aus einem mit Leitungsstrukturen, Kontakt-Pads und rasterartig, flächig angeordneten Lotkugeln (FBGA) versehenen Trägersubstrat zur Aufnahme von Speicherchips und zumindest zwei Speicherchips mit zentral angeordneten ein-, doppel- oder mehrreihigen Bond-Pads dadurch gekennzeichnet, dass auf der aktiven Seite jedes Speicherchips (2) eine Metallisierung (4) angeordnet ist, welche mit den Bond-Pads (3) des Speicherchips (2) elektrisch verbunden ist, dass die Metallisierungen (4) jeder Einzelkomponente (1) identisch sind, dass die zentralen Bereiche jedes Speicherchips (2) mit einer Schutzmasse (Encapsulation) (7) versehen sind, dass die Einzelkomponenten (1) auf dem Trägersubstrat mit gleicher Ausrichtung aufeinander gestapelt sind, wobei die Encapsulation (7) einen Abstandshalter zwischen den Speicherchips (2) darstellt, und dass jede Metallisierung (4) mit dem Trägersubstrat (10) elektrisch verbunden ist.
  2. Stapelanordnung für ein Speichermodul nach Anspruch 1 dadurch gekennzeichnet, dass die elektrische Verbindung mit dem Trägersubstrat (10) zumindest der in der Stapelreihenfolge zweiten Einzelkomponente (1) mittels Drahtbrücken (19) erfolgt.
  3. Stapelanordnung für ein Speichermodul nach Anspruch 1 dadurch gekennzeichnet, dass die Einzelkomponenten (1) auf dem Trägersubstrat (10) Face-down gestapelt sind, dass zwischen den Einzelkomponenten (1) eine der Metallisierung (4) identische Umverdrahtung (22) angeordnet ist, die mit der oberen Einzelkomponente (1) über Lötverbindungen (23) und mit dem Trägersubstrat (10) über Drahtbrücken (19) elektrisch verbunden ist und dass die untere Einzelkomponente (1) über Lötverbindungen (23) mit den Kontakt-Pad (21) des Trägersubstrates (10) direkt verbunden ist.
  4. Stapelanordnung für ein Speichermodul nach Anspruch 3 dadurch gekennzeichnet, dass die Umverdrahtung (22) zwischen den Einzelkomponenten (1) auf der Rückseite zumindest der unteren Einzelkomponente (1) unmittelbar auf einem auf der Rückseite des Speicherchips (2) aufgetragenen Dielektrikum angeordnet ist und aus einer strukturierten, metallischen Schicht besteht.
  5. Stapelanordnung für ein Speichermodul nach Anspruch 3 dadurch gekennzeichnet, dass die Umverdrahtung (22) auf einer Zwischenschicht (24) angeordnet ist.
  6. Stapelanordnung für ein Speichermodul nach einem der Ansprüche 3 bis 5 dadurch gekennzeichnet, dass die unterste Einzelkomponente (1) derart auf dem Trägersubstrat (10) angeordnet ist, dass ein Abstand zwischen der Encapsulation (7) und dem Trägersubstrat (10) vorhanden ist.
  7. Stapelanordnung für ein Speichermodul nach einem der Ansprüche 3 bis 5 dadurch gekennzeichnet, dass der untere Speicherchip (2) direkt auf einem strukturierten Leiterplattensubstrat in BOC-Technik angeordnet ist.
  8. Stapelanordnung für ein Speichermodul nach einem der Ansprüche 1 bis 6 dadurch gekennzeichnet, dass die Encapsulation (7) der einen Einzelkomponente (1) die mechanische Fixierung der im Stapel folgenden Einzelkomponente (1) darstellt.
  9. Stapelanordnung für ein Speichermodul nach einem der Ansprüche 1 bis 8 dadurch gekennzeichnet, dass das Speichermodul mit einem häusenden Element (20) versehen ist.
  10. Stapelanordnung für ein Speichermodul nach Anspruch 9 dadurch gekennzeichnet, dass das häusende Element (20) in Form einer Vergussmasse vorhanden ist.
DE10251530A 2002-11-04 2002-11-04 Stapelanordnung eines Speichermoduls Expired - Fee Related DE10251530B4 (de)

Priority Applications (2)

Application Number Priority Date Filing Date Title
DE10251530A DE10251530B4 (de) 2002-11-04 2002-11-04 Stapelanordnung eines Speichermoduls
US10/700,871 US6927484B2 (en) 2002-11-04 2003-11-04 Stack arrangement of a memory module

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10251530A DE10251530B4 (de) 2002-11-04 2002-11-04 Stapelanordnung eines Speichermoduls

Publications (2)

Publication Number Publication Date
DE10251530A1 true DE10251530A1 (de) 2004-05-19
DE10251530B4 DE10251530B4 (de) 2005-03-03

Family

ID=32115259

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10251530A Expired - Fee Related DE10251530B4 (de) 2002-11-04 2002-11-04 Stapelanordnung eines Speichermoduls

Country Status (2)

Country Link
US (1) US6927484B2 (de)
DE (1) DE10251530B4 (de)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7265441B2 (en) 2005-08-15 2007-09-04 Infineon Technologies Ag Stackable single package and stacked multi-chip assembly
DE102007010876A1 (de) * 2007-03-06 2008-09-25 Infineon Technologies Ag Halbleitermodul
US7459376B2 (en) 2005-02-04 2008-12-02 Infineon Technologies Ag Dissociated fabrication of packages and chips of integrated circuits

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7656678B2 (en) * 2001-10-26 2010-02-02 Entorian Technologies, Lp Stacked module systems
US7030489B2 (en) * 2003-07-31 2006-04-18 Samsung Electronics Co., Ltd. Multi-chip module having bonding wires and method of fabricating the same
US6930378B1 (en) * 2003-11-10 2005-08-16 Amkor Technology, Inc. Stacked semiconductor die assembly having at least one support
US7422930B2 (en) * 2004-03-02 2008-09-09 Infineon Technologies Ag Integrated circuit with re-route layer and stacked die assembly
US7678610B2 (en) * 2004-10-28 2010-03-16 UTAC-United Test and Assembly Test Center Ltd. Semiconductor chip package and method of manufacture
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US7307348B2 (en) 2005-12-07 2007-12-11 Micron Technology, Inc. Semiconductor components having through wire interconnects (TWI)
US7312519B2 (en) * 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system
WO2007083351A1 (ja) * 2006-01-17 2007-07-26 Spansion Llc 半導体装置およびその製造方法
US20070241441A1 (en) * 2006-04-17 2007-10-18 Stats Chippac Ltd. Multichip package system
US7659612B2 (en) 2006-04-24 2010-02-09 Micron Technology, Inc. Semiconductor components having encapsulated through wire interconnects (TWI)
DE102006021959B4 (de) * 2006-05-10 2011-12-29 Infineon Technologies Ag Leistungshalbleiterbauteil und Verfahren zu dessen Herstellung
US8472795B2 (en) * 2006-09-19 2013-06-25 Capso Vision, Inc System and method for capsule camera with on-board storage
US20080142941A1 (en) * 2006-12-19 2008-06-19 Advanced Chip Engineering Technology Inc. 3d electronic packaging structure with enhanced grounding performance and embedded antenna
US8421244B2 (en) * 2007-05-08 2013-04-16 Samsung Electronics Co., Ltd. Semiconductor package and method of forming the same
KR100923562B1 (ko) 2007-05-08 2009-10-27 삼성전자주식회사 반도체 패키지 및 그 형성방법
JP2010199548A (ja) * 2009-01-30 2010-09-09 Elpida Memory Inc 半導体装置およびその製造方法
US8743561B2 (en) 2009-08-26 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molded structure for package assembly
CN104054172A (zh) * 2011-11-29 2014-09-17 考文森智财管理公司 用于堆叠的半导体装置的中介层
US20150187728A1 (en) * 2013-12-27 2015-07-02 Kesvakumar V.C. Muniandy Emiconductor device with die top power connections
WO2024173144A1 (en) * 2023-02-16 2024-08-22 Micron Technology, Inc. Solder mask fault fiber optics sensor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250651A (ja) * 1995-03-10 1996-09-27 Nippon Steel Corp 半導体パッケージ
JPH11135714A (ja) * 1997-10-29 1999-05-21 Rohm Co Ltd 半導体装置
JP2002261233A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012323A (en) 1989-11-20 1991-04-30 Micron Technology, Inc. Double-die semiconductor package having a back-bonded die and a face-bonded die interconnected on a single leadframe
JP3224978B2 (ja) * 1995-10-27 2001-11-05 富士通株式会社 半導体装置
KR0184076B1 (ko) * 1995-11-28 1999-03-20 김광호 상하 접속 수단이 패키지 내부에 형성되어 있는 3차원 적층형 패키지
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6472741B1 (en) 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
US6847105B2 (en) 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US8089142B2 (en) 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US6885093B2 (en) 2002-02-28 2005-04-26 Freescale Semiconductor, Inc. Stacked die semiconductor device
KR100460063B1 (ko) * 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08250651A (ja) * 1995-03-10 1996-09-27 Nippon Steel Corp 半導体パッケージ
JPH11135714A (ja) * 1997-10-29 1999-05-21 Rohm Co Ltd 半導体装置
JP2002261233A (ja) * 2001-03-05 2002-09-13 Sony Corp 半導体装置及びその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7459376B2 (en) 2005-02-04 2008-12-02 Infineon Technologies Ag Dissociated fabrication of packages and chips of integrated circuits
US7265441B2 (en) 2005-08-15 2007-09-04 Infineon Technologies Ag Stackable single package and stacked multi-chip assembly
DE102007010876A1 (de) * 2007-03-06 2008-09-25 Infineon Technologies Ag Halbleitermodul
DE102007010876B4 (de) * 2007-03-06 2010-08-26 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleitermoduls

Also Published As

Publication number Publication date
US20040113256A1 (en) 2004-06-17
US6927484B2 (en) 2005-08-09
DE10251530B4 (de) 2005-03-03

Similar Documents

Publication Publication Date Title
DE10251530B4 (de) Stapelanordnung eines Speichermoduls
DE10259221B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
DE102012107760B4 (de) Bauelement und Verfahren für Lötverbindungen
DE102010016566B4 (de) Halbleiterbaustein mit mehreren Chips und Substrat in einer Metallkappe sowie Verfahren zur Herstellung eines solchen Halbleiterbausteins
DE10142120A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10234951B4 (de) Verfahren zur Herstellung von Halbleiterschaltungsmodulen
DE102007002707A1 (de) System-in Package-Modul
DE10142119B4 (de) Elektronisches Bauteil und Verfahren zu seiner Herstellung
DE10339770B4 (de) Verfahren zum Herstellen einer FBGA-Anordnung
EP1649412B1 (de) Chipkarte, chipkartenmodul sowie verfahren zur herstellung eines chipkartenmoduls
DE69004581T2 (de) Plastikumhüllte Hybrid-Halbleiteranordnung.
WO2005076319A2 (de) Halbleiterbauteil mit einem halbleiterchipstapel auf einer umverdrahtungsplatte und herstellung desselben
DE10223738B4 (de) Verfahren zur Verbindung integrierter Schaltungen
DE10251527B4 (de) Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
DE102006006825A1 (de) Halbleiterbauelement und Verfahren zum Herstellen eines Halbleiterbauelements
DE10142117A1 (de) Elektronisches Bauteil mit wenigstens zwei gestapelten Halbleiterchips sowie Verfahren zu seiner Herstellung
DE102004050178B3 (de) Flip-Chip-Bauelement
DE10255289A1 (de) Elektronisches Bauteil mit gestapelten Halbleiterchips in paralleler Anordnung und Verfahren zu dessen Herstellung
DE10233641B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE10244664A1 (de) Elektronisches Bauteil mit Halbleiterchips in einem Stapel und Verfahren zur Herstellung desselben
DE102007002807B4 (de) Chipanordnung
WO2007014800A1 (de) Chipmodul zum einbau in sensorchipkarten für fluidische anwendungen sowie verfahren zur herstellung eines derartigen chipmoduls
DE10142114C1 (de) Elektronisches Bauteil mit wenigstens zwei Halbleiterchips sowie Verfahren zu seiner Herstellung
DE10261410B4 (de) Verfahren zur Verbindung einer integrierten Schaltung mit einem Substrat und entsprechende Schaltungsanordnung
DE102005001590B4 (de) BOC-Package

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8327 Change in the person/name/address of the patent owner

Owner name: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: INFINEON TECHNOLOGIES AG, DE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE

R081 Change of applicant/patentee

Owner name: POLARIS INNOVATIONS LTD., IE

Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE

R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee