JP2002261233A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2002261233A
JP2002261233A JP2001059567A JP2001059567A JP2002261233A JP 2002261233 A JP2002261233 A JP 2002261233A JP 2001059567 A JP2001059567 A JP 2001059567A JP 2001059567 A JP2001059567 A JP 2001059567A JP 2002261233 A JP2002261233 A JP 2002261233A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor chips
semiconductor chip
spacer
spacers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001059567A
Other languages
English (en)
Inventor
Kikuo Komori
喜久雄 小森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001059567A priority Critical patent/JP2002261233A/ja
Publication of JP2002261233A publication Critical patent/JP2002261233A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 加熱処理工程の際、半導体チップとスペーサ
とが良好な固定状態を維持できる半導体装置及びその製
造方法を提供すること。 【解決手段】 複数の積層半導体チップ３ａ〜３ｃの間
に介在されるスペーサ４ａ〜４ｂは、半導体チップ３ａ
〜３ｃと同じ熱膨張率あるいは近い熱膨張率を有する材
質でなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体チッ
プを積層してパッケージングした半導体装置及びその製
造方法に関する。
【０００２】
【従来の技術】近年、各種モバイル機器や情報携帯端末
機器の小型化が進み、これらに用いられる半導体装置も
小型化が要求されている。そこで、１つのパッケージ内
に複数の半導体チップを積層して小型化を図ったものが
ある。
【０００３】これは、下段に位置する半導体チップの上
に、別の半導体チップを熱硬化性樹脂などのダイペース
トを介して固定して重ねていくものであり、上段に位置
する半導体チップは下段に位置する半導体チップ表面の
電極パッドに接触しないようにマウントして、下段の半
導体チップの電極パッドへのワイヤボンディングを阻害
しないようにしなければならない。従って、上段に配置
される半導体チップは下段の半導体チップの電極パッド
にかからないようなチップサイズでないと、上段に配置
することができなかった。そのため、積層させるチップ
サイズには制約があった。すなわち、上段に配置される
半導体チップは下段に位置する半導体チップより小型サ
イズのものしか積層できない。例えば、同サイズ同種類
の複数のメモリ用半導体チップを積層して高容量且つ小
型の半導体装置（メモリ）を構成するにあたっては障害
となっていた。
【０００４】そこで、例えば特開２０００−５８７４３
号公報では、積層される各半導体チップ間にスペーサを
介在させて、このスペーサの厚さ分で、下段の半導体チ
ップ表面の電極パッドにワイヤを接続するための空間を
確保するようにしている。これにより、半導体チップの
サイズに制約されることなく多段積層が可能となる。
【０００５】
【発明が解決しようとする課題】ところで、上記公報で
は、シリコン材質の半導体チップに対して、絶縁性の樹
脂材料よりなるスペーサを用いている。ここで、問題と
なるのは両者の熱膨張率の差である。シリコンの熱膨張
率（線膨張率）が約４．１５×１０-6［Ｋ-1］であるの
に対して、一般的に樹脂の熱膨張率はシリコンより１桁
あるいは２桁大きい。そのため、ダイペーストやパッケ
ージング用の封止樹脂を加熱硬化させる工程において、
その加わる熱で半導体チップとスペーサとを固定するダ
イペーストに大きな応力が作用して両者の剥がれを引き
起こしたり、半導体チップや封止樹脂にクラックを生じ
させたり、ワイヤと基板側の電極との接続が取れたりし
て品質を低下させてしまう問題があった。
【０００６】本発明は上述の問題に鑑みてなされ、加熱
処理工程の際、半導体チップとスペーサとが良好な固定
状態を維持できる半導体装置及びその製造方法を提供す
ることを課題とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置で
は、複数の積層半導体チップの間に介在されるスペーサ
は、半導体チップと同じ熱膨張率あるいは近い熱膨張率
を有する材質でなる。これにより、半導体チップとスペ
ーサとの熱膨張率の差に起因した両者の間に働く応力を
抑制することができる。
【０００８】本発明の半導体装置の製造方法では、複数
の半導体チップの間に半導体チップと同じ熱膨張率ある
いは近い熱膨張率を有する材質でなるスペーサを介在さ
せて、半導体チップとスペーサとを相互に固定して半導
体チップを積層する。これにより、半導体チップとスペ
ーサとの熱膨張率の差に起因した両者の間に働く応力を
抑制することができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００１０】図１は本発明の実施の形態による半導体装
置の構成を示す一部破断断面図である。例えば、半導体
チップとして容量４ＭＢのＳＲＡＭ（材質はシリコン）
３ａ〜３ｃを３段重ねて、半導体装置として容量１２Ｍ
ＢのＳＲＡＭ１を構成している。
【００１１】製造手順としては、先ず、基板（インター
ポーザー）２の上にダイペースト（熱硬化性樹脂）５ａ
を塗布しこの上に１段目の半導体チップ３ａを乗せる。
次いで、ダイペースト５ａを約１００℃の熱で硬化させ
て半導体チップ３ａを基板２に固定する。次いで、半導
体チップ３ａの表面縁部に形成された電極パッド６ａと
基板２側に形成された電極とを例えば金線などのワイヤ
７ａで接続する。
【００１２】次いで、半導体チップ３ａの表面にダイペ
ースト（熱硬化性樹脂）５ｂを塗布する。ダイペースト
５ｂは、電極パッド６ａが形成された表面縁部より内方
側の表面に塗布され、ここにスペーサ（材質はシリコ
ン）４ａを乗せる。次いで、ダイペースト５ｂを約１０
０℃の熱で硬化させてスペーサ４ａを半導体チップ３ａ
に固定する。
【００１３】次いで、スペーサ４ａの表面にダイペース
ト（熱硬化性樹脂）５ｃを塗布し、ここに２段目の半導
体チップ３ｂを乗せる。次いで、ダイペースト５ｃを約
１００℃の熱で硬化させて半導体チップ３ｂをスペーサ
４ａに固定する。次いで、半導体チップ３ｂの表面縁部
に形成された電極パッド６ｂと基板２側に形成された電
極とを例えば金線などのワイヤ７ｂで接続する。
【００１４】次いで、半導体チップ３ｂの表面にダイペ
ースト（熱硬化性樹脂）５ｄを塗布する。ダイペースト
５ｄは、電極パッド６ｂが形成された表面縁部より内方
側の表面に塗布され、ここにスペーサ（材質はシリコ
ン）４ｂを乗せる。次いで、ダイペースト５ｄを約１０
０℃の熱で硬化させてスペーサ４ｂを半導体チップ３ｂ
に固定する。
【００１５】次いで、スペーサ４ｂの表面にダイペース
ト（熱硬化性樹脂）５ｅを塗布し、ここに３段目の半導
体チップ３ｃを乗せる。次いで、ダイペースト５ｅを約
１００℃の熱で硬化させて半導体チップ３ｃをスペーサ
４ｂに固定する。次いで、半導体チップ３ｃの表面縁部
に形成された電極パッド６ｃと基板２側に形成された電
極とを例えば金線などのワイヤ７ｃで接続する。
【００１６】最後に封止用樹脂（熱硬化性樹脂）８を注
入して約１５０℃の熱で硬化させてパッケージングして
完成する。
【００１７】以上のように構成される半導体装置１にお
いて、各スペーサ４ａ、４ｂの厚さは各ワイヤ７ａ、７
ｂの高さに対して１０μｍ〜５０μｍほど大きくしてお
り（本実施の形態では各スペーサ４ａ、４ｂの厚さは１
００μｍ〜３００μｍとしている）、下段の半導体チッ
プのワイヤが上段の半導体チップの裏面に接触しないよ
うにしてワイヤボンディングのための空間を確保してい
る。すなわち、このようなスペーサ４ａ、４ｂを用いる
ことにより、チップサイズに影響を受けることなく複数
の半導体チップの積層を可能としている。また、本実施
の形態のように、積層する半導体チップの種類をメモリ
用チップにすれば、半導体装置として高容量且つ小型の
メモリを構成でき、このメモリが用いられるモバイル機
器などの小型化も図れる。更に、複数の半導体チップを
１つのパッケージに納めることにより基板への実装コス
トが削減できる。
【００１８】また、上記実施の形態では、各半導体チッ
プ３ａ〜３ｃの材質はシリコンであり、スペーサ４ａ、
４ｂの材質も半導体チップ３ａ〜３ｃと同じシリコンで
ある。よって、各半導体チップ３ａ〜３ｃとこれらの間
に介在する各スペーサ４ａ、４ｂとの熱膨張率が同じで
あるため両者を固定しているダイペースト５ｂ〜５ｅ
に、これらダイペースト５ｂ〜５ｅの加熱硬化時や封止
樹脂８の加熱硬化時に大きな応力が生じにくい。そのた
め、半導体チップ３ａ〜３ｃとスペーサ４ａ、４ｂとの
剥離や、半導体チップ３ａ〜３ｃや封止樹脂８へのクラ
ック、更にはワイヤ７ａ〜７ｃと基板２側の電極との接
続の剥がれを防いで品質の低下を防げる。更には、スペ
ーサ４ａ、４ｂを半導体チップ３ａ〜３ｃと同材質とす
ることで、半導体チップ３ａ〜３ｃと同じ熱膨張率ある
いは近い熱膨張率ものを、手間と時間をかけて別途探し
て用意する必要もない。
【００１９】また、シリコン材質のスペーサ４ａ、４ｂ
は、従来のように樹脂を用いたものに比べその厚さを容
易且つ高精度で均一にできるため、積層される各半導体
チップ３ａ〜３ｃの傾きなどを管理し易くなりワイヤボ
ンディング工程における品質の安定化が図れる。更に、
シリコンは材料の入手、及び加工が容易であり、要求さ
れるスペーサ４ａ、４ｂの厚みに対して容易に任意の厚
さにできる。
【００２０】以上、本発明の実施の形態について説明し
たが、勿論、本発明はこれに限定されることなく、本発
明の技術的思想に基づいて種々の変形が可能である。
【００２１】半導体チップ３ａ〜３ｃの材質はシリコン
に限らず、例えばガリウムヒ素などの化合物半導体など
でもよい。この場合には、スペーサ４ａ、４ｂの材質も
半導体チップと同材質の例えばガリウムヒ素とする。あ
るいは、スペーサ４ａ、４ｂは半導体チップ３ａ〜３ｃ
と同材質でなくてもよく、半導体チップ３ａ〜３ｃと同
じ熱膨張率あるいは近い熱膨張率の材質としても、両者
を固定するダイペースト５ｂ〜５ｅへの応力抑制効果は
得られる。例えば、半導体チップ３ａ〜３ｃの材質であ
るシリコンの熱膨張率（線膨張率）４．１５×１０
-6［Ｋ-1］に近いものとしては、線膨張率６．０×１０
-6［Ｋ-1］のアルミナ、線膨張率３．６×１０
-6［Ｋ-1］のマイカ、線膨張率５．０×１０-6［Ｋ-1］
のジルコニウム、線膨張率３．５×１０-6［Ｋ-1］のジ
ルコン磁器、線膨張率０．５×１０-6［Ｋ-1］の石英な
どがあり、スペーサ４ａ、４ｂの材質をこれらとしても
上記実施の形態と同様な効果が得られる。以上挙げたも
のは一例であって、およそ熱膨張率（線膨張率）が７×
１０-6［Ｋ-1］までのものなら、シリコン半導体チップ
に対するスペーサの材質として適用可能である。
【００２２】上記実施の形態では、半導体チップ３ａ〜
３ｃとしては、同サイズ、同種類、同容量（４ＭＢ）の
ＳＲＡＭとしたが、図２に示すように、１段目と２段目
に同種類、同容量３２ＭＢのフラッシュメモリ用半導体
チップを積層し、最上段の３段目に、下２段より大きい
サイズで別種類、別容量４ＭＢのＳＲＡＭを積層した構
成としてもよい。また、積層する半導体チップとしても
メモリに限ることはない。
【００２３】
【発明の効果】本発明の請求項１又は請求項２によれ
ば、積層される半導体チップとこれら半導体チップの間
に介在されるスペーサとの熱膨張による両者の固定状態
の悪化を抑制して品質の向上が図れる。
【００２４】本発明の請求項２又は請求項４によれば、
容易且つ正確に、スペーサの熱膨張率を半導体チップの
熱膨張率と一致させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の一部破
断断面図である。
【図２】本発明の変形例による半導体装置の一部破断断
面図である。
【符号の説明】
１……半導体装置、２……基板、３ａ〜３ｃ……半導体
チップ、４ａ〜４ｂ……スペーサ、５ａ〜５ｅ……ダイ
ペースト、６ａ〜６ｃ……電極パッド、７ａ〜７ｃ……
ボンディングワイヤ、８……封止樹脂、１１……半導体
装置、１３ａ〜１３ｃ……半導体チップ、１４ａ〜１４
ｂ……スペーサ。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップが、これら半導体チ
    ップそれぞれに形成された電極パッドを避けて配設され
    たスペーサを介在させて積層され、前記半導体チップと
    前記スペーサとが相互に固定された半導体装置におい
    て、 前記スペーサは、前記半導体チップと同じ熱膨張率ある
    いは近い熱膨張率を有する材質でなることを特徴とする
    半導体装置。
  2. 【請求項２】 前記スペーサと前記半導体チップとを同
    材質としたことを特徴とする請求項１に記載の半導体装
    置。
  3. 【請求項３】 複数の半導体チップの間に、これら半導
    体チップそれぞれに形成された電極パッドを避けてスペ
    ーサを介在させ、 前記半導体チップと前記スペーサとを相互に固定して前
    記半導体チップを積層する半導体装置の製造方法におい
    て、 前記スペーサは、前記半導体チップと同じ熱膨張率ある
    いは近い熱膨張率を有する材質でなることを特徴とする
    半導体装置の製造方法。
  4. 【請求項４】 前記スペーサと前記半導体チップとを同
    材質としたことを特徴とする請求項３に記載の半導体装
    置の製造方法。
JP2001059567A 2001-03-05 2001-03-05 半導体装置及びその製造方法 Pending JP2002261233A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001059567A JP2002261233A (ja) 2001-03-05 2001-03-05 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001059567A JP2002261233A (ja) 2001-03-05 2001-03-05 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2002261233A true JP2002261233A (ja) 2002-09-13

Family

ID=18919111

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001059567A Pending JP2002261233A (ja) 2001-03-05 2001-03-05 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP2002261233A (ja)

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10251527A1 (de) * 2002-11-04 2004-05-19 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
DE10251530A1 (de) * 2002-11-04 2004-05-19 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
JP2004356529A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
JP2006222470A (ja) * 2006-05-29 2006-08-24 Renesas Technology Corp 半導体装置および半導体装置の製造方法
JP2006294795A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置およびその製造方法
JP2007514326A (ja) * 2003-12-22 2007-05-31 インテル・コーポレーション 積層ダイ内のスペーサに接した複数の受動素子を集積する方法
US7232709B2 (en) 2003-12-19 2007-06-19 Nitto Denko Corporation Process for producing a semiconductor device
US7235425B2 (en) 2004-02-24 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method for the same
US7323786B2 (en) 2004-02-25 2008-01-29 Nec Electronics Corporation Semiconductor device package of stacked semiconductor chips with spacers provided therein
JP2008205195A (ja) * 2007-02-20 2008-09-04 Nitto Denko Corp 半導体装置の製造方法
JP2008539588A (ja) * 2005-04-27 2008-11-13 スパンジョン・リミテッド・ライアビリティ・カンパニー マルチチップモジュールおよび製造方法
JP2009252277A (ja) * 2008-04-04 2009-10-29 Spansion Llc 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法
US7772040B2 (en) 2006-09-12 2010-08-10 Nitto Denko Corporation Manufacturing method of semiconductor device, adhesive sheet used therein, and semiconductor device obtained thereby
US7833836B2 (en) 2004-02-13 2010-11-16 Kabushiki Kaisha Toshiba Stack MCP and manufacturing method thereof
US7928551B2 (en) 2007-10-16 2011-04-19 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
US7998552B2 (en) 2007-03-01 2011-08-16 Nittok Denko Corporation Dicing/die bonding film
US8236614B2 (en) 2005-02-21 2012-08-07 Nitto Denko Corporation Semiconductor device manufacturing method
US8841757B2 (en) 2010-11-18 2014-09-23 Nitto Denko Corporation Film for the backside of flip-chip type semiconductor, dicing tape-integrated film for the backside of semiconductor, method of manufacturing film for the backside of flip-chip type semiconductor, and semiconductor device
US9153556B2 (en) 2006-09-08 2015-10-06 Nitto Denko Corporation Adhesive sheet for manufacturing semiconductor device, manufacturing method of semiconductor device using the sheet, and semiconductor device obtained by the method
JP7357136B2 (ja) 2017-12-20 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びチューナ装置

Cited By (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10251527B4 (de) * 2002-11-04 2007-01-25 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
US7198979B2 (en) 2002-11-04 2007-04-03 Infineon Technologies Ag Method for manufacturing a stack arrangement of a memory module
US6927484B2 (en) 2002-11-04 2005-08-09 Infineon Technologies Ag Stack arrangement of a memory module
DE10251527A1 (de) * 2002-11-04 2004-05-19 Infineon Technologies Ag Verfahren zur Herstellung einer Stapelanordnung eines Speichermoduls
DE10251530A1 (de) * 2002-11-04 2004-05-19 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
DE10251530B4 (de) * 2002-11-04 2005-03-03 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
JP2004356529A (ja) * 2003-05-30 2004-12-16 Renesas Technology Corp 半導体装置および半導体装置の製造方法
CN100392831C (zh) * 2003-12-19 2008-06-04 日东电工株式会社 半导体装置及其制造方法
US7232709B2 (en) 2003-12-19 2007-06-19 Nitto Denko Corporation Process for producing a semiconductor device
JP2007514326A (ja) * 2003-12-22 2007-05-31 インテル・コーポレーション 積層ダイ内のスペーサに接した複数の受動素子を集積する方法
US7833836B2 (en) 2004-02-13 2010-11-16 Kabushiki Kaisha Toshiba Stack MCP and manufacturing method thereof
US7235425B2 (en) 2004-02-24 2007-06-26 Kabushiki Kaisha Toshiba Semiconductor device and fabrication method for the same
US7323786B2 (en) 2004-02-25 2008-01-29 Nec Electronics Corporation Semiconductor device package of stacked semiconductor chips with spacers provided therein
US7888805B2 (en) 2004-02-25 2011-02-15 Renesas Electronics Corporation Semiconductor device package of stacked semiconductor chips with spacers provided therein
JP2006156909A (ja) * 2004-12-01 2006-06-15 Renesas Technology Corp マルチチップモジュール
US8236614B2 (en) 2005-02-21 2012-08-07 Nitto Denko Corporation Semiconductor device manufacturing method
JP2006294795A (ja) * 2005-04-08 2006-10-26 Toshiba Corp 半導体装置およびその製造方法
JP4643341B2 (ja) * 2005-04-08 2011-03-02 株式会社東芝 半導体装置
JP2008539588A (ja) * 2005-04-27 2008-11-13 スパンジョン・リミテッド・ライアビリティ・カンパニー マルチチップモジュールおよび製造方法
JP2011082586A (ja) * 2005-04-27 2011-04-21 Spansion Llc マルチチップモジュールの製造方法
JP2006222470A (ja) * 2006-05-29 2006-08-24 Renesas Technology Corp 半導体装置および半導体装置の製造方法
US9153556B2 (en) 2006-09-08 2015-10-06 Nitto Denko Corporation Adhesive sheet for manufacturing semiconductor device, manufacturing method of semiconductor device using the sheet, and semiconductor device obtained by the method
US8278153B2 (en) 2006-09-12 2012-10-02 Nitto Denko Corporation Manufacturing method of semiconductor device, adhesive sheet used therein, and semiconductor device obtained thereby
US7772040B2 (en) 2006-09-12 2010-08-10 Nitto Denko Corporation Manufacturing method of semiconductor device, adhesive sheet used therein, and semiconductor device obtained thereby
US8975759B2 (en) 2006-09-12 2015-03-10 Nitto Denko Corporation Manufacturing method of semiconductor device, adhesive sheet used therein, and semiconductor device obtained thereby
JP2008205195A (ja) * 2007-02-20 2008-09-04 Nitto Denko Corp 半導体装置の製造方法
JP4523611B2 (ja) * 2007-02-20 2010-08-11 日東電工株式会社 半導体装置の製造方法
US7998552B2 (en) 2007-03-01 2011-08-16 Nittok Denko Corporation Dicing/die bonding film
US7928551B2 (en) 2007-10-16 2011-04-19 Elpida Memory, Inc. Semiconductor device and method of manufacturing the same
JP2009252277A (ja) * 2008-04-04 2009-10-29 Spansion Llc 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法
US8841757B2 (en) 2010-11-18 2014-09-23 Nitto Denko Corporation Film for the backside of flip-chip type semiconductor, dicing tape-integrated film for the backside of semiconductor, method of manufacturing film for the backside of flip-chip type semiconductor, and semiconductor device
JP7357136B2 (ja) 2017-12-20 2023-10-05 ソニーセミコンダクタソリューションズ株式会社 半導体装置及びチューナ装置

Similar Documents

Publication Publication Date Title
JP2002261233A (ja) 半導体装置及びその製造方法
JP4322844B2 (ja) 半導体装置および積層型半導体装置
TW544902B (en) Semiconductor device and manufacture the same
US6531784B1 (en) Semiconductor package with spacer strips
US7888805B2 (en) Semiconductor device package of stacked semiconductor chips with spacers provided therein
JP2005183923A (ja) 半導体装置およびその製造方法
US20060267609A1 (en) Epoxy Bump for Overhang Die
US20060125093A1 (en) Multi-chip module having bonding wires and method of fabricating the same
US20080088002A1 (en) Chip package structure
KR960012647B1 (ko) 반도체장치 및 그 제조방법
US7663248B2 (en) Flip-chip component
US7714415B2 (en) Leadframe structures for semiconductor packages
US20080274588A1 (en) Semiconductor device and method of fabricating the same, circuit board, and electronic instrument
JP2001144213A (ja) 半導体装置の製造方法および半導体装置
JP2002093992A (ja) 半導体装置及びその製造方法
JPH09289269A (ja) 半導体装置
US20060231932A1 (en) Electrical package structure including chip with polymer thereon
JP6759784B2 (ja) 半導体モジュール
US7414303B2 (en) Lead on chip semiconductor package
JP3196821B2 (ja) 樹脂封止型回路装置
KR102371636B1 (ko) 양면 기판 반도체 제조 방법
JPS60226149A (ja) ヒ−トシンク付セラミツクパツケ−ジ
JP2023088006A (ja) 半導体装置及び半導体装置の製造方法
JP2003037441A (ja) 圧電デバイス及び電子機器
JPH09213828A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20071027