JPH09289269A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH09289269A JPH09289269A JP9847896A JP9847896A JPH09289269A JP H09289269 A JPH09289269 A JP H09289269A JP 9847896 A JP9847896 A JP 9847896A JP 9847896 A JP9847896 A JP 9847896A JP H09289269 A JPH09289269 A JP H09289269A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- semiconductor device
- adhesive layer
- coating film
- elastic modulus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73215—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/85909—Post-treatment of the connector or wire bonding area
- H01L2224/8592—Applying permanent coating, e.g. protective coating
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】樹脂による封止時に半導体素子にかかる応力を
低減でき、回路特性の変動や劣化を回避でき、高い信頼
性を得ることができる半導体装置を提供する。 【解決手段】半導体素子１の両面に配置するコーティン
グ被膜２および接着層５（金属製リードフレーム７ａと
の接着用）の弾性率を、封止樹脂６の弾性率よりも低く
（好ましくは１ＧＰａ以下、さらに好ましくは０．１Ｇ
Ｐａ以下に）する。封止樹脂６による封止時には、封止
樹脂６と半導体素子１との熱膨張係数差に起因する熱ひ
ずみが低弾性率のコーティング被膜２および接着層５に
よって吸収され、半導体素子１に発生する応力が低減さ
れる。
低減でき、回路特性の変動や劣化を回避でき、高い信頼
性を得ることができる半導体装置を提供する。 【解決手段】半導体素子１の両面に配置するコーティン
グ被膜２および接着層５（金属製リードフレーム７ａと
の接着用）の弾性率を、封止樹脂６の弾性率よりも低く
（好ましくは１ＧＰａ以下、さらに好ましくは０．１Ｇ
Ｐａ以下に）する。封止樹脂６による封止時には、封止
樹脂６と半導体素子１との熱膨張係数差に起因する熱ひ
ずみが低弾性率のコーティング被膜２および接着層５に
よって吸収され、半導体素子１に発生する応力が低減さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子と金属
製リードフレームとを封止樹脂により封止した半導体装
置に係わり、特に半導体素子の特性の劣化がなく信頼性
に優れた半導体素子に関する。
製リードフレームとを封止樹脂により封止した半導体装
置に係わり、特に半導体素子の特性の劣化がなく信頼性
に優れた半導体素子に関する。
【０００２】
【従来の技術】半導体素子を搭載するパッケージの８０
％以上は樹脂封止型、つまり半導体素子を金属製リード
フレームと共に樹脂封止したものであり、その樹脂封止
は一般に１８０℃前後の温度で行なわれることから、封
止用の樹脂と半導体素子の熱膨張係数差に応じて半導体
素子には機械的な残留応力が発生する。
％以上は樹脂封止型、つまり半導体素子を金属製リード
フレームと共に樹脂封止したものであり、その樹脂封止
は一般に１８０℃前後の温度で行なわれることから、封
止用の樹脂と半導体素子の熱膨張係数差に応じて半導体
素子には機械的な残留応力が発生する。
【０００３】半導体素子（以下、単に素子という場合が
ある）の高集積化の進展に伴い、半導体素子製造時の薄
膜加工技術において微細化が進められているが、その微
細化が素子の集積度向上の要求に追い付けなくなってき
ており、高集積化された半導体素子の寸法は大型化する
傾向にある。パッケージの外形寸法は規格により定めら
れているため、素子が高集積化に伴って大型化すると、
素子に発生する応力を増加させることになる。半導体素
子に発生する応力が増加すると、最悪の場合には素子が
割れてしまうという不良につながる。素子の割れに至ら
ない場合でも、半導体素子の回路特性、例えば抵抗体の
抵抗値や、コンデンサの静電容量や、トランジスタの増
幅特性等の特性が機械的応力（ひずみ）に依存して変動
してしまう。さらに、不揮発性記憶素子の主要材料とし
て強誘電体薄膜を形成した素子が期待されているが、こ
のような素子においては、データの記憶に使用する所定
の電界印加による残留分極発生時に、結晶に生じるひず
みを利用していることから、もし外部からの不要な応力
（ひずみ）が負荷された場合には上述の分極状態、従っ
て記憶されたデータに変化が生じる恐れがあり、製品の
信頼性に著しい影響を与える可能性がある。
ある）の高集積化の進展に伴い、半導体素子製造時の薄
膜加工技術において微細化が進められているが、その微
細化が素子の集積度向上の要求に追い付けなくなってき
ており、高集積化された半導体素子の寸法は大型化する
傾向にある。パッケージの外形寸法は規格により定めら
れているため、素子が高集積化に伴って大型化すると、
素子に発生する応力を増加させることになる。半導体素
子に発生する応力が増加すると、最悪の場合には素子が
割れてしまうという不良につながる。素子の割れに至ら
ない場合でも、半導体素子の回路特性、例えば抵抗体の
抵抗値や、コンデンサの静電容量や、トランジスタの増
幅特性等の特性が機械的応力（ひずみ）に依存して変動
してしまう。さらに、不揮発性記憶素子の主要材料とし
て強誘電体薄膜を形成した素子が期待されているが、こ
のような素子においては、データの記憶に使用する所定
の電界印加による残留分極発生時に、結晶に生じるひず
みを利用していることから、もし外部からの不要な応力
（ひずみ）が負荷された場合には上述の分極状態、従っ
て記憶されたデータに変化が生じる恐れがあり、製品の
信頼性に著しい影響を与える可能性がある。
【０００４】従って、素子の回路特性の変動を防止する
ためには、樹脂封止に伴って半導体素子に発生する応力
をできるだけ小さくしなければならない。このような素
子に発生する応力を低減しようとする従来技術として
は、例えば特開昭５５−８８３５７号公報に開示されて
いるように、半導体素子片面側に弾性率の低いコーティ
ング材料を塗布した後、樹脂封止を行なうというもの
や、特開昭５７−１００７５２号公報に開示されている
ように、ゲル状の樹脂で素子の全体を覆うというものが
ある。これらの従来技術では、低弾性率のコーティング
材料やゲル状の樹脂によって素子にかかる応力を緩和し
ている。
ためには、樹脂封止に伴って半導体素子に発生する応力
をできるだけ小さくしなければならない。このような素
子に発生する応力を低減しようとする従来技術として
は、例えば特開昭５５−８８３５７号公報に開示されて
いるように、半導体素子片面側に弾性率の低いコーティ
ング材料を塗布した後、樹脂封止を行なうというもの
や、特開昭５７−１００７５２号公報に開示されている
ように、ゲル状の樹脂で素子の全体を覆うというものが
ある。これらの従来技術では、低弾性率のコーティング
材料やゲル状の樹脂によって素子にかかる応力を緩和し
ている。
【０００５】
【発明が解決しようとする課題】上記特開昭５５−８８
３５７号公報に記載の従来技術のように、半導体素子の
片面側に弾性率の低いコーティング材料を塗布して樹脂
封止を行なった場合には、必ずしも半導体素子に発生す
る応力が低減されない場合がある。これは、半導体素子
とリードフレームとを接合する接着層に対する配慮がな
いため、半導体素子の樹脂封止側の面では低弾性率のコ
ーティング材料によって発生する応力が低減されても、
その反対側の面ではおもに金属製リードフレームとの熱
膨張係数差に起因する応力が発生するためである。
３５７号公報に記載の従来技術のように、半導体素子の
片面側に弾性率の低いコーティング材料を塗布して樹脂
封止を行なった場合には、必ずしも半導体素子に発生す
る応力が低減されない場合がある。これは、半導体素子
とリードフレームとを接合する接着層に対する配慮がな
いため、半導体素子の樹脂封止側の面では低弾性率のコ
ーティング材料によって発生する応力が低減されても、
その反対側の面ではおもに金属製リードフレームとの熱
膨張係数差に起因する応力が発生するためである。
【０００６】このように、半導体素子の片面側に低弾性
率のコーティング材料を塗布しても、樹脂封止に伴って
半導体素子に発生する応力を必ずしも低減することはで
きず、回路特性が変動（劣化）し製品の信頼性を低下さ
せる恐れがある。特に、強誘電体薄膜を形成した不揮発
性記憶素子の場合には、前述したように回路特性の変動
に対する応力の感度が高いと考えられるため、樹脂封止
時の半導体素子への応力の発生は、製品の信頼性を著し
く低下させることになる。
率のコーティング材料を塗布しても、樹脂封止に伴って
半導体素子に発生する応力を必ずしも低減することはで
きず、回路特性が変動（劣化）し製品の信頼性を低下さ
せる恐れがある。特に、強誘電体薄膜を形成した不揮発
性記憶素子の場合には、前述したように回路特性の変動
に対する応力の感度が高いと考えられるため、樹脂封止
時の半導体素子への応力の発生は、製品の信頼性を著し
く低下させることになる。
【０００７】また、特開昭５７−１００７５２号公報に
記載の従来技術の場合も、金属製リードフレームとの接
着層に対する配慮がないため、やはり上記と同様に、回
路特性の変動とそれによる製品の信頼性低下が懸念され
る。さらにこの場合、半導体素子全体を柔らかいゲルで
覆うために、樹脂封止前の状態が固定されずに弛れた状
態となるため、パッケージの組立が非常に困難となり、
しかも樹脂封止後の冷却過程においてゲルの収縮が顕著
なためにまわりの樹脂との境界部分に空間ができてしま
い、ゲル自体の割れにもつながる。このようなことか
ら、この構造は非常に実現困難な構造である。
記載の従来技術の場合も、金属製リードフレームとの接
着層に対する配慮がないため、やはり上記と同様に、回
路特性の変動とそれによる製品の信頼性低下が懸念され
る。さらにこの場合、半導体素子全体を柔らかいゲルで
覆うために、樹脂封止前の状態が固定されずに弛れた状
態となるため、パッケージの組立が非常に困難となり、
しかも樹脂封止後の冷却過程においてゲルの収縮が顕著
なためにまわりの樹脂との境界部分に空間ができてしま
い、ゲル自体の割れにもつながる。このようなことか
ら、この構造は非常に実現困難な構造である。
【０００８】本発明の目的は、樹脂による封止時に半導
体素子にかかる応力を低減でき、回路特性の変動や劣化
を回避でき、高い信頼性を得ることができる半導体装置
を提供することである。
体素子にかかる応力を低減でき、回路特性の変動や劣化
を回避でき、高い信頼性を得ることができる半導体装置
を提供することである。
【０００９】
【課題を解決するための手段】前述のように半導体素子
の樹脂封止側の面のみに低弾性率の材料を配置した場合
には、その面で発生する応力が低減されるが、その反対
側の面では金属製リードフレーム（或いは、半導体装置
のパッケージ構造によっては樹脂）が存在しているた
め、それとの熱膨張係数差に起因する応力が発生する。
これが、回路特性の変動や劣化、製品の信頼性低下の原
因となる。
の樹脂封止側の面のみに低弾性率の材料を配置した場合
には、その面で発生する応力が低減されるが、その反対
側の面では金属製リードフレーム（或いは、半導体装置
のパッケージ構造によっては樹脂）が存在しているた
め、それとの熱膨張係数差に起因する応力が発生する。
これが、回路特性の変動や劣化、製品の信頼性低下の原
因となる。
【００１０】これに対し、本発明によれば、半導体素子
と金属製リードフレームとを封止樹脂により封止した半
導体装置において、前記半導体素子の両面に、弾性率が
前記封止樹脂の弾性率よりも低い材料からなる応力吸収
層を配置したことを特徴とする半導体装置が提供され
る。
と金属製リードフレームとを封止樹脂により封止した半
導体装置において、前記半導体素子の両面に、弾性率が
前記封止樹脂の弾性率よりも低い材料からなる応力吸収
層を配置したことを特徴とする半導体装置が提供され
る。
【００１１】このように本発明では、半導体素子の両面
に、弾性率が樹脂の弾性率よりも低い応力吸収層を配置
することにより、素子の樹脂封止側の面のみならず、そ
の反対側、即ち金属製リードフレーム（半導体装置のパ
ッケージ構造によっては樹脂）の側の面でも、低弾性率
の応力吸収層によって熱ひずみが吸収され、応力の発生
が低減される。これにより、素子全体にかかる応力が大
幅に低減され、回路特性の変動や劣化が防止され、信頼
性が向上する。逆に、金属製リードフレーム（半導体装
置のパッケージ構造によっては樹脂）の側の面のみに低
弾性率の材料を配置しても、やはり半導体素子に発生す
る応力を低減することはできず、場合によっては応力が
増加することもあるため、低弾性率の応力吸収層は半導
体素子の両面に配置することが必要である。
に、弾性率が樹脂の弾性率よりも低い応力吸収層を配置
することにより、素子の樹脂封止側の面のみならず、そ
の反対側、即ち金属製リードフレーム（半導体装置のパ
ッケージ構造によっては樹脂）の側の面でも、低弾性率
の応力吸収層によって熱ひずみが吸収され、応力の発生
が低減される。これにより、素子全体にかかる応力が大
幅に低減され、回路特性の変動や劣化が防止され、信頼
性が向上する。逆に、金属製リードフレーム（半導体装
置のパッケージ構造によっては樹脂）の側の面のみに低
弾性率の材料を配置しても、やはり半導体素子に発生す
る応力を低減することはできず、場合によっては応力が
増加することもあるため、低弾性率の応力吸収層は半導
体素子の両面に配置することが必要である。
【００１２】さらに、半導体装置のパッケージ構造によ
っては、素子の片面側に樹脂、他の片面側に金属製リー
ドフレームが来る場合と、素子の両面側に樹脂が来る場
合がある。素子の両面側に樹脂が来る場合は、例えばリ
ード・オン・チップ（ＬＯＣ）型のパッケージの場合等
である。一般に樹脂の弾性率は金属の弾性率よりも低い
が、本発明では素子の両面に配置する応力吸収層の弾性
率を、樹脂の弾性率よりも低くしているため、素子が低
弾性率材料を介して樹脂に隣合うか、低弾性率材料を介
して金属製リードフレームが隣合うかを問わず、素子に
発生する応力を低減することが可能である。
っては、素子の片面側に樹脂、他の片面側に金属製リー
ドフレームが来る場合と、素子の両面側に樹脂が来る場
合がある。素子の両面側に樹脂が来る場合は、例えばリ
ード・オン・チップ（ＬＯＣ）型のパッケージの場合等
である。一般に樹脂の弾性率は金属の弾性率よりも低い
が、本発明では素子の両面に配置する応力吸収層の弾性
率を、樹脂の弾性率よりも低くしているため、素子が低
弾性率材料を介して樹脂に隣合うか、低弾性率材料を介
して金属製リードフレームが隣合うかを問わず、素子に
発生する応力を低減することが可能である。
【００１３】ここで上記のような本発明の半導体装置に
おいては、応力吸収層が、半導体素子の片面を覆うコー
ティング被膜を含むことが好ましく、さらには、応力吸
収層が、コーティング被膜で覆った半導体素子の面とは
反対の面に配置され、金属製リードフレームに半導体素
子を接合する接着層を含むことが好ましい。つまり、コ
ーティング被膜或いは接着層が素子に発生する応力を低
減することになる。
おいては、応力吸収層が、半導体素子の片面を覆うコー
ティング被膜を含むことが好ましく、さらには、応力吸
収層が、コーティング被膜で覆った半導体素子の面とは
反対の面に配置され、金属製リードフレームに半導体素
子を接合する接着層を含むことが好ましい。つまり、コ
ーティング被膜或いは接着層が素子に発生する応力を低
減することになる。
【００１４】上記コーティング被膜および接着層の弾性
率は封止樹脂の弾性率よりも一桁以上小さいことが好ま
しく、さらにコーティング被膜の弾性率と接着層の弾性
率との違いが一桁以下であることが好ましい。また、コ
ーティング被膜および接着層が同一材料であってもよ
い。
率は封止樹脂の弾性率よりも一桁以上小さいことが好ま
しく、さらにコーティング被膜の弾性率と接着層の弾性
率との違いが一桁以下であることが好ましい。また、コ
ーティング被膜および接着層が同一材料であってもよ
い。
【００１５】また、本発明においては、半導体素子の両
面のうちいずれか一方の面内に強誘電体薄膜が形成され
ていてもよい。不揮発性記憶素子として期待されている
強誘電体薄膜を形成した素子は、応力の発生によって回
路特性が変動する可能性が特に高いと考えられるが、本
発明の場合には素子全体にかかる応力が大幅に低減され
るため、回路特性の変動や劣化の心配がなく、高い信頼
性が期待できる。
面のうちいずれか一方の面内に強誘電体薄膜が形成され
ていてもよい。不揮発性記憶素子として期待されている
強誘電体薄膜を形成した素子は、応力の発生によって回
路特性が変動する可能性が特に高いと考えられるが、本
発明の場合には素子全体にかかる応力が大幅に低減され
るため、回路特性の変動や劣化の心配がなく、高い信頼
性が期待できる。
【００１６】さらに、接着層およびコーティング被膜の
弾性率はいずれも１ＧＰａより小さいことが好ましい。
また、接着層およびコーティング被膜をシリコンゴム系
の材料としたり、接着層をシリコンゴム系の材料、コー
ティング被膜をゲル状のコーティング被膜としてもよ
い。
弾性率はいずれも１ＧＰａより小さいことが好ましい。
また、接着層およびコーティング被膜をシリコンゴム系
の材料としたり、接着層をシリコンゴム系の材料、コー
ティング被膜をゲル状のコーティング被膜としてもよ
い。
【００１７】
【発明の実施の形態】本発明の第１の実施形態につい
て、図１から図４を参照しながら説明する。図１は、本
実施形態による半導体装置の構成を示す断面図である。
半導体素子１は接着層５を介して金属製リードフレーム
７ａのダイパッド７に固着され、半導体素子１と金属製
リードフレーム７ａのアウターリード４とは金属細線
（例えば、金線）３で電気的に接続されている。金属細
線３による半導体素子１とアウターリード４との接続後
には、半導体素子１の片面にコーティング材料が塗布さ
れてコーティング被膜２が形成され、その後封止樹脂６
による封止が行なわれ、さらにアウターリード４が切断
および曲げ加工されて半導体装置の製造が完了する。半
導体素子１の封止樹脂６側、またはダイパッド７側の面
内には強誘電体薄膜が形成されており、金属製リードフ
レーム７ａとしては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッ
ケル合金、或いは銅合金が用いられている。なお、金属
製リードフレーム７ａとして鉄ニッケル合金や銅合金以
外の材料を用いてもよい。接着層５としては弾性率（以
下、ヤング率とも言う）が封止樹脂６の弾性率よりも低
い（後述するように好ましくは１ＧＰａ以下、さらに好
ましくは０．１ＧＰａ以下）の低弾性率材料が使用さ
れ、コーティング被膜２としてはやはり弾性率が封止樹
脂６の弾性率よりも低い（後述するように好ましくは１
ＧＰａ以下、さらに好ましくは０．１ＧＰａ以下）の低
弾性率材料が使用される。
て、図１から図４を参照しながら説明する。図１は、本
実施形態による半導体装置の構成を示す断面図である。
半導体素子１は接着層５を介して金属製リードフレーム
７ａのダイパッド７に固着され、半導体素子１と金属製
リードフレーム７ａのアウターリード４とは金属細線
（例えば、金線）３で電気的に接続されている。金属細
線３による半導体素子１とアウターリード４との接続後
には、半導体素子１の片面にコーティング材料が塗布さ
れてコーティング被膜２が形成され、その後封止樹脂６
による封止が行なわれ、さらにアウターリード４が切断
および曲げ加工されて半導体装置の製造が完了する。半
導体素子１の封止樹脂６側、またはダイパッド７側の面
内には強誘電体薄膜が形成されており、金属製リードフ
レーム７ａとしては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッ
ケル合金、或いは銅合金が用いられている。なお、金属
製リードフレーム７ａとして鉄ニッケル合金や銅合金以
外の材料を用いてもよい。接着層５としては弾性率（以
下、ヤング率とも言う）が封止樹脂６の弾性率よりも低
い（後述するように好ましくは１ＧＰａ以下、さらに好
ましくは０．１ＧＰａ以下）の低弾性率材料が使用さ
れ、コーティング被膜２としてはやはり弾性率が封止樹
脂６の弾性率よりも低い（後述するように好ましくは１
ＧＰａ以下、さらに好ましくは０．１ＧＰａ以下）の低
弾性率材料が使用される。
【００１８】図２は、図１の半導体装置から封止樹脂６
を除いて示す鳥瞰図である。この図２では対称性を考慮
して半導体装置の１／２が示され、半導体素子１とリー
ドフレーム７ａ（ダイパッド７およびアウターリード
４）の位置関係が示されており、コーティング被膜２や
接着層５は省略している。本実施形態においては、アウ
ターリード４が半導体装置の相対する二辺から延びるよ
うに設けられている。
を除いて示す鳥瞰図である。この図２では対称性を考慮
して半導体装置の１／２が示され、半導体素子１とリー
ドフレーム７ａ（ダイパッド７およびアウターリード
４）の位置関係が示されており、コーティング被膜２や
接着層５は省略している。本実施形態においては、アウ
ターリード４が半導体装置の相対する二辺から延びるよ
うに設けられている。
【００１９】上記のような半導体装置に使用される代表
的な構成材料の熱膨張係数およびヤング率（弾性率に相
当する）を表１に示す。
的な構成材料の熱膨張係数およびヤング率（弾性率に相
当する）を表１に示す。
【００２０】
【表１】
【００２１】一般に、封止樹脂としては熱硬化性のエポ
キシ樹脂が使用されており、弾性率は１０〜２０ＧＰａ
の値を有するものが多い。また、金属製リードフレーム
材料には、おもに、線膨張係数が半導体素子に近い鉄ニ
ッケル合金、あるいは熱放散性の高い銅合金が使用され
る。樹脂封止の工程は約１８０℃で行なわれ、その後室
温まで冷却されるが、表１のように金属製リードフレー
ムや封止樹脂の熱膨張係数が半導体素子よりも大きいた
め、上記の冷却過程において半導体素子には熱応力が発
生する。
キシ樹脂が使用されており、弾性率は１０〜２０ＧＰａ
の値を有するものが多い。また、金属製リードフレーム
材料には、おもに、線膨張係数が半導体素子に近い鉄ニ
ッケル合金、あるいは熱放散性の高い銅合金が使用され
る。樹脂封止の工程は約１８０℃で行なわれ、その後室
温まで冷却されるが、表１のように金属製リードフレー
ムや封止樹脂の熱膨張係数が半導体素子よりも大きいた
め、上記の冷却過程において半導体素子には熱応力が発
生する。
【００２２】図３は、半導体素子１の表面に発生する垂
直応力分布の解析例を示す図であって、金属製リードフ
レーム７ａとして鉄ニッケル合金を、コーティング被膜
２として封止樹脂６と同等の弾性率を有するポリイミド
を、接着層５としてコーティング被膜２と同等のヤング
率を有する接着材を使用した場合の例である。図３で
は、横軸に半導体素子１の中央からの距離（ｍｍ）を、
縦軸に垂直応力（ＭＰａ）をとってある。また、図中、
記号sig-xxは半導体素子長手方向（図中x方向）の垂直
応力、sig-yyは幅方向（図中y方向）の垂直応力であ
る。半導体素子が長方形形状の場合、一般に長手方向の
垂直応力の値が幅方向の垂直応力よりも大きくなる。図
３より、垂直応力は素子中央で最大値を示し、素子端部
に向けて単調に減少する分布となっていることがわか
り、この例での応力の最大値は約２００ＭＰａとなって
いる。
直応力分布の解析例を示す図であって、金属製リードフ
レーム７ａとして鉄ニッケル合金を、コーティング被膜
２として封止樹脂６と同等の弾性率を有するポリイミド
を、接着層５としてコーティング被膜２と同等のヤング
率を有する接着材を使用した場合の例である。図３で
は、横軸に半導体素子１の中央からの距離（ｍｍ）を、
縦軸に垂直応力（ＭＰａ）をとってある。また、図中、
記号sig-xxは半導体素子長手方向（図中x方向）の垂直
応力、sig-yyは幅方向（図中y方向）の垂直応力であ
る。半導体素子が長方形形状の場合、一般に長手方向の
垂直応力の値が幅方向の垂直応力よりも大きくなる。図
３より、垂直応力は素子中央で最大値を示し、素子端部
に向けて単調に減少する分布となっていることがわか
り、この例での応力の最大値は約２００ＭＰａとなって
いる。
【００２３】接着層５による接着工程で半導体素子１に
発生する応力と接着層５の弾性率の関係を図４に示す。
図４では、横軸に接着層５のヤング率を、縦軸に半導体
素子１表面に発生する最大応力をとってあり、丸印は４
２Ｎｉ−Ｆｅ合金、四角印は銅合金の場合である。金属
製リードフレーム７ａの材料を４２Ｎｉ−Ｆｅ合金とし
た場合には、表１にも示したように半導体素子１と金属
製リードフレーム７ａの熱膨張計数差が小さいため、接
着層５のヤング率が１０ＧＰａ以下の範囲では、半導体
素子１に発生する応力は５０ＭＰａ以下となっている。
一方、金属製リードフレーム７ａに銅合金を使用した場
合には、発生応力は接着層５のヤング率によって大きく
変化し、例えばヤング率が０．１ＧＰａの場合は約１０
０ＭＰａであるが、ヤング率が１０ＧＰａの場合には２
００ＭＰａを越えている。
発生する応力と接着層５の弾性率の関係を図４に示す。
図４では、横軸に接着層５のヤング率を、縦軸に半導体
素子１表面に発生する最大応力をとってあり、丸印は４
２Ｎｉ−Ｆｅ合金、四角印は銅合金の場合である。金属
製リードフレーム７ａの材料を４２Ｎｉ−Ｆｅ合金とし
た場合には、表１にも示したように半導体素子１と金属
製リードフレーム７ａの熱膨張計数差が小さいため、接
着層５のヤング率が１０ＧＰａ以下の範囲では、半導体
素子１に発生する応力は５０ＭＰａ以下となっている。
一方、金属製リードフレーム７ａに銅合金を使用した場
合には、発生応力は接着層５のヤング率によって大きく
変化し、例えばヤング率が０．１ＧＰａの場合は約１０
０ＭＰａであるが、ヤング率が１０ＧＰａの場合には２
００ＭＰａを越えている。
【００２４】図４に示した臨界応力値（約１５０ＭＰ
ａ）は半導体素子１に割れが生じ始める値であり、この
接着工程では素子１に発生する応力をこの値以下にする
必要がある。また、発生応力が高くなると接着層自体が
割れたり、あるいは接着界面のはく離（接着はく離）が
生じる場合もある。このような接着はく離が生じるの
は、経験的に素子１に発生する応力が１００ＭＰａを越
える場合に多い。また、接着はく離が生じると素子１に
発生する応力は減少するが、この接着界面のはく離は封
止樹脂６による封止工程後の樹脂割れを引き起こす場合
があり、不良の原因となるため、いずれにしろ接着はく
離が生じることも素子１に応力が発生することと同様に
好ましくない。
ａ）は半導体素子１に割れが生じ始める値であり、この
接着工程では素子１に発生する応力をこの値以下にする
必要がある。また、発生応力が高くなると接着層自体が
割れたり、あるいは接着界面のはく離（接着はく離）が
生じる場合もある。このような接着はく離が生じるの
は、経験的に素子１に発生する応力が１００ＭＰａを越
える場合に多い。また、接着はく離が生じると素子１に
発生する応力は減少するが、この接着界面のはく離は封
止樹脂６による封止工程後の樹脂割れを引き起こす場合
があり、不良の原因となるため、いずれにしろ接着はく
離が生じることも素子１に応力が発生することと同様に
好ましくない。
【００２５】従って、このような接着はく離と半導体素
子１の割れを共に防止するためには、半導体素子１に発
生する応力の値が１００ＭＰａ以下となるような材料構
成とすることが好ましいといえる。この観点から、特に
金属製リードフレーム７ａとして銅合金を使用する場合
には、接着層５のヤング率を０．１ＧＰａ以下にするこ
とが好ましいと言え、このようなヤング率の接着層５で
あれば、勿論金属製リードフレーム７ａとして４２Ｎｉ
−Ｆｅ合金を用いた場合にも心配はない。ヤング率が
０．１ＧＰａ以下の接着層５の具体的な材料としては、
例えばシリコンゴム系の接着材がある。
子１の割れを共に防止するためには、半導体素子１に発
生する応力の値が１００ＭＰａ以下となるような材料構
成とすることが好ましいといえる。この観点から、特に
金属製リードフレーム７ａとして銅合金を使用する場合
には、接着層５のヤング率を０．１ＧＰａ以下にするこ
とが好ましいと言え、このようなヤング率の接着層５で
あれば、勿論金属製リードフレーム７ａとして４２Ｎｉ
−Ｆｅ合金を用いた場合にも心配はない。ヤング率が
０．１ＧＰａ以下の接着層５の具体的な材料としては、
例えばシリコンゴム系の接着材がある。
【００２６】表２および表３は、封止樹脂６による封止
後の半導体素子１に発生する応力（素子中央における最
大応力の測定値）の変化を、コーティング被膜２及び接
着層５のヤング率を変えた場合について示す表であり、
表２は金属製リードフレーム７ａが鉄ニッケル合金製の
場合、表３は金属製リードフレーム７ａが銅合金製の場
合である。
後の半導体素子１に発生する応力（素子中央における最
大応力の測定値）の変化を、コーティング被膜２及び接
着層５のヤング率を変えた場合について示す表であり、
表２は金属製リードフレーム７ａが鉄ニッケル合金製の
場合、表３は金属製リードフレーム７ａが銅合金製の場
合である。
【００２７】
【表２】
【００２８】
【表３】
【００２９】表２および表３より、コーティング被膜２
のみを低弾性率にしただけでは、半導体素子１に発生す
る応力はあまり低減されない傾向にあることがわかる。
特に金属製リードフレーム７ａが鉄ニッケル合金製の場
合（表２の場合）には応力はほとんど低減されていな
い。また、接着層５のみを低弾性率とした場合には、素
子１に発生する応力は逆に増加する傾向にある。この応
力の増加は、半導体素子１片面（図１の上面）側のみが
封止樹脂６と強固に接着され、封止樹脂６の冷却時の収
縮力を素子１の片面が直接負担することに起因してい
る。特に、表３の銅合金の場合には、コーティング被膜
２と接着層５の組合せの違いによる応力の変化が大き
く、接着層５のみを低弾性率とした場合の応力の増加が
著しい。このことから、半導体素子１片面のコーティン
グ被膜２のみを低弾性率としても、半導体素子１と金属
製リードフレーム７ａとの間の接着層５のみを低弾性率
としても、封止樹脂６による封止に伴って半導体素子１
に発生する応力を低減することは必ずしもできないこと
がわかる。
のみを低弾性率にしただけでは、半導体素子１に発生す
る応力はあまり低減されない傾向にあることがわかる。
特に金属製リードフレーム７ａが鉄ニッケル合金製の場
合（表２の場合）には応力はほとんど低減されていな
い。また、接着層５のみを低弾性率とした場合には、素
子１に発生する応力は逆に増加する傾向にある。この応
力の増加は、半導体素子１片面（図１の上面）側のみが
封止樹脂６と強固に接着され、封止樹脂６の冷却時の収
縮力を素子１の片面が直接負担することに起因してい
る。特に、表３の銅合金の場合には、コーティング被膜
２と接着層５の組合せの違いによる応力の変化が大き
く、接着層５のみを低弾性率とした場合の応力の増加が
著しい。このことから、半導体素子１片面のコーティン
グ被膜２のみを低弾性率としても、半導体素子１と金属
製リードフレーム７ａとの間の接着層５のみを低弾性率
としても、封止樹脂６による封止に伴って半導体素子１
に発生する応力を低減することは必ずしもできないこと
がわかる。
【００３０】これに対し、応力低減の効果が現われるの
は、コーティング被膜２と接着層５を共に低弾性率の材
料とした場合のみであり、半導体素子１にかかる応力は
約１／１０〜１／３０程度まで、具体的には数ＭＰａ程
度以下にまで大幅に緩和される。特に、表２の鉄ニッケ
ル合金の場合に、応力低減の効果が大きい。勿論、この
ことは、金属製リードフレーム７ａの材質が銅合金であ
っても同様であり、さらにその他の材料を用いた場合で
もほぼ同様であると考えられる。特に、本実施形態のよ
うに強誘電体薄膜を半導体素子１のいずれかの面に形成
した不揮発性記憶素子を用いた半導体装置では、回路特
性の変動に対する応力の感度が高いと考えられ、従って
製品の信頼性向上を図るために、コーティング被膜２及
び接着層５のヤング率を少なくとも１ＧＰａ以下、好ま
しくは０．１ＧＰａ以下とする必要がある。
は、コーティング被膜２と接着層５を共に低弾性率の材
料とした場合のみであり、半導体素子１にかかる応力は
約１／１０〜１／３０程度まで、具体的には数ＭＰａ程
度以下にまで大幅に緩和される。特に、表２の鉄ニッケ
ル合金の場合に、応力低減の効果が大きい。勿論、この
ことは、金属製リードフレーム７ａの材質が銅合金であ
っても同様であり、さらにその他の材料を用いた場合で
もほぼ同様であると考えられる。特に、本実施形態のよ
うに強誘電体薄膜を半導体素子１のいずれかの面に形成
した不揮発性記憶素子を用いた半導体装置では、回路特
性の変動に対する応力の感度が高いと考えられ、従って
製品の信頼性向上を図るために、コーティング被膜２及
び接着層５のヤング率を少なくとも１ＧＰａ以下、好ま
しくは０．１ＧＰａ以下とする必要がある。
【００３１】概して言えば、コーティング被膜２および
接着層５の弾性率は封止樹脂６の弾性率よりも一桁以上
小さいことが好ましい。さらに、コーティング被膜２と
接着層５のバランスを考慮して、両者の弾性率の違いが
一桁以下であれば一層好ましい。また、コーティング被
膜２および接着層５が同一材料であってもよい。
接着層５の弾性率は封止樹脂６の弾性率よりも一桁以上
小さいことが好ましい。さらに、コーティング被膜２と
接着層５のバランスを考慮して、両者の弾性率の違いが
一桁以下であれば一層好ましい。また、コーティング被
膜２および接着層５が同一材料であってもよい。
【００３２】また、弾性率が０．１ＧＰａ以下の具体的
な材料として、シリコンゴム系の材料が適切であること
は前述したが、接着層５をシリコンゴム系の材料とし、
コーティング被膜２をゲル状のコーティング被膜とする
のもよい。
な材料として、シリコンゴム系の材料が適切であること
は前述したが、接着層５をシリコンゴム系の材料とし、
コーティング被膜２をゲル状のコーティング被膜とする
のもよい。
【００３３】本実施形態の半導体装置における各構成部
分の好ましい寸法（厚さ）は、半導体素子１については
０．１〜１．０ｍｍ程度（さらに好ましくは０．２〜
０．４ｍｍ程度）、封止樹脂６については０．１〜２．
０ｍｍ程度（さらに好ましくは０．３〜０．８ｍｍ程
度）、金属リードフレーム７ａについては０．１〜０．
５ｍｍ程度（さらに好ましくは０．２〜０．３ｍｍ程
度）であり、コーティング被膜２或いは接着層５につい
ては０．１μｍ〜１００μｍ程度（さらに好ましくは数
十μｍ）である。特に、コーティング被膜２または接着
層５の厚さは、薄膜体積方法などの物理的な形成限界を
考慮すると、その厚さの最小値は０．１μｍ程度になる
ものと思われる。なお、各構成部分の寸法は上記に限ら
れるものではなく、条件に応じて他の値としてもよい。
分の好ましい寸法（厚さ）は、半導体素子１については
０．１〜１．０ｍｍ程度（さらに好ましくは０．２〜
０．４ｍｍ程度）、封止樹脂６については０．１〜２．
０ｍｍ程度（さらに好ましくは０．３〜０．８ｍｍ程
度）、金属リードフレーム７ａについては０．１〜０．
５ｍｍ程度（さらに好ましくは０．２〜０．３ｍｍ程
度）であり、コーティング被膜２或いは接着層５につい
ては０．１μｍ〜１００μｍ程度（さらに好ましくは数
十μｍ）である。特に、コーティング被膜２または接着
層５の厚さは、薄膜体積方法などの物理的な形成限界を
考慮すると、その厚さの最小値は０．１μｍ程度になる
ものと思われる。なお、各構成部分の寸法は上記に限ら
れるものではなく、条件に応じて他の値としてもよい。
【００３４】以上のような本実施形態によれば、半導体
素子１の両面に配置するコーティング被膜２および接着
層５の弾性率を、封止樹脂６の弾性率よりも低く（好ま
しくは１ＧＰａ以下、さらに好ましくは０．１ＧＰａ以
下に）するので、封止樹脂６による封止時に低弾性率の
コーティング被膜２および接着層５によって熱ひずみが
吸収され、半導体素子１に発生する応力が低減される。
これにより、素子１全体にかかる応力が大幅に低減さ
れ、回路特性の変動や劣化が防止され、製品の信頼性を
向上することができる。また、強誘電体薄膜を形成した
半導体素子を用いた本実施形態では、応力の大幅な低減
による回路特性の変動や劣化の防止、および信頼性向上
の効果が大きい。なお、半導体素子１として、強誘電体
薄膜を形成していないものを用いた場合でも同様のこと
が言える。
素子１の両面に配置するコーティング被膜２および接着
層５の弾性率を、封止樹脂６の弾性率よりも低く（好ま
しくは１ＧＰａ以下、さらに好ましくは０．１ＧＰａ以
下に）するので、封止樹脂６による封止時に低弾性率の
コーティング被膜２および接着層５によって熱ひずみが
吸収され、半導体素子１に発生する応力が低減される。
これにより、素子１全体にかかる応力が大幅に低減さ
れ、回路特性の変動や劣化が防止され、製品の信頼性を
向上することができる。また、強誘電体薄膜を形成した
半導体素子を用いた本実施形態では、応力の大幅な低減
による回路特性の変動や劣化の防止、および信頼性向上
の効果が大きい。なお、半導体素子１として、強誘電体
薄膜を形成していないものを用いた場合でも同様のこと
が言える。
【００３５】次に、本発明の第２の実施形態について、
図５および図６により説明する。図５に示す半導体装置
の断面図において、半導体素子１１は接着層１５を介し
て金属製リードフレーム１７ａのダイパッド１７に固着
され、半導体素子１１と金属製リードフレーム１７ａの
アウターリード１４とは金属細線（例えば、金線）１３
で電気的に接続されている。金属細線１３による半導体
素子１１とアウターリード１４との接続後には、半導体
素子１１の片面にコーティング材料が塗布されてコーテ
ィング被膜１２が形成され、その後封止樹脂１６による
封止が行なわれ、さらにアウターリード１４が切断およ
び曲げ加工されて半導体装置の製造が完了する。金属製
リードフレーム１７ａとしては、例えば４２Ｎｉ−Ｆｅ
等の鉄ニッケル合金や銅合金が用いられるが、これ以外
の材料を用いてもよい。接着層１５およびコーティング
被膜１２としては、第１の実施形態と同様に、弾性率が
封止樹脂１６の弾性率よりも低い（好ましくは１ＧＰａ
以下、さらに好ましくは０．１ＧＰａ以下）の低弾性率
材料が使用される。
図５および図６により説明する。図５に示す半導体装置
の断面図において、半導体素子１１は接着層１５を介し
て金属製リードフレーム１７ａのダイパッド１７に固着
され、半導体素子１１と金属製リードフレーム１７ａの
アウターリード１４とは金属細線（例えば、金線）１３
で電気的に接続されている。金属細線１３による半導体
素子１１とアウターリード１４との接続後には、半導体
素子１１の片面にコーティング材料が塗布されてコーテ
ィング被膜１２が形成され、その後封止樹脂１６による
封止が行なわれ、さらにアウターリード１４が切断およ
び曲げ加工されて半導体装置の製造が完了する。金属製
リードフレーム１７ａとしては、例えば４２Ｎｉ−Ｆｅ
等の鉄ニッケル合金や銅合金が用いられるが、これ以外
の材料を用いてもよい。接着層１５およびコーティング
被膜１２としては、第１の実施形態と同様に、弾性率が
封止樹脂１６の弾性率よりも低い（好ましくは１ＧＰａ
以下、さらに好ましくは０．１ＧＰａ以下）の低弾性率
材料が使用される。
【００３６】図６は、図５の半導体装置から封止樹脂１
６を除いて示す鳥瞰図である。この図６では対称性を考
慮して半導体装置の１／４が示され、半導体素子１１と
リードフレーム１７ａ（ダイパッド１７およびアウター
リード１４）の位置関係が示されており、コーティング
被膜１２や接着層１５は省略している。本実施形態で
は、アウターリード１４が半導体装置の四つの辺から延
びるように設けられている。なお、第１の実施形態と同
様に、半導体素子１１に強誘電体薄膜を形成していても
よい。
６を除いて示す鳥瞰図である。この図６では対称性を考
慮して半導体装置の１／４が示され、半導体素子１１と
リードフレーム１７ａ（ダイパッド１７およびアウター
リード１４）の位置関係が示されており、コーティング
被膜１２や接着層１５は省略している。本実施形態で
は、アウターリード１４が半導体装置の四つの辺から延
びるように設けられている。なお、第１の実施形態と同
様に、半導体素子１１に強誘電体薄膜を形成していても
よい。
【００３７】次に、本発明の第３の実施形態について図
７および図８により説明する。図７に示す半導体装置の
断面図において、半導体素子２１は接着層２５を介して
金属製リードフレーム２７ａのアウターリード２４に固
着され、半導体素子２１と金属製リードフレーム２７ａ
のアウターリード２４とは金属細線（例えば、金線）２
３で電気的に接続されている。金属細線２３による半導
体素子２１とアウターリード２４との接続後には、半導
体素子２１の片面にコーティング材料が塗布されてコー
ティング被膜２２が形成され、その後封止樹脂２６によ
る封止が行なわれ、さらにアウターリード２４が切断お
よび曲げ加工されて半導体装置の製造が完了する。金属
製リードフレーム２７ａとしては、例えば４２Ｎｉ−Ｆ
ｅ等の鉄ニッケル合金や銅合金が用いられるが、これ以
外の材料を用いてもよい。接着層２５およびコーティン
グ被膜２２としては、第１の実施形態と同様に、弾性率
が封止樹脂２６の弾性率よりも低い（好ましくは１ＧＰ
ａ以下、さらに好ましくは０．１ＧＰａ以下）の低弾性
率材料が使用される。また、本実施形態ではダイパッド
は存在せず、アウターリード２４に直接半導体素子２１
が固着されている。
７および図８により説明する。図７に示す半導体装置の
断面図において、半導体素子２１は接着層２５を介して
金属製リードフレーム２７ａのアウターリード２４に固
着され、半導体素子２１と金属製リードフレーム２７ａ
のアウターリード２４とは金属細線（例えば、金線）２
３で電気的に接続されている。金属細線２３による半導
体素子２１とアウターリード２４との接続後には、半導
体素子２１の片面にコーティング材料が塗布されてコー
ティング被膜２２が形成され、その後封止樹脂２６によ
る封止が行なわれ、さらにアウターリード２４が切断お
よび曲げ加工されて半導体装置の製造が完了する。金属
製リードフレーム２７ａとしては、例えば４２Ｎｉ−Ｆ
ｅ等の鉄ニッケル合金や銅合金が用いられるが、これ以
外の材料を用いてもよい。接着層２５およびコーティン
グ被膜２２としては、第１の実施形態と同様に、弾性率
が封止樹脂２６の弾性率よりも低い（好ましくは１ＧＰ
ａ以下、さらに好ましくは０．１ＧＰａ以下）の低弾性
率材料が使用される。また、本実施形態ではダイパッド
は存在せず、アウターリード２４に直接半導体素子２１
が固着されている。
【００３８】図８は、図７の半導体装置から封止樹脂２
６を除いて示す鳥瞰図である。この図８では対称性を考
慮して半導体装置の１／２が示され、半導体素子２１と
リードフレーム２７ａ（アウターリード２４）の位置関
係が示されており、コーティング被膜２２や接着層２５
は省略している。本実施形態では、アウターリード２４
が半導体装置の相対する二辺から延びるように設けられ
ている。なお、第１の実施形態と同様に、半導体素子２
１に強誘電体薄膜を形成していてもよい。
６を除いて示す鳥瞰図である。この図８では対称性を考
慮して半導体装置の１／２が示され、半導体素子２１と
リードフレーム２７ａ（アウターリード２４）の位置関
係が示されており、コーティング被膜２２や接着層２５
は省略している。本実施形態では、アウターリード２４
が半導体装置の相対する二辺から延びるように設けられ
ている。なお、第１の実施形態と同様に、半導体素子２
１に強誘電体薄膜を形成していてもよい。
【００３９】次に、本発明の第４の実施形態について図
９および図１０により説明する。図９に示す半導体装置
の断面図において、金属製リードフレーム３７ａ表面に
は絶縁膜３８が形成されており、半導体素子３１は接着
層３５を介して絶縁膜３８を形成したアウターリード３
４に固着され、半導体素子３１とアウターリード３４と
は金属細線（例えば、金線）３３で電気的に接続されて
いる。金属細線３３による半導体素子３１とアウターリ
ード３４との接続後には、半導体素子３１の片面にコー
ティング材料が塗布されてコーティング被膜３２が形成
され、その後封止樹脂３６による封止が行なわれ、さら
にアウターリード３４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム３７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層３５およびコーティング被膜３２としては、
第１の実施形態と同様に、弾性率が封止樹脂３６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態ではダイパッドは存在せず、アウター
リード３４の絶縁膜３８を形成した面に直接半導体素子
３１が固着されている。
９および図１０により説明する。図９に示す半導体装置
の断面図において、金属製リードフレーム３７ａ表面に
は絶縁膜３８が形成されており、半導体素子３１は接着
層３５を介して絶縁膜３８を形成したアウターリード３
４に固着され、半導体素子３１とアウターリード３４と
は金属細線（例えば、金線）３３で電気的に接続されて
いる。金属細線３３による半導体素子３１とアウターリ
ード３４との接続後には、半導体素子３１の片面にコー
ティング材料が塗布されてコーティング被膜３２が形成
され、その後封止樹脂３６による封止が行なわれ、さら
にアウターリード３４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム３７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層３５およびコーティング被膜３２としては、
第１の実施形態と同様に、弾性率が封止樹脂３６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態ではダイパッドは存在せず、アウター
リード３４の絶縁膜３８を形成した面に直接半導体素子
３１が固着されている。
【００４０】図１０は、図９の半導体装置から封止樹脂
３６を除いて示す鳥瞰図である。この図１０では対称性
を考慮して半導体装置の１／４が示され、半導体素子３
１とリードフレーム３７ａ（アウターリード３４）の位
置関係が示されており、コーティング被膜３２や接着層
３５や絶縁膜３８は省略している。本実施形態では、ア
ウターリード３４が半導体装置の四つの辺から延びるよ
うに設けられている。なお、第１の実施形態と同様に、
半導体素子３１に強誘電体薄膜を形成していてもよい。
さらに、接着層３５が絶縁性材料であれば、絶縁膜３８
は必ずしも必要ではない。
３６を除いて示す鳥瞰図である。この図１０では対称性
を考慮して半導体装置の１／４が示され、半導体素子３
１とリードフレーム３７ａ（アウターリード３４）の位
置関係が示されており、コーティング被膜３２や接着層
３５や絶縁膜３８は省略している。本実施形態では、ア
ウターリード３４が半導体装置の四つの辺から延びるよ
うに設けられている。なお、第１の実施形態と同様に、
半導体素子３１に強誘電体薄膜を形成していてもよい。
さらに、接着層３５が絶縁性材料であれば、絶縁膜３８
は必ずしも必要ではない。
【００４１】次に、本発明の第５の実施形態について図
１１および図１２により説明する。図１１に示す半導体
装置の断面図において、金属製リードフレーム４７ａ表
面には絶縁膜４８が形成されており、半導体素子４１は
接着層４５を介して絶縁膜４８を形成したアウターリー
ド４４に固着され、半導体素子４１とアウターリード４
４とは金属細線（例えば、金線）４３で電気的に接続さ
れている。この時、例えば接続部分近傍の接着層４５を
窓状にあけて半導体素子４１の端子部分が露出するよう
にしておけば、接着層４５に遮られることなく接続が行
える。金属細線４３による半導体素子４１とアウターリ
ード４４との接続後には、金属製リードフレーム４７ａ
と接着した面とは反対側の半導体素子４１の片面にコー
ティング材料が塗布されてコーティング被膜４２が形成
され、その後封止樹脂４６による封止が行なわれ、さら
にアウターリード４４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム４７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層４５およびコーティング被膜４２としては、
第１の実施形態と同様に、弾性率が封止樹脂４６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態は、半導体素子４１の上面にアウター
リード４４の絶縁膜４８を形成した面が直接固着される
リードオンチップ（ＬＯＣ）型の半導体装置である。
１１および図１２により説明する。図１１に示す半導体
装置の断面図において、金属製リードフレーム４７ａ表
面には絶縁膜４８が形成されており、半導体素子４１は
接着層４５を介して絶縁膜４８を形成したアウターリー
ド４４に固着され、半導体素子４１とアウターリード４
４とは金属細線（例えば、金線）４３で電気的に接続さ
れている。この時、例えば接続部分近傍の接着層４５を
窓状にあけて半導体素子４１の端子部分が露出するよう
にしておけば、接着層４５に遮られることなく接続が行
える。金属細線４３による半導体素子４１とアウターリ
ード４４との接続後には、金属製リードフレーム４７ａ
と接着した面とは反対側の半導体素子４１の片面にコー
ティング材料が塗布されてコーティング被膜４２が形成
され、その後封止樹脂４６による封止が行なわれ、さら
にアウターリード４４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム４７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層４５およびコーティング被膜４２としては、
第１の実施形態と同様に、弾性率が封止樹脂４６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態は、半導体素子４１の上面にアウター
リード４４の絶縁膜４８を形成した面が直接固着される
リードオンチップ（ＬＯＣ）型の半導体装置である。
【００４２】図１２は、図１１の半導体装置から封止樹
脂４６を除いて示す鳥瞰図である。但し、図１２では、
対称性を考慮して半導体装置の１／４が示され、半導体
素子４１とリードフレーム４７ａ（アウターリード４
４）の位置関係が示されており、コーティング被膜４２
や接着層４５や絶縁膜４８は省略している。本実施形態
では、アウターリード４４が半導体装置の相対する二辺
から延びるように設けられている。なお、第１の実施形
態と同様に、半導体素子４１に強誘電体薄膜を形成して
いてもよい。さらに、接着層４５が絶縁性材料であれ
ば、絶縁膜４８は必ずしも必要ではない。
脂４６を除いて示す鳥瞰図である。但し、図１２では、
対称性を考慮して半導体装置の１／４が示され、半導体
素子４１とリードフレーム４７ａ（アウターリード４
４）の位置関係が示されており、コーティング被膜４２
や接着層４５や絶縁膜４８は省略している。本実施形態
では、アウターリード４４が半導体装置の相対する二辺
から延びるように設けられている。なお、第１の実施形
態と同様に、半導体素子４１に強誘電体薄膜を形成して
いてもよい。さらに、接着層４５が絶縁性材料であれ
ば、絶縁膜４８は必ずしも必要ではない。
【００４３】次に、本発明の第６の実施形態について図
１３および図１４により説明する。図１３に示す半導体
装置の断面図において、金属製リードフレーム５７ａ表
面には絶縁膜５８が形成されており、半導体素子５１は
接着層５５を介して絶縁膜５８を形成したアウターリー
ド５４に固着され、半導体素子５１とアウターリード５
４とは金属細線（例えば、金線）５３で電気的に接続さ
れている。この時、例えば接続部分近傍の接着層５５を
窓状にあけて半導体素子５１の端子部分が露出するよう
にしておけば、接着層５５に遮られることなく接続が行
える。金属細線５３による半導体素子５１とアウターリ
ード５４との接続後には、金属製リードフレーム５７ａ
と接着した面とは反対側の半導体素子５１の片面にコー
ティング材料が塗布されてコーティング被膜５２が形成
され、その後封止樹脂５６による封止が行なわれ、さら
にアウターリード５４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム５７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層５５およびコーティング被膜５２としては、
第１の実施形態と同様に、弾性率が封止樹脂５６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態は、半導体素子５１の上面にアウター
リード５４の絶縁膜５８を形成した面が直接固着される
リードオンチップ（ＬＯＣ）型の半導体装置である。
１３および図１４により説明する。図１３に示す半導体
装置の断面図において、金属製リードフレーム５７ａ表
面には絶縁膜５８が形成されており、半導体素子５１は
接着層５５を介して絶縁膜５８を形成したアウターリー
ド５４に固着され、半導体素子５１とアウターリード５
４とは金属細線（例えば、金線）５３で電気的に接続さ
れている。この時、例えば接続部分近傍の接着層５５を
窓状にあけて半導体素子５１の端子部分が露出するよう
にしておけば、接着層５５に遮られることなく接続が行
える。金属細線５３による半導体素子５１とアウターリ
ード５４との接続後には、金属製リードフレーム５７ａ
と接着した面とは反対側の半導体素子５１の片面にコー
ティング材料が塗布されてコーティング被膜５２が形成
され、その後封止樹脂５６による封止が行なわれ、さら
にアウターリード５４が切断および曲げ加工されて半導
体装置の製造が完了する。金属製リードフレーム５７ａ
としては、例えば４２Ｎｉ−Ｆｅ等の鉄ニッケル合金や
銅合金が用いられるが、これ以外の材料を用いてもよ
い。接着層５５およびコーティング被膜５２としては、
第１の実施形態と同様に、弾性率が封止樹脂５６の弾性
率よりも低い（好ましくは１ＧＰａ以下、さらに好まし
くは０．１ＧＰａ以下）の低弾性率材料が使用される。
また、本実施形態は、半導体素子５１の上面にアウター
リード５４の絶縁膜５８を形成した面が直接固着される
リードオンチップ（ＬＯＣ）型の半導体装置である。
【００４４】図１４は、図１２の半導体装置から封止樹
脂５６を除いて示す鳥瞰図である。但し、図１４では、
対称性を考慮して半導体装置の１／４が示され、半導体
素子５１とリードフレーム５７ａ（アウターリード５
４）の位置関係が示されており、コーティング被膜５２
や接着層５５や絶縁膜５８は省略している。本実施形態
では、アウターリード５４が半導体装置の四つの辺から
延びるように設けられている。なお、第１の実施形態と
同様に、半導体素子５１に強誘電体薄膜を形成していて
もよい。さらに、接着層５５が絶縁性材料であれば、絶
縁膜５８は必ずしも必要ではない。
脂５６を除いて示す鳥瞰図である。但し、図１４では、
対称性を考慮して半導体装置の１／４が示され、半導体
素子５１とリードフレーム５７ａ（アウターリード５
４）の位置関係が示されており、コーティング被膜５２
や接着層５５や絶縁膜５８は省略している。本実施形態
では、アウターリード５４が半導体装置の四つの辺から
延びるように設けられている。なお、第１の実施形態と
同様に、半導体素子５１に強誘電体薄膜を形成していて
もよい。さらに、接着層５５が絶縁性材料であれば、絶
縁膜５８は必ずしも必要ではない。
【００４５】以上のような第２〜第６の実施形態によっ
ても、第１の実施形態と同様の効果が得られる。
ても、第１の実施形態と同様の効果が得られる。
【００４６】なお、これまでの説明では、半導体素子と
金属製リードフレーム（アウターリード）とを金属細線
で電気的に接合することとしたが、例えばハンダボール
などの金属バンプを用いてもよい。
金属製リードフレーム（アウターリード）とを金属細線
で電気的に接合することとしたが、例えばハンダボール
などの金属バンプを用いてもよい。
【００４７】
【発明の効果】本発明によれば、半導体素子の両面に、
弾性率が封止樹脂の弾性率よりも低い材料からなる応力
吸収層をコーティング被膜或いは接着層として配置する
ので、封止樹脂による封止時に低弾性率の応力吸収層に
よって熱ひずみが吸収され、半導体素子に発生する応力
が低減される。これにより、素子全体にかかる応力が大
幅に低減され、回路特性の変動や劣化が防止され、製品
の信頼性を向上することができる。例えば、半導体素子
の両面に配置するコーティング被膜および接着層の弾性
率を、好ましくは１ＧＰａ以下、さらに好ましくは０．
１ＧＰａ以下にするので、半導体素子にかかる応力を約
１／１０以下、具体的には数ＭＰａ程度以下にまで大幅
に緩和することができる。また、強誘電体薄膜を形成し
た半導体素子を用いる場合には、応力の大幅な低減によ
る回路特性の変動や劣化の防止、および信頼性向上の効
果が大きい。
弾性率が封止樹脂の弾性率よりも低い材料からなる応力
吸収層をコーティング被膜或いは接着層として配置する
ので、封止樹脂による封止時に低弾性率の応力吸収層に
よって熱ひずみが吸収され、半導体素子に発生する応力
が低減される。これにより、素子全体にかかる応力が大
幅に低減され、回路特性の変動や劣化が防止され、製品
の信頼性を向上することができる。例えば、半導体素子
の両面に配置するコーティング被膜および接着層の弾性
率を、好ましくは１ＧＰａ以下、さらに好ましくは０．
１ＧＰａ以下にするので、半導体素子にかかる応力を約
１／１０以下、具体的には数ＭＰａ程度以下にまで大幅
に緩和することができる。また、強誘電体薄膜を形成し
た半導体素子を用いる場合には、応力の大幅な低減によ
る回路特性の変動や劣化の防止、および信頼性向上の効
果が大きい。
【図１】本発明の第１の実施形態による半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図２】図１の半導体装置から封止樹脂を除いて示す鳥
瞰図である。
瞰図である。
【図３】半導体素子の表面に発生する垂直応力分布の解
析例を示す図であって、金属製リードフレームとして鉄
ニッケル合金を、コーティング被膜として封止樹脂と同
等の弾性率を有するポリイミドを、接着層としてコーテ
ィング被膜と同等のヤング率を有する接着材を使用した
場合の例を示す図である。
析例を示す図であって、金属製リードフレームとして鉄
ニッケル合金を、コーティング被膜として封止樹脂と同
等の弾性率を有するポリイミドを、接着層としてコーテ
ィング被膜と同等のヤング率を有する接着材を使用した
場合の例を示す図である。
【図４】接着層による接着工程で半導体素子に発生する
応力と接着層の弾性率の関係を示す図である。
応力と接着層の弾性率の関係を示す図である。
【図５】本発明の第２の実施形態による半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図６】図５の半導体装置から封止樹脂を除いて示す鳥
瞰図である。
瞰図である。
【図７】本発明の第３の実施形態による半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図８】図７の半導体装置から封止樹脂を除いて示す鳥
瞰図である。
瞰図である。
【図９】本発明の第４の実施形態による半導体装置の構
成を示す断面図である。
成を示す断面図である。
【図１０】図９の半導体装置から封止樹脂を除いて示す
鳥瞰図である。
鳥瞰図である。
【図１１】本発明の第５の実施形態による半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１２】図１１の半導体装置から封止樹脂を除いて示
す鳥瞰図である。
す鳥瞰図である。
【図１３】本発明の第６の実施形態による半導体装置の
構成を示す断面図である。
構成を示す断面図である。
【図１４】図１３の半導体装置から封止樹脂を除いて示
す鳥瞰図である。
す鳥瞰図である。
１ 半導体素子 ２ コーティング被膜 ３ 金属細線 ４ アウターリード ５ 接着層 ６ 封止樹脂 ７ ダイパッド ７ａ 金属製リードフレーム １１ 半導体素子 １２ コーティング被膜 １３ 金属細線 １４ アウターリード １５ 接着層 １６ 封止樹脂 １７ ダイパッド １７ａ 金属製リードフレーム ２１ 半導体素子 ２２ コーティング被膜 ２３ 金属細線 ２４ アウターリード ２５ 接着層 ２６ 封止樹脂 ２７ａ 金属製リードフレーム ３１ 半導体素子 ３２ コーティング被膜 ３３ 金属細線 ３４ アウターリード ３５ 接着層 ３６ 封止樹脂 ３７ａ 金属製リードフレーム ３８ 絶縁膜 ４１ 半導体素子 ４２ コーティング被膜 ４３ 金属細線 ４４ アウターリード ４５ 接着層 ４６ 封止樹脂 ４７ａ 金属製リードフレーム ４８ 絶縁膜 ５１ 半導体素子 ５２ コーティング被膜 ５３ 金属細線 ５４ アウターリード ５５ 接着層 ５６ 封止樹脂 ５７ａ 金属製リードフレーム ５８ 絶縁膜
Claims (10)
- 【請求項１】 半導体素子と金属製リードフレームとを
封止樹脂により封止した半導体装置において、前記半導
体素子の両面に、弾性率が前記封止樹脂の弾性率よりも
低い材料からなる応力吸収層を配置したことを特徴とす
る半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記応力吸収層は、前記半導体素子の片面を覆うコーティ
ング被膜を含むことを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記応力吸収層は、前記半導体素子の前記コーティング被
膜で覆った面とは反対の面に配置され、前記金属製リー
ドフレームに前記半導体素子を接合する接着層を含むこ
とを特徴とする半導体装置。 - 【請求項４】 請求項３記載の半導体装置において、前
記コーティング被膜および前記接着層の弾性率は前記封
止樹脂の弾性率よりも一桁以上小さいことを特徴とする
半導体装置。 - 【請求項５】 請求項３または４記載の半導体装置にお
いて、前記コーティング被膜の弾性率と前記接着層の弾
性率との違いは一桁以下であることを特徴とする半導体
装置。 - 【請求項６】 請求項３記載の半導体装置において、前
記コーティング被膜および前記接着層は同一材料からな
ることを特徴とする半導体装置。 - 【請求項７】 請求項１から６のうちいずれか１項記載
の半導体装置において、前記半導体素子の両面のうちい
ずれか一方の面内には強誘電体薄膜が形成されているこ
とを特徴とする半導体装置。 - 【請求項８】 請求項３から７のうちいずれか１項記載
の半導体装置において、前記コーティング被膜および前
記接着層の弾性率は、いずれも１ＧＰａより小さいこと
を特徴とする半導体装置。 - 【請求項９】 請求項３から８のうちいずれか１項記載
の半導体装置において、前記コーティング被膜および前
記接着層はシリコンゴム系の材料からなることを特徴と
する半導体装置。 - 【請求項１０】 請求項３、４、５、７、８のうちいず
れか１項記載の半導体装置において、前記コーティング
被膜はゲル状のコーティング被膜であり、前記接着層は
シリコンゴム系の材料からなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9847896A JP3274963B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9847896A JP3274963B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09289269A true JPH09289269A (ja) | 1997-11-04 |
| JP3274963B2 JP3274963B2 (ja) | 2002-04-15 |
Family
ID=14220766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9847896A Expired - Fee Related JP3274963B2 (ja) | 1996-04-19 | 1996-04-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3274963B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006103962A1 (ja) * | 2005-03-25 | 2006-10-05 | Sumitomo Bakelite Co., Ltd. | 半導体装置、並びにバッファーコート用樹脂組成物、ダイボンド用樹脂組成物、及び封止用樹脂組成物 |
| JP2010098099A (ja) * | 2008-10-16 | 2010-04-30 | Denso Corp | モールドパッケージおよびその製造方法 |
| US7906859B2 (en) | 2007-08-22 | 2011-03-15 | Denso Corporation | Semiconductor device |
| WO2012137620A1 (ja) * | 2011-04-05 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2014027266A (ja) * | 2012-06-20 | 2014-02-06 | Asahi Kasei Electronics Co Ltd | 半導体パッケージおよびその製造方法 |
| JP2015002211A (ja) * | 2013-06-13 | 2015-01-05 | ラピスセミコンダクタ株式会社 | 半導体装置、計測機器、及び半導体装置の製造方法 |
| JP2015041701A (ja) * | 2013-08-22 | 2015-03-02 | Tdk株式会社 | 磁気センサ |
| WO2015050247A1 (ja) * | 2013-10-04 | 2015-04-09 | 株式会社フジクラ | 半導体圧力センサ |
| JP2015106609A (ja) * | 2013-11-29 | 2015-06-08 | サンケン電気株式会社 | 半導体装置 |
| JP2015227870A (ja) * | 2014-05-09 | 2015-12-17 | 株式会社フジクラ | 半導体実装構造体 |
| JP2017188699A (ja) * | 2017-07-11 | 2017-10-12 | ラピスセミコンダクタ株式会社 | 半導体装置、計測機器、及び半導体装置の製造方法 |
| US11011439B2 (en) | 2018-05-17 | 2021-05-18 | Ablic Inc. | Pre-molded substrate, method of manufacturing pre-molded substrate, and hollow type semiconductor device |
| JP2022008991A (ja) * | 2016-01-13 | 2022-01-14 | テキサス インスツルメンツ インコーポレイテッド | 応力による影響を受け易いｍｅｍｓをパッケージングするための構造及び方法 |
-
1996
- 1996-04-19 JP JP9847896A patent/JP3274963B2/ja not_active Expired - Fee Related
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4935670B2 (ja) * | 2005-03-25 | 2012-05-23 | 住友ベークライト株式会社 | 半導体装置、並びにバッファーコート用樹脂組成物、ダイボンド用樹脂組成物、及び封止用樹脂組成物 |
| WO2006103962A1 (ja) * | 2005-03-25 | 2006-10-05 | Sumitomo Bakelite Co., Ltd. | 半導体装置、並びにバッファーコート用樹脂組成物、ダイボンド用樹脂組成物、及び封止用樹脂組成物 |
| US7906859B2 (en) | 2007-08-22 | 2011-03-15 | Denso Corporation | Semiconductor device |
| JP2010098099A (ja) * | 2008-10-16 | 2010-04-30 | Denso Corp | モールドパッケージおよびその製造方法 |
| WO2012137620A1 (ja) * | 2011-04-05 | 2012-10-11 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2014027266A (ja) * | 2012-06-20 | 2014-02-06 | Asahi Kasei Electronics Co Ltd | 半導体パッケージおよびその製造方法 |
| JP2015002211A (ja) * | 2013-06-13 | 2015-01-05 | ラピスセミコンダクタ株式会社 | 半導体装置、計測機器、及び半導体装置の製造方法 |
| US9372243B2 (en) | 2013-08-22 | 2016-06-21 | Tdk Corporation | Magnetic sensor |
| JP2015041701A (ja) * | 2013-08-22 | 2015-03-02 | Tdk株式会社 | 磁気センサ |
| WO2015050247A1 (ja) * | 2013-10-04 | 2015-04-09 | 株式会社フジクラ | 半導体圧力センサ |
| CN105579819A (zh) * | 2013-10-04 | 2016-05-11 | 株式会社藤仓 | 半导体压力传感器 |
| JP2015092146A (ja) * | 2013-10-04 | 2015-05-14 | 株式会社フジクラ | 半導体圧力センサ |
| EP3035025A4 (en) * | 2013-10-04 | 2016-08-31 | Fujikura Ltd | SEMICONDUCTOR PRESSURE SENSOR |
| US10254184B2 (en) | 2013-10-04 | 2019-04-09 | Fujikura Ltd. | Semiconductor pressure sensor |
| JP2015106609A (ja) * | 2013-11-29 | 2015-06-08 | サンケン電気株式会社 | 半導体装置 |
| JP2015227870A (ja) * | 2014-05-09 | 2015-12-17 | 株式会社フジクラ | 半導体実装構造体 |
| JP2022008991A (ja) * | 2016-01-13 | 2022-01-14 | テキサス インスツルメンツ インコーポレイテッド | 応力による影響を受け易いｍｅｍｓをパッケージングするための構造及び方法 |
| JP2017188699A (ja) * | 2017-07-11 | 2017-10-12 | ラピスセミコンダクタ株式会社 | 半導体装置、計測機器、及び半導体装置の製造方法 |
| US11011439B2 (en) | 2018-05-17 | 2021-05-18 | Ablic Inc. | Pre-molded substrate, method of manufacturing pre-molded substrate, and hollow type semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3274963B2 (ja) | 2002-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5648682A (en) | Resin-sealed semiconductor device and lead frame used in a resin-sealed semiconductor device | |
| JP3007023B2 (ja) | 半導体集積回路およびその製造方法 | |
| US6853059B1 (en) | Semiconductor package having improved adhesiveness and ground bonding | |
| JP5215244B2 (ja) | 半導体装置 | |
| KR100199262B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH10313082A (ja) | 半導体装置とその製造方法 | |
| TW200933852A (en) | Semiconductor chip package | |
| US20080088002A1 (en) | Chip package structure | |
| JP3274963B2 (ja) | 半導体装置 | |
| JP2001144213A (ja) | 半導体装置の製造方法および半導体装置 | |
| US9230937B2 (en) | Semiconductor device and a manufacturing method thereof | |
| JPH05326735A (ja) | 半導体装置及びその製造方法 | |
| JP2895920B2 (ja) | 半導体装置及びその製造方法 | |
| JPH0864725A (ja) | 樹脂封止型半導体装置およびその製造方法 | |
| JP4496241B2 (ja) | 半導体素子とそれを用いた半導体パッケージ | |
| KR100366111B1 (ko) | 수지봉합형 반도체장치의 구조 | |
| JP3378809B2 (ja) | 半導体装置 | |
| JP2000243880A (ja) | 半導体装置とその製造方法 | |
| JPS6072251A (ja) | 封入された半導体デバイス | |
| JP2002536733A (ja) | 集積回路デバイス、当該デバイスを用いたスマートカード用の電子ユニット及び当該デバイスの製造方法 | |
| CN112216658A (zh) | 具有适应各种管芯尺寸的引线框架的半导体器件 | |
| KR100422608B1 (ko) | 적층칩패키지 | |
| JP3454192B2 (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP3013810B2 (ja) | 半導体装置の製造方法 | |
| US4974054A (en) | Resin molded semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20080201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090201 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100201 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110201 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110201 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20110201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120201 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20130201 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140201 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |