JP2009252277A - 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 - Google Patents

積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 Download PDF

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Abstract

【課題】複数のメモリの内の第１メモリとは異なる他のメモリが放出する熱の影響を受けて、第１メモリのリフレッシュ動作の性能が劣ることを防止することができる積層型メモリ装置及びそのリフレッシュ動作制御方法を提供する。
【解決手段】所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリ２０を含む複数のメモリ２０、４０がマザー基板１０の上に積層され、ワイヤボンディングによってマザー基板上の電極端子１１に複数のメモリ２０、４０が共通接続された積層型メモリ装置１において、積層された複数のメモリの内の最下層に、第１メモリ２０を配置した。
【選択図】図１

Description

この発明は、積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法に関する。
例えば、特許文献１には、コンピュータシステムの状態に応じてメモリモジュールのリフレッシュレートを動的に調整する方法及び装置が開示されている。
特許文献１の装置は、複数のシステム状態を監視する手段と、監視するシステム状態のうちの少なくとも１つにおける変化を検出する手段と、監視するシステム状態のうちの少なくとも１つにおける変化の検出に応じて、コンピュータシステムの現在の状態における最適リフレッシュレートを判定する判定手段と、リフレッシュレートを判定された最適リフレッシュレートに設定する手段とを備えている。
特許文献１の装置によれば、リフレッシュレートを変更することができない場合とは異なり、リフレッシュレートを最適リフレッシュレートに設定することができる。これにより、特許文献１の装置によれば、例えば、コンピュータシステムがリブートすることを考慮して、冷却システムを過剰に設計することを要しない。そのため、特許文献１の装置では、コンピュータシステムに関係する環境設備（冷却システム等）の過剰設定に伴う高コスト化を回避することができる。
特許文献２の装置は、マルチチップパッケージ内部の第１及び第２チップから発生する熱を外部に効率的に放出できるように、第１チップと第２チップとの間にメタルコアを含むテープを使用する手段とを備えている。
特許文献２の装置によれば、第１及び第２チップが高速で動作される集積度の高いＤＲＡＭ素子であり、上層チップである第２チップから発生する熱を熱伝逹特性が優秀なメタルコアを含むテープを介してグラウンド接着部、基板、ソルダボールにつながる熱伝逹通路に放出することができるために、ＭＣＰの熱的性能を改善（ＭＣＰ内での温度上昇によりリフレッシュ特性が悪化するのを防止）できる。
特開２００６−１２０１４４号公報 特開２００３−３３２５２４号公報
ところで、小型化や高性能化の要請に応えるため、近年のメモリにおいては、複数のメモリを実装したＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）構造やＰＯＰ（Ｐａｃｋａｇｅ−Ｏｎ−Ｐａｃｋａｇｅ）構造が採用されている。
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）では、時間の経過とともに該ＤＲＡＭに書き込まれたメモリセルのデータが消え去ることを防ぐため、所定の周期でデータを保持するためのリフレッシュ動作が必要となる。
ところが、ＤＲＡＭでは、温度が上昇するにつれてデータ保持時間が短くなるため、温度が上昇するにつれて頻繁にリフレッシュ動作を行うことが求められる。
そこで、ＤＲＡＭと該ＤＲＡＭとは異なる他のメモリとを実装するＭＣＰ構造では、前記他のメモリが放出する熱によってＤＲＡＭの温度が上昇すると、ＤＲＡＭがデータを保持する時間が短くなる。このため、ＤＲＡＭの温度が上昇するにつれて、データが消え去ることを防ぐことが困難になり、ＤＲＡＭのリフレッシュ動作の性能が劣ることが考えられる。
また、前記特許文献１に開示される複数のシステム状態を監視する手段（温度検出素子等）は、ＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ−Ｐａｃｋａｇｅ）デバイス内やＰＯＰ（Ｐａｃｋａｇｅ−Ｏｎ−Ｐａｃｋａｇｅ）デバイス内には付加できない。複数のチップダイが樹脂などで実装される（例えば積層される）デバイス構造では、前記監視手段を組み込むことは構造的に難しく、また前記デバイスの温度と消費電力に、前記監視手段自身の消費電力とその熱量が付加される。このため、監視手段によって、監視手段自身の消費電力とその熱量を除いた複数のシステム状態を正確に監視することが困難になる。
また、前記特許文献２に開示されるメタルコアを含むテープは、新たな材料によるコストの増加を招く。且つ、上層チップである第２チップの基板への多数の配線のレイアウトの柔軟性を阻害するとともに、前記配線と前記メタルテープとの電気的なショートによる歩留まり低下を招く。上層チップである第２チップと下層チップである第１チップとが、直に熱を共有する課題は開示されない。更に、上層チップと下層チップ間に備わる中層のチップに対するデータ保持のためのリフレッシュ保証が、メタルコアを含むテープを使用せずには、難しい。
且つ、前記特許文献２は、２つのチップダイが低抵抗で高熱伝導率な接続により熱共有接続された構造においての課題と解決手段を開示していない。具体的には、下層チップが上層チップの動作発熱を受領することによる下層チップのリフレッシュ特性の悪化、または、下層チップよりも高周波で動作する上層チップの動作発熱により、下層チップが下層チップの動作発熱よりも大きな上層チップの動作発熱を受領することによる下層チップのリフレッシュ特性の悪化等、の接続条件を含む構造とその熱環境を想定していない。更に、下層チップがコントローラからのアクセスを受けていないアイドルまたはパワーダウン状態（セルフリフレッシュ動作のみ）時に、上層チップがコントローラからの指令により大きな動作熱を発する場合も同様である。
この発明は、このような状況に鑑み提案されたものであって、複数のメモリの内の第１メモリとは異なる他のメモリが放出する熱の影響を受けて、第１メモリのリフレッシュ動作の性能が劣ることを防止することができる積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法を提供することを目的とする。
請求項１の発明に係る積層型メモリ装置は、所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリと不揮発性である第２メモリを含む複数のメモリが、マザー基板上に積層された積層型メモリ装置において、前記第１メモリと前記第２メモリ間に配置される絶縁体と、前記絶縁体の熱伝導率よりも高い熱伝導率である電気的接続体によって前記第１メモリと前記第２メモリが熱共通接続され、前記積層された複数のメモリの内の最下層に前記第１メモリを前記マザー基板上に配置し、その上位層に前記第２メモリを配置したことを特徴とする。
請求項１の発明に係る積層型メモリ装置によれば、マザー基板上に積層された複数のメモリの内の最下層に、所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリを配置し、高い熱伝導率である電気的接続体によって前記第１メモリと前記第２メモリが熱共有接続された第２メモリがその上位層に配置されている。
そこで、請求項１の発明に係る積層型メモリ装置によれば、第２メモリによって放出された熱が、熱共有接続された第１メモリを経由してマザー基板から放出される面積を、第１メモリの下面がマザー基板に対向する面積に亘って確保することができる。これにより、第２メモリに対するマザー基板の熱伝導率を上昇させることができ、第２メモリが放出する熱を、マザー基板に向けて移動させ易くすることができる。
したがって、請求項１の発明に係る積層型メモリ装置によれば、第２メモリが放出する熱を、マザー基板に向けて移動させ易くすることにより、リフレッシュ動作が必要な第１メモリの温度が上昇することを抑制し、第１メモリの温度上昇によって第１メモリに保持された記憶内容が消え去ることを防ぐことができる。これにより、第２メモリが放出する熱の影響を受けて、第２メモリと高い熱伝導率である電気的接続体によって熱共有接続された第１メモリのリフレッシュ動作の性能が劣ることを防止することができる。
請求項６の発明に係る積層型メモリ装置のリフレッシュ動作制御方法は、所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリを含む複数のメモリがマザー基板上に積層され、電気的接続体によって前記マザー基板上の電極端子に前記複数のメモリが共通接続された積層型メモリ装置のリフレッシュ動作制御方法において、前記複数のメモリには前記第１メモリが複数含まれ、前記積層された複数のメモリの内の最下層に配置された一の第１メモリのリフレッシュ動作周期である第１リフレッシュ動作周期と、前記最下層よりも前記積層された複数のメモリの内の最上層に近い位置に配置されて前記一の第１メモリよりも前記マザー基板に対する熱伝導率が低い他の第１メモリのリフレッシュ動作周期である第２リフレッシュ動作周期と、を異なる周期に設定する動作周期設定ステップを備えることを特徴とする。
請求項６の発明に係る積層型メモリ装置のリフレッシュ動作制御方法によれば、動作周期設定ステップによって、マザー基板上に積層された複数のメモリの内の最下層に配置された一の第１メモリの第１リフレッシュ動作周期と、前記最下層よりも前記積層された複数のメモリの内の最上層に近い位置に配置されて前記一の第１メモリよりも前記マザー基板に対する熱伝導率が低い他の第１メモリのリフレッシュ動作周期である第２リフレッシュ動作周期と、を異なる周期に設定している。
そこで、請求項６の発明に係る積層型メモリ装置のリフレッシュ動作制御方法によれば、マザー基板に対する他の第１メモリの熱伝導率が、マザー基板に対する一の第１メモリの熱伝導率よりも低いことにより、他の第１メモリの放熱効果が、一の第１メモリの放熱効果よりも低い。
このため、他の第１メモリに保持された記憶内容が消え去ることを防ぐために、他の第１メモリのリフレッシュ動作を、一の第１メモリのリフレッシュ動作よりも頻繁に行うことが必要になる場合においても、動作周期設定ステップによって、第１リフレッシュ動作周期とは別個に、第２リフレッシュ動作周期を設定することができる。
これにより、第２リフレッシュ動作周期を、第２メモリに保持された記憶内容が消え去ることを防ぐために十分な値に設定することができる。
本発明の積層型メモリ装置によれば、第２メモリが放出する熱を、マザー基板に向けて移動させ易くすることにより、高い熱伝導率である電気的接続体によって熱共有接続されたリフレッシュ動作が必要な第１メモリの温度が上昇することを抑制し、第１メモリの温度上昇によって第１メモリに保持された記憶内容が消え去ることを防ぐことができる。これにより、第１メモリと高い熱伝導率である電気的接続体によって熱共有接続された他のメモリが放出する熱の影響を受けて、第１メモリのリフレッシュ動作の性能が劣ることを防止することができる。
本発明の積層型メモリ装置のリフレッシュ動作制御方法によれば、動作周期設定ステップによって、第１リフレッシュ動作周期とは別個に、第２リフレッシュ動作周期を設定することができる。これにより、第２リフレッシュ動作周期を、第２メモリに保持された記憶内容が消え去ることを防ぐために十分な値に設定することができる。
＜実施形態１＞
本発明の実施形態１を、図１を参照しつつ説明する。図１は、実施形態１の半導体装置１の概略断面図である。半導体装置１は、本発明の積層型メモリ装置の一例である。半導体装置１は、マザー基板１０と、揮発性メモリであるシンクロナスＤＲＡＭ２０（ＳＤＲＡＭ２０）と、不揮発性メモリであるＮＡＮＤメモリ３０と、不揮発性メモリであるシンクロナスフラッシュメモリ４０（ＳＮＶＭ４０）とを備えている。半導体装置１では、各メモリ２０、３０、４０が組み合わされて、ＭＣＰが構成されている。また、ＳＤＲＡＭ２０とＳＮＶＭ４０は、ＳＤＲＡＭコントローラ（不図示）と通信し、ＮＡＮＤメモリ３０は、ＮＡＮＤメモリコントローラ（不図示）と通信する。メモリシステム１は、半導体装置１とＳＤＲＡＭコントローラとＮＡＮＤメモリコントローラから構成される。
ＳＤＲＡＭ２０とＳＮＶＭ４０は、同一な高周波数／またはＳＮＶＭ４０がＳＤＲＡＭ２０よりも高い周波数で動作し、ＮＡＮＤメモリ３０は、ＳＤＲＡＭ２０とＳＮＶＭ４０の動作周波数よりも低い低周波数で動作する。これらの動作に伴う発熱量は、一般的に周波数に依存する。よって、ＳＮＶＭ４０の発熱量は、ＮＡＮＤメモリ３０の発熱量よりも大きい。
メモリシステム１では、ＳＤＲＡＭコントローラ、ＳＤＲＡＭ２０とＳＮＶＭ４０が、チップセレクト信号を除いた同一の制御線（システムクロック信号、その他の各種クロック信号、各種コマンド信号、アドレス信号及びデータ信号）によって、３者間で共通接続される。ＳＤＲＡＭコントローラは、同一のコマンド体系（例えば、リードやライトコマンド）によって、ＳＤＲＡＭ２０とＳＮＶＭ４０を制御する。
前記共通接続された制御線は、メモリシステム１内または半導体装置１内において、低抵抗で高熱伝導率（例えば、金属系である５０〜４００Ｗ／ｍＫ）な金属系の材料で互いに共通に接続されている。
ＳＤＲＡＭコントローラ、ＳＤＲＡＭ２０とＳＮＶＭ４０は、互いの動作による発熱を短時間で共有する。特に、ＭＣＰデバイスやＰＯＰデバイス内の前記共通接続された制御線を通じて、熱を共有するからである。ＳＤＲＡＭ２０のメモリセルのデータ保持（維持）特性が熱要素により依存する場合、ＳＤＲＡＭ２０がＳＤＲＡＭコントローラからの指令による動作をしていなくとも（セルフリフレッシュ動作のみ）、ＳＮＶＭ４０の高速な動作により、ＳＮＶＭ４０の熱は、前記共通接続された制御線によってＳＤＲＡＭ２０へ短時間に熱を伝達、共有し、ＳＤＲＡＭ２０のメモリセルのデータ保持特性が劣化する。ＭＣＰデバイスやＰＯＰデバイス内の発熱量が最も大きなケースは、ＳＤＲＡＭ２０とＳＮＶＭ４０とが同時に動作する時であり、例えばＳＤＲＡＭコントローラの指令によりＳＤＲＡＭ２０とＳＮＶＭ４０間でデータ通信を行う動作である。
つまり、本願のデバイスの最も厳しい環境は、ＳＤＲＡＭ２０が自己の動作発熱に加えて、低抵抗で高熱伝導率な接続により熱共有接続されたＳＮＶＭ４０の動作発熱を受領する接続を含む構造とその熱環境である。
図１において、マザー基板１０の上面には、ボンディングワイヤ接続電極１１、１２が形成されている。マザー基板１０の下面には、半田ボール１５が取り付けられている。
ＳＤＲＡＭ２０は、接着剤層５０によって、マザー基板１０の上面に接着されている。マザー基板１０の上面とＳＤＲＡＭ２０の下面との間に熱硬化性のエポキシ系樹脂を充填することにより、接着剤層５０が形成される。ＳＤＲＡＭ２０に対しては、上記のリフレッシュ動作が行われる。ＳＤＲＡＭ２０は、セルフリフレッシュ機能（ＳＤＲＡＭコントローラから与えられるリフレッシュ周期情報によって、ＳＤＲＡＭ２０内部のタイマーに従って、リフレッシュ動作を自立的に行う機能）を備えている。
ＮＡＮＤメモリ３０は、ＳＤＲＡＭ２０の上面とＮＡＮＤメモリ３０の下面との間に形成される上記の接着剤層５１により、ＳＤＲＡＭ２０の上面に接着されている。
ＳＮＶＭ４０は、ＮＡＮＤメモリ３０の上面とＳＮＶＭ４０の下面との間に形成された上記の接着剤層５１により、ＮＡＮＤメモリ３０の上面に接着されている。
半導体装置１では、接着剤層５０と各接着剤層５１により、ＳＤＲＡＭ２０、ＮＡＮＤメモリ３０及びＳＮＶＭ４０が一体化される。各メモリ２０、３０、４０は、マザー基板１０上に積層される。
半導体装置１では、３層に亘って積層された各メモリ２０、３０、４０の内の最下層に、ＳＤＲＡＭ２０が位置する。３層に亘って積層された各メモリ２０、３０、４０の内の最上層には、ＳＮＶＭ４０が位置する。ＳＤＲＡＭ２０とＳＮＶＭ４０との間には、ＮＡＮＤメモリ３０が位置する。
ＳＤＲＡＭ２０は、リード線接続電極２５を備えている。各リード線接続電極２５は、Ａｕ（金）ワイヤ６１を用いることにより、マザー基板１０のボンディングワイヤ接続電極１１とワイヤボンディングを行う。
ＳＮＶＭ４０は、リード線接続電極４５を備えている。各リード線接続電極４５は、Ａｕワイヤ６２を用いることにより、マザー基板１０のボンディングワイヤ接続電極１１とワイヤボンディングを行う。ＳＤＲＡＭ２０のリード線接続電極２５及びＳＮＶＭ４０のリード線接続電極４５は、同一の半田ボール１５へ電気的に接続且つ／または同一のボンディングワイヤ接続電極１１に共通にワイヤボンディングされている。つまり、ＳＤＲＡＭ２０とＳＮＶＭ４０は、ＭＣＰである半導体装置１内で、高い熱伝導率である電気的接続体によって熱共有接続されている。ＳＤＲＡＭ２０とＳＮＶＭ４０は、共通のＳＤＲＡＭコントローラから指令を受けて動作する受動デバイスであるからである。
ＮＡＮＤメモリ３０は、リード線接続電極３５を備えている。各リード線接続電極３５は、Ａｕワイヤ６３を用いることにより、マザー基板１０のボンディングワイヤ接続電極１２とワイヤボンディングを行う。各リード線接続電極３５は、上記のボンディングワイヤ接続電極１１とは異なるボンディングワイヤ接続電極１２にワイヤボンディングされている。つまり、ＮＡＮＤメモリ３０は、ＭＣＰである半導体装置１内で、ＳＤＲＡＭ２０とＳＮＶＭ４０は、高い熱伝導率である電気的接続体によって熱共有接続されていない。ＮＡＮＤメモリ３０は、ＳＤＲＡＭコントローラとは異なるＮＡＮＤメモリコントローラから指令を受けて動作する受動デバイスであるからである。
半導体装置１では、各Ａｕワイヤ６１〜６３、各メモリ２０、３０、４０及び接着剤層５０、５１を、それぞれモールド樹脂７０により封止している。
本実施形態では、上記のように、高い熱伝導率である電気的接続体によってＳＮＶＭ４０と熱共有接続されたＳＤＲＡＭ２０は、接着剤層５０を挟んで、マザー基板１０の上面に配置される。このため、接着剤層５０を介してマザー基板１０から放出される面積を、ＳＤＲＡＭ２０の下面がマザー基板１０と対向する面積に亘って確保することができる。つまり、高熱伝導率な金属系の材料で互いに共通に接続された制御線で熱共有する２つのチップにおいて、ＳＤＲＡＭ２０は、ＳＮＶＭ４０が発する熱からＤＲＡＭ２０のリフレッシュ特性の悪化を防止することができる。
接着剤層５０を介してマザー基板１０から放出される面積を、ＳＤＲＡＭ２０の下面がマザー基板１０と対向する面積に亘って確保することにより、ＳＮＶＭ４０に対するマザー基板１０の熱伝導率の値を上昇（アシスト）させる。これにより、ＳＮＶＭ４０に対するマザー基板１０の熱抵抗の値を更に低下させることができる。
本実施形態では、上記のように、３層に亘って積層された各メモリ２０、３０、４０の内の最下層に、ＳＤＲＡＭ２０が位置する。これに対し、３層に亘って積層された各メモリ２０、３０、４０の内の最上層に、ＳＮＶＭ４０が位置する。
上記の最下層に位置するＳＤＲＡＭ２０は、上記の最上層に位置するＳＮＶＭ４０から遠ざけて配置されている。
本実施形態では、上記のように、接着剤層５１を挟んで、ＮＡＮＤメモリ３０の上面にＳＮＶＭ４０が配置されている。つまり、高い熱伝導率である電気的接続体によって熱共有接続されたＳＮＶＭ４０とＳＤＲＡＭ２０が、ＮＡＮＤメモリ３０を挟み込むサンドイッチ構造である。ＳＮＶＭ４０のＮＡＮＤメモリ３０に対する熱の影響について、ＳＮＶＭ４０によって放出された熱は、ＮＡＮＤメモリ３０とＳＮＶＭ４０との間の接着剤層５１と、ＮＡＮＤメモリ３０とＳＤＲＡＭ２０との間の接着剤層５１の各熱抵抗値に応じ、ＮＡＮＤメモリ３０に伝えられる。両者は、互いの電気信号がＭＣＰ内で共通接続されないからである。
上記のＡｕワイヤ６３の熱伝導率の値（例えば、金属系である５０Ｗ／ｍＫ〜４００Ｗ／ｍＫ）は、各接着剤層５１の熱伝導率の値（例えば、ポリイミド、シリコーン、エポキシ系熱伝導性接着剤である０．２Ｗ／ｍＫ〜０．８Ｗ／ｍＫ）に比べて大きい。このため、Ａｕワイヤ６３の熱抵抗の値は、各接着剤層５１の熱抵抗の値に比べて小さい。そこで、上記の接着剤層５１を通じ、サンドイッチ構造であるＳＮＶＭ４０を経由してＮＡＮＤメモリ３０に伝えられた熱と、ＳＮＶＭ４０からＳＤＲＡＭ２０を経由してＮＡＮＤメモリ３０に伝えられた熱の両者は、Ａｕワイヤ６３を通じ、マザー基板１０に伝わりやすくなる。これにより、ＳＮＶＭ４０の放熱効果が高まる。つまり、高い熱伝導率で熱共有接続された２つのチップダイと、それに挟まれた熱共有接続されないその他のチップダイである３つのチップダイによりサンドイッチ構造とした積層型メモリ装置では、前記２つのチップダイに発生した熱は、それに挟まれた前記その他のチップダイを経由して、その熱の放熱がアシストされるという相乗効果を備える。
この特徴は、互いの電気信号が高い熱伝導率で共有接続するＳＮＶＭ４０とＳＤＲＡＭ２０の熱が、それら２つのチップダイ間に配置され、ＳＮＶＭ４０とＳＤＲＡＭ２０の信号線とは異なる高い熱伝導率でマザー基板１０へ接続された信号線を備えるＮＡＮＤメモリ３０を、ヒートシンクとして利用できる点である。つまり、低周波数で動作する／または非活性状態のＮＡＮＤメモリ３０のチップが、サンドイッチ構造である高周波数で動作するＳＮＶＭ４０とその熱を共有するＳＤＲＡＭ２０の放熱手段として、新たな材料、特別な構造なくして兼用できる。
本実施形態では、ＳＤＲＡＭ２０は、本発明の第１メモリの一例である。ＳＮＶＭ４０は、本発明の第２メモリの一例である。ＮＡＮＤメモリ３０は、本発明の第３メモリの一例である。接着剤層５０、５１は、本発明の絶縁体の一例である。
本実施形態では、ボンディングワイヤ接続電極１１または半田ボール１５は、本発明の第１メモリと第２メモリとが共通接続された電極端子の一例である。ボンディングワイヤ接続電極１２は、本発明の他の電極端子の一例である。
＜実施形態１の効果＞
本実施形態の半導体装置１では、マザー基板１０に３層に亘って積層された各メモリ２０、３０、４０の内の最下層に、リフレッシュ動作が必要なＳＤＲＡＭ２０が位置し、高い熱伝導率である電気的接続体によってＳＤＲＡＭ２０（２０）と熱共有接続するＳＮＶＭ４０（４０）が、その上位層に位置する。
そこで、本実施形態の半導体装置１によれば、ＳＮＶＭ４０によって放出された熱が、熱共有接続されたＳＤＲＡＭ２０を経由してマザー基板１０から放出される面積を、ＳＤＲＡＭ２０の下面がマザー基板１０に対向する面積に亘って確保することができる。これにより、ＳＮＶＭ４０に対するマザー基板１０の熱伝導率を上昇させることができ、ＳＮＶＭ４０が放出する熱を、マザー基板１０に向けて移動させ易くすることができる。
したがって、本実施形態の半導体装置１によれば、ＳＮＶＭ４０が放出する熱を、マザー基板１０に向けて移動させ易くすることにより、ＳＤＲＡＭ２０の温度が上昇することを抑制し、ＳＤＲＡＭ２０の温度上昇によって該ＳＤＲＡＭ２０のメモリセルのコンデンサに蓄積された電荷が消失することを防ぐことができる。これにより、ＳＮＶＭ４０が放出する熱の影響を受けて、ＳＮＶＭ４０と高い熱伝導率である電気的接続体によって熱共有接続されたＳＤＲＡＭ２０のリフレッシュ動作の性能が劣ることを防止することができる。
本実施形態の半導体装置１では、ＳＮＶＭ４０の動作周波数は、ＳＤＲＡＭ２０の動作周波数よりも高い／または同じである。
そこで、本実施形態の半導体装置１によれば、ＳＮＶＭ４０の動作に伴う発熱量は、ＳＤＲＡＭ２０の動作に伴う発熱量よりも多く／または同じである。
したがって、本実施形態の半導体装置１によれば、ＳＮＶＭ４０が放出する熱の影響を受けて、ＳＤＲＡＭ２０の温度が上昇することを抑えることができる。特に、ＳＤＲＡＭ２０が外部からアクセスされていない状態に於いて（即ち、データ保持のための内部リフレッシュ動作のみを行っている状態）、ＳＮＶＭ４０が放出する熱の影響を受けて、ＳＤＲＡＭ２０の温度が上昇することを抑えることができる。
本実施形態の半導体装置１では、マザー基板１０に３層に亘って積層された各メモリ２０、３０、４０の内の最上層にＳＤＲＡＭ２０（２０）と熱共有接続するＳＮＶＭ４０（４０）が位置し、その中間層には、ＳＤＲＡＭ２０とＳＮＶＭ４０とは共通接続されないＮＡＮＤメモリ３０（３０）が位置する。
そこで、本実施形態の半導体装置１によれば、ＳＤＲＡＭ２０を、３層に亘って積層された各メモリ２０、３０、４０の内の最上層に位置するＳＮＶＭ４０から遠ざけて配置し、且つＮＡＮＤメモリ３０を熱共有接続されたＳＤＲＡＭ２０とＳＮＶＭ４０のヒートシンクとすることができる。
したがって、本実施形態の半導体装置１によれば、ＳＮＶＭ４０が放出する熱の影響を受けて、ＳＤＲＡＭ２０の温度が上昇することを抑えることができる。
本実施形態の半導体装置１によれば、３層に亘って積層されたＳＤＲＡＭ２０、ＮＡＮＤメモリ３０及びＳＮＶＭ４０では、ＳＤＲＡＭ２０とＳＮＶＭ４０との間に、上記のボンディングワイヤ接続電極１１とは異なるボンディングワイヤ接続電極１２にワイヤボンディングされたＮＡＮＤメモリ３０が配置されている。
そこで、本実施形態の半導体装置１によれば、ＮＡＮＤメモリ３０のリード線接続電極３５に接続されて熱伝導性に優れたＡｕワイヤ６３を通じ、ＳＮＶＭ４０が放出する熱を、ボンディングワイヤ接続電極１２及びマザー基板１０に伝えることができる。これにより、ＮＡＮＤメモリ３０のヒートシンク効果が最大限に発揮できる。特に、ＳＤＲＡＭ２０／ＳＮＶＭ４０のメモリコントローラとは異なるメモリコントローラで制御されるＮＡＮＤメモリ３０が、非活性な状態に於いて、ＳＮＶＭ４０が放出する熱の影響を受けて、ＳＤＲＡＭ２０の温度が上昇することを抑えることができる。
本実施形態の半導体装置１では、ＳＮＶＭ４０の動作周波数は、ＮＡＮＤメモリ３０の動作周波数よりも高い。
そこで、本実施形態の半導体装置１によれば、ＳＮＶＭ４０の動作に伴う発熱量は、ＮＡＮＤメモリ３０の動作に伴う発熱量よりも多い。
したがって、本実施形態の半導体装置１によれば、ＮＡＮＤメモリ３０のヒートシンク効果が最大限に発揮できる。
＜実施形態２＞
本発明の実施形態２を、図２ないし図４を参照しつつ説明する。図２は、実施形態２の半導体装置２の概略断面図である。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を簡略化する。半導体装置２は、マザー基板１０と、揮発性メモリであるシンクロナスＤＲＡＭ２０Ａ、２０Ｂ（ＳＤＲＡＭ２０Ａ、ＳＤＲＡＭ２０Ｂ）と、不揮発性メモリであるＮＡＮＤメモリ３０Ａ、３０Ｂと、不揮発性メモリであるシンクロナスフラッシュメモリ４０（ＳＮＶＭ４０）とを備えている。半導体装置２では、実施形態１の半導体装置１と同様に、ＭＣＰが構成されている。ＳＤＲＡＭ２０Ａ、ＳＤＲＡＭ２０ＢとＳＮＶＭ４０は、低抵抗で高熱伝導率な金属系の材料で互いに共通に接続され、熱共有されている。ＮＡＮＤメモリ３０Ａと３０Ｂは、低抵抗で高熱伝導率な金属系の材料で互いに共通に接続され、熱共有されている。
ＳＤＲＡＭ２０Ａは、接着剤層５０によって、マザー基板１０の上面に接着されている。ＳＤＲＡＭ２０Ａに対しては、上記のリフレッシュ動作が行われる。ＳＤＲＡＭ２０Ａは、セルフリフレッシュ機能を備えている。
ＮＡＮＤメモリ３０Ａは、ＳＤＲＡＭ２０Ａの上面とＮＡＮＤメモリ３０Ａの下面との間に形成される上記の接着剤層５１により、ＳＤＲＡＭ２０Ａの上面に接着されている。
ＳＤＲＡＭ２０Ｂは、ＮＡＮＤメモリ３０Ａの上面とＳＤＲＡＭ２０Ｂの下面との間に形成される上記の接着剤層５１により、ＮＡＮＤメモリ３０Ａの上面に接着されている。ＳＤＲＡＭ２０Ｂに対しては、上記のリフレッシュ動作が行われる。ＳＤＲＡＭ２０Ｂは、セルフリフレッシュ機能を備えている。
ＮＡＮＤメモリ３０Ｂは、ＳＤＲＡＭ２０Ｂの上面とＮＡＮＤメモリ３０Ｂの下面との間に形成される上記の接着剤層５１により、ＳＤＲＡＭ２０Ｂの上面に接着されている。
ＳＮＶＭ４０は、ＮＡＮＤメモリ３０Ｂの上面とＳＮＶＭ４０の下面との間に形成される上記の接着剤層５１により、ＮＡＮＤメモリ３０Ｂの上面に接着されている。
半導体装置２では、接着剤層５０と各接着剤層５１により、各メモリ２０Ａ、３０Ａ、２０Ｂ、３０Ｂ、４０が一体化される。各メモリ２０Ａ、３０Ａ、２０Ｂ、３０Ｂ、４０は、マザー基板１０上に積層される。
半導体装置２では、５層に亘って積層された各メモリ２０Ａ、３０Ａ、２０Ｂ、３０Ｂ、４０の最下層に、ＳＤＲＡＭ２０Ａが位置する。５層に亘って積層された各メモリ２０Ａ、３０Ａ、２０Ｂ、３０Ｂ、４０の最上層には、ＳＮＶＭ４０が位置する。前記最下層に位置するＳＤＲＡＭ２０Ａよりも前記最上層に位置するＳＮＶＭ４０に近い位置には、ＳＤＲＡＭ２０Ｂが配置されている。
半導体装置２では、ＳＤＲＡＭ２０ＡとＳＤＲＡＭ２０Ｂとの間に、ＮＡＮＤメモリ３０Ａが位置する。ＳＤＲＡＭ２０ＢとＳＮＶＭ４０との間には、ＮＡＮＤメモリ３０Ｂが位置する。
ＳＤＲＡＭ２０Ａの各リード線接続電極２５は、Ａｕワイヤ６１を用いることにより、ボンディングワイヤ接続電極１１とワイヤボンディングを行う。ＳＤＲＡＭ２０Ｂの各リード線接続電極２５は、Ａｕワイヤ６５を用いることにより、ボンディングワイヤ接続電極１１とワイヤボンディングを行う。
ＮＡＮＤメモリ３０Ａの各リード線接続電極３５は、Ａｕワイヤ６３を用いることにより、ボンディングワイヤ接続電極１２とワイヤボンディングを行う。ＮＡＮＤメモリ３０Ｂの各リード線接続電極３５は、Ａｕワイヤ６６を用いることにより、ボンディングワイヤ接続電極１２とワイヤボンディングを行う。
本実施形態では、実施形態１のＳＤＲＡＭ２０と同様に、ＳＤＲＡＭ２０Ａが、接着剤層５０を挟んで、マザー基板１０の上面に配置されている。このため、上述したように、ＳＤＲＡＭ２０Ａに対するマザー基板１０の熱伝導率の値を、上昇させることができる。これにより、ＳＮＶＭ４０が放出する熱を、マザー基板１０に向けて移動させ易くすることができる。
これに対し、ＳＤＲＡＭ２０Ｂは、ＮＡＮＤメモリ３０ＡとＮＡＮＤメモリ３０Ｂとの間に挟まれて配置されている。そこで、ＳＤＲＡＭ２０Ｂは、発熱体であるＮＡＮＤメモリ３０ＡとＮＡＮＤメモリ３０Ｂとの間に挟まれている。
このため、ＳＤＲＡＭ２０Ｂでは、各ＮＡＮＤメモリ３０Ａ、３０Ｂが放出する熱の影響を受けて、温度の上昇が起こりやすくなる。加えて、ＳＤＲＡＭ２０Ｂからマザー基板１０までの距離は、ＳＤＲＡＭ２０Ａからマザー基板１０までの距離に比べて長い（遠い）。このため、マザー基板１０に対するＳＤＲＡＭ２０Ｂの熱伝導率は、マザー基板１０に対するＳＤＲＡＭ２０Ａの熱伝導率に比べて小さい。したがって、ＳＤＲＡＭ２０Ｂの放熱効果は、ＳＤＲＡＭ２０Ａの放熱効果よりも劣る。
本実施形態では、ＳＤＲＡＭ２０Ａは、本発明の一の第１メモリの一例である。ＳＤＲＡＭ２０Ｂは、本発明の他の第１メモリの一例である。ＳＮＶＭ４０は、本発明の第２の一例である。
図３は、ＳＤＲＡＭコントローラ８０の回路ブロック図である。ＳＤＲＡＭコントローラ８０は、半導体装置２の外部から上記の各メモリ２０Ａ、２０Ｂ、４０に接続される。ＳＤＲＡＭコントローラ８０は、モードレジスタ情報として、上記のＳＤＲＡＭ２０Ａ、２０Ｂに、周期設定情報を発行する。
ＳＤＲＡＭコントローラ８０は、要求認識部１００と、演算アルゴリズムプロセッサ１０３と、コマンド発生部１０４と、アドレス発生部１０５と、データ発生部１０６と、メモリインタフェース部１０７と、第１モードレジスタ２０１と、第２モードレジスタ２０２とを備えている。
要求認識部１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）から送信されるメモリ要求信号を認識する。メモリ要求信号は、上記の各メモリ２０Ａ、３０Ａ、２０Ｂ、３０Ｂ、４０へのデータアクセスのために用いられる。
要求認識部１００は、ＳＤＲＡＭ２０Ａ、２０Ｂにアクセスする場合には、ＳＤ要求信号を出力する。要求認識部１００は、ＳＮＶＭ４０にアクセスする場合には、ＳＮＶＭ要求信号を出力する。
演算アルゴリズムプロセッサ１０３は、各メモリ２０Ａ、２０Ｂ、４０との通信を行うにあたっての仕様（コマンド種類、レイテンシ、バースト長、アドレス、データ等）に準じ、所定のルーチンで通信規則を発行する。
第１モードレジスタ２０１は、ＳＤＲＡＭ２０Ａのメモリセルのリフレッシュを管理する。第１モードレジスタ２０１は、第１モードレジスタ値設定部（第１動作周期設定部）２１０を備えている。上記のＳＮＶＭ要求信号は、第１モードレジスタ値設定部２１０に入力される。
第１モードレジスタ２０１は、演算アルゴリズムプロセッサ１０３に、第１モードレジスタ信号Ｓ１を出力する。
第２モードレジスタ２０２は、ＳＤＲＡＭ２０Ｂのメモリセルのリフレッシュを管理する。第２モードレジスタ２０２は、第２モードレジスタ値設定部（第２動作周期設定部）２２０を備えている。上記のＳＮＶＮ要求信号は、第２モードレジスタ値設定部２２０に入力される。
第２モードレジスタ２０２は、演算アルゴリズムプロセッサ１０３に、第２モードレジスタ信号Ｓ２を出力する。
コマンド発生部１０４は、演算アルゴリズムプロセッサ１０３からの指令に応じ、所定のコマンド制御信号を発生させる。アドレス発生部１０５は、演算アルゴリズムプロセッサ１０３からの指令に応じ、所定のアドレス信号を発生させる。データ発生部１０６は、演算アルゴリズムプロセッサ１０３からの指令に応じ、所定のデータ信号を発生させる。
メモリインタフェース部１０７は、上記の各メモリ２０Ａ、２０Ｂ、４０に、上記のコマンド制御信号、アドレス信号及びデータ信号を、それぞれ送信する。なお、各メモリ２０Ａ、２０Ｂ、４０からのデータをＣＰＵへ伝送する回路ブロック図については、図示を省略した。
ＳＤＲＡＭコントローラ８０は、以下に説明するように動作する。要求認識部１００は、ＳＮＶＭ４０に対するメモリ要求信号を認識すると、演算アルゴリズムプロセッサ１０３、第１モードレジスタ値設定部２１０及び第２モードレジスタ値設定部２２０に、ＳＮＶＭ要求信号を出力する。
第１モードレジスタ２０１は、上記の第１モードレジスタ信号Ｓ１として、演算アルゴリズムプロセッサ１０３に、電源投入後のＳＤＲＡＭ２０Ａのイニシャライズシーケンス時に設定する基本リフレッシュ動作周期管理情報（３２μｓ）から第１リフレッシュ動作周期管理情報（１６μｓ）へ変更する管理情報を出力する。
演算アルゴリズムプロセッサ１０３は、第１モードレジスタ信号Ｓ１に従って、コマンド発生部１０４に、モードレジスタ設定コマンドを発生させるように指令する。第１リフレッシュ動作周期管理情報（１６μｓ）を示すレジスタコードは、アドレス発生１０５またはデータ発生部１０６によって発行される。
第２モードレジスタ２０２は、上記の第２モードレジスタ信号Ｓ２として、演算アルゴリズムプロセッサ１０３に、ＳＤＲＡＭ２０Ｂのイニシャライズシーケンス時に設定する基本リフレッシュ動作周期管理情報（３２μｓ）から第２リフレッシュ動作周期管理情報（８μｓ）へ変更する管理情報を出力する。本実施形態では、ＳＤＲＡＭ２０Ｂの第２リフレッシュ動作の周期（８μｓ）を、ＳＤＲＡＭ２０Ａの第１リフレッシュ動作の周期（１６μｓ）よりも短い周期に設定している。
演算アルゴリズムプロセッサ１０３は、第２モードレジスタ信号Ｓ２に従って、コマンド発生部１０４に、モードレジスタ設定コマンドを発生させるように指令する。第２リフレッシュ動作周期管理情報（８μｓ）を示すレジスタコードは、アドレス発生１０５またはデータ発生部１０６によって発行される。
図４は、上記のＳＤＲＡＭ２０Ａの回路ブロック図である。ＳＤＲＡＭ２０Ａは、コマンド判定回路２１と、モードレジスタ２２と、リフレッシュ制御回路２３と、メモリセル２４と、リフレッシュ管理部２５とを備えている。
コマンド判定回路２１は、コマンドデコーダ回路２１Ａを備えている。コマンドデコーダ回路２１Ａには、クロック信号ＣＬＫ及び各種信号ＳＩＧＮＡＬＳが入力される。各種信号ＳＩＧＮＡＬＳとは、チップセレクト信号ＣＳ、ロウアドレスセレクト信号ＲＡＳ＃、カラムアドレスセレクト信号ＣＡＳ＃、ライトイネーブル信号ＷＥ＃である。
コマンドデコーダ回路２１Ａは、上記のＳＤＲＡＭコントローラ８０によって発生させたモードレジスタ設定コマンドを認識する。その後、コマンドデコーダ回路２１Ａは、モードレジスタ２２に、モードレジスタ設定信号を出力する。
モードレジスタ２２には、データ信号ＤＱが入力される。データ信号ＤＱには、上記の第１リフレッシュ動作周期管理情報であるレジスタコードが含まれる。
モードレジスタ２２は、モードレジスタ設定信号に従って、第１リフレッシュ動作周期管理情報を取り込む。その後、モードレジスタ２２は、リフレッシュ管理部２５に、第１リフレッシュ動作周期情報信号を出力する。
リフレッシュ管理部２５は、タイマ２７を備えている。タイマ２７は、メモリセル２４のリフレッシュ動作周期を計測する。リフレッシュ管理部２５は、上記の第１リフレッシュ動作周期管理情報に対応させて、リフレッシュ動作周期（ここでは１６μｓ）毎に、リフレッシュ制御回路２３に対して、第１リフレッシュ要求信号を出力する。
リフレッシュ制御回路２３は、リフレッシュアドレスカウンタ２６を備えている。リフレッシュアドレスカウンタ２６は、上記の第１リフレッシュ要求信号に対応させて、第１リフレッシュアドレスを生成する。
リフレッシュ制御回路２３は、メモリセル２４に対して、第１リフレッシュアドレスと共に、メモリセル制御信号を出力する。
第１リフレッシュアドレス及びメモリセル制御信号に従って、メモリセル２４のリフレッシュ（データ保持のための再電荷注入）が行われる。
上記のＳＤＲＡＭ２０Ｂについても、ＳＤＲＡＭ２０Ａ（図４参照。）と同様に、コマンド判定回路２１と、モードレジスタ２２と、リフレッシュ制御回路２３と、メモリセル２４と、リフレッシュ管理部２５とを備えている。
ＳＤＲＡＭ２０Ｂでは、モードレジスタ２２に、データ信号ＤＱ（上記の第２リフレッシュ動作周期管理情報）が入力される。
ＳＤＲＡＭ２０Ｂでは、上記のモードレジスタ設定信号に従って、モードレジスタ２２が、第２リフレッシュ動作周期管理情報を取り込む。その後、モードレジスタ２２は、リフレッシュ管理部２５に、第２リフレッシュ動作周期情報信号を出力する。
リフレッシュ管理部２５は、上記の第２リフレッシュ動作周期管理情報に対応させて、リフレッシュ動作周期（ここでは８μｓ）毎に、リフレッシュ制御回路２３に対して、第２リフレッシュ要求信号を出力する。
リフレッシュアドレスカウンタ２６は、上記の第２リフレッシュ要求信号に対応させて、第２リフレッシュアドレスを生成する。
第２リフレッシュアドレス及びメモリセル制御信号に従って、メモリセル２４のリフレッシュ動作が行われる。
本実施形態では、本発明のメモリシステムの一例は、ＳＤＲＡＭコントローラ８０とＳＤＲＡＭ２０Ａ、２０Ｂ、ＳＮＶＭ４０を含む。また、ＳＤＲＡＭコントローラ８０は、半導体装置２に含まれても良いし、後述する図５の様に積層された異なる樹脂で封止された複数の半導体装置に含まれても良い。
本実施形態では、リフレッシュ動作周期（１６μｓ）は、本発明の第１リフレッシュ動作周期の一例である。リフレッシュ動作周期（８μｓ）は、本発明の第２リフレッシュ動作周期の一例である。電源投入後のＳＤＲＡＭ２０Ａのイニシャライズシーケンス時に設定するリフレッシュ動作周期（３２μｓ）は、本発明の基本リフレッシュ動作周期の一例である。
本実施形態では、第１モードレジスタ値設定部２１０は、本発明の第１動作周期設定部の一例である。第２モードレジスタ値設定部２２０は、本発明の第２動作周期設定部の一例である。第１モードレジスタ値設定部２１０と第２モードレジスタ値設定部２２０は、本発明の動作周期設定部の一例である。
本実施形態では、第１モードレジスタ値設定部２１０によって、ＳＤＲＡＭ２０Ａに対するリフレッシュ動作周期（１６μｓ）を、ＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期（８μｓ）よりも長い周期に設定することは、本発明の第１動作周期設定ステップの一例である。
本実施形態では、第２モードレジスタ値設定部２２０によって、ＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期（８μｓ）を、ＳＤＲＡＭ２０Ａに対するリフレッシュ動作周期（１６μｓ）よりも短い周期に設定することは、本発明の第２動作周期設定ステップの一例である。
＜実施形態２の効果＞
本実施形態の半導体装置２では、マザー基板１０に対するＳＤＲＡＭ２０Ｂの熱伝導率が、マザー基板１０に対するＳＤＲＡＭ２０Ａの熱伝導率よりも低い。これにより、ＳＤＲＡＭ２０Ｂの放熱効果がＳＤＲＡＭ２０Ａの放熱効果よりも劣る。このため、ＳＤＲＡＭ２０Ｂのメモリセル２４のコンデンサに蓄積された電荷が消失することを防ぐために、ＳＤＲＡＭ２０Ｂのリフレッシュ動作を、ＳＤＲＡＭ２０Ａのリフレッシュ動作よりも頻繁に行うことが必要になる。
本実施形態の半導体装置２では、第１モードレジスタ値設定部２１０及び第２モードレジスタ値設定部２２０によって、上記の最下層に位置するＳＤＲＡＭ２０Ａに対するリフレッシュ動作周期（１６μｓ）を、ＳＤＲＡＭ２０Ａよりも放熱効果が劣り該ＳＤＲＡＭ２０Ａよりも上記の最上層に位置するＳＮＶＭ４０に近い位置に配置されたＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期（８μｓ）とは異なる周期に設定している。
そこで、本実施形態の半導体装置２及びそのリフレッシュ動作制御方法によれば、上記のように、ＳＤＲＡＭ２０Ｂのリフレッシュ動作を、ＳＤＲＡＭ２０Ａのリフレッシュ動作よりも頻繁に行うことが必要になる場合であっても、ＳＤＲＡＭ２０Ａに対するリフレッシュ動作周期とは別個に、第２モードレジスタ値設定部２２０によって、ＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期を設定することができる。
これにより、本実施形態の半導体装置２及びそのリフレッシュ動作制御方法では、ＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期（８μｓ）を、ＳＤＲＡＭ２０Ｂのメモリセル２４のコンデンサに蓄積された電荷が消失することを防ぐために十分な周期に設定することが可能になる。
本実施形態の半導体装置２では、ＳＤＲＡＭ２０Ａ、ＳＤＲＡＭ２０ＢとＳＮＶＭ４０が、高い熱伝導率である電気的接続体によって熱共有接続され、共通のＳＤＲＡＭコントローラから指令を受けて動作する。これにより、ＳＮＶＭ４０アクセス時には、ＳＤＲＡＭ２０ＡとＳＤＲＡＭ２０Ｂのそれぞれの放熱効果に応じて、イニシャライズシーケンス時に設定する基本リフレッシュ動作周期管理情報（３２μｓ）から第１リフレッシュ動作周期管理情報（１６μｓ）、第２リフレッシュ動作周期管理情報（８μｓ）へ変更する。
そこで、本実施形態のＳＤＲＡＭコントローラ及びそのリフレッシュ動作制御方法によれば、上記のＳＤＲＡＭ２０Ａ、ＳＤＲＡＭ２０Ｂのそれぞれのメモリセル２４のコンデンサに蓄積された電荷が消失することを防ぐことができる最適なリフレッシュ動作周期を設定することが可能となる。
本実施形態の半導体装置２では、マザー基板１０に対するＳＤＲＡＭ２０Ｂの熱伝導率が、マザー基板１０に対するＳＤＲＡＭ２０Ａの熱伝導率よりも低い。これにより、ＳＤＲＡＭ２０Ｂの放熱効果はＳＤＲＡＭ２０Ａの放熱効果よりも劣る。このため、ＳＤＲＡＭ２０Ｂの温度上昇によって、ＳＤＲＡＭ２０Ｂのメモリセル２４のコンデンサに蓄積された電荷が消失するまでに要する時間は、ＳＤＲＡＭ２０Ａのメモリセル２４のコンデンサに蓄積された電荷が消失するまでに要する時間に比べて短くなる。
本実施形態の半導体装置２では、第２モードレジスタ値設定部２２０によって、ＳＤＲＡＭ２０Ａよりも放熱効果が劣るＳＤＲＡＭ２０Ｂに対するリフレッシュ動作周期（８μｓ）を、ＳＤＲＡＭ２０Ａに対するリフレッシュ動作周期（１６μｓ）よりも短い周期に設定している。
そこで、本実施形態の半導体装置２及びそのリフレッシュ動作制御方法によれば、上記のＳＤＲＡＭ２０Ａに加えてＳＤＲＡＭ２０Ｂについても、該ＳＤＲＡＭ２０Ｂの温度上昇を考慮して、ＳＤＲＡＭ２０Ｂのメモリセル２４のコンデンサに蓄積された電荷が消失することを防ぐことができる最適なリフレッシュ動作周期を設定することが可能となる。
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。例えば、本発明の動作周期設定部は、第１モードレジスタ値設定部２１０と第２モードレジスタ値設定部２２０の機能を一つにした設定部であってもよい。また、メモリ２０Ａの基本リフレッシュ動作周期管理情報（３２μｓ）に余裕がある場合、ＳＮＶＭ４０に対するメモリ要求信号に対応して、第２モードレジスタ２０２のみを変更して第２リフレッシュ動作周期管理情報（１６μｓ）へ変更する管理情報を出力する様にしても良い。ＳＤＲＡＭ２０Ａの放熱効果は、ＳＤＲＡＭ２０Ｂの放熱効果よりも勝るからである。更に、上述した実施形態とは異なり、所定の周期（例えば、８μｓや１６μｓ）毎に発行されるリフレッシュコマンドによって、ＳＤＲＡＭのメモリセルのリフレッシュ動作を実行してもよい。
上述した実施形態とは異なり、熱硬化性のエポキシ系樹脂に代えて、良好な熱伝導性を有する接着剤によって、上記の接着剤層５０、５１を形成してもよい。
上述した実施形態とは異なり、ボンディングワイヤに代えて、ＴＡＢやその他の接続手段によって、上記のチップ間やマザー基板への電気的接続を形成してもよい。
上述した実施形態１の半導体装置（ＭＣＰ）とは異なり、図５の実施形態１の他の半導体装置（ＰＯＰ）にも適用できる。図５において、接着剤層５０、５１は図示を省略している。マザー基板１０を基準にして、チップ１、チップ２とチップ３は、積層の関係で構成される。チップ２とチップ３のそれぞれのワイヤボンディングは、マザー基板３０のボール１１０に共通に接続され、マザー基板２０を経由してマザー基板２０上のチップ１へ接続される。ボール２１０は、マザー基板２０上のチップ１とマザー基板上の図示されないＣＰＵ等のデバイスを接続する信号線である。実施形態１と同様に、チップ３の動作に伴い発生する熱は、高熱伝導率な金属系の材料（ワイヤボンディング、マザー基板３０上のメタライスされた金属配線）を通じて、チップ２と直に共有する。データ保持のためのリフレッシュ動作が必要なチップ２は、実施形態１と同様に、チップ２自身の放熱効率を向上させることにより、リフレッシュ特性の悪化を防止している。マザー基板３０の熱は、マザー基板３０に備わるすべてのボール１１０、マザー基板２０、マザー基板２０に備わるすべてのボール２１０を通じて、マザー基板１０へ放熱させる。
また、チップ３に伴い発生する熱は、高熱伝導率な金属系の材料（ワイヤボンディング、ボール１１０、マザー基板２０上のメタライスされた金属配線）を通じて、チップ１と直に共有する。チップ１は、前述と同様に、チップ１自身の放熱効率を向上させることにより、チップ３に伴い発生する熱は、マザー基板２０、マザー基板２０に備わるすべてのボール２１０を通じて、マザー基板１０へ放熱させる。
尚、マザー基板２０とそれに積層されるチップ１と、マザー基板３０とそれに積層されるチップ２とチップ３とは、マザー基板１０を基準に逆に積層されてもよい。
更に、実施形態１と同様に、チップ２とチップ３の中間層にＮＡＮＤメモリを配置し、チップ１の上位層にＮＡＮＤメモリコントローラを配置してもよい。こられの効果は、実施形態１と同様である。
本実施形態では、チップ２（ＳＤＲＡＭ）は、本発明の第１メモリの一例である。チップ３（シンクロナスフラッシュメモリ）は、本発明の第２メモリの一例である。チップ１（ＳＤＲＡＭコントローラ）は、本発明の第１機能チップの一例である。マザー基板１０、２０、３０は、本発明のマザー基板の一例であり、本発明の絶縁体の一例である。
本実施形態では、ボール接続電極１１０は、本発明の第１メモリと第２メモリとが共通接続された電極端子の一例である。ボール接続電極１２０は、本発明の他の電極端子の一例である。
実施形態１の半導体装置の概略断面図である。 実施形態２の半導体装置の概略断面図である。 実施形態２の半導体装置に接続されるＳＤＲＡＭコントローラの回路ブロック図である。 実施形態２の半導体装置が備えるＳＤＲＡＭの回路ブロック図である。 実施形態１の他の半導体装置の概略構成図である。
符号の説明
１、２ 半導体装置
１０ マザー基板
１１、１２ ボンディングワイヤ接続電極
２０ ＳＤＲＡＭ
２４ メモリセル
３０ ＮＡＮＤメモリ
４０ シンクロナスフラッシュメモリ
８０ ＳＤＲＡＭコントローラ
２１０ 第１モードレジスタ値設定部
２２０ 第２モードレジスタ値設定部


Claims (15)

  1. 所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリと不揮発性である第２メモリを含む複数のメモリが、マザー基板上に積層された積層型メモリ装置において、
    前記第１メモリと前記第２メモリ間に配置される絶縁体と、
    前記絶縁体の熱伝導率よりも高い熱伝導率である電気的接続体によって前記第１メモリと前記第２メモリが共通接続され、
    前記積層された複数のメモリの内の最下層に前記第１メモリを前記マザー基板上に配置し、その上位層に前記第２メモリを配置したことを特徴とする積層型メモリ装置。
  2. 前記第２メモリの動作周波数は、前記第１メモリの動作周波数よりも高い／または同じであることを特徴とする請求項１に記載の積層型メモリ装置。
  3. 前記最下層の第１メモリと前記上位層の第２メモリの間である中間層には、前記第１メモリと前記第２メモリとは共通接続されない前記積層された複数のメモリの内の第３メモリを配置したことを特徴とする請求項１または請求項２に記載の積層型メモリ装置。
  4. 前記第２メモリの動作周波数は、前記第３メモリの動作周波数よりも高いことを特徴とする請求項３に記載の積層型メモリ装置。
  5. 前記第３メモリは、前記絶縁体の熱伝導率よりも高い熱伝導率である電気的接続体によって前記マザー基板の電極端子へ接続されることを特徴とする請求項３に記載の積層型メモリ装置。
  6. 前記積層型メモリ装置には、前記第１メモリと前記第２メモリと、それらメモリを制御するメモリコントローラを含み、
    前記メモリと前記メモリコントローラ間に配置される絶縁体と、
    前記絶縁体の熱伝導率よりも高い熱伝導率である電気的接続体によって前記メモリと前記メモリコントローラが共通接続されることを特徴とする請求項１ないし請求項５のいずれか１項に記載の積層型メモリ装置。
  7. 前記第１メモリと前記第２メモリは、第１マザー基板に搭載され、
    前記メモリコントローラは、第２マザー基板に搭載され、
    たメモリコントローラを含み、
    前記メモリと前記メモリコントローラ間に配置される絶縁体と、
    前記第１マザー基板と前記第２マザー基板間は、前記絶縁体の熱伝導率よりも高い熱伝導率である電気的接続体によって前記メモリと前記メモリコントローラが共通接続されることを特徴とする請求項６に記載の積層型メモリ装置。
  8. 請求項１ないし請求項７のいずれか１項に記載の積層型メモリ装置を含むメモリシステムであって、
    前記複数のメモリに接続されるメモリコントローラを備え、
    前記複数のメモリには前記第１メモリが複数含まれ、
    前記メモリコントローラは、
    前記積層された複数のメモリの内の最下層に配置された一の第１メモリのリフレッシュ動作周期である第１リフレッシュ動作周期と、前記最下層よりも前記積層された複数のメモリの内の最上層に近い位置に配置されて前記一の第１メモリよりも前記マザー基板に対する熱伝導率が低い他の第１メモリのリフレッシュ周期である第２リフレッシュ動作周期と、を異なる周期に設定する動作周期設定部を備えることを特徴とするメモリシステム。
  9. 前記動作周期設定部には、前記第２メモリのアクセス要求信号が入力されることを特徴とする請求項８に記載のメモリシステム。
  10. 前記動作周期設定部は、
    前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期よりも短い周期に設定することを特徴とする請求項８または請求項９に記載のメモリシステム。
  11. 前記動作周期設定部は、前記第２メモリのアクセス要求に応じて、
    前記第１リフレッシュ動作周期を、基本リフレッシュ動作周期よりも短い周期に設定し、
    前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期よりも短い周期に設定することを特徴とする請求項９に記載のメモリシステム。
  12. 所定の周期でメモリセルのリフレッシュ動作が必要な第１メモリを含む複数のメモリがマザー基板上に積層され、電気的接続体によって前記マザー基板上の電極端子に前記複数のメモリが共通接続された積層型メモリ装置のリフレッシュ動作制御方法において、
    前記複数のメモリには前記第１メモリが複数含まれ、
    前記積層された複数のメモリの内の最下層に配置された一の第１メモリのリフレッシュ動作周期である第１リフレッシュ動作周期と、前記最下層よりも前記積層された複数のメモリの内の最上層に近い位置に配置されて前記一の第１メモリよりも前記マザー基板に対する熱伝導率が低い他の第１メモリのリフレッシュ動作周期である第２リフレッシュ動作周期と、を異なる周期に設定する動作周期設定ステップを備えることを特徴とする積層型メモリ装置のリフレッシュ動作制御方法。
  13. 前記複数のメモリのうち前記一の第１メモリまたは前記他の第１メモリを除く第２メモリのアクセスステップに応じて、前記動作周期設定ステップが実行されることを特徴とする請求項１２に記載の積層型メモリ装置のリフレッシュ動作制御方法。
  14. 前記動作周期設定ステップは、
    前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期よりも短い周期に設定する第２動作周期設定ステップと、
    を備えることを特徴とする請求項１２または請求項１３に記載の積層型メモリ装置のリフレッシュ動作制御方法。
  15. 前記動作周期設定ステップは、前記第２メモリのアクセスステップに応じて、
    前記第１リフレッシュ動作周期を、基本リフレッシュ動作周期よりも短い周期に設定する第１動作周期設定ステップと、
    前記第２リフレッシュ動作周期を、前記第１リフレッシュ動作周期よりも短い周期に設定する第２動作周期設定ステップと、
    を備えることを特徴とする請求項１３に記載の積層型メモリ装置のリフレッシュ動作制御方法。
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