JP2000267925A

JP2000267925A - メモリ制御装置

Info

Publication number: JP2000267925A
Application number: JP11074681A
Authority: JP
Inventors: Naoki Oyama; 直樹大山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1999-03-19
Filing date: 1999-03-19
Publication date: 2000-09-29

Abstract

(57)【要約】【課題】ＣＰＵによるモードレジスタの書き換え処理
負担を軽減し、ＣＰＵを含むシステム全体のデータ処理
効率を格段に向上させることである。【解決手段】シンクロナスＲＯＭ５０３に対するゲー
トアレイ５０２内のモードレジスタに電源投入後、シス
テムリセット立ち上がり後、ＣＰＵ５０１が最初にシン
クロナスＲＯＭ５０３にアクセスするときのみにシンク
ロナスＲＯＭ５０３のモードレジスタに動作可能な値を
ゲートアレイ５０２内のインタフェースでセットする構
成を特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定のバスを介し
てＣＰＵがシンクロナスＲＯＭに記憶されるプログラム
を読み込んでデータ処理を実行する所定の機器のメモリ
アクセスを制御するメモリ制御装置に関するものであ
る。

【０００２】

【従来の技術】従来、例えばページプリンタのような制
御機器はＣＰＵ，ＤＲＡＭ，ＧＡ（ゲートアレイ），Ｒ
ＯＭ，外部接続用Ｉ／Ｆが主な構成であり、そのＣＰＵ
を動作させるものはＲＯＭであり、そこにはそのＣＰＵ
を動作させるためのプログラムコードが格納され、その
内容に従いＣＰＵは動作するのは周知の事実である。

【０００３】従って、システムを設計する場合は、ＣＰ
Ｕが最初に読み出すアドレスにＲＯＭをマッピングし、
またＣＰＵのアクセスに十分間に合うようにＲＯＭを読
みにいくタイミングでＲＯＭを制御する回路を構成する
のは周知の事実である。また最近そのプログラムコード
を格納するＲＯＭにシンクロナスＲＯＭというクロック
同期式ＲＯＭを使用するケースも増えてきた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来例ではシンクロナスＲＯＭはバーストレングス、ＲＡ
Ｓレーテンシー、ＣＡＳレーテンシー、バーストタイプ
というモードがあり、デフォルト値は決定されている。

【０００５】もし、その値が使用するシステムに適合し
ていない場合は、モードレジスタ（ＭＲ）に最適な値を
書き込む必要がある。シンクロナスＲＯＭをＣＰＵの最
初のアクセスのメモリマッピングに割り当てて使用する
場合で、かつ、その動作をさせようとしているシステム
でデフォルト値で動作することができない設定値の場
合、ＣＰＵが動作を開始する前にＭＲに適合値を書き込
む必要があるため、データ処理負担が重くなるという問
題点があった。

【０００６】本発明は、上記の問題点を解決するために
なされたもので、その目的は、シンクロナスＲＯＭのモ
ードレジスタに電源投入後、システムリセット立ち上が
り後、ＣＰＵが最初にシンクロナスＲＯＭにアクセスす
るときのみにシンクロナスＲＯＭのモードレジスタに動
作可能な値をハードウエアの制御回路でセットすること
により、簡単な回路構成で、ＣＰＵが最初にシンクロナ
スＲＯＭにアクセスするようなシステムでシンクロナス
ＲＯＭの初期値が使用するシステムにそぐわない値であ
っても、不揮発性メモリに設定されたアドレスデータに
従う所望のアドレスからシンクロナスＲＯＭアクセスを
開始でき、ＣＰＵによるモードレジスタの書き換え処理
負担を軽減し、ＣＰＵを含むシステム全体のデータ処理
効率を格段に向上できるメモリ制御装置を提供すること
である。

【０００７】

【課題を解決するための手段】本発明に係る第１の発明
は、所定のバスを介してＣＰＵ（図５に示すＣＰＵ５０
１）がシンクロナスＲＯＭに記憶されるプログラムを読
み込んでデータ処理を実行する所定の機器のメモリアク
セスを制御するメモリ制御装置であって、前記シンクロ
ナスＲＯＭに対するアクセスアドレスを決定する第１の
ＲＯＭアドレスを記憶するモードレジスタ（図６に示す
レジスタ６０３）と、前記モードレジスタに設定すべき
所望のアドレスデータを記憶する不揮発性記憶手段（図
５に示すＥＥＰＲＯＭ５０７）と、前記シンクロナスＲ
ＯＭに対するアクセス状態に基づき前記不揮発性記憶手
段から読み出される前記所望のアドレスデータを前記モ
ードレジスタに書き込んで前記第１のＲＯＭアドレスを
設定する設定手段（図６に示すＥＥＰＲＯＭＩ／Ｆ６０
１）と、リセット解除後、前記ＣＰＵによる最初のシン
クロナスＲＯＭへのアクセスかどうかを判定する判定手
段（図６に示すタイミングジェネレータ６０５）と、前
記判定手段による判定結果に基づいて前記ＣＰＵから出
力される第２のＲＯＭアドレスまたは前記モードレジス
タに設定された前記第１のＲＯＭアドレスを選択する選
択手段（図６に示すセレクタ６０７）とを有するもので
ある。

【０００８】本発明に係る第２の発明は、前記ＣＰＵ
は、所定の専用集積回路（図５に示すゲートアレイ５０
２）を介してシンクロナスＲＯＭに記憶されるプログラ
ムを読み込んでデータ処理を実行するものである。

【０００９】本発明に係る第３の発明は、前記選択手段
は、前記判定手段により前記ＣＰＵによる最初のシンク
ロナスＲＯＭへのアクセスであると判定された場合、前
記モードレジスタに設定された前記第１のＲＯＭアドレ
スを選択するものである。

【００１０】本発明に係る第４の発明は、前記所定の専
用集積回路は、前記モードレジスタ，前記設定手段，前
記選択手段，前記判定手段を含むものである。

【００１１】本発明に係る第５の発明は、前記所定の機
器は、画像処理装置（図４に示すプリンタ１５００を含
む各種の画像処理装置）であるものである。

【００１２】

【発明の実施の形態】図１は、本発明を適用可能な第１
の出力装置の構成を示す断面図であり、例えばレーザビ
ームプリンタ（以下、ＬＢＰと略す）の場合に対応す
る。なお、当該ＬＢＰは不図示のデータ源から文字パタ
ーンの登録や定型書式（フォームデータ）などの登録が
行えるように構成されている。

【００１３】同図において、１５００はＬＢＰ本体（プ
リンタ）であり、外部に接続されているホストコンピュ
ータ（図のホストコンピュータ３０００）から供給され
る文字情報（文字コード）やフォーム情報あるいはマク
ロ命令などを入力して記憶するとともに、それらの情報
に従って対応する文字パターンやフォームパターンなど
を作成し、記録媒体である記録紙上に像を形成する。１
５０１は操作のためのスイッチおよびＬＥＤ表示器など
が配されている操作パネル、１０００は、プリンタ１５
００全体の制御およびホストコンピュータから供給され
る文字情報などを解析するプリンタ制御ユニットであ
る。このプリンタ制御ユニット１０００は、主に文字情
報を対応する文字パターンのビデオ信号に変換してレー
ザドライバ１５０２に出力する。

【００１４】レーザドライバ１５０２は半導体レーザ１
５０３を駆動するための回路であり、入力されたビデオ
信号に応じて半導体レーザ１５０３から発射されるレー
ザ光１５０４をオンオフ切り替えする。レーザ光１５０
４は回転多面鏡１５０５で左右方向に振られ静電ドラム
１５０６上を走査する。

【００１５】これにより、静電ドラム１５０６上には文
字パターンの静電潜像が形成される。この潜像は、静電
ドラム１５０６周囲の現像ユニット１５０７により現像
された後、記録紙に転送される。この記録紙にはカット
シートを用い、カットシート記録紙はプリンタ１５００
に装着した用紙カセット１５０８に収納され、給紙ロー
ラ１５０９および搬送ローラ１５１０と１５１１とによ
り装置内に取り込まれて、静電ドラム１５０６に供給さ
れる。

【００１６】図２は、本発明を適用可能な第２の出力装
置の構成を示す外観図であり、例えばインクジェット記
録装置（ＩＪＲＡ）の場合を示す。

【００１７】図において、５０１３は駆動モータで、該
駆動モータ５０１３の正逆回転に連動して駆動力伝達ギ
ア５００９，５０１１を介して回転するリードスクリュ
ー５００５の螺旋溝５００４に対して係合するキャリッ
ジＨＣはピン（図示しない）を有し、ガイドレール５０
０３を介して図中の矢印ａ，ｂ方向に往復移動される。
このキャリッジＨＣには、インクジェットヘッドＩＪ
Ｈ，インクタンクＩＴを備えるインクジェットカートリ
ッジＩＪＣが搭載されている。

【００１８】５００２は紙押え板であり、キャリッジ移
動方向にわたって紙Ｐをプランテン５０００に対して押
圧する。５００７，５００８はフォトカプラで、キャリ
ッジＨＣのレバー５００６の位置の存在を配設域で確認
して、駆動モータ５０１３の回転方向切り換え等を行う
ためのホームポジション検知手段として機能する。

【００１９】５０１６は支持部材で、記録ヘッドとして
のインクジェットヘッドＩＪＨの全面をキャップするキ
ャップ部材５０２２を支持する。５０１５は吸引部で、
上記キャップ部材５０２２を吸引する吸引手段として機
能し、キャップ部材５０２２の内開口５０２３を介して
インクジェットヘッドＩＪＨの吸引回復を行う。

【００２０】５０１７はクリーニングブレードで、部材
５０１９により前後方向に移動可能となる。５０１８は
本体支持板で、上記クリーニングブレード５０１７，部
材５０１９を支持する。５０１２は吸引回復の吸引を開
始するためのレバーで、キャリッジＨＣと係合するカム
５０２０の移動に伴って移動し、駆動モータ５０１３か
らの駆動力がクラッチ切り換え等の公知の伝達手段で移
動制御される。

【００２１】これらのキャッピング，クリーニング，吸
引回復は、キャリッジＨＣがホームポジション側領域に
きたときにリードスクリュー５００５の作用によってそ
れらの対応位置で所望の処理が行えるように構成されて
いるが、周知のタイミングで所望動作を行うように構成
されていればよい。

【００２２】図３は、図２に示した第２の出力装置の制
御構成を説明するブロック図である。

【００２３】図において、１７００はインタフェース
で、図示しないホストとの通信処理を担い、入力される
記録信号を所定のプロコトルで受信処理する。１７０１
はＭＰＵで、ＲＯＭ１７０２に記憶される制御プログラ
ムに基づいて各部を総括的に制御する。なお、ＲＯＭ１
７０２には、ＭＰＵ１７０１が実行する制御プログラム
やホスト印刷情報，プリンタフォント情報等が格納され
ている。

【００２４】１７０３は拡張可能なＤＲＡＭで、各種デ
ータ（上記記録信号やヘッドに供給される記録データ
等）を保存しておく。１７０４はゲートアレイ（Ｇ．
Ａ．）で、図２に示したインクジェットヘッドＩＪＨに
対応する記録ヘッド１７０８に対する出力データの供給
制御を行う。また、ゲートアレイ１７０４は、インタフ
ェース１７００，ＭＰＵ１７０１，ＤＲＡＭ１７０３間
のデータの転送制御も行う。

【００２５】１７１０はキャリアモータで、前記記録ヘ
ッド１７０８を搬送する。１７０９は搬送モータで、記
録用紙を搬送する。１７０５はヘッドドライバで、前記
記録ヘッド１７０８を駆動する。１７０６はモータドラ
イバで、前記搬送モータ１７０９を駆動する。１７０７
はモータドライバで、前記キャリアモータ１７１０を駆
動する。

【００２６】このように構成された上記印刷装置におい
て、インタフェース１７００を介して後述するホストコ
ンピュータ３０００より入力情報が入力されると、ゲー
トアレイ１７０４とＭＰＵ１７０１との間で入力情報が
プリント用の出力情報に変換される。そして、モータド
ライバ１７０６，１７０７が駆動されるとともに、ヘッ
ドドライバ１７０５に送られた出力情報に従って記録ヘ
ッド１７０８が駆動され印字が実行される。

【００２７】なお、ＭＰＵ１７０１はインタフェース１
７００を介して後述するホストコンピュータ３０００と
の通信処理が可能となっており、ＤＲＡＭ１７０３に関
するメモリ情報および資源データ等やＲＯＭ１７０２内
のホスト印刷情報を後述するホストコンピュータ３００
０に通知可能に構成されている。

【００２８】図４は、本発明の一実施形態を示すメモリ
制御装置を適用可能な印刷システムの構成を説明するブ
ロック図である。なお、ここでは、レーザビームプリン
タ（図１）を例にして説明する。また、本発明の機能が
実行されるのであれば、単体の機器であっても、複数の
機器からなるシステムであっても、ＬＡＮ等のネットワ
ークを介して処理が行われるシステムであっても本発明
を適用できることは言うまでもない。

【００２９】図において、３０００はホストコンピュー
タで、ＲＯＭ３のプログラム用ＲＯＭに記憶された文書
処理プログラム等に基づいて図形，イメージ，文字，表
（表計算を含む）等が混在した文書処理を実行するＣＰ
Ｕ１を備え、システムバス４に接続される各デバイスを
ＣＰＵ１が総括的に制御する。

【００３０】また、このＲＯＭ３のプログラム用ＲＯＭ
には、図７に示すフローチャートで示されるようなＣＰ
Ｕ１の制御プログラム等を記憶し、ＲＯＭ３のフォント
用ＲＯＭには上記文書処理の際に使用するフォントデー
タ等を記憶し、ＲＯＭ３のデータ用ＲＯＭは上記文書処
理等を行う際に使用する各種データ（例えば、各種ペー
ジ記述言語のプログラムやフォントのラスタライズ用デ
ータなど）を記憶している。

【００３１】２はオプションＲＡＭ等により拡張可能な
ＲＡＭで、ＣＰＵ１の主メモリ，ワークエリア等として
機能する。５はキーボードコントローラ（ＫＢＣ）で、
キーボード（ＫＢ）９や不図示のポインティングデバイ
スからのキー入力を制御する。

【００３２】６はＣＲＴコントローラ（ＣＲＴＣ）で、
ＣＲＴディスプレイ（ＣＲＴ）１０の表示を制御する。
７はディスクコントローラ（ＤＫＣ）で、ブートプログ
ラム，種々のアプリケーション，フォントデータ，ユー
ザファイル，編集ファイル等を記憶するハードディスク
（ＨＤ）、フロッピーディスク（ＦＤ）等の外部メモリ
１１とのアクセスを制御する。

【００３３】８はプリンタコントローラ（ＰＲＴＣ）
で、所定の双方向性インタフェース（インタフェース）
２１を介してプリンタ１５００に接続されて、プリンタ
１５００との通信制御処理を実行する。なお、ＣＰＵ１
は、例えばＲＡＭ２の上に設定された表示情報ＲＡＭ領
域へのアウトラインフォントの展開（ラスタライズ）処
理を実行し、ＣＲＴ１０上でのＷＹＳＩＷＹＧを可能と
している。

【００３４】また、ＣＰＵ１は、ＣＲＴ１０上の不図示
のマウスカーソル等で指示されたコマンドに基づいて登
録された種々のウインドウを開き、種々のデータ処理を
実行する。

【００３５】プリンタ１５００において、１２はプリン
タＣＰＵ（ＣＰＵ）で、ＲＯＭ１３のプログラム用ＲＯ
Ｍに記憶された制御プログラム等あるいは外部メモリ１
４に記憶された制御プログラム等に基づいてシステムバ
ス１５に接続される各種のデバイスとのアクセスを総括
的に制御し、印刷部インタフェース１６を介して接続さ
れる印刷部（プリンタエンジン）１７に出力情報として
の画像信号を出力する。

【００３６】また、このＲＯＭ１３のプログラム用ＲＯ
Ｍには、図７のフローチャートで示されるようなＣＰＵ
１２が実行可能な制御プログラム等を記憶する。さら
に、ＲＯＭ１３のフォント用ＲＯＭには上記出力情報を
生成する際に使用するフォントデータ（アウトラインフ
ォントデータを含む）等を記憶し、ＲＯＭ１３のデータ
用ＲＯＭにはハードディスク等の外部メモリ１４が無い
プリンタの場合には、ホストコンピュータ３０００上で
利用される情報等を記憶している。

【００３７】ＣＰＵ１２は入力部１８を介してホストコ
ンピュータ３０００との通信処理が可能となっており、
プリンタ１５００内の情報等をホストコンピュータ３０
００に通知可能に構成されている。

【００３８】１９はＲＡＭで、主としてＣＰＵ１２の主
メモリ，ワークエリア等として機能し、図示しない増設
ポートに接続されるオプションＲＡＭによりメモリ容量
を拡張することができるように構成されている。

【００３９】なお、ＲＡＭ１９は、出力情報展開領域，
環境データ格納領域，ＮＶＲＡＭ等に用いられる。前述
したハードディスク（ＨＤ），ＩＣカード等の外部メモ
リ１４は、ディスクコントローラ（ＤＫＣ）２０により
アクセスが制御される。外部メモリ１４は、オプション
として接続され、フォントデータ（ホストコンピュータ
３０００等からダウンロードされるフォントデータを含
む），エミュレーションプログラム（ホストコンピュー
タ３０００等からダウンロードされるエミュレーション
プログラムを含む），フォームデータ（ホストコンピュ
ータ３０００等からダウンロードされる）等を記憶す
る。

【００４０】また、１５０１は前述した操作パネルで、
操作のためのスイッチおよびＬＥＤ表示器等が配されて
いる。

【００４１】また、前述した外部メモリは、１個に限ら
ず、少なくとも１個以上備え、内蔵フォントに加えてオ
プションフォントカード，言語系の異なるプリンタ制御
言語を解釈するプログラムを格納した外部メモリを複数
接続できるように構成されていても良い。さらに、図示
しないＮＶＲＭを有し、操作パネル１５０１からのプリ
ンタモード設定情報をユーザ別，グループ別に記憶する
ようにしても良い。

【００４２】このように構成されたプリンタ制御システ
ムにおいて、ＲＡＭ１９上に確保されるバンドメモリ上
で、複数のバンド境界に跨るような描画オブジェクトを
展開する際においては、各バンド毎に毎回描画オブジェ
クトの先頭からデータ展開を行わず、描画シーケンスを
描画該当バンド領域の境界手前まで達した時の状態に復
帰できるようにして処理時間の短縮を図ろうとするもの
である。

【００４３】図５は、本発明の一実施形態を示すメモリ
制御装置の構成を説明するブロック図である。

【００４４】図において、５０１はＣＰＵで、後述する
シンクロナスＲＯＭ５０３に記憶される制御プログラム
を実行して、例えばプリント処理を制御する。５０２は
ゲートアレイ（ＧＡ）で、例えばページプリンタ等のプ
ログラム制御用として使われるリードオンリーメモリと
して使われるシンクロナスＲＯＭ５０３と、ＣＰＵのワ
ークメモリ、その他に使用するシンクロナスＤＲＡＭ５
０４とに対するアクセスを制御する。

【００４５】５０５はリセットＩＣで、このシステムの
電源を監視し、電源投入後で、電源が安定してから、一
定時間後にリセット信号５１１をフォルスにする。５０
６はクロック源で、このシステムが動作するために必要
なクロック５１０を生成し、ＣＰＵ５０１、ＧＡ５０
２、シンクロナスＲＯＭ５０３、シンクロナスＤＲＡＭ
５０４にクロック（ＣＬＫ）５１０を配給し、各デバイ
スのデータの同期をとる。

【００４６】なお、ＧＡ５０２の制御集積ＩＣの内部に
は、シンクロナスＲＯＭ５０３を制御するためのＩＦ回
路が存在する。５０７はＮＶＲＡＭ（ＥＥＰＲＯＭ）
で、シンクロナスＲＯＭ５０３の初期値が記憶されてい
る。

【００４７】５１２はアドレスバスで、ＣＰＵ５０１が
次にアクセスする番地を決定する。５１３はデータバス
で、ＣＰＵ５０１がデータを取り込むか、書き込むため
に使用される。

【００４８】５１４はコントロール信号で、ＣＰＵ制御
のために使用される。５１５はアドレス信号で、シンク
ロナスＲＯＭ５０３及びシンクロナスＤＲＡＭ５０４の
ＲｏｗアドレスとＣｏｌｕｍｎアドレスにマルチプレク
スされていて制御信号５１６（ｎＣＡＳ信号、ｎＲＡＳ
信号を含む）のタイミングでアドレスをラッチする。

【００４９】５１７はメモリデータバスである。５１８
は前記ＮＶＲＡＭ５０７にアクセスするためのコントロ
ール信号である。

【００５０】このように構成されたメモリ制御装置にお
いて、電源を投入して、リセット信号５１１がフォルス
になった段階で、ＣＰＵ５０１は起動がかかり最初にシ
ンクロナスＲＯＭ５０３にアクセスする最初のメモリサ
イクルスタート信号が発生した後に、ＭＲの設定を開始
する必要がある。

【００５１】シンクロナスＲＯＭ５０３で設定する必要
のある項目はＲＡＳＬａｔｅｎｃｙ，ＣＡＳＬａｔ
ｅｎｃｙ，ＢｕｒｓｔＴｙｐｅ，ＢｕｒｓｔＬｅｎ
ｇｔｈである。

【００５２】この中でデフォルト値でＲＡＳＬａｔｅ
ｎｃｙ，ＣＡＳＬａｔｅｎｃｙは最も遅い値になって
いるので問題はない。バーストレングス（Ｂｕｒｓｔ
Ｌｅｎｇｔｈ）は最大バースト長を設定し最大バースト
長を「４」か「８」に設定できる。

【００５３】最大バースト長はＣＰＵ５０１の特性に依
存し、使用するＣＰＵ５０１の最大バースト長が「４」
の場合はバーストレングスは「４」に、最大バースト長
が「８」の場合、「８」に設定することが望ましい。

【００５４】また、バーストタイプ（ＢｕｒｓｔＴｙ
ｐｅ）とはバーストアクセスする場合のそのアクセス順
序でシーケンシャルで「０，１，２、３，４，…７」と
アクセスする場合と、「１，０，３，２……７、６」と
互い違いにアクセスするもので、これも例えばＢｉｇ
ＥｎｄｉａｎｎのＣＰＵにたいしてメモリマッピングが
ＬｉｔｔｌｅＥｎｄｉａｎで生成されている場合に、
上記のようなアクセスする必要がある場合も考えられ、
これもＣＰＵの特性にかなり依存している。

【００５５】このようにＢｕｒｓｔＴｙｐｅ，Ｂｕｒ
ｓｔＬｅｎｇｔｈに関してはそのＣＰＵ、システムに
そぐわない値がデフォルト値としてある場合、ＣＰＵ５
０１は最初に、そのシンクロナスＲＯＭ５０３にアクセ
スして、そのシンクロナスＲＯＭ５０３のプログラムコ
ードに沿って、そのシステムの初期化等を行っているの
で、ＣＰＵ５０１が最初にアクセスしたところから動作
できないことになる。

【００５６】従って、バーストタイプとバーストレング
スはデフォルト値がシステムに適合しない場合あらかじ
め設定する必要がある。

【００５７】本実施形態では、あらかじめＥＥＰＲＯＭ
（ＮＶＲＡＭ）５０７にセットした値をリードして、シ
ンクロナスＲＯＭ５０３にアクセスするときに取り込ん
だＥＥＰＲＯＭの値をＧＡ５０２内のモードレジスタ
（ＭＲ）にセットする。

【００５８】図６は、図５に示したＧＡ５０２内の要部
詳細を説明するブロック図であり、図５に示したＮＶＲ
ＡＭ（ＥＥＰＲＯＭ）５０７の周辺回路に対応する。

【００５９】図において、６０１はＥＥＰＲＯＭＩ／Ｆ
で、ＥＥＰＲＯＭ５０７のデータをＣＰＵ５０１の介在
なしで自動的にハードウエアのシーケンスでＭＲ設定用
のデータをＡＳＩＣ内（ＧＡ５０２内）に取り込む。

【００６０】６０２はアドレスジェネレータで、ＣＰＵ
５０１のアドレスがＲＯＭアドレスの場合にアドレス及
びＲＯＭのシーケンサとして機能する。

【００６１】６０３はモードレジスタとして機能するレ
ジスタで、ＥＥＰＲＯＭ５０７から取り込んだモードレ
ジスタ（ＭＲ）の設定値を格納する。６０５はタイミン
グジェネレータで、シンクロナスＲＯＭ５０３を動作さ
せるためのシーケンサとして機能する。６０６はモード
ジェネレータで、ＣＰＵ５０１が動作させているときに
モードレジスタ（ＭＲ）を設定する。６０７はセレクタ
で、ＣＰＵ５０１からのＲＯＭアドレスかレジスタ６０
３に設定される値のいずれかを選択する。

【００６２】このように構成されたメモリ制御装置にお
いて、最初にＣＰＵ５０１はＦ／Ｗが格納されたシンク
ロナスＲＯＭ５０３にアクセスしにくる。アドレスジェ
ネレータ６０２でシンクロナスＲＯＭ５０３へのアクセ
スを認識してデコード信号ＳｙｎＲをツルー（ｔｒｕ
ｅ）にする。

【００６３】そして、タイミングジェネレータ６０５で
このアクセスがリセット解除後ＣＰＵ５０１のはじめて
のシンクロナスＲＯＭ５０３に対するアクセスかどうか
を判断し、最初のアクセスである場合、ＥＥＰＲＯＭＩ
／Ｆ６０１に起動信号ＴＲＧをツルーにする。これによ
り、ＥＥＰＲＯＭＩ／Ｆ６０１はＥＥＰＲＯＭ５０７の
所定のアドレスのデータをハードウエアのシーケンサで
自動的に（ＣＰＵ等の介在なしで）データをリードす
る。

【００６４】なお、この場合ターゲットのＥＥＰＲＯＭ
５０７はシリアルＥＥＰＲＯＭでもパラレルアクセスタ
イプのＥＥＰＲＯＭでも構わない。

【００６５】そして、ＥＥＰＲＯＭＩ／Ｆ６０１は所定
のアドレスからレジスタ６０３にセットするためのデー
タをリードし、その値をＭＲ用のレジスタ６０３に格納
する。

【００６６】このようにしてＭＲ設定用のデータを取り
終わった後に、ＥＥＰＲＯＭＩ／Ｆ６０１はＥＮＤ信号
を発生させ、タイミングジェネレータ６０５に終了を通
知しＭＲのセットを開始する。

【００６７】タイミングジェネレータ６０５はＭＲ用の
レジスタ６０３の値をシンクロナスＲＯＭ５０３のアド
レスに出力する。また、後述する所定のタイミングに従
い、信号をツルーにする。

【００６８】このようにしてレジスタ６０３の設定が終
了したら、タイミングジェネレータ６０５は通常のシン
クロナスＲＯＭ５０３に対するメモリアクセスを行う。

【００６９】次に、図７を参照してシンクロナスＲＯＭ
５０３に対するメモリアクセスの遷移状態を説明する。

【００７０】図７は、図５に示したシンクロナスＲＯＭ
５０３に対するメモリアクセスの遷移状態を説明する図
である。なお、ＳＴ０〜ＳＴ４は状態を示す。

【００７１】状態ＳＴ０はアイドルでシンクロナスＲＯ
Ｍ５０３へのアクセスは行っていない。メモリサイクル
信号がツルーになり、ＣＰＵアドレスがシンクロナスＲ
ＯＭ５０３のアドレス領域を選択した場合、状態ＳＴ１
のシンクロナスＲＯＭアクセスに遷移し、そのときに、
リセット信号解除後はじめてのシンクロナスＲＯＭアク
セスかを判断し、アクセスがはじめての場合、状態ＳＴ
２のＥＥＯＲＯＭアクセスを行い、所定のアドレスにセ
ットされたＭＲの値（レジスタ６０３のセット内容）を
データとしてＥＥＰＲＯＭ５０７から取り込む。

【００７２】そして、該データの取り込みが終了した場
合、状態ＳＴ３のＭＲＳｅｔのステートに移行し、シン
クロナスＲＯＭ５０３にＭＲ値を設定する。この期間は
最低３ｃｌｏｃｋである。

【００７３】そして、状態ＳＴ４の通常のシンクロナス
ＭａｓｋＲＯＭのアクセスに移行する。そして、アクセ
スが終了しＣＰＵ５０１に対してアクセス終了信号を出
力すると、状態ＳＴ０のアイドルに戻る。

【００７４】次に、図８に示すタイミングチャートを参
照して、本発明に係るメモリ制御装置におけるメモリア
クセス動作について説明する。

【００７５】図８は、本発明に係るメモリ制御装置にお
けるメモリアクセス動作を説明するためのタイミングチ
ャートである。なお、図５，図６と同一のものには同一
の符号を付してある。

【００７６】最初に電源監視用のｎＲＥＳＥＴ信号（図
６参照）が立ち上がる。その後、メモリアクセス信号が
ツルーになり、ＣＰＵＡｄｄｒｅｓｓ信号がシンクロ
ナスＲＯＭ５０３のアクセスの場合、アイドルステート
の状態ＳＴ０からＲＯＭアクセスの状態ＳＴ１に移行す
る。その第１のステート（状態ＳＴ１）の１ｃｌｏｃｋ
期間で電源投入後、はじめてのＲＯＭアクセスか、否か
を判断し、はじめてのアクセスの場合は、ＥＥＰＲＯＭ
５０７からデータを取り込んで、第２のステート（状態
ＳＴ２）に移行して、そのステート中にＥＥＰＲＯＭ５
０７のデータを取り込み、該取り込みが終了した時点
で、ＭＲレジスタにセットするステートに移行する。

【００７７】この期間は、シンクロナスＲＯＭ５０３の
仕様上最低３ｃｌｏｃｋ必要であるため制御信号がセッ
トされる。

【００７８】次に通常のメモリサイクルステートに移行
しシンクロナスメモリにアクセスする。

【００７９】上述したようにシンクロナスＲＯＭの初期
設定が行われるため、ＣＰＵがシンクロナスＲＯＭにア
クセスする前に、ＭＲを設定して問題なくシンクロナス
ＲＯＭをプログラム用のＲＯＭとして使用することが可
能になる。

【００８０】なお、上記実施形態では、ＥＥＰＲＯＭか
らデータを読み込む場合について説明したが、ＡＳＩＣ
の内部に固定レジスタ等を持ちその値をリードしても良
い。

【００８１】

【発明の効果】以上説明したように、本発明に係る第１
〜第５の発明によれば、簡単な回路構成で、ＣＰＵが最
初にシンクロナスＲＯＭにアクセスするようなシステム
でシンクロナスＲＯＭの初期値が使用するシステムにそ
ぐわない値であっても、不揮発性メモリに設定されたア
ドレスデータに従う所望のアドレスからシンクロナスＲ
ＯＭアクセスを開始でき、ＣＰＵによるモードレジスタ
の書き換え処理負担を軽減し、ＣＰＵを含むシステム全
体のデータ処理効率を格段に向上できる効果を奏する。

【図面の簡単な説明】

【図１】本発明を適用可能な第１の出力装置の構成を示
す断面図である。

【図２】本発明を適用可能な第２の出力装置の構成を示
す外観図である。

【図３】図２に示した第２の出力装置の制御構成を説明
するブロック図である。

【図４】本発明の一実施形態を示すメモリ制御装置を適
用可能な印刷システムの構成を説明するブロック図であ
る。

【図５】本発明の一実施形態を示すメモリ制御装置の構
成を説明するブロック図である。

【図６】図５に示したＧＡ内の要部詳細を説明するブロ
ック図である。

【図７】図５に示したシンクロナスＲＯＭに対するメモ
リアクセスの遷移状態を説明する図である。

【図８】本発明に係るメモリ制御装置におけるメモリア
クセス動作を説明するためのタイミングチャートであ
る。

【符号の説明】

５０１ＣＰＵ５０２ＧＡ５０３シンクロナスＲＯＭ５０４シンクロナスＤＲＡＭ５０７ＥＥＰＲＯＭ６０３レジスタ６０５タイミングジェネレータ６０７セレクタ

Claims

【特許請求の範囲】

【請求項１】所定のバスを介してＣＰＵがシンクロナ
スＲＯＭに記憶されるプログラムを読み込んでデータ処
理を実行する所定の機器のメモリアクセスを制御するメ
モリ制御装置であって、前記シンクロナスＲＯＭに対するアクセスアドレスを決
定する第１のＲＯＭアドレスを記憶するモードレジスタ
と、前記モードレジスタに設定すべき所望のアドレスデータ
を記憶する不揮発性記憶手段と、前記シンクロナスＲＯＭに対するアクセス状態に基づき
前記不揮発性記憶手段から読み出される前記所望のアド
レスデータを前記モードレジスタに書き込んで前記第１
のＲＯＭアドレスを設定する設定手段と、リセット解除後、前記ＣＰＵによる最初のシンクロナス
ＲＯＭへのアクセスかどうかを判定する判定手段と、前記判定手段による判定結果に基づいて前記ＣＰＵから
出力される第２のＲＯＭアドレスまたは前記モードレジ
スタに設定された前記第１のＲＯＭアドレスを選択する
選択手段と、を有することを特徴とするメモリ制御装
置。
【請求項２】前記ＣＰＵは、所定の専用集積回路を介
してシンクロナスＲＯＭに記憶されるプログラムを読み
込んでデータ処理を実行することを特徴とする請求項１
記載のメモリ制御装置。
【請求項３】前記選択手段は、前記判定手段により前
記ＣＰＵによる最初のシンクロナスＲＯＭへのアクセス
であると判定された場合、前記モードレジスタに設定さ
れた前記第１のＲＯＭアドレスを選択することを特徴と
する請求項１記載のメモリ制御装置。
【請求項４】前記所定の専用集積回路は、前記モード
レジスタ，前記設定手段，前記選択手段，前記判定手段
を含むことを特徴とする請求項２記載のメモリ制御装
置。
【請求項５】前記所定の機器は、画像処理装置である
ことを特徴とする請求項１記載のメモリ制御装置。