JP2002269980A - メモリ制御装置およびメモリ制御方法 - Google Patents
メモリ制御装置およびメモリ制御方法Info
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- JP2002269980A JP2002269980A JP2001065177A JP2001065177A JP2002269980A JP 2002269980 A JP2002269980 A JP 2002269980A JP 2001065177 A JP2001065177 A JP 2001065177A JP 2001065177 A JP2001065177 A JP 2001065177A JP 2002269980 A JP2002269980 A JP 2002269980A
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Abstract
(57)【要約】
【課題】 リフレッシュ動作を改善することにより、メ
モリシステムを含む処理装置の処理能力を向上させる。 【解決手段】 ＳＤＲＡＭのリフレッシュ動作のため
に、一定の間隔でリフレッシュトリガを発生するリフレ
ッシュタイマ１１１と、リフレッシュトリガをカウント
するリフレッシュ基準カウンタ１１２と、シンクロナス
ＲＯＭにアクセスがあったときに、リフレッシュ動作を
行うためのリフレッシュサイクル信号を発生させるメモ
リサイクル発生回路１１８と、リフレッシュサイクル信
号をカウントするリフレッシュサイクルカウンタ１１３
と、リフレッシュ基準カウンタ１１２でカウントした値
が、リフレッシュサイクルカウンタ１１３でカウントし
た値よりも大きいときに、リフレッシュタイマ１１１で
発生したリフレッシュトリガを無効にするＡＮＤ回路１
１５とを備えた。
モリシステムを含む処理装置の処理能力を向上させる。 【解決手段】 ＳＤＲＡＭのリフレッシュ動作のため
に、一定の間隔でリフレッシュトリガを発生するリフレ
ッシュタイマ１１１と、リフレッシュトリガをカウント
するリフレッシュ基準カウンタ１１２と、シンクロナス
ＲＯＭにアクセスがあったときに、リフレッシュ動作を
行うためのリフレッシュサイクル信号を発生させるメモ
リサイクル発生回路１１８と、リフレッシュサイクル信
号をカウントするリフレッシュサイクルカウンタ１１３
と、リフレッシュ基準カウンタ１１２でカウントした値
が、リフレッシュサイクルカウンタ１１３でカウントし
た値よりも大きいときに、リフレッシュタイマ１１１で
発生したリフレッシュトリガを無効にするＡＮＤ回路１
１５とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ制御装置お
よびメモリ制御方法に関し、より詳細には、ＳＤＲＡＭ
とシンクロナスＲＯＭとが同一のバスで接続されたメモ
リシステムを含む処理装置において処理能力を向上させ
るメモリ制御装置およびメモリ制御方法に関する。
よびメモリ制御方法に関し、より詳細には、ＳＤＲＡＭ
とシンクロナスＲＯＭとが同一のバスで接続されたメモ
リシステムを含む処理装置において処理能力を向上させ
るメモリ制御装置およびメモリ制御方法に関する。
【０００２】
【従来の技術】汎用コンピュータの主記憶装置として、
ＤＲＡＭ（Dynamic Random Access Memory）が知られて
いる。ＤＲＡＭは、電荷の有無で１／０のデータを記録
するもので、電荷が時間と共になくなるため、定期的に
記録されたデータをリフレッシュする必要がある。一
方、従来のＤＲＡＭは、データの入出力を行うアクセス
時間が、ＳＲＡＭ（Static RAM）と比較して長いため、
高速動作が可能なメモリとしてＳＤＲＡＭ（Synchronou
s DRAM）が用いられている。ＳＤＲＡＭは、外部から供
給されるクロック信号に同期して、データの入出力を行
う点に特徴がある。
ＤＲＡＭ（Dynamic Random Access Memory）が知られて
いる。ＤＲＡＭは、電荷の有無で１／０のデータを記録
するもので、電荷が時間と共になくなるため、定期的に
記録されたデータをリフレッシュする必要がある。一
方、従来のＤＲＡＭは、データの入出力を行うアクセス
時間が、ＳＲＡＭ（Static RAM）と比較して長いため、
高速動作が可能なメモリとしてＳＤＲＡＭ（Synchronou
s DRAM）が用いられている。ＳＤＲＡＭは、外部から供
給されるクロック信号に同期して、データの入出力を行
う点に特徴がある。
【０００３】図４は、従来のメモリシステムの構成を示
したブロック図である。主記憶装置であるＳＤＲＡＭ４
０２と、ＩＰＬ（Initial Program Loader）などが格納
されたシンクロナスＲＯＭ（Read Only Memory）４０３
とが、同一のバスでメモリコントローラ４０１に接続さ
れている。また、ＣＰＵを介在せずに、メモリと周辺装
置との間でデータの転送制御を行うＤＭＡ（Direct Mem
ory Access controller）４０４ａ〜４０４ｃがメモリ
コントローラ４０１に接続され、クロックを供給する発
振回路４０５がメモリシステム内部の素子に接続されて
いる。
したブロック図である。主記憶装置であるＳＤＲＡＭ４
０２と、ＩＰＬ（Initial Program Loader）などが格納
されたシンクロナスＲＯＭ（Read Only Memory）４０３
とが、同一のバスでメモリコントローラ４０１に接続さ
れている。また、ＣＰＵを介在せずに、メモリと周辺装
置との間でデータの転送制御を行うＤＭＡ（Direct Mem
ory Access controller）４０４ａ〜４０４ｃがメモリ
コントローラ４０１に接続され、クロックを供給する発
振回路４０５がメモリシステム内部の素子に接続されて
いる。
【０００４】メモリコントローラ４０１は、ＤＭＡ４０
４ａ〜４０４ｃからのアクセス要求とリフレッシュ要求
とを調停する調停回路４１１と、調停回路４１１によっ
て受け付けられた要求に従って、ＤＭＡ４０４ａ〜４０
４ｃからのアドレス信号などを選択する選択回路４１２
と、調停回路４１１と選択回路４１２との出力に応じて
メモリを制御するための信号を発生するメモリサイクル
発生回路４１３とを有している。また、リフレッシュ要
求を生成するためのリフレッシュタイマ４１４が、調停
回路４１１とメモリサイクル発生回路４１３とに接続さ
れている。
４ａ〜４０４ｃからのアクセス要求とリフレッシュ要求
とを調停する調停回路４１１と、調停回路４１１によっ
て受け付けられた要求に従って、ＤＭＡ４０４ａ〜４０
４ｃからのアドレス信号などを選択する選択回路４１２
と、調停回路４１１と選択回路４１２との出力に応じて
メモリを制御するための信号を発生するメモリサイクル
発生回路４１３とを有している。また、リフレッシュ要
求を生成するためのリフレッシュタイマ４１４が、調停
回路４１１とメモリサイクル発生回路４１３とに接続さ
れている。
【０００５】このような構成において、メモリコントロ
ーラ４０１は、シンクロナスＲＯＭ４０３へのアクセス
とは関係なく、ＳＤＲＡＭ４０２のリフレッシュ動作を
するようになっている。
ーラ４０１は、シンクロナスＲＯＭ４０３へのアクセス
とは関係なく、ＳＤＲＡＭ４０２のリフレッシュ動作を
するようになっている。
【０００６】
【発明が解決しようとする課題】しかしながら、ＳＤＲ
ＡＭ４０２とシンクロナスＲＯＭ４０３とが同一のバス
で接続されているため、リフレッシュ動作を行っている
間は、他のメモリアクセス動作が待たされてしまい、メ
モリシステムを含む処理装置の処理能力が制限されると
いう問題があった。
ＡＭ４０２とシンクロナスＲＯＭ４０３とが同一のバス
で接続されているため、リフレッシュ動作を行っている
間は、他のメモリアクセス動作が待たされてしまい、メ
モリシステムを含む処理装置の処理能力が制限されると
いう問題があった。
【０００７】本発明は、このような問題に鑑みてなされ
たもので、その目的とするところは、リフレッシュ動作
を改善することによりメモリシステムを含む処理装置の
処理能力を向上させるメモリ制御装置およびメモリ制御
方法を提供することにある。
たもので、その目的とするところは、リフレッシュ動作
を改善することによりメモリシステムを含む処理装置の
処理能力を向上させるメモリ制御装置およびメモリ制御
方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、このような目
的を達成するために、請求項１に記載の発明は、ＳＤＲ
ＡＭとシンクロナスＲＯＭとが同一のバスで接続された
メモリ制御装置において、前記ＳＤＲＡＭのリフレッシ
ュ動作のために、一定の間隔でリフレッシュトリガを発
生するトリガ生成手段と、該トリガ生成手段で発生した
前記リフレッシュトリガをカウントする基準値カウント
手段と、前記シンクロナスＲＯＭにアクセスがあったと
きに、前記リフレッシュ動作を行うためのリフレッシュ
サイクル信号を発生させるサイクル発生手段と、該サイ
クル発生手段で発生した前記リフレッシュサイクル信号
をカウントする実行値カウント手段と、該実行値カウン
ト手段でカウントした値が、前記基準値カウント手段で
カウントした値よりも大きいときに、前記トリガ生成手
段で発生した前記リフレッシュトリガを無効にするゲー
ト手段とを備えたことを特徴とする。
的を達成するために、請求項１に記載の発明は、ＳＤＲ
ＡＭとシンクロナスＲＯＭとが同一のバスで接続された
メモリ制御装置において、前記ＳＤＲＡＭのリフレッシ
ュ動作のために、一定の間隔でリフレッシュトリガを発
生するトリガ生成手段と、該トリガ生成手段で発生した
前記リフレッシュトリガをカウントする基準値カウント
手段と、前記シンクロナスＲＯＭにアクセスがあったと
きに、前記リフレッシュ動作を行うためのリフレッシュ
サイクル信号を発生させるサイクル発生手段と、該サイ
クル発生手段で発生した前記リフレッシュサイクル信号
をカウントする実行値カウント手段と、該実行値カウン
ト手段でカウントした値が、前記基準値カウント手段で
カウントした値よりも大きいときに、前記トリガ生成手
段で発生した前記リフレッシュトリガを無効にするゲー
ト手段とを備えたことを特徴とする。
【０００９】請求項２に記載の発明は、ＳＤＲＡＭとシ
ンクロナスＲＯＭとが同一のバスで接続されたメモリ制
御装置において、前記ＳＤＲＡＭのリフレッシュ動作の
ために、一定の間隔でリフレッシュトリガを発生するト
リガ生成手段と、前記シンクロナスＲＯＭにアクセスが
あったときに、前記リフレッシュ動作を行うためのリフ
レッシュサイクル信号を発生させるサイクル発生手段と
を備え、該サイクル発生手段で発生した前記リフレッシ
ュサイクル信号により、前記トリガ生成手段をリセット
することを特徴とする。
ンクロナスＲＯＭとが同一のバスで接続されたメモリ制
御装置において、前記ＳＤＲＡＭのリフレッシュ動作の
ために、一定の間隔でリフレッシュトリガを発生するト
リガ生成手段と、前記シンクロナスＲＯＭにアクセスが
あったときに、前記リフレッシュ動作を行うためのリフ
レッシュサイクル信号を発生させるサイクル発生手段と
を備え、該サイクル発生手段で発生した前記リフレッシ
ュサイクル信号により、前記トリガ生成手段をリセット
することを特徴とする。
【００１０】請求項３に記載の発明は、シンクロナスＲ
ＯＭとが同一のバスで接続されたＳＤＲＡＭのリフレッ
シュ動作を制御するメモリ制御方法において、前記リフ
レッシュ動作のために、一定の間隔でリフレッシュトリ
ガを発生するトリガ生成ステップと、該トリガ生成ステ
ップで発生した前記リフレッシュトリガをカウントする
基準値カウントステップと、前記シンクロナスＲＯＭに
アクセスがあったときに、前記リフレッシュ動作を行う
ためのリフレッシュサイクル信号を発生させるサイクル
発生ステップと、該サイクル発生ステップで発生した前
記リフレッシュサイクル信号をカウントする実行値カウ
ントステップとを備え、前記トリガ生成ステップは、前
記実行値カウントステップでカウントした値が、前記基
準値カウントステップでカウントした値よりも大きいと
きに、前記リフレッシュトリガを無効にすることを特徴
とする。
ＯＭとが同一のバスで接続されたＳＤＲＡＭのリフレッ
シュ動作を制御するメモリ制御方法において、前記リフ
レッシュ動作のために、一定の間隔でリフレッシュトリ
ガを発生するトリガ生成ステップと、該トリガ生成ステ
ップで発生した前記リフレッシュトリガをカウントする
基準値カウントステップと、前記シンクロナスＲＯＭに
アクセスがあったときに、前記リフレッシュ動作を行う
ためのリフレッシュサイクル信号を発生させるサイクル
発生ステップと、該サイクル発生ステップで発生した前
記リフレッシュサイクル信号をカウントする実行値カウ
ントステップとを備え、前記トリガ生成ステップは、前
記実行値カウントステップでカウントした値が、前記基
準値カウントステップでカウントした値よりも大きいと
きに、前記リフレッシュトリガを無効にすることを特徴
とする。
【００１１】請求項４に記載の発明は、シンクロナスＲ
ＯＭとが同一のバスで接続されたＳＤＲＡＭのリフレッ
シュ動作を制御するメモリ制御方法において、前記リフ
レッシュ動作のために、一定の間隔でリフレッシュトリ
ガを発生するトリガ生成ステップと、前記シンクロナス
ＲＯＭにアクセスがあったときに、前記リフレッシュ動
作を行うためのリフレッシュサイクル信号を発生させる
サイクル発生ステップとを備え、前記トリガ生成ステッ
プは、該サイクル発生ステップで発生した前記リフレッ
シュサイクル信号により、前記リフレッシュトリガの発
生をリセットすることを特徴とする。
ＯＭとが同一のバスで接続されたＳＤＲＡＭのリフレッ
シュ動作を制御するメモリ制御方法において、前記リフ
レッシュ動作のために、一定の間隔でリフレッシュトリ
ガを発生するトリガ生成ステップと、前記シンクロナス
ＲＯＭにアクセスがあったときに、前記リフレッシュ動
作を行うためのリフレッシュサイクル信号を発生させる
サイクル発生ステップとを備え、前記トリガ生成ステッ
プは、該サイクル発生ステップで発生した前記リフレッ
シュサイクル信号により、前記リフレッシュトリガの発
生をリセットすることを特徴とする。
【００１２】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態について詳細に説明する。図１は、本発明の
第１の実施形態にかかるメモリシステムの構成を示した
ブロック図である。主記憶装置であるＳＤＲＡＭ１０２
と、ＩＰＬなどが格納されたシンクロナスＲＯＭ１０３
とが、同一のバスでメモリコントローラ１０１に接続さ
れている。また、ＣＰＵを介在せずに、メモリと周辺装
置との間でデータの転送制御を行うＤＭＡ１０４ａ〜１
０４ｃが、メモリコントローラ１０１に接続され、クロ
ック（CLK）を供給する発振回路１０５が、メモリシス
テム内部の素子に接続されている。
の実施形態について詳細に説明する。図１は、本発明の
第１の実施形態にかかるメモリシステムの構成を示した
ブロック図である。主記憶装置であるＳＤＲＡＭ１０２
と、ＩＰＬなどが格納されたシンクロナスＲＯＭ１０３
とが、同一のバスでメモリコントローラ１０１に接続さ
れている。また、ＣＰＵを介在せずに、メモリと周辺装
置との間でデータの転送制御を行うＤＭＡ１０４ａ〜１
０４ｃが、メモリコントローラ１０１に接続され、クロ
ック（CLK）を供給する発振回路１０５が、メモリシス
テム内部の素子に接続されている。
【００１３】メモリコントローラ１０１は、ＤＭＡ１０
４ａ〜１０４ｃからのアクセス要求とリフレッシュ要求
とを調停する調停回路１１６と、調停回路１１６によっ
て受け付けられた要求に従って、ＤＭＡ１０４ａ〜１０
４ｃからのアドレス信号などを選択する選択回路１１７
と、調停回路１１６と選択回路１１７との出力に応じて
メモリを制御するための信号を発生するメモリサイクル
発生回路１１８とを有している。
４ａ〜１０４ｃからのアクセス要求とリフレッシュ要求
とを調停する調停回路１１６と、調停回路１１６によっ
て受け付けられた要求に従って、ＤＭＡ１０４ａ〜１０
４ｃからのアドレス信号などを選択する選択回路１１７
と、調停回路１１６と選択回路１１７との出力に応じて
メモリを制御するための信号を発生するメモリサイクル
発生回路１１８とを有している。
【００１４】また、リフレッシュ要求を生成するための
リフレッシュタイマ１１１と、リフレッシュ基準カウン
タ１１２と、リフレッシュサイクルカウンタ１１３と、
比較回路１１４と、ＡＮＤ回路１１５とを備え、調停回
路１１６とメモリサイクル発生回路１１８とに接続され
ている。
リフレッシュタイマ１１１と、リフレッシュ基準カウン
タ１１２と、リフレッシュサイクルカウンタ１１３と、
比較回路１１４と、ＡＮＤ回路１１５とを備え、調停回
路１１６とメモリサイクル発生回路１１８とに接続され
ている。
【００１５】このような構成により、メモリコントロー
ラ１０１は、ＤＭＡ１０４ａ〜１０４ｃからの要求に従
って、ＳＤＲＡＭ１０２とシンクロナスＲＯＭ１０３と
を制御する方法について説明する。
ラ１０１は、ＤＭＡ１０４ａ〜１０４ｃからの要求に従
って、ＳＤＲＡＭ１０２とシンクロナスＲＯＭ１０３と
を制御する方法について説明する。
【００１６】リフレッシュタイマ１１１は、１６μsec
おきにリフレッシュトリガ（REFTRG）を発生し、ＡＮＤ
回路１１５を経て、リフレッシュ要求信号（REFREQ）と
して調停回路１１６に供給する。
おきにリフレッシュトリガ（REFTRG）を発生し、ＡＮＤ
回路１１５を経て、リフレッシュ要求信号（REFREQ）と
して調停回路１１６に供給する。
【００１７】リフレッシュ基準カウンタ１１２は、リフ
レッシュトリガ（REFTRG）をカウントし、これをリフレ
ッシュ基準値（RTC[11:0]）とする。通常、リフレッシ
ュは、４０９６回／６４ｍsec必要とされているので、
リフレッシュ基準カウンタ１１２は、１２ビットで構成
されている。
レッシュトリガ（REFTRG）をカウントし、これをリフレ
ッシュ基準値（RTC[11:0]）とする。通常、リフレッシ
ュは、４０９６回／６４ｍsec必要とされているので、
リフレッシュ基準カウンタ１１２は、１２ビットで構成
されている。
【００１８】リフレッシュサイクルカウンタ１１３は、
メモリサイクル発生回路１１８から出力されるリフレッ
シュサイクル信号（REFCYCLE）をカウントし、これをリ
フレッシュ実行値（RCC[11:0]）とする。
メモリサイクル発生回路１１８から出力されるリフレッ
シュサイクル信号（REFCYCLE）をカウントし、これをリ
フレッシュ実行値（RCC[11:0]）とする。
【００１９】比較回路１１４は、リフレッシュ基準値
（RTC[11:0]）とリフレッシュ実行値（RCC[11:0]）とを
比較し、 RTC[11:0]＜RCC[11:0] のときに、REFMASKn="0"をＡＮＤ回路１１５に出力す
る。ＡＮＤ回路１１５は、リフレッシュトリガ（REFTR
G）をマスクして、リフレッシュ要求信号（REFREQ）を
無効にする。
（RTC[11:0]）とリフレッシュ実行値（RCC[11:0]）とを
比較し、 RTC[11:0]＜RCC[11:0] のときに、REFMASKn="0"をＡＮＤ回路１１５に出力す
る。ＡＮＤ回路１１５は、リフレッシュトリガ（REFTR
G）をマスクして、リフレッシュ要求信号（REFREQ）を
無効にする。
【００２０】調停回路１１６は、ＤＭＡ１０４ａ〜１０
４ｃからのアクセス要求（DMAxREQ）と、リフレッシュ
要求信号（REFREQ）との調停を行う。調停回路１１６
は、リフレッシュ要求が受け付けられるとリフレッシュ
選択信号（SELREF）をメモリサイクル発生回路１１８に
出力し、アクセス要求が受け付けられるとＤＭＡ選択信
号（SELx）を選択回路１１７に出力する。
４ｃからのアクセス要求（DMAxREQ）と、リフレッシュ
要求信号（REFREQ）との調停を行う。調停回路１１６
は、リフレッシュ要求が受け付けられるとリフレッシュ
選択信号（SELREF）をメモリサイクル発生回路１１８に
出力し、アクセス要求が受け付けられるとＤＭＡ選択信
号（SELx）を選択回路１１７に出力する。
【００２１】選択回路１１７は、調停回路１１６におい
てアクセス要求が受け付けられると、ＤＭＡ選択信号
（SELx）に従って、ＤＭＡ１０４ａ〜１０４ｃからのア
ドレス信号（DMAxA[24:0]）とデータ信号（DMAxD[31:
0]）とリードライト信号（DMAxR/W）とを選択する。
てアクセス要求が受け付けられると、ＤＭＡ選択信号
（SELx）に従って、ＤＭＡ１０４ａ〜１０４ｃからのア
ドレス信号（DMAxA[24:0]）とデータ信号（DMAxD[31:
0]）とリードライト信号（DMAxR/W）とを選択する。
【００２２】メモリサイクル発生回路１１８は、調停回
路１１６からのリフレッシュ選択信号（SELREF）が
「真」のときは、リフレッシュサイクルを発生し、リフ
レッシュ選択信号（SELREF）が「偽」のときは、選択回
路１１７からのアドレス信号（DMAxA[24:0]）とリード
ライト信号（DMAxR/W）とに従って、メモリアクセスサ
イクルを発生する。
路１１６からのリフレッシュ選択信号（SELREF）が
「真」のときは、リフレッシュサイクルを発生し、リフ
レッシュ選択信号（SELREF）が「偽」のときは、選択回
路１１７からのアドレス信号（DMAxA[24:0]）とリード
ライト信号（DMAxR/W）とに従って、メモリアクセスサ
イクルを発生する。
【００２３】図２は、本発明の第１の実施形態にかかる
メモリ制御方法を説明するためのタイムチャートであ
る。本発明にかかるメモリ制御方法においては、シンク
ロナスＲＯＭ１０３のアクセスと同時に、ＳＤＲＡＭ１
０２に対してリフレッシュサイクルを発生する。すなわ
ち、メモリサイクル発生回路１１８からの/ROMCS信号が
「真」となり、/RAS,/CAS,/WE,A[12:0]のそれぞれの信
号（以下、コマンドという。）により、ACT信号とREAD
信号がシンクロナスＲＯＭ１０３に送出されると、シン
クロナスＲＯＭ１０３は、データ（DATA[31:0]）Ｄ０〜
Ｄ３を送出する。このとき、シンクロナスＲＯＭ１０３
のアクセスと同時に、メモリサイクル発生回路１１８
は、コマンドとしてREF信号をＳＤＲＡＭ１０２に送出
する。リフレッシュサイクルでは、データ（DATA[31:
0]）を使用しないので、同時に行うことができる。
メモリ制御方法を説明するためのタイムチャートであ
る。本発明にかかるメモリ制御方法においては、シンク
ロナスＲＯＭ１０３のアクセスと同時に、ＳＤＲＡＭ１
０２に対してリフレッシュサイクルを発生する。すなわ
ち、メモリサイクル発生回路１１８からの/ROMCS信号が
「真」となり、/RAS,/CAS,/WE,A[12:0]のそれぞれの信
号（以下、コマンドという。）により、ACT信号とREAD
信号がシンクロナスＲＯＭ１０３に送出されると、シン
クロナスＲＯＭ１０３は、データ（DATA[31:0]）Ｄ０〜
Ｄ３を送出する。このとき、シンクロナスＲＯＭ１０３
のアクセスと同時に、メモリサイクル発生回路１１８
は、コマンドとしてREF信号をＳＤＲＡＭ１０２に送出
する。リフレッシュサイクルでは、データ（DATA[31:
0]）を使用しないので、同時に行うことができる。
【００２４】このようにして、シンクロナスＲＯＭ１０
３のアクセス中に、ＳＤＲＡＭ１０２に対してリフレッ
シュサイクルを発生するので、リフレッシュサイクルを
カウントした値であるリフレッシュ実行値は、リフレッ
シュ基準値（通常４０９６回／６４ｍsec）よりも大き
くなる。従って、ＡＮＤ回路１１５において、リフレッ
シュ要求信号（REFREQ）を無効にする期間が存在する。
この期間中は、ＤＭＡ１０４ａ〜１０４ｃからのアクセ
ス要求を受け付けることができるので、メモリシステム
を含む処理装置の処理能力を向上することができる。
３のアクセス中に、ＳＤＲＡＭ１０２に対してリフレッ
シュサイクルを発生するので、リフレッシュサイクルを
カウントした値であるリフレッシュ実行値は、リフレッ
シュ基準値（通常４０９６回／６４ｍsec）よりも大き
くなる。従って、ＡＮＤ回路１１５において、リフレッ
シュ要求信号（REFREQ）を無効にする期間が存在する。
この期間中は、ＤＭＡ１０４ａ〜１０４ｃからのアクセ
ス要求を受け付けることができるので、メモリシステム
を含む処理装置の処理能力を向上することができる。
【００２５】図３は、本発明の第２の実施形態にかかる
メモリシステムの構成を示したブロック図である。メモ
リシステムの構成は、上述した第１の実施形態のメモリ
システムに同じである。メモリコントローラ３０１は、
上述した第１の実施形態と同様に、調停回路１１６と選
択回路１１７とメモリサイクル発生回路１１８とを有し
ている。また、リフレッシュ要求を生成するためのリフ
レッシュタイマ３１１が、調停回路１１６とメモリサイ
クル発生回路１１８とに接続されている。
メモリシステムの構成を示したブロック図である。メモ
リシステムの構成は、上述した第１の実施形態のメモリ
システムに同じである。メモリコントローラ３０１は、
上述した第１の実施形態と同様に、調停回路１１６と選
択回路１１７とメモリサイクル発生回路１１８とを有し
ている。また、リフレッシュ要求を生成するためのリフ
レッシュタイマ３１１が、調停回路１１６とメモリサイ
クル発生回路１１８とに接続されている。
【００２６】リフレッシュタイマ３１１は、１６μsec
おきにリフレッシュ要求信号（REFREQ）を調停回路１１
６に送出する。また、メモリサイクル発生回路１１８か
ら出力されるリフレッシュサイクル信号（REFCYCLE）に
より、リセットされる。
おきにリフレッシュ要求信号（REFREQ）を調停回路１１
６に送出する。また、メモリサイクル発生回路１１８か
ら出力されるリフレッシュサイクル信号（REFCYCLE）に
より、リセットされる。
【００２７】本発明にかかるメモリ制御方法において
は、シンクロナスＲＯＭ１０３のアクセスと同時に、Ｓ
ＤＲＡＭ１０２に対してリフレッシュサイクルを発生す
る。すなわち、リフレッシュタイマ３１１が１６μsec
をカウントする前に、シンクロナスＲＯＭ１０３へのア
クセスが実行されると、リフレッシュサイクルが発生す
るので、リフレッシュタイマ３１１がリセットされる。
従って、リフレッシュ要求の回数が減り、その分ＤＭＡ
１０４ａ〜１０４ｃからのアクセス要求を受け付けるこ
とができるので、メモリシステムを含む処理装置の処理
能力を向上することができる。
は、シンクロナスＲＯＭ１０３のアクセスと同時に、Ｓ
ＤＲＡＭ１０２に対してリフレッシュサイクルを発生す
る。すなわち、リフレッシュタイマ３１１が１６μsec
をカウントする前に、シンクロナスＲＯＭ１０３へのア
クセスが実行されると、リフレッシュサイクルが発生す
るので、リフレッシュタイマ３１１がリセットされる。
従って、リフレッシュ要求の回数が減り、その分ＤＭＡ
１０４ａ〜１０４ｃからのアクセス要求を受け付けるこ
とができるので、メモリシステムを含む処理装置の処理
能力を向上することができる。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
ＳＤＲＡＭのリフレッシュ動作のために、一定の間隔で
リフレッシュトリガを発生するトリガ生成手段と、トリ
ガ生成手段で発生したリフレッシュトリガをカウントす
る基準値カウント手段と、シンクロナスＲＯＭにアクセ
スがあったときに、リフレッシュ動作を行うためのリフ
レッシュサイクル信号を発生させるサイクル発生手段
と、サイクル発生手段で発生したリフレッシュサイクル
信号をカウントする実行値カウント手段と、実行値カウ
ント手段でカウントした値が、基準値カウント手段でカ
ウントした値よりも大きいときに、トリガ生成手段で発
生したリフレッシュトリガを無効にするゲート手段とを
備えたので、シンクロナスＲＯＭのアクセスと同時に、
ＳＤＲＡＭに対してリフレッシュサイクルを発生するこ
とができ、メモリシステムを含む処理装置の処理能力を
向上することが可能となる。
ＳＤＲＡＭのリフレッシュ動作のために、一定の間隔で
リフレッシュトリガを発生するトリガ生成手段と、トリ
ガ生成手段で発生したリフレッシュトリガをカウントす
る基準値カウント手段と、シンクロナスＲＯＭにアクセ
スがあったときに、リフレッシュ動作を行うためのリフ
レッシュサイクル信号を発生させるサイクル発生手段
と、サイクル発生手段で発生したリフレッシュサイクル
信号をカウントする実行値カウント手段と、実行値カウ
ント手段でカウントした値が、基準値カウント手段でカ
ウントした値よりも大きいときに、トリガ生成手段で発
生したリフレッシュトリガを無効にするゲート手段とを
備えたので、シンクロナスＲＯＭのアクセスと同時に、
ＳＤＲＡＭに対してリフレッシュサイクルを発生するこ
とができ、メモリシステムを含む処理装置の処理能力を
向上することが可能となる。
【図１】本発明の第１の実施形態にかかるメモリシステ
ムの構成を示したブロック図である。
ムの構成を示したブロック図である。
【図２】本発明の第１の実施形態にかかるメモリ制御方
法を説明するためのタイムチャートである。
法を説明するためのタイムチャートである。
【図３】本発明の第２の実施形態にかかるメモリシステ
ムの構成を示したブロック図である。
ムの構成を示したブロック図である。
【図４】従来のメモリシステムの構成を示したブロック
図である。
図である。
１０１，３０１，４０１ メモリコントローラ １０２，４０２ ＳＤＲＡＭ １０３，４０３ シンクロナスＲＯＭ １０４ａ〜１０４ｃ，４０４ａ〜４０４ｃ ＤＭＡ １０５，４０５ 発振回路 １１１，３１１ リフレッシュタイマ １１２ リフレッシュ基準カウンタ １１３ リフレッシュサイクルカウンタ １１４ 比較回路 １１５ ＡＮＤ回路 １１６ 調停回路 １１７ 選択回路 １１８ メモリサイクル発生回路
Claims (4)
- 【請求項１】 ＳＤＲＡＭとシンクロナスＲＯＭとが同
一のバスで接続されたメモリ制御装置において、 前記ＳＤＲＡＭのリフレッシュ動作のために、一定の間
隔でリフレッシュトリガを発生するトリガ生成手段と、 該トリガ生成手段で発生した前記リフレッシュトリガを
カウントする基準値カウント手段と、 前記シンクロナスＲＯＭにアクセスがあったときに、前
記リフレッシュ動作を行うためのリフレッシュサイクル
信号を発生させるサイクル発生手段と、 該サイクル発生手段で発生した前記リフレッシュサイク
ル信号をカウントする実行値カウント手段と、 該実行値カウント手段でカウントした値が、前記基準値
カウント手段でカウントした値よりも大きいときに、前
記トリガ生成手段で発生した前記リフレッシュトリガを
無効にするゲート手段とを備えたことを特徴とするメモ
リ制御装置。 - 【請求項２】 ＳＤＲＡＭとシンクロナスＲＯＭとが同
一のバスで接続されたメモリ制御装置において、 前記ＳＤＲＡＭのリフレッシュ動作のために、一定の間
隔でリフレッシュトリガを発生するトリガ生成手段と、 前記シンクロナスＲＯＭにアクセスがあったときに、前
記リフレッシュ動作を行うためのリフレッシュサイクル
信号を発生させるサイクル発生手段とを備え、 該サイクル発生手段で発生した前記リフレッシュサイク
ル信号により、前記トリガ生成手段をリセットすること
を特徴とするメモリ制御装置。 - 【請求項３】 シンクロナスＲＯＭとが同一のバスで接
続されたＳＤＲＡＭのリフレッシュ動作を制御するメモ
リ制御方法において、 前記リフレッシュ動作のために、一定の間隔でリフレッ
シュトリガを発生するトリガ生成ステップと、 該トリガ生成ステップで発生した前記リフレッシュトリ
ガをカウントする基準値カウントステップと、 前記シンクロナスＲＯＭにアクセスがあったときに、前
記リフレッシュ動作を行うためのリフレッシュサイクル
信号を発生させるサイクル発生ステップと、 該サイクル発生ステップで発生した前記リフレッシュサ
イクル信号をカウントする実行値カウントステップとを
備え、 前記トリガ生成ステップは、前記実行値カウントステッ
プでカウントした値が、前記基準値カウントステップで
カウントした値よりも大きいときに、前記リフレッシュ
トリガを無効にすることを特徴とするメモリ制御方法。 - 【請求項４】 シンクロナスＲＯＭとが同一のバスで接
続されたＳＤＲＡＭのリフレッシュ動作を制御するメモ
リ制御方法において、 前記リフレッシュ動作のために、一定の間隔でリフレッ
シュトリガを発生するトリガ生成ステップと、 前記シンクロナスＲＯＭにアクセスがあったときに、前
記リフレッシュ動作を行うためのリフレッシュサイクル
信号を発生させるサイクル発生ステップとを備え、 前記トリガ生成ステップは、該サイクル発生ステップで
発生した前記リフレッシュサイクル信号により、前記リ
フレッシュトリガの発生をリセットすることを特徴とす
るメモリ制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065177A JP2002269980A (ja) | 2001-03-08 | 2001-03-08 | メモリ制御装置およびメモリ制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001065177A JP2002269980A (ja) | 2001-03-08 | 2001-03-08 | メモリ制御装置およびメモリ制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002269980A true JP2002269980A (ja) | 2002-09-20 |
Family
ID=18923880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001065177A Pending JP2002269980A (ja) | 2001-03-08 | 2001-03-08 | メモリ制御装置およびメモリ制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002269980A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| US7366828B2 (en) * | 2004-04-20 | 2008-04-29 | Seiko Epson Corporation | Memory controller, semiconductor integrated circuit device, semiconductor device, microcomputer, and electronic device |
| JP2009252277A (ja) * | 2008-04-04 | 2009-10-29 | Spansion Llc | 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 |
-
2001
- 2001-03-08 JP JP2001065177A patent/JP2002269980A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006512717A (ja) * | 2002-12-31 | 2006-04-13 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| JP4738814B2 (ja) * | 2002-12-31 | 2011-08-03 | インテル コーポレイション | ダイナミックメモリのリフレッシュポート |
| US7366828B2 (en) * | 2004-04-20 | 2008-04-29 | Seiko Epson Corporation | Memory controller, semiconductor integrated circuit device, semiconductor device, microcomputer, and electronic device |
| JP2009252277A (ja) * | 2008-04-04 | 2009-10-29 | Spansion Llc | 積層型メモリ装置、メモリシステム、及びそのリフレッシュ動作制御方法 |
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