KR960003768B1 - 스택된 칩 어셈블리 및 그 제조방법 - Google Patents

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쥬니어 루이스 이.게이츠
케이. 코크란 리처드
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휴우즈 에어크라프트 캄파니
완다 케이.덴슨-로우
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Abstract

내용 없음.

Description

스택된 칩 어셈블리 및 그 제조방법
제 1 도는 본 발명에 포함되는 제품을 생산하는 전형적인 제조 및 어셈블리 공정의 흐름도.
제 2 도는 그 크기가 양호한 회로들보다 더 큰 각각의 칩에 포함하도록 "G"로 표시된 양호한 집적 회로들을 사용하여 본 발명의 제조 및 어셈블리 공정에서의 개시 단계를 보여주기 위해 변형된 전형적인 전체 웨이퍼를 나타내는 도면.
제 3 도는 회로 기판상에 장착되기 전에 스택된 칩 어셈블리를 포함하는 본 발명의 한 실시예의 도면.
제 4 도 내지 제 7 도는 메모리 또는 다른 칩들을 인쇄 회로 기판상에 장착하기 위한 특별한 요건들을 만족시키기 위해 고안된 다른 제조 방법을 보여주는 본 발명의 다른 실시예를 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
16 : 웨이퍼 18 : 양호한 회로
20 : 불량 회로 25 : 칩
32 : 리드 34 : 입력/출력 패드
64,104,122 : 상위 칩 66,108,124 : 하위 칩
72 : 베이스 74 : 패드
120 : 리본 리드 124 : 범프 패드
본 발명은 회로 기판 또는 인쇄 회로 기판상에 집적 회로 또는 메모리 칩을 제조 및 어셈블리하는 방법에 관한 것으로서, 특히 이와 같은 칩들을 그 평면들이 회로 기판 또는 인쇄 회로 기판 면에 평행하게 접촉되게 놓이도록 접촉하는 층의 스택(stack)에 스택하기 위한 방법 및 이와같은 방법으로 제조된 평행 스택 칩 어셈블리에 관한 것이다.
종래에는, 집적 회로 및 메모리 칩들을 밀봉 패키지에 단독으로 장착되고, 패키지 리드들이 기판 또는 인쇄 회로 기판에 상호 접속된다. 또는 그 외부 리드들이 인쇄 회로 기판에 상호 접속된 밀봉 하이브리드 패키지에 있는 회로 기판상에 칩이 장착된다.
면적과 체적이 충분할 때, 이와 같은 종래의 장착 배열을 사용하면 적정 총 회로 밀도와 낮은 회로 속도에 미치지 못하게 된다. 특정하게는, 현재 사용중인 장착 배열은 상대적으로 많은 면적 및 체적을 소비하여서 회로 밀도를 떨어뜨린다. 더욱이, 칩들간의 상대적으로 큰 간격은 회로 속도를 낮추고 캐패시턴스를 증가시킴으로써 회로를 통한 신호 전파를 더 느리게 한다.
이와같은 문제점들은 미합중국 특허 제 4,525,921 호 및 제 4,764,846 호에 예시되듯이 패키징 기술 분야에 잘 알려져 있었다. 상기 특허에서, 칩들은 기판에 수직으로 스택되고 모서리 금속화 회로와 상호 접속된다. 스택의 한 모서리 또는 한 면상에서, 회로선들은 스택을 기판 및 그 대응하는 회로 패드들의 패턴들에 직접 상호 접속하기 위해 사용하는 금속 범프(bump)에서 끝난다. 따라서, 이 칩들은 그 면들이 기판의 면에 수직으로 높이도록 위치된다.
본 발명의 목적은 스택에 높은 밀도를 만드는 것으로, 그러나, 예를들면 미합중국 특허 제 4,764,846 호에 개시된 바와같이, 스택 운반 기판에 개별 칩 및 그 운전자들을 장착 가능하도록, 칩의 리드들은 단일 면까지 연장되어야 하는데, 이는 상대적으로 넓은 면적을 소비함으로써 높은 밀도라는 요구되는 목적에 불리한 영향을 준다.
박막화된 칩에 다이스되기 전에 웨이퍼의 뒷면으로부터 재질을 래핑(lapping)함으로써 밀도를 더 증가시키는 것도 가능하다. 이 박막화는 고가이기 때문에 스택의 비용에 가산된다.
스택의 범프 장착법도 고가이기 때문에, 신뢰성있는 접속을 제작하는 데에, 즉 공수(airborne) 시스템과 같은 환경에서 사용되기에는 믿음직스럽지 못하다.
본 발명은 이들 및 다른 문제들을 극복하고, 2개 또는 그 이상의 집적 회로 또는 메모리 칩들을 회로 기판 또는 인쇄 회로 기판 상에 칩들의 면이 기판 또는 회로 기판에 수직으로가 아니라 평행하게 향하도록 하는 방식으로 스택함으로써 상술된 종래의 방법들보다 더 높은 밀도를 제공한다. 칩들은 한 모서리부터 뿐만 아니라 거의 모든 주변으로부터 기판 또는 회로 기판으로 양호하게는 리본 본드에 의해 필요한 대로 상호 접속될 수 있다. 이와 같이 어셈블리된 배열은 패시베이션 및 인캡슐런트의 코팅으로 밀봉된다.
이와같은 칩들은 웨이퍼로부터 종래의 방법으로 다이스된 칩과 구별되도록 크기를 과장하였다. 특정하게, 각 칩은 개별 웨이퍼 회로보다 더 크다. 즉, 하나의 칩으로 형성되도록 선택된 각 웨이퍼 부분은 구체화하고 있는 개별 웨이퍼 회로보다 더 큰 크기를 갖고, 따라서 인접 회로들과 겹친다.
이 배열로부터 여러 장점들이 생긴다. 종래의 설계와 비교하면, 총 회로 밀도는 상술된 면적 및 체적을 최소로, 예를들면 상기 참조된 미합중국 특허 제 4,764,846 호에 개시된 것보다 약 5배 작게 유지함으로써 더 증가된다. 칩들 사이의 간격이 최소화되기 때문에 회로 속도는 증가되고 라인 임피던스 및 캐패시턴스도 함께 낮아짐으로써 회로를 통한 높은 신호 전파 속도를 허용한다. 제조 비용이 낮추어지고 범프 장착의 사용을 피하여 신뢰성있는 상호 접속을 가져온다. 열반산도 개선된다. 필요하다면 특별한 밀봉 패키징도 피할 수 있다.
본 발명의 더 완전한 이해뿐만 아니라 다른 목적 및 장점들도 예시적인 실시예들에 대한 다음의 설명 및 첨부된 도면들로부터 명백해질 것이다.
제 1 도 및 제 2 도를 참조하면, 제 1 도는 본 발명의 제조 및 어셈블리 공정의 흐름도를, 특히 참조 부호(12 및 14)에 의해 표시된 단계까지 정의하고 있다. 참조 부호(12)는 한 세트의 유전체 마스크가 요구되는 전자적 기능(들)에 기초한 전기 접속을 규정하도록 설계된 방법의 단계를 나타내고 참조 부호(14)는 양호한 회로(18)(또는 제 2 도에서 "G"로 도시된) 및 불량 회로(20)의 웨이퍼 상 위치를 식별하는 종래의 방법들에 의해 웨이퍼(16) (제 2 도 참조)이 검사되는 단계를 나타낸다. 불량 회로들이 발견된 웨이퍼는 점을 찍고 양호한 회로들은 "G"표시를 하는 것이 일반적이다.
본 발명에 따르면, 다이스법이 웨이퍼(16) (제 1 도 단계 22)에 대해 정의되고, 제 2 도에 도시된 것처럼 웨이퍼로부터 다이스될 큰 칩(25)의 위치(24)를 정의한다. 다이싱은 양호하게 두 단계로 발생한다. 첫째, 웨이퍼는 임의의 큰 칩(25)를 통한 슬라이싱을 회피하는 방식으로 점선(27)에 의해 나타낸 것처럼, 예를들면 수평으로 절단되어, 제 2 도에 도시된 것처럼 칩(25)의 행들로 웨이퍼를 분리시킨다. 그 후, 각 행은 개별의 큰 칩(25)를 형성하기 위해 수직으로, 즉 앞서 만들어진 수평 절단선(27)에 수직으로 절단된다.
단계(22) (제 1 도)의 다이싱 법에서, 웨이퍼 재질의 사용을 최대화하는 것이 가능한 곳에서는 어디나 위치들(25)가 불량 회로를, 하지만 필요하거나 피할 수 없다면 양호한 회로를 덮기 위해 선택된다. 본 발명에서 중요한 단계로서(제 1 도 단계 26), 양호한 회로들은 입력/출력 패드들을 보호하기 위해 마스크되고, 웨이퍼(16)은 칩 회로의 필요한 밀봉성을 제공하기 위하여 밀봉의 무기질 코팅으로 패시베이트된다. 적절하게 마스킹한 후에, 유전체 재질이 웨잎에 인가된다(제 1 단계 28). 이 유전체 물질은 유기질 수지의 얇은 피복을 포함할 수 있다. 그리고 나서, 입력/출력 재배치 금속이 리드(32)을 정의하고 제 2 도에 도시된 각 칩의 입력/출력 패드들(34)을 연장시키기 위해 웨이퍼에 인가된다. 이 단계의 성능은 제 1 도의 단계(30)에 있다.
이 시점에서, 웨이퍼의 처리는 웨이퍼로부터 다이스될 칩들이 하위 또는 상위 칩을 포함하는가에 따라 달라진다. 제 1 도에 도시된 것과 같은 처리의 변화는 하위 칩(36) 및 상위 칩(38)을 위한 처리 단계들로 표시된다. 상기 칩으로 기능하게 하려는 칩들(38)은 2개의 부가적인 처리 단계(40 및 42)를 필요로 한다. 단계(40)에 도시된 것처럼, 리본 본딩 가능한 금속이 주변 패드들(34) (제 2 도)에 인가되고, 단계(42)에 나타난 것처럼 이 패드들은 마스크된다. 필요하다면, 비록 더 양호한 것은 아니지만 리본 리드 대신에 사용될 수 있다. 하위 및 상위 칩들을 위한 각 단계(46 및 48)에 의해 요구되는 것처럼, 웨이퍼는 하위 및 상위 칩으로 다이스된 뒤 패시베이트된다.
단계(52)에 도시된 것처럼, 각 전기 장치에 대해, 하위 칩 및 상위 칩은 스택되어 제 3 도 내지 제 7 도에 도시된 어셈블리들 중 하나로 함께 본딩된다.
제 3 도에 도시된 실시예에 대해서만, 제 1 도에 참조 부호(54, 56 및 58)로 표시되고 참조 부호(60)으로 묶인 세 단계는 어셈블리(62)를 만들기 위해 실시된다. 단계(58)에서, 예를 들면 본 기술 분야에 알려진 것처럼, '소거한다'라는 말은 만약 다이스되기 전 단계(46)에서 전 웨이퍼가 패시베이트되었다면 상호접속 패드들로부터 패시베이션을 제거하는 단계를 말하고, '금속화한다'라는 말은 필요하면 리본 본딩을 향상시키기 위하여 적절한 요금을 인가하는 것을 말한다.
여기에서, 어셈블리(62)는 동일 평면 크기의 상위 칩(64) 및 하위 칩(66)을 포함한다. 상위 칩(64)는 리드(32)와 단자 패드(34')을 포함하도록 제 1 도의 단계(38, 40, 42, 46 및 50)에 따라 처리된 제 2 도에 도시된 칩들(25)중 하나를 포함한다. 하위 칩(66)은 상위 칩(64)와 같이 리드들[도시되지 않았지만 패드(34)에서 종료하는 리드(32)와 같이]을 포함하도록 제 1 도의 단계(36, 46 및 48)에 따라 처리된 제 2 도의 칩들(25) 중 여러개를 포함한다.
모든 칩(64 및 66)은 서브어셈블리(62)로 함께 스택되고 본딩된 후, 제 1 도의 단계(54)에 따라 모든 패드들[예를들면, 상위 칩(64)에 패드들(34') 및 하위 칩(66) 위에 있는 유사한 패드들]이 노출되어 각자의 면에서 평평하게 되도록, 접속이 만들어질 모든 면에서 및 각 모서리(68)에 연마된다. 하위 칩(66)상에 노출된 패드들의 금속의 양을 증가시키는 것이 바람직하기 때문에 금속화(69)가 이 노출된 패드들에 부가된다. 그리고 나서, 상호접속(70)이 선택된 패드들[예를들면, 패드(34')]과 금속화(69) 사이에 종래의 금속화 기술로 형성되고, 더욱이 상위 패드(34')은 단계(56 및 58)에 따라 전기적 기능에 의해 요구되는 대로 금속화되고 소거된다.
스택되고 본딩된 서브어셈블리(62)는 단계(76)에 의해 요구되는 대로, 그후, 패드(4)를 갖고 있는 베이스(72)에 장착되어 고정되고, 리본 리드들(78)은 어셈블리(82)를 형성하기 위해 단계(80)에 의해 표시된 것처럼 각각 패드(34')과 패드(74)에 본딩된다.
그리고 나서, 어셈블리(82)는 전기적 기능이 바라는 대로 동작하는지를 결정하기 위해 단계(84)에 따라 전기적으로 검사된다. 이 검사가 성공적으로 판명되면, 그 후 어셈블리(82)는 단계(85 및 88)에 따라 파인라인(fineline) 또는 다른 적절한 회로 기판에 장착되어 리본 본딩된다. 만약 검사가 성공적이지 못하면, 어셈블리(82)는 여분의 처리를 위해 또는 폐기하기 위해 복귀된다. 성공적으로 검사된 것은 필요하다면 단계(90)에 의해 캡슐포장된다.
제 4 도 내지 제 7 도에 차례로 도시된 어셈블리(92, 94, 96 및 98)은 단계(54, 56 및 58)만 제외하고 제 1 도에 도시된 단계들에 따라 처리된다.
제 4 도의 어셈블리(92)를 제조하기 위한 방법에서, 기판 회로(100)은 서로의 위에 스택되는 개별 칩(104)의 회로에 직접 접속이 가능하도록 충분한 패드들(102)가 제공된다. 칩들 사이에는 어떠한 접속도 형성되지 않지만, 칩들은 기판 회로상에 선택된 패드들을 공통으로 사용할 수 있다. 이 기술은 더 많은 종래의 어셈블리가 기존 프로세스들을 사용하여 만들어지도록 하고, 새로운 기술의 개발 또는 제 3 도에 도시된 것처럼 수직 모서리들에서 칩들을 상호접속시킬 것을 요구하지 않는다.
제 5 도의 어셈블리(94)에 대해 도시된 것처럼, 칩(106)을 다른 칩(107)에 매우 가까이 장착하는 것이 바람직한 경우, 하나의 실험적인 방법은 칩(108) 상부에 칩(106)을 장착하여, 중간 회로 경로로서 기판에 형성되는 상호접속이 필요없이 상위 칩(106)을 하위 칩(108)에 직접 접속하는 것이다. 이를 달성하기 위해, 필요한 것은 하위 칩 상의 패드들이 상위 칩으로부터의 상호 접속 와이어 또는 리본들(110)을 수용하기 위한 자리를 제공하기 위해 상위 칩(106)은 하위 칩(108)보다 더 작아야 한다는 것이다. 그리고 나서, 어셈블리(94)는 리본 리드들(112)의 그룹들에 의해 기판(도시되지 않음)에 장착되어 전기적으로 결합된다.
제 6 도에 도시된 것처럼, 제 4 도에 도시된 칩(104)와 같이 스택(114)에 여러개의 칩들을 장착하는 것도 가능한데, 제 4 도에서는 모든 상위 칩들을 위한 최하위 칩 상의 상호 접속 패드들을 수용할 수 있도록 상위 칩들(116)의 한 그룹이 아래에 있는 칩(118)보다 더 작다. 최하위 칩은 리본 리드들(120)에 의해 기판(도시되지 않음)에 접속할 수 있도록 그 주위에 패드들을 갖는다.
다른 방법이 제 7 도에 도시되어 있는데, 여기에서 상위 칩(122)는 범프 패드(124)와 함께 하위 칩(126)에 장착된 플립-칩이다. 여기에서, 실리콘은 실리콘의 정합된 열 팽창 계수가 양호하게 사용될 수 있다.
비록 본 발명이 특정한 실시예에 대해 설명되었지만, 본 발명의 원리와 범위를 이탈하지 않고도 여러가지 수정과 변경이 가능하다는 것은 주지의 사실이다.

Claims (20)

  1. 제조, 어셈블링 및 스택된 상위 및 하위 칩 배열에 있는 적어도 두개의 집적회로/메모리 칩들에서 회로 기판/인쇄 회로 기판 지지대에 상호접속시킴으로써 스택된 칩 어셈블리를 제조하는 방법에 있어서, 동작 가능 및 동작불능 회로를 결정하기 위해 전 웨이퍼를 검시하는 단계; 개개의 크기가 회로들의 개별 크기보다 각각 큰 칩들을 규정하고 칩들의 각각을 동작가능 회로들 중 하나에 위치시켜서, 웨이퍼를 상위 및 하위 칩들로 다이스하기 위한 준비로서 칩들을 선택된 회로들에 인접한 회로들 중 하나 위에 오우버랩시키기 위한 다이싱법을 제공하는 단계; 스택된 칩 어셈블리의 구성 부분을 규정하는 회로 설계에 따라 유전체층 마스크를 웨이퍼에 인가하는 단계; 입력/출력 재배치 금속을 마스크를 통해 노출된 웨이퍼 부분에 인가하는 단계; 상위 칩에 대해, 리본 본딩 가능 금속을 웨이퍼 상의 주변 패드들에 인가하여 패드를 마스킹하는 단계; 웨이퍼를 상위 및 하위 칩들로 다이싱하는 단계; 칩들을 인접 칩 위에 접촉하여 칩들의 층진 스택에 어셈블링하여 본딩하는 단계; 상기 스택을 베이스 상에 장착하는 단계; 스택을 베이스에 리본 본딩하는 단계; 상기 스택되고 본딩된 칩들을 전기적으로 검사하는 단계; 상기 스택되고 본딩된 칩들과 베이스를 지지대에 장착하는 단계; 상기 스택되고 본딩된 칩들과 베이스를 지지대에 리본 본딩하는 단계; 및 상기 스택되고 본딩된 칩들, 베이스 및 지지대 어셈블리를 캡슐포장하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 칩을 스택에 어셈블링하고 본딩하는 상기 단계와 스택을 베이스상에 장착하는 단계 사이에 전기적 접촉점들을 노출시키기 위해 칩들의 모서리들을 연마하는 단계; 상기 접촉점들 중 선택된 것들에 있는 모서리들을 금속화하는 단계; 최상위 칩 상의 패드들 중 선택된 하나를 금속화하는 단계; 및 상기 금속화된 모서리로부터의 리본 리드들과 패드들을 베이스 상에 있는 표시된 접촉 영역에 본딩함으로써 상기 스택-베이스 리본 본딩 단계를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 두께에 비해 상대적으로 큰 표면을 갖는 칩들의 어셈블리를 제조하는 방법에 있어서, 한 칩의 큰 표면이 인접한 칩의 큰 표면과 접촉되도록 적어도 두개의 집적회로 칩들을 포개어 스택하는 단계; 한 칩의 큰 표면이 베이스의 표면과 접촉하도록 스택된 칩들을 베이스의 표면에 어셈블링하는 단계; 및 칩들을 베이스에 전기적으로 상호접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제 3 항에 있어서, 개별 회로보다 각각 더 큰 개별 칩 크기에 의해 규정되는 웨이퍼 부분을 선택하고 상기 개별 칩들을 선택된 동작 가능 회로 상에 위치시켜서, 선택된 회로들에 인접한 회로들중 하나 위에 상기 칩들을 오우버랩시킴으로써 다수의 회로들을 갖는 웨이퍼로부터 각 칩들을 형성하는 프리스택킹 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서, 각 칩들의 주변에 접촉부들을 완전하게 위치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서, 스택된 칩들이 동일한 크기를 갖고 있고, 칩들을 그 모서리들에서 전기적으로 상호 접속하고 최상위 칩과 베이스를 전기적으로 상호접속하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서, 스택된 칩들이 동일 크기를 갖고 있고, 칩들을 베이스에 전기적으로 상호접속하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  8. 제 4 항에 있어서, 스택된 칩들이 동일 크기를 갖고 있고, 작은 크기를 갖는 칩들 중 적어도 하나를 상대적으로 큰 크기를 갖는 칩들 중 적어도 다른 것 위에 스택하는 단계 및 상기 칩들을 하위 칩에, 또 거기에서 베이스에 연달아 전기적으로 상호접속하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 칩들의 어셈블리를 제조하기 위한 방법이 있어서, 적어도 두개의 집적 회로 칩을 포개어서 스택하는 단계; 상기 스택된 칩들을 베이스 위에 평행하게 어셈블링하는 단계; 및 상기 칩들을 베이스에 전기적으로 상호접속하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제 9 항에 있어서, 개별 회로보다 각각 더 큰 개별 칩 크기에 의해 규정되는 웨이퍼 부분을 선택하고 상기 개별 칩들을 선택된 동작 가능 회로 상에 위치시켜서, 선택된 회로들에 인접한 회로들 중 하나 위에 상기 칩들을 오우버랩시킴으로써 다수의 회로들을 갖는 웨이퍼로부터 각 칩들을 형성하는 프리스택킹 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 제 9 항에 있어서, 각 칩들의 주변에 접촉부들을 완전하게 위치시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 상기 칩-베이스 상호접속 단계 이전에 칩들 사이에 상호 접속을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 칩-베이스 상호접속 단계가 최상위 칩에서 베이스로의 접속부들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 포개어서 스택되고 베이스 위에서 평행으로 어셈블되고 상기 베이스에 전기적으로 상호접속되고 있는 적어도 두개의 집적 회로를 포함하는 것을 특징으로 하는 칩들의 어셈블리.
  15. 제 14 항에 있어서, 웨이퍼 부분들이 개별 회로들보다 더 큰 개별 칩 크기에 의해 선택되고 상기 개별 칩들이 상기 회로들 중 선택된 동작가능한 것 위에 위치되고, 다수의 회로들을 갖는 웨이퍼로부터 상기 각 칩들을 형성하여서, 상기 선택된 회로들에 인접한 상기 회로들 중 하나 중에 상기 칩들을 오우버랩하기 위한 수단을 더 포함하는 것을 특징으로 하는 어셈블리.
  16. 제 14 항에 있어서, 상기 각 칩들의 주변에 완전하게 위치된 접촉부들을 포함하는 것을 특징으로 하는 어셈블리.
  17. 제 15 항에 있어서, 상기 칩들 각각이 그 주위에 완전히 연장되어 있는 모서리 전기접촉부들이 제공되어 있고, 상기 칩들을 상호접속하기 위하여 상기 각 칩들의 상기 모서리 접촉부들 사이에 전기적 상호접속부들을 더 포함하는 것을 특징으로 하는 어셈블리.
  18. 제 17 항에 있어서, 상기 칩들 중 최상위의 것에서 상기 베이스로 연장하는 전기적 접속부들을 더 포함하는 것을 특징으로 하는 어셈블리.
  19. 제 17 항에 있어서, 상기 스택된 칩들이 동일 크기를 갖고 있고, 상기 칩들 사이의 상기 전기적 상호접속부들이 상기 칩들의 모서리들에 위치되고, 최상위 칩과 상기 베이스 사이에 전기적 상호접속이 위치되는 것을 특징으로 하는 어셈블리.
  20. 제 17 항에 있어서, 상기 스택된 칩들이 동일하지 않은 크기를 갖고 있어서 작은 크기를 갖는 것들 중 적어도 하나가 상대적으로 큰 크기를 갖는 칩들 중 적어도 다른 것 위에 있고, 상기 상위 칩들에서 상기 하위 칩들로, 거기에서 다시 상기 베이스로의 연속적인 것들 사이에 전기적 상호접속부들을 포함하는 것을 특징으로 하는 어셈블리.
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