KR20080003198A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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KR20080003198A
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Abstract

본 발명은 반도체 칩을 서로 적층시켜 구성되는 반도체 장치에서 각 칩을 개별적으로 테스트하는 것을 과제로 한다.
제2 칩은 제2 상호 접속 단자를 제1 칩의 제1 상호 접속 단자에 접속함으로써 제1 칩에 대향하여 배치된다. 제1 및 제2 칩의 제1 및 제2 외부 단자는 서로 대향하는 제1 및 제2 칩에 있어서의 동일한 측을 향하는 면으로 형성되어 있다. 이 때문에, 제1 칩과 제2 칩을 서로 접합시킨 후에도, 제1 칩 및 제2 칩을 개별적으로 동작시켜, 테스트하는 것이 가능해진다. 또한, 제1 칩과 제2 칩의 외부 단자에 동일한 측으로부터 테스트 프로브 등을 접촉시킬 수 있으므로, 제1 칩과 제2 칩을 동시에 테스트하는 것이 가능해진다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SAME}
도 1은 본 발명의 제1 실시형태를 도시하는 설명도.
도 2는 도 1에 도시한 SiP 칩을 별도의 패키지에 밀봉하는 예를 도시하는 설명도.
도 3은 제1 실시형태의 반도체 장치의 제조 방법을 도시하는 흐름도.
도 4는 도 3에 도시한 CoC 마운트 후의 논리칩 웨이퍼를 도시하는 평면도.
도 5는 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 6은 본 발명의 제3 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 7은 도 6에 도시한 CoC 마운트 후의 논리칩의 웨이퍼를 도시하는 평면도.
도 8은 본 발명의 제4 실시형태를 도시하는 설명도.
도 9는 본 발명의 제5 실시형태를 도시하는 설명도.
도 10은 본 발명의 제6 실시형태를 도시하는 설명도.
도 11은 본 발명의 제7 실시형태를 도시하는 설명도.
도 12는 본 발명의 제8 실시형태를 도시하는 설명도.
도 13은 본 발명의 제9 실시형태를 도시하는 설명도.
도 14는 본 발명의 제10 실시형태를 도시하는 설명도.
도 15는 본 발명의 제11 실시형태를 도시하는 설명도.
도 16은 본 발명의 제12 실시형태를 도시하는 설명도.
도 17은 본 발명의 제13 실시형태를 도시하는 설명도.
도 18은 본 발명의 제13 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 19는 본 발명의 제14 실시형태를 도시하는 설명도.
도 20은 본 발명의 제15 실시형태를 도시하는 설명도.
도 21은 본 발명의 제16 실시형태를 도시하는 설명도.
도 22는 본 발명의 제16 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 23은 본 발명의 제17 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 24는 본 발명의 제18 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 25는 본 발명의 제19 실시형태에 따른 반도체 장치의 제조 방법을 도시하는 흐름도.
도 26은 도 25에 도시한 CoC 마운트 후의 메모리 칩의 웨이퍼를 도시하는 평면도.
<도면의 주요 부분에 대한 부호의 설명>
BP : 외부 단자
EAL, EAM : 소자 형성 영역
ETL, ETM : 외부 단자
IBP : 범프
ICTL, ICTM : 상호 접속 단자
IJOIN, IJOIN2 : 내부 중계 단자
LOG : 논리칩
MBP : 마이크로 범프
MEM : 메모리 칩
TEST : 테스트 회로
OJOIN : 외부 중계 단자
PBRD : 패키지 기판
PKG : 패키지
PTL, PTM : 단자
THJ, THL, THM : 스루홀
본 발명은 반도체 칩을 적층함으로써 구성되는 칩·온·칩(chip on chip) 기 술 등을 채용한 반도체 장치에 관한 것이다.
최근, 휴대 전화 등의 시스템 제품에서는 취급하는 데이터량이 비약적으로 증가하고 있다. 이에 따라, 시스템 제품에 마운트되는 반도체 메모리의 용량도 증가하여, 높은 데이터 전송율을 갖는 반도체 메모리가 요구되고 있다. 일반적으로, 이 종류의 시스템 제품에 탑재되는 반도체 장치로서, 논리(컨트롤러) 및 메모리를 하나의 칩에 집적하는 시스템온칩(SoC : System on Chip)과, 논리칩 및 메모리 칩을 적층하여 하나의 패키지에 수납하는 시스템인패키지(SiP : System in Package)가 있다. SoC는 반도체 프로세스가 복잡하고 비용도 높다. 이에 비해, SiP는 기존의 반도체 프로세스를 이용하여 각각 제조된 복수의 반도체 칩을 패키징하여 구성되므로 새로운 반도체 프로세스를 개발할 필요가 없고, 제조비용은 비교적 저렴하다. 이 때문에, 최근에는 SiP을 이용한 시스템 제품이 증가하는 경향이 있다.
또한, SiP에는 기생 LCR을 작게 하며, 데이터 전송율을 높이기 위해, 마이크로 범프 등에 의해 칩 사이를 접속하는 칩·온·칩(CoC) 기술이 채용되는 경향이 있다(예컨대, 특허 문헌 1, 2, 3, 4, 5, 6 참조).
[특허 문헌 1] 일본 특허 공개 제2005-39160호 공보
[특허 문헌 2] 일본 특허 공개 제2005-39161호 공보
[특허 문헌 3] 일본 특허 공개 제2005-109419호 공보
[특허 문헌 4] 일본 특허 공개 제2000-332192호 공보
[특허 문헌 5] 일본 특허 공개 제2001-94037호 공보
[특허 문헌 6] 일본 특허 공개 소61-42942호 공보
CoC에서는 기생 LCR을 지극히 작게 하기 위해, 소자가 형성되는 면을 서로 대향하여 칩끼리 마이크로 범프 등으로 접속하는 경우가 많다. 이 경우, CoC를 조립한 후, 칩 사이즈가 작은 반도체 칩(스몰 칩)의 표면은 칩 사이즈가 큰 반도체 칩(라지 칩)에 덮어져 버린다. 이 때문에, 스몰 칩의 외부 단자는 반도체 장치의 외부 단자에 직접 접속할 수 없다. 따라서, 라지 칩을 통하지 않고, 스몰 칩을 단독으로 테스트할 수 없다. 또한, 라지 칩을 통하지 않고, 스몰 칩에 전원을 공급할 수 없다.
본 발명의 목적은 반도체 칩을 서로 적층시켜 구성되는 반도체 장치에서 각 칩을 개별적으로 테스트 가능하게 하는 것이다.
본 발명의 다른 목적은 반도체 칩을 서로 적층시켜 구성되는 반도체 장치에서 각 칩에 독립된 전원을 공급하여 각 칩의 동작 마진을 향상시키는 것이다.
본 발명의 일 형태에서는, 제1 칩은 제1 소자 형성 영역과, 제1 소자 형성 영역에 형성되는 회로에 접속되는 제1 상호 접속 단자와, 제 1 소자 형성 영역에 형성되는 회로를 반도체 장치의 외부에 접속하기 위한 제1 외부 단자를 갖는다. 제2 칩은 제2 소자 형성 영역과, 제2 소자 형성 영역에 형성되는 회로에 접속되는 제2 상호 접속 단자와, 제2 소자 형성 영역에 형성되는 회로를 반도체 장치의 외부에 접속하기 위한 제2 외부 단자를 갖는다. 제2 칩은 제2 상호 접속 단자를 제1 상호 접속 단자에 접속함으로써 제1 칩에 대향하여 배치된다. 제1 및 제2 외부 단자는 서로 대향하는 제1 칩 및 제2 칩에 있어서의 동일한 측을 향하는 면에 형성되어 있다. 이 때문에, 제1 칩과 제2 칩을 서로 접합시킨 후에도, 제1 칩 및 제2 칩을 개별적으로 동작시켜, 테스트하는 것이 가능해진다. 또한, 제1 칩과 제2 칩의 외부 단자에 동일한 측으로부터 테스트 프로브 등을 접촉시킬 수 있으므로, 제1 칩과 제2 칩을 동시에 테스트하는 것이 가능해진다. 또한, 제1 및 제2 외부 단자를 이용하여, 제1 및 제2 칩에 독립된 전원을 각각 공급할 수 있다. 이 결과, 제1 및 제2 칩의 동작 마진을 향상시킬 수 있다.
이 반도체 장치를 제조하기 위해, 우선, 웨이퍼 상태의 제1 칩 상에, 다이싱된 제2 칩을 접합시켜 복수의 칩·온·칩이 형성된다. 다음으로, 칩·온·칩을 테스트함으로써 정상적으로 동작하는 칩·온·칩이 선별된다. 이 때, 제1 및 제2 외부 단자를 이용하여 실시함으로써, 반도체 장치 전체의 테스트뿐만 아니라, 제1 및 제2 칩을 개별적으로 테스트할 수 있다. 이 결과, 테스트 패턴 등을 삭감할 수 있으며, 테스트 시간을 단축할 수 있다. 다음으로, 정상적으로 동작하는 칩·온·칩의 각각을 패키징함으로써 반도체 장치가 형성된다. 그리고, 패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치가 선별된다.
본 발명의 다른 형태에서는, 반도체 장치는 전기적으로 접속되어 서로 대향하여 배치되는 제1 칩 및 제2 칩을 구비하고 있다. 제1 칩은 외주부의 일부가 제2 칩의 외주부로부터 돌출하는 제1 돌출부를 갖는다. 제2 칩은 외주부의 일부가 제1 칩의 외주부로부터 돌출하는 제2 돌출부를 갖는다. 제1 및 제2 돌출부는 반도체 장치의 외부에 전기적으로 접속되는 외부 단자를 갖는다. 이 때문에, 제1 및 제2 칩 을 서로 접합시킨 상태에서 제1 및 제2 칩을 개별적으로 테스트할 수 있다. 또한, 제1 및 제2 외부 단자를 이용하여, 제1 및 제2 칩에 독립된 전원을 각각 공급할 수 있다. 이 결과, 제1 및 제2 칩의 동작 마진을 향상시킬 수 있다.
본 발명의 다른 형태에서는, 제1 칩은 소자 형성 영역 및 제1 외부 단자를 갖는다. 배선층은 제1 칩 상에 배치되어, 상호 접속부 및 외부 접속부를 갖는다. 제2 칩은 배선층 상에 배치되며, 소자 형성 영역을 가지고, 제1 칩보다 작고, 적어도 하나의 제2 외부 단자를 갖는다. 배선층의 상호 접속부는 제1 및 제2 칩의 소자 형성 영역을 전기적으로 접속한다. 배선층의 외부 접속부는 제2 외부 단자에 접속되어, 제1 칩의 소자 형성 영역과 전기적으로 절연되고, 제2 칩의 외주부보다 외측으로 돌출하는 돌출부를 갖는다. 이 때문에, 제1 칩과 제2 칩을 서로 접합시킨 후에도, 제1 외부 단자 및 외부 접속부에 접속된 제2 외부 단자를 이용하여 제1 칩 및 제2 칩을 개별적으로 동작시켜 테스트하는 것이 가능해진다. 또한, 제1 외부 단자와 외부 접속부를 동일한 측에서 테스트 프로브 등을 접촉시킬 수 있으므로, 제1 칩과 제2 칩을 동시에 테스트하는 것이 가능해진다. 또한, 제1 및 제2 외부 단자를 이용하여 제1 및 제2 칩에 독립된 전원을 각각 공급할 수 있다. 이 결과, 제1 및 제2 칩의 동작 마진을 향상시킬 수 있다.
이 반도체 장치를 제조하기 위해, 우선, 웨이퍼 상태의 제1 칩 상에 배선층이 형성된다. 다음으로, 다이싱된 제2 칩을 접합시켜 복수의 칩·온·칩이 형성된다. 다음으로, 칩·온·칩을 테스트함으로써, 정상적으로 동작하는 칩·온·칩이 선별된다. 이 때, 제1 및 제2 외부 단자(외부 접속부)를 이용하고 실시함으로써, 반도체 장치 전체의 테스트뿐만 아니라, 제1 및 제2 칩을 개별적으로 테스트할 수 있다. 이 결과, 테스트 패턴 등을 삭감할 수 있고, 테스트 시간을 단축할 수 있다. 다음으로, 양품의 칩·온·칩의 각각을 패키징함으로써 반도체 장치가 형성된다. 그리고, 패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치가 선별된다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다.
도 1은 본 발명의 제1 실시형태를 나타내고 있다. 반도체 장치(SEM)는 칩·온·칩(이하, CoC라고도 칭함) 기술을 이용하여, 논리칩(LOG)(제1 칩) 상에 메모리 칩(MEM)(제2 칩)을 접합시켜 시스템·인·패키지(이하, SiP라고도 칭함)를 구성하고, SiP 칩(CoC 칩)을 패키지(PKG) 내에 밀봉함으로써 형성되어 있다.
논리칩(LOG)은 도면의 가로 방향의 길이가 메모리 칩(MEM)보다 길고, 메모리 칩(MEM)에 중복하지 않는 위치(도면의 좌우 양방향)에 복수의 외부 단자(ETL)를 갖고 있다. 메모리 칩(MEM)은 논리칩(LOG)의 중복하는 위치에 2개의 외부 단자(ETM)를 갖고 있다. 논리칩(LOG) 및 메모리 칩(MEM)은 상호 접속되는 복수의 상호 접속 단자(ICTL, ICTM)를 각각 갖고 있다.
메모리 칩(MEM)은 예컨대, 테스트 회로(TEST)를 갖고 있다. 테스트 회로(TEST)는, 예컨대 BIST(Built-In Self-Test) 회로이다. 테스트 회로(TEST)는 외부 단자(ETM)에서 받는 테스트 신호에 응답하여 동작을 시작하고, 메모리 칩(MEM)의 내부 회로(메모리 어레이와 그 제어 회로)를 테스트한다. 테스트 회로(TEST)는 논리칩(LOG)에 의해 메모리 칩(MEM)이 액세스되는 통상 동작 모드 중에 동작이 금 지된다. 예컨대, 외부 단자(ETM)의 한 쪽의 전압 레벨이 비활성화 상태를 나타낼 때, 메모리 칩(MEM)은 통상 동작 모드를 유지하고, 외부 단자(ETM)의 한쪽의 전압 레벨이 활성화된 것에 응답하여 통상 동작 모드로부터 테스트 모드로 이행하며, 메모리 칩(MEM)의 동작 테스트를 실시한다. 외부 단자(ETM)의 다른 쪽은, 예컨대 2 종류의 테스트 중 어느 하나를 선택하기 위해 사용된다. 이와 같이, 외부 단자(ETM)는 테스트 단자로서 기능한다. 또한, 테스트 회로에 의해 실시되는 테스트가 한 종류인 경우, 테스트 단자[외부 단자(ETM)]의 수는 1개이더라도 좋다. 혹은, 테스트의 종류가 많은 경우, 테스트 단자의 수를 3개 이상으로 늘려도 좋다. 또한, 테스트 결과를 출력하는 외부 단자(ETM)를 형성하여도 좋다.
또한, 테스트 회로(TEST)는 BIST 회로에 한정되지 않는다. 예컨대, 메모리 칩(MEM)에, 불량을 구제하기 위한 용장 메모리 셀(용장 워드선 또는 용장 비트선)과, 통상 메모리 셀(통상 워드선 또는 통상 비트선)을 용장 메모리 셀로 대체하기 위한 퓨즈가 형성되는 경우, 테스트 회로(TEST)는 테스트에 의해 불량이 판정된 메모리 셀을 용장 메모리 셀로 대체하기 위해, 퓨즈를 프로그램하는 용장 회로를 포함하고 있더라도 좋다.
도면의 단면 A-A', B-B'에 도시한 바와 같이, 논리칩(LOG) 및 메모리 칩(MEM)은 소자 형성 영역(EAL, EAM)을 서로 대향하여 SiP 칩에 조립할 수 있다. 여기서, 소자 형성 영역(EAL, EAM)은 트랜지스터나 저항 등의 소자가 형성되는 영역이다. 이하, 소자 형성 영역(EAL, EAM)이 형성되는 면을 표면이라 칭하고, 반대측의 면을 이면이라 칭한다. 상호 접속 단자(lCTL)는 소자 형성 영역(EAL)에 형성 되는 도시하지 않은 회로에 접속되어 있다. 상호 접속 단자(ICTM)는 소자 형성 영역(EAM)에 형성되는 도시하지 않은 회로에 접속되어 있다. 상호 접속 단자(lCTL, ICTM)는 마이크로 범프(MBP) 등(도전성의 접속 부재)을 통해 상호 전기적으로 접속되어 있다.
도면 우측의 단면 B-B'에 도시한 바와 같이, 논리 칩(LOG)의 외부 단자(ETL)는 논리칩(LOG)의 표면에 형성되어 있다. 외부 단자(ETL)는 소자 형성 영역(EAL)의 도시하지 않은 회로에 접속되어 있다. 논리칩(L0G)의 회로는 메모리 칩(MEM)의 동작을 제어하는 메모리 제어 회로를 포함한다. 외부 단자(ETL)는 전원 단자를 포함하고 있고, 금선(WB) 등에 의해 패키지(PKG)의 단자(PTL)에 본딩되어 있다.
도면 좌측의 단면 A-A'에 도시한 바와 같이, 메모리 칩(MEM)의 외부 단자(ETM)는 메모리 칩(MEM)의 이면에 형성되어 있다. 외부 단자(ETM)는 스루홀(THM)을 통해 소자 형성 영역(EAM)의 테스트 회로(TEST)에 접속되어 있다. 스루홀(THM)은 소자 형성 영역(EAM)으로부터 외부 단자(ETM)까지 관통하고 있고, 예컨대, 도전성의 재료가 충전되어 있다. 외부 단자(ETM)는 금선(WB) 등에 의해 패키지(PKG)의 단자(PTM)에 본딩되어 있다. 단자(PTL, PTM)는 패키지 기판(PBRD)의 하부에 형성되는 범프(BP)에 접속되어 있다. 범프(BP)는 반도체 장치(SEM)의 외부 단자이며, 예컨대 도시하지 않는 시스템 기판의 단자에 접속된다.
논리칩(LOG)의 외부 단자(ETL) 및 메모리 칩(MEM)의 외부 단자(ETM)는 SiP 칩에 조립되는 상태로 논리칩(LOG) 및 메모리 칩(MEM)의 동일한 측을 향하는 면(도면의 단면 A-A', B-B'의 위쪽)에 형성되어 있다. 이 때문에, 메모리 칩(MEM)을 웨 이퍼 상태의 논리칩(LOG)에 접합시킨 상태로 외부 단자(ETM)에 테스트 신호를 공급함으로써, 메모리 칩(MEM)의 테스트를 단독으로 실시할 수 있다. 논리칩(LOG)은 외부 단자(ETL)를 이용하고 단독으로 테스트 가능하다. 이 때문에, 메모리 칩(MEM) 및 논리칩(LOG)의 테스트를 단독이면서 동시에 실시할 수 있다. 또한, SiP에 조립된 후, 메모리 칩(MEM)의 테스트를 단독으로 실시할 수 있다. SiP에 조립된 상태로 메모리 칩(MEM)의 표면이 논리칩(LOG)에 완전히 덮어지는 경우에도, 즉, 메모리 칩(MEM)이 논리칩(LOG)보다 작은 경우에도, 외부 단자(ETM)를 소자 형성 영역(EAM)으로 접속하는 스루홀(THM)을 형성함으로써, 메모리 칩(MEM)의 테스트를 단독으로 실시할 수 있다.
외부 단자(ETL)는 논리칩(LOG)을 동작시키기 위해 반도체 장치(SEM)의 외부로부터 신호를 받거나, 혹은, 논리칩(LOG)으로부터의 신호를 출력한다. 상호 접속 단자(ICTL, ICTM)는 논리칩(LOG)이 메모리 칩(MEM)을 액세스할 때에, 커맨드 신호, 어드레스 신호 및 기록 데이터 신호를 메모리 칩(MEM)에 출력하기 위해 사용되며, 판독 데이터 신호를 메모리 칩(MEM)으로부터 받기 위해서 사용된다. 커맨드 신호, 어드레스 신호 및 데이터 신호의 교환은 논리칩(LOG)의 메모리 제어 회로에서 행해진다. 이와 같이, 메모리 칩(MEM)은 통상 동작 모드 중에, 상호 접속 단자(ICTL, ICTM)에 공급되는 신호에 따라 동작한다.
도 2는 도 1에 도시한 SiP 칩을 별도의 패키지(PKG)에 밀봉하는 예를 도시하고 있다. 도면의 단면 A-A', B-B'는 도 1에 대응한다. 이 예에서는 도 1과는 반대로, 패키지 기판(PBRD) 측에 메모리 칩(MEM)이 배치되고, 외부 단자(ETL, ETM) 상 에 각각 범프(IBP)가 형성된다. 외부 단자(ETL, ETM)는 범프(IBP)를 통해 패키지 기판(PBRD)의 단자(PTL, PTM)에 접속된다. 또한, 외부 단자(ETL) 상에 형성된 범프(IBP)의 형상은 실제로는 거의 구형이다.
도 3은 제1 실시형태의 반도체 장치(SEM)의 제조 방법을 도시하고 있다. 메모리 칩(MEM)과 논리칩(LOG)은 서로 다른 웨이퍼 프로세스(제조 프로세스)를 이용하여 제조된다. 메모리 칩(MEM)이 형성된 웨이퍼는 제조 후에 다이싱되어, 개별 메모리 칩(MEM)으로 분리된다. 예컨대, 메모리 칩(MEM)의 메모리 용량은 비교적 작고, 칩 사이즈도 작다. 또한, 메모리 칩(MEM)은 기존 세대의 웨이퍼 프로세스를 이용하여 제조된다. 이 때문에, 웨이퍼 제조 후의 메모리 칩(MEM)의 수율은 예컨대 98%이다. 거의 모든 메모리 칩(MEM)이 양품이므로, 메모리 칩(MEM)의 다이싱 전의 프로브 테스트를 실시하지 않는 경우에도 제조비용에 미치는 영향은 작다. 특히, 본 발명에서는 SiP 칩의 상태에서 메모리 칩(MEM)을 단독으로 테스트할 수 있으므로, SiP 칩에 조립한 후에 메모리 칩(MEM)을 테스트함으로써, 테스트에 필요한 총시간을 삭감할 수 있다.
다음으로, 다이싱된 메모리 칩(MEM)은 웨이퍼 상태의 논리칩(LOG) 상에 접합되어지고, 복수의 SiP 칩이 형성된다(CoC 마운트). 웨이퍼 상태의 SiP 칩은 프로브 테스트를 실시함으로써, 양품과 불량품으로 선별된다. 이 때, 도 1에 도시한 외부 단자(ETM)를 이용하여 메모리 칩(MEM)을 단독으로 테스트할 수 있으므로, 테스트의 효율을 높일 수 있다. 구체적으로는, 외부 단자(ETL, ETM)를 사용하여, 논리칩(LOG)과 메모리 칩(MEM)의 테스트를 동시에 실시함으로써, 테스트 시간을 단축할 수 있다. 이에 비해, 종래는 메모리 칩(MEM)의 테스트를 논리칩(LOG)의 외부 단자(ETL)를 이용하여 간접적으로 실시하고 있다. 이 때문에, CoC 기술을 채용한 SiP에서는, 메모리 칩(MEM)과 논리칩(LOG)의 테스트를 동시에 실시할 수 없었다.
프로브 테스트 후, 웨이퍼 상태의 SiP 칩이 다이싱되고 프로브 테스트로 양품이라고 판정된 SiP 칩만이 패키징되어, SiP[반도체 장치(SEM)]가 완성된다. 그리고, SiP는 최종 테스트를 실시함으로써 양품과 불량품으로 선별된다. 또한, 도 1 및 도 2에 도시한 바와 같이, 메모리 칩(MEM)의 외부 단자(ETM)를 반도체 장치(SEM)의 외부 단자(BP)에 접속함으로써, SiP으로 조립할 수 있었던 상태이더라도, 메모리 칩(MEM)의 테스트를 논리칩(LOG)을 통하지 않고 직접 실시할 수 있다. 이 때문에, 메모리 칩(MEM)의 불량 해석 등을 용이하게 실시할 수 있다. 또한, 메모리 칩(MEM)의 테스트가 제조 공정만으로 실시된 경우, 외부 단자(ETM)를 반도체 장치(SEM)의 외부 단자(BP)로 접속할 필요는 없다. 이 경우, 외부 단자(BP)의 수를 줄일 수 있어 패키지 사이즈를 작게 할 수 있게 된다. 또한, 반도체 장치(SEM)의 개발 시에 사용하는 시작용의 패키지에만, 외부 단자(ETM)를, 반도체 장치(SEM)의 외부 단자(BP)에 접속하여도 좋다.
도 4는 도 3에 도시한 CoC 마운트 후의 논리칩(LOG)의 웨이퍼를 도시하고 있다. 도면 중 음영으로 나타낸 부분의 칩은 메모리 칩(MEM)이며 논리칩(LOG) 상에 마운트되어 있다. 도면 중의 4개의 SiP 칩을 둘러싸고 있는 굵은 사각 프레임(PRB)은 SiP 칩의 프로브 테스트를 동시에 실시하는 범위를 나타내고 있다. 이 예에서는, 사각 프레임(PRB) 내의 논리칩(LOG) 중 어느 하나가 불량품일 경우에도, 항상 4개의 SiP 칩의 프로브 테스트가 동시에 실시된다. 다시 말해, SiP 칩의 프로브 테스트 공정에 있어서, 모든 논리칩(LOG)이 테스트된다. 이 때문에, 도 3에 도시한 바와 같이, 논리칩(LOG)의 웨이퍼 프로세스 후의 프로브 테스트를 필요로 하지 않게 된다. 특히, 논리칩(LOG)의 수율이 비교적 높은 경우에는, 논리칩(LOG)의 프로브 테스트를 생략한 쪽이 테스트에 필요한 총시간을 삭감할 수 있다.
이상, 제1 실시형태에서는, 논리칩(LOG)에 메모리 칩(MEM)을 접합시킨 후에도 논리칩(LOG) 및 메모리 칩(MEM)을 개별적으로 동작시켜 테스트하는 것이 가능해진다. 또한, 논리칩(LOG) 및 메모리 칩(MEM)의 외부 단자(ETL, ETM)에 동일한 측으로부터 테스트 프로브 등을 접촉시킬 수 있으므로, 논리칩(LOG) 및 메모리 칩(MEM)을 동시에 테스트하는 것이 가능해진다.
도 5는 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법을 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM)(제2 칩)의 다이싱 전에 웨이퍼 소트 공정이 삽입된다. 그 외의 공정은 제1 실시형태와 동일하다. 또한, 제조되는 반도체 장치는 도 1과 동일하다.
도 5의 흐름은 웨이퍼 제조 후의 메모리 칩(MEM)의 수율이 제1 실시형태에 비해 낮을 때에 채용된다. 메모리 칩(MEM)의 수율이 낮은 원인으로서, 칩 사이즈가 큰 것, 또는, 웨이퍼 프로세스의 세대가 새로운 것 등이 있다. 웨이퍼 소트 공정에서는 웨이퍼 상태의 메모리 칩(MEM)의 프로브 테스트가 실시되며, 메모리 칩(MEM)은 양품과 불량품으로 선별된다. 그리고, 메모리 칩(MEM)이 다이싱된 후, 정상적으 로 동작하는 메모리 칩(MEM)(양품)만이 웨이퍼 상태의 논리칩(LOG)(제1 칩) 상에 접합되고, 제1 실시형태(도 3)와 동일하게 복수의 SiP 칩이 형성된다(CoC 마운트).
이상, 제2 실시형태에 있어서도 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 웨이퍼 제조 후의 메모리 칩(MEM)의 수율이 낮을 경우, 정상적으로 동작하는 메모리 칩(MEM)만을 논리칩(LOG)에 접합시킴으로써 SiP 칩의 수율을 향상시킬 수 있고, 반도체 장치(SEM)의 제조비용을 삭감할 수 있다.
도 6은 본 발명의 제3 실시형태에 따른 반도체 장치의 제조 방법을 도시하고 있다. 제1 및 제2 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM)(제2 칩)의 다이싱 전에 웨이퍼 소트 공정이 삽입되며, 논리칩(LOG)(제1 칩)의 웨이퍼 프로세스 후에 웨이퍼 소트 공정이 삽입된다. 그 외의 공정은 제1 실시형태와 동일하다. 또한, 제조되는 반도체 장치는 도 1과 동일하다.
도 6의 흐름은 웨이퍼 제조 후의 메모리 칩(MEM) 및 논리칩(LOG)의 수율이 제1 실시형태에 비해 낮을 때에 채용된다. 웨이퍼 소트 공정에서는 웨이퍼 상태의 메모리 칩(MEM)[또는 논리칩(LOG)]의 프로브 테스트가 실시되며, 칩은 양품과 불량품으로 선별된다. 그리고, 정상적으로 동작하는 메모리 칩(MEM)(양품)만이 정상적으로 동작하는 논리칩(LOG) 상에 접합되고, 제1 실시형태(도 3)와 동일하게 복수의 SiP 칩이 형성된다(CoC 마운트). 또한, 메모리 칩(MEM)의 수율이 높을 경우, 제1 실시형태와 동일하게 메모리 칩(MEM)의 웨이퍼 소트 공정을 생략하여도 좋다.
도 7은 도 6에 도시한 CoC 마운트 후의 논리칩(LOG)의 웨이퍼를 도시하고 있다. 도면 중 음영으로 나타낸 부분의 칩은 논리칩(LOG) 상에 마운트된 메모리 칩(MEM)이다. 이 실시형태에서는 불량의 논리칩(LOG)(도면 중 X 표시가 있는) 상에는, 메모리 칩(MEM)은 마운트되지 않는다. SiP 칩의 프로브 테스트는 SiP 칩마다 하나씩 실시된다.
이상, 제3 실시형태에 있어서도, 전술한 제1 및 제2 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 정상적으로 동작하는 논리칩(LOG) 상에만 메모리 칩(MEM)을 마운트하고, 불량의 논리칩(LOG)에 대응하는 SiP 칩을 제외하는 SiP 칩만 프로브 테스트를 실시함으로써, 프로브 테스트의 효율을 향상시킬 수 있고, 반도체 장치(SEM)의 제조비용을 삭감할 수 있다.
도 8은 본 발명의 제4 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM)의 구조가 제1 실시형태와 상이하다. 그 외의 구성은 제1 실시형태와 동일하다.
도면의 단면 A-A', B-B'에 도시한 바와 같이, 메모리 칩(MEM)(제2 칩)의 외부 단자(ETM)는 소자 형성 영역(EAM)에 형성되어 있다. SiP 칩에 있어서, 메모리 칩(MEM)의 소자 형성 영역(EAM)은 논리칩(LOG)(제1 칩)의 대향면과 반대측의 면으로 형성되어 있다. 또한, 메모리 칩(MEM)은 상호 접속 단자(ICTM)를 소자 형성 영역(EAM)으로 접속하기 위한 스루홀(THM)을 갖고 있다.
이상, 제4 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다.
도 9는 본 발명의 제5 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM)의 구조가 제1 실시형태와 상이하다. 그 외의 구성은 제1 실시형태와 동일하다.
메모리 칩(MEM)에 있어서의 도면의 가로 방향의 길이는 제1 실시형태에 비해 길다. 이 때문에, 메모리 칩(MEM)(제2 칩)을 논리칩(LOG)(제1 칩)에 접합시킨 상태에서 논리칩(LOG)의 외부 단자(ETL)의 일부(도면 좌측의 ETL)는 메모리 칩(MEM)에 의해 덮어진다. 외부 단자(ETL)를 반도체 장치(SEM)의 외부 단자(BP)에 접속하기 위해, 도면의 단면 B-B'에 도시한 바와 같이, 메모리 칩(MEM)은 내부 중계 단자(IJOIN), 스루홀(THJ) 및 외부 중계 단자(OJOIN)를 갖고 있다.
내부 중계 단자(IJOIN)는 소자 형성 영역(EAM)에 형성되며, 마이크로 범프 (MBP)에 의해 논리칩(LOG)의 외부 단자(ETL)에 접속된다. 외부 중계 단자(OJOIN)는 메모리 칩(MEM)의 이면에 형성되며, 스루홀(THJ)을 통해 내부 중계 단자(IJOIN)에 접속되어 있다. 이에 따라, 외부 단자(ETL)는 외부 중계 단자(OJOIN)를 통해 반도체 장치(SEM)의 외부에 접속된다.
이상, 제5 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 메모리 칩(MEM)의 사이즈가 크고, SiP에 조립한 상태로, 논리칩(LOG)의 외부 단자(ETL)가 메모리 칩(MEM)으로 덮어지는 경우에도, 외부 단자(ETL)를 반도체 장치(SEM)의 외부에 접속할 수 있다.
도 10은 본 발명의 제6 실시형태를 도시하고 있다. 제1 및 제5 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM)의 구조와, 논리칩(LOG)의 외부 단자(ETL)의 위치가 제1 실시형태와 상이하다. 그 외의 구성은 제1 실시형태와 동일하다.
메모리 칩(MEM)(제2 칩)은 제5 실시형태(도 9)와 동일하게 논리칩(LOG)(제1 칩)의 외부 단자(ETL)를 메모리 칩(MEM)을 통해 반도체 장치(SEM)의 외부에 접속하기 위해, 내부 중계 단자(lJOIN), 스루홀(THJ) 및 외부 중계 단자(OJOIN)를 갖고 있다. 또한, 메모리 칩(MEM)은 내부 중계 단자(IJOIN)를 내부 회로 또는 내부 중계 단자(IJOIN2)의 어느 하나에 선택적으로 접속하기 위한 스위치 회로(SW)를 갖고 있다. 특히 도시하지 않았지만, 스위치 회로(SW) 및 내부 중계 단자(IJOIN2)는 내부 중계 단자(IJOIN)마다 형성되어 있다. 내부 중계 단자(IJOIN2)는 마이크로 범프(MBP)를 통해 논리칩(LOG)의 상호 접속 단자(ICTL)에 접속되는 상호 접속 단자 (ICTM)로서 기능한다. 또한, 내부 중계 단자(IJOIN2)에 접속되는 상호 접속 단자 (ICTL)는 반도체 장치(SEM)의 외부에 접속되는 외부 단자(ETL)로서 기능한다.
이 실시형태에서는 메모리 칩(MEM)을 테스트할 때에, 스위치(SW)는 메모리 칩(MEM)의 내부 회로에 접속된다. 이 경우, 외부 중계 단자(OJOIN)는 메모리 칩(MEM)을 액세스하는 테스트 단자(예컨대, 테스트 커맨드 단자, 테스트 어드레스 단자, 테스트 데이터 단자)로서 기능한다. 이에 따라, 테스트 회로(TEST)의 BIST 기능을 사용하는 경우에 비해, 상세한 테스트를 실시할 수 있다. 한편, 논리 칩(LOG)을 테스트할 때, 그리고 반도체 장치(SEM)를 동작시킬 때, 스위치(SW)는 내부 중계 단자(IJOIN2)에 접속된다. 이 경우, 외부 중계 단자(OJOIN)는 논리칩(LOG)의 외부 단자(ETL)로서 기능한다. 또한, 스위치(SW)는 도시하지 않은 테스트 패드에 소정의 전압 레벨을 인가했을 때에만 외부 중계 단자(OJOIN)를 내부 회로에 접속하여, 그 이외에는 외부 중계 단자(OJOIN)를 내부 중계 단자(IJOIN2)에 접속한다.
또한, 사이즈가 상대적으로 큰 칩[이 예에서는, 논리칩(LOG)]에 스위치 회로(SW)를 형성하여도 좋다. 이 경우, 예컨대, 논리칩(LOG)에 있어서 CoC 칩 상태로 메모리 칩(MEM)의 외측에 노출하는 외부 단자(ETL)에서 받은 신호를 논리칩(LOG)의 내부 회로 또는 메모리 칩(MEM)의 내부 회로에 선택적으로 공급할 수 있다.
이상, 제6 실시형태에 있어서도, 전술한 제1 및 제5 실시형태와 동일한 효과를 얻을 수 있다. 또한, 반도체 장치(SEM)의 외부 단자(BP)를, 스위치 회로(SW)를 통해 메모리 칩(MEM)의 내부 회로 또는 논리칩(LOG)에 접속함으로써, 적은 수의 단자로 메모리 칩(MEM)의 상세한 테스트를 실시할 수 있다.
도 11은 본 발명의 제7 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 메모리 칩(MEM) 및 논리칩(LOG)의 구조가 제1 실시형태와 상이하다. 그 외의 구성은 제1 실시형태와 동일하다.
이 실시형태에서는 메모리 칩(MEM)(제1 칩)은 도면의 가로 방향의 길이가 논리칩(LOG)(제2 칩)보다 길고, 논리칩(LOG)에 중복하지 않는 위치(도면의 좌우 양방 향)에 2개의 외부 단자(ETM)를 갖고 있다. 논리칩(LOG)은 메모리 칩(MEM)에 중복하는 위치에 복수의 외부 단자(ETL)를 갖고 있다. 외부 단자(ETL)는 제어 신호의 단자 및 전원 단자를 포함한다. 외부 단자(ETL)는 스루홀(THL)을 통해 소자 형성 영역(EAL)에 접속되어 있다. 이 실시형태의 반도체 장치(SEM)에서는 사이즈가 작은 논리칩(LOG)이 사이즈가 큰 메모리 칩(MEM)에 접합되는 것을 제외하고, 제1 실시형태(도 1)와 거의 동일한 구조를 갖고 있다.
이상, 제7 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 논리칩(LOG)이 메모리 칩(MEM)보다 작은 경우에도, 스루홀(THL)을 형성함으로써, 논리칩(LOG)의 외부 단자(ETL)를 반도체 장치(SEM)의 외부 단자(BP)에 직접 접속할 수 있다. 특히, 논리칩(LOG)으로의 전원을 메모리 칩(MEM)을 통하지 않고 공급할 수 있으므로, 논리칩(LOG)의 동작 마진을 향상시킬 수 있다. 일반적으로, 메모리 칩(MEM)은 금속 배선층의 수가 적으므로, 논리칩(LOG)용의 전원 배선을 추가하는 경우, 전원 저항이 높게 되고, 동작 마진이 낮게 될 우려가 있다.
도 12는 본 발명의 제8 실시형태를 도시하고 있다. 제1 및 제4 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 장치(SEM)에서는 사이즈가 작은 논리칩(LOG)이 사이즈가 큰 메모리 칩(MEM)에 접합되어지는 것을 제외하고 제4 실시형태(도 8)와 거의 동일한 구조를 갖고 있다.
논리칩(LOG)(제2 칩)은 메모리 칩(MEM)(제1 칩)에 중복하는 위치에 복수의 외부 단자(ETL)를 갖고 있다. 외부 단자(ETL)는 제어 신호의 단자 및 전원 단자를 포함한다. 외부 단자(ETL)는 스루홀(THL)을 통해 소자 형성 영역(EAL)에 접속되어 있다. 이상, 제8 실시형태에 있어서도, 전술한 제1, 제4 및 제7 실시형태와 동일한 효과를 얻을 수 있다.
도 13은 본 발명의 제9 실시형태를 도시하고 있다. 제1 및 제5 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 반도체 장치(SEM)에서는, 사이즈가 작은 논리칩(LOG)(제2 칩)이 사이즈가 큰 메모리 칩(MEM)(제1 칩)에 접합되는 것을 제외하고 제5 실시형태(도 9)와 거의 동일한 구조를 갖고 있다. 즉, 이 실시형태에서는 단면 B-B'에 도시한 바와 같이, 메모리 칩(MEM)의 외부 단자(ETM)의 한 쪽(도면 좌측의 ETM)은 논리칩(LOG)에 형성된 내부 중계 단자(IJOIN), 스루홀(THJ) 및 외부 중계 단자(OJOIN)를 통해 반도체 장치(SEM)의 외부에 접속된다.
이상, 제9 실시형태에 있어서도, 전술한 제1, 제5 및 제7 실시형태와 동일한 효과를 얻을 수 있다.
도 14는 본 발명의 제10 실시형태를 도시하고 있다. 제1, 제5, 제8 및 제9 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태의 메모리 칩(MEM)(제1 칩)은 제8 실시형태(도 13)의 메모리 칩(MEM)에 비해 가로 방향의 길이가 짧다. 이 때문에, SiP 칩에 조립한 상태에서, 메모리 칩(MEM)의 외부 단자(ETM)의 한 쪽(도면 좌측의 ETM)은 논리칩(LOG)(제2 칩)에 의해 덮어져 버린다. 외부 단자(ETM)를 반도체 장치(SEM)의 외부 단자(BP)에 접속하기 위해, 논리칩(LOG)은 제9 실시형태(도 13)와 동일하게 내부 중계 단자(IJOIN), 스루홀(THJ) 및 외부 중계 단자(OJOIN)를 갖고 있다. 또한, 단면 A-A', B-B'에 도시한 바와 같이, 논리칩(LOG)의 소자 형성 영역(EAL)은 SiP 칩에 조립한 상태로, 메모리 칩(MEM)의 대향면과 반대측의 면에 형성되어 있다. 이 때문에, 논리칩(LOG)은 상호 접속 단자(ICTL)를 소자 형성 영역(EAL)에 접속하기 위한 스루홀(THL)을 갖고 있다.
이상, 제10 실시형태에 있어서도, 전술한 제1, 제5 및 제7 실시형태와 동일한 효과를 얻을 수 있다.
도 15는 본 발명의 제11 실시형태를 도시하고 있다. 제1, 제6, 제7 및 제9 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 제9 실시형태(도 13)의 논리칩(LOG)에 제6 실시형태(도 10)의 스위치 회로(SW)가 형성되어 있다. 특히 도시하지는 않았지만, 스위치 회로(SW) 및 내부 중계 단자(IJOIN2)는 내부 중계 단자 (IJOIN)마다 형성되어 있다.
스위치 회로(SW)는 논리칩(LOG)(제2 칩)의 외부 중계 단자(IJOTN)를 논리칩(LOG)의 내부 회로 또는 메모리 칩(MEM)(제1 칩)의 외부 단자(ETM)(ICTM)의 어느 하나에 선택적으로 접속한다. 외부 중계 단자(OJOIN)를 외부 단자(ETM)(ICTM)에 접속하기 위해, 스위치 회로(SW)의 출력에 접속된 내부 중계 단자(IJOIN2)는 마이크로 범프(MBP)를 통해 메모리 칩(MEM)의 상호 접속 단자(ICTM)에 접속되는 상호 접속 단자(ICTL)로서 기능한다. 또한, 내부 중계 단자(IJOIN2)에 접속되는 상호 접속 단자(ICTM)는 반도체 장치(SEM)의 외부에 접속되는 외부 단자(ETM)로서 기능한다.
또한, 사이즈가 상대적으로 큰 칩[이 예에서는, 메모리 칩(MEM)]에 스위치 회로(SW)를 형성하여도 좋다. 이 경우, 예컨대, 메모리 칩(MEM)에 있어서, CoC 칩 상태로 메모리 칩(MEM)의 외측으로 노출하는 외부 단자(ETM)에서 받는 신호를 메모리 칩(MEM)의 내부 회로 또는 논리칩(LOG)의 내부 회로에 선택적으로 공급할 수 있다.
이상, 제11 실시형태에 있어서도, 전술한 제1, 제6 및 제7 실시형태와 동일한 효과를 얻을 수 있다.
도 16은 본 발명의 제12 실시형태를 도시하고 있다. 제1 및 제9 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 제9 실시형태(도 13)의 SiP 칩이 별도의 패키지(PKG)에 밀봉된다. 이 예에서는, 도 13과는 반대로, 패키지 기판(PBRD)측에 논리칩(LOG)이 배치되고, 외부 단자(ETL, ETM) 상에 각각 범프(IBP)가 형성된다. 외부 단자(ETL, ETM)는 범프(IBP)를 통해 패키지 기판(PBRD)의 단자(PTL, PTM)에 접속된다. 이상, 제12 실시형태에 있어서도, 전술한 제1 및 제9 실시형태와 동일한 효과를 얻을 수 있다.
도 17은 본 발명의 제13 실시형태를 도시하고 있다. 제1 및 제9 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 논리칩(LOG)(제1 칩)이 칩 트레이 (CTRY)에 수납된 후, 칩 트레이(CTRY) 상에서, 논리칩(LOG)에 메모리 칩(MEM)(제2 칩)이 접합된다. 칩 트레이(CTRY)에 수납되는 논리칩(LOG) 및 메모리 칩(MEM)은 정 상적으로 동작하는 양품이다. 도면 중, 논리 웨이퍼(LWAF) 및 메모리 웨이퍼 (MWAF) 내의 X 표시가 있는 칩은 불량품이며, 표시가 없는 칩은 양품이다. 이 실시형태에서는, 예컨대 제1 실시형태의 논리칩(LOG) 및 메모리 칩(MEM)이 사용된다.
도 18은 제13 실시형태의 반도체 장치(SEM)의 제조 방법을 도시하고 있다. 전술한 도 3, 도 5 및 도 6과 동일한 공정은 상세한 설명을 생략한다. 이 실시형태에서는 웨이퍼 프로세스를 완료한 논리칩(LOG) 및 메모리 칩(MEM)은 웨이퍼 소트 공정에서 각각 프로브 테스트가 실시되어 양품과 불량품으로 선별된다.
웨이퍼는 웨이퍼 소트 공정 후에 다이싱되며, 개별의 논리칩(LOG) 및 개별의 메모리 칩(MEM)으로 분리된다. 그 후, 칩 트레이(CTRY) 상에서 논리칩(LOG)에 메모리 칩(MEM)이 마운트된다(CoC 마운트). 다음으로, 칩 트레이(CTRY) 상에 수납되어 있는 복수의 SiP 칩은 프로브 테스트가 동시에 실시됨으로써, 양품과 불량품으로 선별된다. 프로브 테스트에서 양품이라고 판정된 SiP 칩만이 패키징되어, SiP[반도체 장치(SEM)]가 완성된다. 그리고, SiP는 최종 테스트를 실시함으로써, 양품과 불량품으로 선별된다.
이상, 제13 실시형태에 있어서도, 전술한 제1 및 제3 실시형태와 동일한 효과를 얻을 수 있다. 또한, 칩 트레이(CTRY)를 이용하여 SiP 칩의 프로브 테스트를 실시함으로써, 양품의 논리칩(LOG), 메모리 칩(MEM)만을 이용하여 제조한 복수의 SiP 칩을 동시에 테스트할 수 있다. SiP 칩의 프로브 테스트의 시간을 단축할 수 있고, 제조비용을 삭감할 수 있다.
도 19는 본 발명의 제14 실시형태를 도시하고 있다. 제1 실시형태에서 설명 한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 SiP 칩에 조립한 상태에서 논리칩(LOG)은 외주부의 일부가 메모리 칩(MEM)의 외주부에서 돌출하는 돌출부(PRJL)를 갖는다. 메모리 칩(MEM)은 외주부의 일부가 논리칩(LOG)의 외주부에서 돌출하는 돌출부 (PRJM)를 갖는다. 논리칩(LOG)의 외부 단자(ETL)는 돌출부(PRJL)에 형성되어 있다. 메모리 칩(MEM)의 외부 단자(ETM)는 돌출부(PRJM)에 형성되어 있다. 외부 단자(ETL, ETM)는 전원 단자를 포함하여, 반도체 장치(SEM)의 외부 단자(BP)에 전기적으로 접속된다. 또한, 외부 단자(ETL, ETM)는 소자 형성 영역(EAL, EAM)에 각각 형성되어 있다. 메모리 칩(MEM)은 제1 실시형태와 동일하게 외부 단자(ETM)에 접속된 테스트 회로(도시하지 않음)를 갖는 논리칩(LOG) 및 메모리 칩(MEM)은 상호 접속 단자(ICTL, ICTM)에 의해 서로 전기적으로 접속되어 있다.
논리칩(LOG)의 소자 형성 영역(EAL)과 메모리 칩(MEM)의 소자 형성 영역(EAL)은 단면 A-A', B-B'에 도시한 바와 같이, SiP 칩에 조립한 상태로 서로 대향한다. 논리칩(LOG)의 외부 단자(ETL)는 금선(WB) 등에 의해 패키지(PKG)의 단자 (PTL)에 본딩되어 있다. 메모리 칩(MEM)의 외부 단자(ETM)는 범프(IBP)를 통해 패키지 기판(PBRD)의 단자(PTM)에 접속된다. 돌출부(PRJL, PRJM)에 외부 단자(ETL, ETM)를 각각 형성함으로써, SiP 칩을 패키지(PKG)에 밀봉할 때에, 외부 단자(ETL, ETM)를 패키지(PKG)의 단자(PTL, PTM)에 용이하게 접속할 수 있다.
이상, 제14 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 외부 단자(ETL, ETM)를 패키지(PKG)의 단자(PTL, PTM)에 접속할 수 있으므로, 논리칩(LOG) 및 메모리 칩(MEM)을 개별적으로 테스트할 수 있다. 또한, 논리칩(LOG) 및 메모리 칩(MEM)에 독립된 전원을 공급할 수 있고, 동작 마진을 향상시킬 수 있다. 외부 단자(ETL, ETM)를 패키지(PKG)의 단자(PTL, PTM)에 용이하게 접속할 수 있으므로, 패키지(PKG)의 개발을 용이하게 할 수 있고, 개발비용을 삭감할 수 있다.
도 20은 본 발명의 제15 실시형태를 도시하고 있다. 제1 및 제14 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태는 복수의 메모리 칩(MEM)이 논리칩(LOG)에 접합되는 점이 제14 실시형태와 상이하다. 그 외의 구성은 제14 실시형태(도 19)와 동일하다. 즉, 외부 단자(ETL, ETM)는 전원 단자를 포함한다. 메모리 칩(MEM)은 외부 단자(ETM)에 접속된 테스트 회로(도시하지 않음)를 갖는다. 이상, 제11 실시형태에 있어서도, 전술한 제1 및 제14 실시형태와 동일한 효과를 얻을 수 있다.
도 21은 본 발명의 제16 실시형태를 도시하고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 칩 사이즈가 큰 메모리 칩(MEM)(제1 칩) 상에 칩 사이즈가 작은 논리칩(LOG)(제2 칩)을 접합시켜 SiP 칩을 형성한다.
논리칩(LOG)은 소자 형성 영역(EAL)에 형성된 복수의 외부 단자(ETL) 및 상호 접속 단자(lCTL)를 갖고 있다. 외부 단자(ETL)는 전원 단자를 포함하고 있다. 메모리 칩(MEM)은 소자 형성 영역(EAM)에 형성된 복수의 외부 단자(ETM) 및 상호 접속 단자(ICTM)를 갖고 있다. 외부 단자(ETM)는 전원 단자를 포함하고 있다. 외부 단자(ETM)는 메모리 칩(MEM)에 형성되는 도시하지 않은 BIST 회로의 기동 단자(테스트 단자)를 포함하고 있더라도 좋고, 메모리 칩(MEN)을 개별적으로 테스트하기 위한 테스트 커맨드 단자, 테스트 어드레스 단자 및 테스트 데이터 단자를 포함하고 있어도 좋다. 외부 단자(ETL, ETM)에 의해, 논리칩(LOG) 및 메모리 칩(MEM)은 개별적으로 테스트할 수 있다. 또한, 이 실시형태에서는 메모리 칩(MEM) 상에 배선층 (WLYR)이 형성된다. 배선층(WLYR)은 상호 접속부(ICN)와 외부 접속부(ECN)를 갖고 있다.
상호 접속부(ICN)는 메모리 칩(MEM)의 상호 접속 단자(ICTM) 및 외부 단자(ETM) 상에 형성된다. 외부 접속부(ECN)는 메모리 칩(MEM)의 도시하지 않은 절연막 상에 형성되고, 소자 형성 영역(EAM)과 전기적으로 절연되어 있다. 외부 접속부(ECN) 중, 논리칩(LOG)에 의해 덮어지는 부분은 마이크로 범프(MBP)를 통해 논리칩(LOG)의 외부 단자(ETL)에 접속된다. 외부 접속부(ECN) 중, 논리칩(LOG)의 외측으로 돌출하는 돌출부(PRJ)는 패키지(PKG)의 외부 단자(PTL)에 접속된다.
외부 접속부(ECN)에 의해, 논리칩(LOG)의 외부 단자(ETL)를 논리칩(LOG)의 외측으로 이동하는 경우와 등가의 효과를 얻을 수 있다. 따라서, 논리칩(LOG)의 외부 단자(ETL)는 메모리 칩(MEM)으로 덮어짐에도 불구하고, 메모리 칩(MEM)에 전기적으로 접속하지 않고 단자(PTL)에 접속 가능하다. 이에 따라, SiP 칩에 조립할 수 있었던 논리칩(LOG) 및 메모리 칩(MEM)의 외부 단자[ETL(ECN), ETM]를 동일한 측(단면 A-A'의 위쪽)을 향할 수 있다. 따라서, 논리칩(LOG) 및 메모리 칩(MEM)을 동일한 측에서 테스트 프로브를 접촉시켜 동시에 테스트할 수 있다. 또한, 메모리 칩(MEM)을 통하지 않음으로써, 논리칩(LOG)의 전원 저항(전원 배선의 저항)을 낮출 수 있고, 논리칩(LOG)의 동작 마진을 향상시킬 수 있다.
도 22는 제16 실시형태의 반도체 장치(SEM)의 제조 방법을 도시하고 있다. 전술한 도 3과 동일한 공정은 상세한 설명을 생략한다. 이 실시형태에서는 웨이퍼 프로세스를 완료한 메모리 칩(MEM)은 배선층(WLYR)을 형성하기 위한 배선 프로세스가 실시된다. 그리고, 웨이퍼 상태의 메모리 칩(MEM) 상에, 다이싱된 논리칩(LOG)이 접합되고, 복수의 SiP 칩이 형성된다(CoC 마운트). 이 후의 공정은 도 3과 동일하다. 즉, 웨이퍼 상태의 SiP 칩은 프로브 테스트를 실시함으로써, 양품과 불량품으로 선별된다. 이 때, 외부 단자[ETL(ECN), ETM]를 사용하여, 논리칩(LOG)과 메모리 칩(MEM)의 테스트를 동시에 실시함으로써, 테스트 시간을 단축할 수 있다.
이상, 제16 실시형태에 있어서도, 전술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 칩 사이즈가 큰 메모리 칩(MEM)에 칩 사이즈가 작은 논리칩(LOG)을 접합시킨 후에도, 외부 단자(ETM), 외부 접속부(ECN)에 접속된 외부 단자(ETL)를 이용하여 메모리 칩(MEM)에 논리칩(LOG)을 개별적으로 동작시켜, 테스트하는 것이 가능해진다. 또한, 외부 단자(ETM)와 외부 접속부(ECN)를 동일한 측에서 테스트 프로브 등을 접촉시킬 수 있으므로, 메모리 칩(MEM)에 논리칩(LOG)을 동시에 테스트하는 것이 가능해진다. 또한, 외부 단자(ETM, ETL)를 이용하여, 메모리 칩(MEM)에 의한 논리칩(LOG)에 독립된 전원을 각각 공급할 수 있다. 이 결과, 메모리 칩(MEM) 및 논리칩(LOG)의 동작 마진을 향상시킬 수 있다.
도 23은 본 발명의 제17 실시형태에 따른 반도체 장치의 제조 방법을 도시하 고 있다. 제1 및 제16 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 논리칩(LOG)의 다이싱 전에, 웨이퍼 소트 공정이 삽입된다. 그 외의 공정은 제16 실시형태와 동일하다. 또한, 제조되는 반도체 장치는 도 21과 동일하다. 이상, 제17 실시형태에 있어서도, 전술한 제1, 제2 및 제16 실시형태와 동일한 효과를 얻을 수 있다.
도 24는 본 발명의 제18 실시형태에 따른 반도체 장치의 제조 방법을 도시하고 있다. 제1 및 제16 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 논리칩(LOG)(제2 칩)의 다이싱 전에, 웨이퍼 소트 공정이 삽입되고, 메모리 칩(MEM)(제1 칩)의 웨이퍼 프로세스 후에 웨이퍼 소트 공정이 삽입된다. 그 외의 공정은 제16 실시형태와 동일하다. 이 실시형태에서는 웨이퍼 소트 공정에서 불량이라고 판정된 메모리 칩(MEM)에도 배선 프로세스가 실시된다. 단, 논리칩(LOG)은 정상적으로 동작하는 메모리 칩(MEM)에만 접합된다. 제조되는 반도체 장치는 도 21과 동일하다. 이상, 제18 실시형태에 있어서도 전술한 제1, 제2 및 제16 실시형태와 동일한 효과를 얻을 수 있다.
도 25는 본 발명의 제19 실시형태에 따른 반도체 장치의 제조 방법을 도시하고 있다. 제1, 제16 및 제18 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙이고, 이들에 대해서는 상세한 설명을 생략한다. 이 실시형태에서는 웨이퍼 소트 공정에서 양품이라고 판정된 메모리 칩(MEM)에만 배선 프로세스가 실시된다. 그 외의 공정은 제18 실시형태(도 24)와 동일하다. 제조되는 반도체 장치는 도 21과 동일하다.
도 26은 도 25에 도시한 CoC 마운트 후의 메모리 칩(MEM)의 웨이퍼(MWAF)를 도시하고 있다. 도면 중 음영으로 나타낸 부분의 칩은 메모리 칩(MEM) 상에 마운트된 논리칩(LOG)이다. 이 실시형태에서는 배선층(WLYR)은 정상적으로 동작하는 메모리 칩(MEM) 상에서만 형성된다. 배선층(WLYR)을 형성하기 위해 사용되는 포토마스크(레티클)는 메모리 칩(MEM)의 크기와 대응한다. 이 때문에, 배선층(WLYR)의 포토리소그래프 공정에서 노광은 메모리 칩(MEM) 단위로 실시된다. 불량한 메모리 칩(MEM)(도면 중 X 표시가 있는) 상에는, 배선층(WLYR)은 형성되지 않고, 논리칩(LOG)은 마운트되지 않는다. SiP 칩의 프로브 테스트는 SiP 칩마다 하나씩 실시된다. 단, 불량한 메모리 칩(MEM)에 대응하는 프로브 테스트는 실시되지 않는다.
이상, 제19 실시형태에 있어서도, 전술한 제1, 제3 및 제16 실시형태와 동일한 효과를 얻을 수 있다. 또한, 불량한 메모리 칩(MEM) 상에는 배선층(WLYR)을 형성하지 않으므로, 배선 프로세스에 걸리는 시간을 단축할 수 있고, 반도체 장치(SEM)의 제조비용을 삭감할 수 있다.
또한, 전술한 제1 내지 제6 실시형태에서는, 메모리 칩(MEM)에 테스트 회로(TEST)를 형성하여, 메모리 칩(MEM)의 외부 단자(ETM)를 테스트 단자로서 사용하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 외부 단자(ETM)는 테스트 단자에 한정되지 않고, 전원 단자나 신호 단자이더라도 좋다. 예컨대, 메모리 칩(MEM)에, 보다 많은 외부 단자(ETM)를 형성하여, 외부 단자(ETM)의 일부를 전원 단자로써 사용하여도 좋다. 이 경우, 외부 단자(ETL, ETM)를 이용하여 논리칩(LOG) 및 메모리 칩(MEM)에 독립된 전원을 각각 공급할 수 있다. 이 결과, 논리칩(LOG) 및 메모리 칩(MEM)의 동작 마진을 향상시킬 수 있다. 또한, 상호 접속 단자(ICTM)와는 별개로, 메모리 칩(MEM)의 외부 단자(ETM)로서 커맨드 단자, 어드레스 단자, 데이터 단자 및 전원 단자 등을 형성하여도 좋다. 이 경우, 외부 단자(ETM)는 테스트용의 테스트 커맨드 단자, 테스트 어드레스 단자, 테스트 데이터 단자로서 기능하므로, 테스트 회로(TEST)는 불필요하다. 또한, 이들 테스트 커맨드 단자, 테스트 어드레스 단자, 테스트 데이터 단자를 스루홀을 통해 논리칩(LOG)에 접속되는 상호 접속 단자(ICTM)(커맨드 단자, 어드레스 단자 및 데이터 단자)에 접속하여도 좋다. 이 경우, 논리칩(LOG)의 전원을 오프한 상태에서 테스트 회로(TEST)를 이용하지 않고 메모리 칩(MEM)을 직접 테스트할 수 있다.
전술한 제6 및 제11 실시형태(도 10, 도 15)에서는, SiP 칩을 조립한 상태에서, 소자 형성 영역(EAL, EAM)이 서로 대향하는 논리칩(LOG) 또는 메모리 칩(MEM)에 스위치 회로(SW)를 형성하는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨대, SiP 칩을 조립한 상태에서, 소자 형성 영역(EAL, EAM)이 동일한 측을 향하는 논리칩(LOG) 또는 메모리 칩(MEM)에 스위치 회로(SW)를 형성하여도 좋다.
전술한 제16 실시형태에서는, 칩 사이즈가 큰 메모리 칩(MEM) 상에 배선층(WLYR)을 형성하여, 칩 사이즈가 작은 논리칩(LOG)을 배선층(WLYR)을 통해 접합시키는 예에 대해 진술했다. 본 발명은 이러한 실시형태에 한정되지 않는다. 예컨 대, 칩 사이즈가 큰 논리칩(LOG)(제1 칩) 상에 배선층(WLYR)을 형성하여, 칩 사이즈가 작은 메모리 칩(MEM)(제2 칩) 상을 배선층(WLYR)을 통해 접합시켜도 좋다. 외부 단자(ETM)는 논리칩(LOG)에 전기적으로 접속되지 않고 배선층(WLYR)의 돌출부(PRJ)를 통해 반도체 장치(SEM)의 외부 단자(BP)에 접속된다.
이 경우, 예컨대 메모리 칩(MEM)은 테스트 회로(TEST)(BIST 회로)를 갖고 있다. 메모리 칩(MEM)의 외부 단자(ETM)는 제1 실시형태와 동일하게 테스트 회로를 기동하며, 또는 실시하는 테스트의 종류를 선택하기 위한 테스트 단자이다. 메모리 칩(MEM)은 통상 동작 모드 중에, 상호 접속부(ICTL, ICTM)를 통해 논리칩(LOG)에서 공급되는 신호에 따라 동작한다. 또한, 메모리 칩(MEM)은 테스트 모드 중에, 테스트 회로(TEST)의 제어를 받아 동작한다.
또는, 외부 단자(ETM)로서 테스트 커맨드 단자, 테스트 어드레스 단자 및 테스트 데이터 단자를 형성함으로써, 메모리 칩(MEM)의 상세한 테스트를 논리칩(LOG)의 테스트와는 독립하여 실시할 수 있다.
이상의 실시형태에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
제1 소자 형성 영역과, 상기 제1 소자 형성 영역에 형성되는 회로에 접속되는 제1 상호 접속 단자와, 상기 제 1 소자 형성 영역에 형성되는 회로를 반도체 장치의 외부에 접속하기 위한 제1 외부 단자를 갖는 제1 칩과,
제2 소자 형성 영역과, 상기 제2 소자 형성 영역에 형성되는 회로에 접속되는 제2 상호 접속 단자와, 상기 제2 소자 형성 영역에 형성되는 회로를 반도체 장 치의 외부에 접속하기 위한 제2 외부 단자를 가지고, 상기 제2 상호 접속 단자를 상기 제1 상호 접속 단자에 접속함으로써 상기 제1 칩에 대향하여 배치되는 제2 칩을 구비하며,
상기 제1 및 제2 외부 단자는 서로 대향하는 상기 제1 및 제2 칩에 있어서의 동일한 측을 향하는 면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
부기 1에 기재한 반도체 장치에 있어서,
상기 제1 및 제2 소자 형성 영역은 상기 제1 및 제2 칩의 대향면에 형성되며, 상기 제2 외부 단자는 상기 제2 칩의 대향면과 반대측의 면에 형성되고,
상기 제2 칩은 상기 제2 소자 형성 영역으로부터 상기 제2 외부 단자까지 관통하는 스루홀을 구비하고 있는 것을 특징으로 하는 반도체 장치.
(부기 3)
부기 2에 기재한 반도체 장치에 있어서,
상기 제1 외부 단자는 상기 제2 칩과의 대향면에 형성되어 도전성의 접속 부재를 통해 상기 제2 칩에 접속되며,
상기 제2 칩은 상기 제1 칩과의 대향면에 형성되어 상기 접속 부재에 접속 되는 내부 중계 단자와, 상기 제1 칩과의 대향면과 반대측의 면에 형성되는 외부 중계 단자와, 상기 내부 중계 단자와 상기 외부 중계 단자를 전기적으로 접속하는 스루홀을 구비하고,
상기 제1 외부 단자는 상기 외부 중계 단자를 통해 반도체 장치의 외부에 접 속되는 것을 특징으로 하는 반도체 장치.
(부기 4)
부기 3에 기재한 반도체 장치에 있어서,
상기 제2 소자 형성 영역은 상기 스루홀을 상기 제2 칩의 내부 회로 또는 상기 내부 중계 단자 중 어느 하나에 선택적으로 접속하기 위한 스위치 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
(부기 5)
부기 1에 기재한 반도체 장치에 있어서,
상기 제1 소자 형성 영역은 상기 제2 칩과의 대향면에 형성되며,
상기 제2 소자 형성 영역은 상기 제1 칩과의 대향면과 반대측의 면에 형성되고, 상기 제2 상호 접속 단자는 상기 제1 칩과의 대향면에 형성되며,
상기 제2 칩은 상기 제2 소자 형성 영역으로부터 상기 제2 상호 접속 단자까지 관통하는 스루홀을 구비하고 있는 것을 특징으로 하는 반도체 장치.
(부기 6)
부기 5에 기재한 반도체 장치에 있어서,
상기 제1 외부 단자는 상기 제2 칩과의 대향면에 형성되며, 도전성의 접속 부재를 통해 상기 제2 칩에 접속되고,
상기 제2 칩은 상기 제1 칩과의 대향면에 형성되어 상기 접속 부재에 접속되는 내부 중계 단자와, 상기 제1 칩과의 대향면과 반대측의 면에 형성되는 외부 중계 단자와, 상기 내부 중계 단자와 상기 외부 중계 단자를 전기적으로 접속하는 스 루홀을 구비하며,
상기 제1 외부 단자는 상기 외부 중계 단자를 통해 반도체 장치의 외부에 접속되는 것을 특징으로 하는 반도체 장치.
(부기 7)
부기 5에 기재한 반도체 장치에 있어서,
상기 제2 소자 형성 영역은 상기 스루홀을 상기 제2 칩의 내부 회로 또는 상기 내부 중계 단자 중 어느 하나에 선택적으로 접속하기 위한 스위치 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
(부기 8)
부기 1에 기재한 반도체 장치에 있어서,
상기 제1 및 제2 칩의 한 쪽은 통상 동작 모드 중에 동작이 금지되며, 테스트 모드 중에 동작하여 내부 회로를 테스트하는 테스트 회로를 구비하고, 통상 동작 모드 중에 상기 제1 및 제2 상호 접속 단자에 공급되는 신호에 따라 동작하며, 테스트 모드 중에 자신의 외부 단자에 공급되는 테스트 신호에 따라 동작하는 것을 특징으로 하는 반도체 장치.
(부기 9)
부기 1에 기재한 반도체 장치에 있어서,
상기 제1 및 제2 칩은 서로 다른 기능을 갖는 것을 특징으로 하는 반도체 장치.
(부기 10)
제1 상호 접속 단자 및 제1 외부 단자를 갖는 제1 칩과, 제2 상호 접속 단자 및 제2 외부 단자를 가지며, 상기 제2 상호 접속 단자를 상기 제1 상호 접속 단자에 접속함으로써 상기 제1 칩에 접합되는 제2 칩을 구비하고, 상기 제1 및 제2 외부 단자는 서로 접합되는 상기 제1 및 제2 칩에 있어서의 동일한 측을 향하는 면에 형성되는 반도체 장치의 제조 방법으로서,
상기 제1 칩 상에, 다이싱된 상기 제2 칩을 접합시켜 복수의 칩·온·칩(chip on chip)을 형성하며,
상기 칩·온·칩을 테스트함으로써, 정상적으로 동작하는 칩·온·칩을 선별하고,
정상적으로 동작하는 칩·온·칩의 각각을 패키징함으로써 반도체 장치를 형성하며,
패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치를 선별하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 11)
부기 10에 기재한 반도체 장치의 제조 방법에 있어서,
상기 칩·온·칩의 테스트를 상기 제1 및 제2 외부 단자를 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 12)
부기 10에 기재한 반도체 장치의 제조 방법에 있어서,
웨이퍼 상태의 상기 제2 칩을 다이싱하기 전에 정상적으로 동작하는 제2 칩 을 선별하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 13)
부기 10에 기재한 반도체 장치의 제조 방법에 있어서,
상기 칩·온·칩을 형성하기 전에 정상적으로 동작하는 제1 칩을 선별하고,
정상적으로 동작하는 제1 칩에만 상기 제2 칩을 접합시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 14)
부기 10에 기재한 반도체 장치의 제조 방법에 있어서,
복수의 칩·온·칩을 웨이퍼 상태로 테스트함으로써 정상적으로 동작하는 칩·온·칩의 상기 선별을 실시하며,
칩·온·칩을 다이싱함으로써 정상적으로 동작하는 칩·온·칩을 취출하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 15)
부기 10에 기재한 반도체 장치의 제조 방법에 있어서,
웨이퍼 상태의 상기 제1 칩을 다이싱하며,
다이싱된 복수의 제1 칩을 칩 트레이에 수납하고,
웨이퍼 상태의 상기 제2 칩을 다이싱하며,
다이싱한 복수의 제2 칩을 칩 트레이에 수납된 제1 칩에 각각 접합시켜 칩·온·칩을 형성하고,
칩 트레이에 수납된 복수의 칩·온·칩을 동시에 테스트함으로써, 정상적으 로 동작하는 칩·온·칩의 상기 선별을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 16)
전기적으로 접속되어 서로 대향하여 배치되는 제1 칩 및 제2 칩을 구비하며,
제1 칩은 제2 칩에 접합시킨 상태에서 외주부의 일부가 제2 칩의 외주부에서 돌출하는 제1 돌출부를 가지고,
제2 칩은 제1 칩에 접합시킨 상태에서 외주부의 일부가 제1 칩의 외주부에서 돌출하는 제2 돌출부를 가지며,
제1 및 제2 돌출부는 반도체 장치의 외부에 전기적으로 접속되는 제1 및 제2 외부 단자를 각각 갖는 것을 특징으로 하는 반도체 장치.
(부기 17)
부기 16에 기재한 반도체 장치에 있어서,
제1 및 제2 칩은 서로 대향하는 대향면에 소자 형성 영역을 구비하며,
상기 외부 단자는 상기 소자 형성 영역에 각각 형성되는 것을 특징으로 하는 반도체 장치.
(부기 18)
소자 형성 영역 및 제1 외부 단자를 갖는 제1 칩과,
상기 제1 칩 상에 배치되는 배선층과,
상기 배선층 상에 배치되어 소자 형성 영역을 가지며, 상기 제1 칩보다 작고, 적어도 하나의 제2 외부 단자를 갖는 제2 칩을 구비하고,
상기 배선층은,
상기 제1 및 제2 칩의 상기 소자 형성 영역을 전기적으로 접속하기 위한 상호 접속부와,
상기 제2 외부 단자에 접속되며, 상기 제1 칩의 상기 소자 형성 영역과 전기적으로 절연되고, 상기 제2 칩의 외주부보다 외측으로 돌출하는 돌출부를 갖는 외부 접속부를 구비하는 것을 특징으로 하는 반도체 장치.
(부기 19)
부기 18에 기재한 반도체 장치에 있어서,
상기 제1 칩은 메모리 칩이며,
상기 제2 칩은 논리칩이고,
상기 논리칩은 복수의 상기 제2 외부 단자를 가지며,
상기 제2 외부 단자의 적어도 하나는 전원 단자인 것을 특징으로 하는 반도체 장치.
(부기 20)
부기 18에 기재한 반도체 장치에 있어서,
상기 제1 칩은 논리칩이며,
상기 제2 칩은 메모리 칩이고,
상기 메모리 칩은 통상 동작 모드 중에 동작이 금지되며, 테스트 모드 중에 반도체 장치의 외부에서 상기 외부 접속부를 통해 상기 제2 외부 단자에 공급되는 테스트 신호에 따라 동작하고, 내부 회로를 테스트하는 테스트 회로를 구비하며,
상기 메모리 칩의 상기 내부 회로는 통상 동작 모드 중에 상기 상호 접속부를 통해 상기 논리칩에서 공급되는 신호에 따라 동작하고, 테스트 모드 중에 상기 테스트 회로의 제어를 받아 동작하는 것을 특징으로 하는 반도체 장치.
(부기 21)
소자 형성 영역 및 제1 외부 단자를 갖는 제1 칩과, 상기 제1 칩 상에 배치되는 배선층과, 상기 배선층 상에 배치되어 소자 형성 영역을 가지며, 상기 제1 칩보다 작고, 적어도 하나의 제2 외부 단자를 갖는 제2 칩을 구비하며, 상기 제2 외부 단자가 상기 제1 칩과 전기적으로 절연된 상기 배선층의 외부 접속부에 접속된 반도체 장치의 제조 방법으로서,
웨이퍼 상태의 상기 제1 칩 상에 상기 배선층을 형성하며,
다이싱된 상기 제2 칩을 접합시켜 복수의 칩·온·칩을 형성하고,
상기 칩·온·칩을 테스트함으로써 정상적으로 동작하는 칩·온·칩을 선별하고,
양품의 칩·온·칩의 각각을 패키징함으로써 반도체 장치를 형성하며,
패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치를 선별하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 22)
부기 21에 기재한 반도체 장치의 제조 방법에 있어서,
상기 칩·온·칩의 테스트를 상기 제1 및 제2 외부 단자를 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 23)
부기 21에 기재한 반도체 장치의 제조 방법에 있어서,
웨이퍼 상태의 상기 제2 칩을 다이싱하기 전에, 정상적으로 동작하는 제2 칩을 선별하는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 24)
부기 21에 기재한 반도체 장치의 제조 방법에 있어서,
상기 제1 칩 상에, 상기 배선층을 형성하기 전에 정상적으로 동작하는 제1 칩을 선별하여, 정상적으로 동작하는 제1 칩에만 상기 제2 칩을 접합시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
(부기 25)
부기 23에 기재한 반도체 장치의 제조 방법에 있어서,
상기 배선층을 정상적으로 동작하는 제1 칩 상에서만 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
이상, 본 발명에 대해 상세하게 설명하였지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이에 한정되지 않는다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명은 반도체 칩을 서로 적층시켜 구성되는 반도체 장치에서 각 칩을 개별적으로 테스트할 수 있다. 또한, 각 칩에 독립된 전원을 공급할 수 있으므로, 각 칩의 동작 마진을 향상시킬 수 있다.
[산업상이용가능성]
본 발명은 반도체 칩을 적층함으로써 구성되는 칩·온·칩 기술 등을 채용한 반도체 장치에 적용 가능하다.

Claims (10)

  1. 제1 소자 형성 영역과, 상기 제1 소자 형성 영역에 형성되는 회로에 접속되는 제1 상호 접속 단자와, 상기 제1 소자 형성 영역에 형성되는 회로를 반도체 장치의 외부에 접속하기 위한 제 1 외부 단자를 갖는 제1 칩과;
    제2 소자 형성 영역과, 상기 제2 소자 형성 영역에 형성되는 회로에 접속되는 제2 상호 접속 단자와, 상기 제2 소자 형성 영역에 형성되는 회로를 반도체 장치의 외부에 접속하기 위한 제2 외부 단자를 가지며, 상기 제2 상호 접속 단자를 상기 제1 상호 접속 단자에 접속함으로써 상기 제1 칩에 대향하여 배치되는 제2 칩
    을 구비하고,
    상기 제1 및 제2 외부 단자는 서로 대향하는 상기 제1 및 제2 칩에 있어서의 동일한 측을 향하는 면에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 소자 형성 영역은 상기 제1 및 제2 칩의 대향면에 형성되며,
    상기 제2 외부 단자는 상기 제2 칩의 대향면과 반대측의 면에 형성되고,
    상기 제2 칩은 상기 제2 소자 형성 영역으로부터 상기 제2 외부 단자까지 관통하는 스루홀을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 제1 소자 형성 영역은 상기 제2 칩과의 대향면에 형성 되며,
    상기 제2 소자 형성 영역은 상기 제1 칩과의 대향면과 반대측의 면에 형성되고,
    상기 제2 상호 접속 단자는 상기 제1 칩과의 대향면에 형성되며,
    상기 제2 칩은 상기 제2 소자 형성 영역으로부터 상기 제2 상호 접속 단자까지 관통하는 스루홀을 구비하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 칩의 한 쪽은, 통상 동작 모드 중에 동작이 금지되며, 테스트 모드 중에 동작하여 내부 회로를 테스트하는 테스트 회로를 구비하고, 통상 동작 모드 중에 상기 제1 및 제2 상호 접속 단자에 공급되는 신호에 따라 동작하며, 테스트 모드 중에 자신의 외부 단자에 공급되는 테스트 신호에 따라 동작하는 것을 특징으로 하는 반도체 장치.
  5. 제1 상호 접속 단자 및 제 1 외부 단자를 갖는 제1 칩과, 제2 상호 접속 단자 및 제2 외부 단자를 가지며, 상기 제2 상호 접속 단자를 상기 제1 상호 접속 단자에 접속함으로써 상기 제1 칩에 접합되는 제2 칩을 구비하고, 상기 제1 및 제2 외부 단자는 서로 접합되는 상기 제1 및 제2 칩에 있어서의 동일한 측을 향하는 면에 형성되는 반도체 장치의 제조 방법으로서,
    상기 제1 칩 상에, 다이싱된 상기 제2 칩을 접합시켜 복수의 칩·온·칩을 형성하는 단계와;
    상기 칩·온·칩을 테스트함으로써, 정상적으로 동작하는 칩·온·칩을 선별하는 단계와;
    정상적으로 동작하는 칩·온·칩의 각각을 패키징함으로써 반도체 장치를 형성하는 단계와;
    패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치를 선별하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 칩·온·칩의 테스트를 상기 제1 및 제2 외부 단자를 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 전기적으로 접속되어 서로 대향하여 배치되는 제1 칩 및 제2 칩을 구비하며,
    제1 칩은 제2 칩에 접합시킨 상태에서 외주부의 일부가 제2 칩의 외주부로부터 돌출하는 제1 돌출부를 가지고,
    제2 칩은 제1 칩에 접합시킨 상태에서 외주부의 일부가 제1 칩의 외주부로부터 돌출하는 제2 돌출부를 가지며,
    제1 및 제2 돌출부는 반도체 장치의 외부에 전기적으로 접속되는 제1 및 제2 외부 단자를 각각 포함하는 것을 특징으로 하는 반도체 장치.
  8. 소자 형성 영역 및 제1 외부 단자를 갖는 제1 칩과,
    상기 제1 칩 상에 배치되는 배선층과,
    상기 배선층 상에 배치되어 소자 형성 영역을 가지며, 상기 제1 칩보다 작고, 적어도 하나의 제2 외부 단자를 갖는 제2 칩을 구비하며,
    상기 배선층은,
    상기 제1 및 제2 칩의 상기 소자 형성 영역을 전기적으로 접속하기 위한 상호 접속부와,
    상기 제2 외부 단자에 접속되며, 상기 제1 칩의 상기 소자 형성 영역과 전기적으로 절연되고, 상기 제2 칩의 외주부에서 외측으로 돌출하는 돌출부를 갖는 외부 접속부
    를 구비하고 있는 것을 특징으로 하는 반도체 장치.
  9. 소자 형성 영역 및 제1 외부 단자를 갖는 제1 칩과, 상기 제1 칩 상에 배치되는 배선층과, 상기 배선층 상에 배치되어 소자 형성 영역을 가지며 상기 제1 칩보다 작고 적어도 하나의 제2 외부 단자를 갖는 제2 칩을 구비하며, 상기 제2 외부 단자가 상기 제1 칩과 전기적으로 절연된 상기 배선층의 외부 접속부에 접속된 반도체 장치의 제조 방법으로서,
    웨이퍼 상태의 상기 제1 칩 상에, 상기 배선층을 형성하는 단계와;
    다이싱된 상기 제2 칩을 접합시켜 복수의 칩·온·칩을 형성하는 단계와;
    상기 칩·온·칩을 테스트함으로써, 정상적으로 동작하는 칩·온·칩을 선별하는 단계와;
    양품의 칩·온·칩의 각각을 패키징함으로써 반도체 장치를 형성하는 단계와;
    패키징된 반도체 장치를 테스트함으로써, 정상적으로 동작하는 반도체 장치를 선별하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서, 상기 칩·온·칩의 테스트를 상기 제1 및 제2 외부 단자를 이용하여 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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