KR20140099107A - 패키지 온 패키지 장치 - Google Patents

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KR20140099107A
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Abstract

본 발명은 패키지 온 패키지 장치를 제공한다. 이 장치에서는 메모리 칩들이 나란히(side by side) 배치되므로 반도체 패키지의 수직 두께를 줄일 수 있다. 또한 메모리 칩들의 데이터 패드 및 커맨드 패드의 위치와 인접하도록 로직 칩의 데이터 패드와 커맨드 패드가 위치하므로 신호 전달 거리를 단축시켜 신호 전달 속도를 향상시킬 수 있다. 이로써 동작 속도를 향상시킬 수 있다.

Description

패키지 온 패키지 장치{Package on package device}
본 발명은 패키지 온 패키지 장치에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치에서는 하나의 패키지 안에 복수개의 반도체 칩들을 배열하기도 한다. 이로써 패키지 온 패키지 장치에서 두께도 두꺼워질 뿐만 아니라 너비도 커지게 된다. 또한 하나의 패키지 온 패키지 장치에서 복수개의 반도체 칩들이 전기적으로 연결되므로, 배선 자유도(routability)가 줄어들어 복잡해진다. 또한 배선들 길이가 증가됨에 따라 신호선 품질이 떨어지고 파워 딜리버리(Power delivery) 특성이 열화될 수 있다.
따라서 본 발명이 해결하고자 하는 과제는 두께를 줄이며 속도를 증가시킬 수 있는 패키지 온 패키지 장치를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치는, 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 실장된 로직(logic) 칩을 포함하는 제 1 반도체 패키지; 및 상기 제 1 반도체 패키지 상에 배치되며, 제 2 패키지 기판 및 상기 제 2 패키지 기판 상에 나란히(side by side) 실장되는 제 1 및 제 2 메모리 칩들을 포함하는 제 2 반도체 패키지를 포함하되, 상기 로직 칩은 상기 제 1 및 제 2 메모리 칩들과 각각 전기적으로 연결되는 제 1 및 제 2 데이터 로직 패드들을 포함하며, 상기 제 1 및 제 2 데이터 로직 패드들은 상기 로직 칩의 한 측벽에 모두 인접하도록 배치되거나 또는 상기 로직칩의 서로 대향되는 측벽들에 각각 인접하도록 배치된다.
상기 제 1 및 제 2 메모리 칩들은 각각 상기 제 1 및 제 2 데이터 로직 패드들에 대응되는 제 1 및 제 2 데이터 메모리 패드들을 더 포함할 수 있으며, 상기 제 1 및 제 2 데이터 메모리 패드들은 각각 상기 제 1 및 제 2 데이터 로직 패드들에 인접하도록 배치될 수 있다.
상기 로직 칩은 상기 제 1 및 제 2 메모리 칩들과 각각 전기적으로 연결되는 제 1 및 제 2 커맨드 로직 패드들을 더 포함할 수 있으며, 상기 제 1 및 제 2 커맨드 로직 패드들은 각각 상기 로직 칩의 측벽들 중에 상기 제 1 및 제 2 데이터 로직 패드들이 인접한 제 1 측벽과 대향되는 제 2 측벽에 인접하도록 배치되거나 또는 상기 로직 칩의 중심에 인접하도록 배치될 수 있다.
상기 제 1 및 제 2 메모리 칩들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들에 대응되는 제 1 및 제 2 커맨드 메모리 패드들을 더 포함할 수 있으며, 상기 제 1 및 제 2 커맨드 메모리 패드들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들에 인접하도록 배치될 수 있다.
상기 패키지 온 패키지 장치는 상기 제 1 및 제 2 패키지 기판들 사이에 배치되며 상기 제 1 및 제 2 커맨드 로직 패드들과 상기 제 1 및 제 2 커맨드 메모리 패드들을 각각 전기적으로 연결시키는 제 1 및 제 2 커맨드 솔더볼들을 더 포함할 수 있으며, 상기 제 1 및 제 2 커맨드 솔더볼들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들과 인접하도록 배치될 수 있다.
상기 패키지 온 패키지 장치는 상기 제 1 및 제 2 패키지 기판들 사이에 배치되며 상기 제 1 및 제 2 데이터 로직 패드들과 상기 제 1 및 제 2 데이터 메모리 패드들을 각각 전기적으로 연결시키는 제 1 및 제 2 데이터 솔더볼들을 더 포함할 수 있으며, 상기 제 1 및 제 2 데이터 솔더볼들은 각각 상기 제 1 및 제 2 데이터 로직 패드들과 인접하도록 배치될 수 있다.
상기 제 1 패키지 기판은 상기 제 1 데이터 솔더볼들이 인접한 제 1 패키지 측벽, 상기 제 1 커맨드 솔더볼들이 인접하며 상기 제 1 패키지 측벽과 대향하는 제 2 패키지 측벽, 및 상기 제 1 및 제 2 패키지 측벽들을 연결하며 서로 대향되는 제 3 및 제 4 패키지 측벽들을 포함할 수 있으며, 상기 제 1 및 제 2 패키지 측벽들에 인접한 상기 솔더볼들의 갯수는 상기 제 3 및 제 4 패키지 측벽들에 인접한 상기 솔더볼들의 갯수 보다 적을 수 있다.
상기 커맨들 솔더볼들의 갯수는 상기 데이터 솔더볼들의 갯수와 같거나 보다 적을 수 있다.
상기 제 1 및 제 2 메모리 칩들은 서로 동일할 수 있다.
상기 패키지 온 패키지 장치는 상기 제 1 및 제 2 메모리 칩들 상에 각각 배치되며 상기 제 1 및 제 2 메모리 칩들과 동일한 제 3 및 제 4 메모리 칩들을 더 포함할 수 있으며, 상기 제 1 및 제 2 메모리 칩들의 측벽들은 각각 상기 제 3 및 제 4 메모리 칩들의 측벽들과 수직적으로 정렬될 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치에서는 메모리 칩들이 나란히(side by side) 배치되므로 반도체 패키지의 수직 두께를 줄일 수 있다. 또한 메모리 칩들의 데이터 패드 및 커맨드 패드의 위치와 인접하도록 로직 칩의 데이터 패드와 커맨드 패드가 위치하므로 신호 전달 거리를 단축시켜 신호 전달 속도를 향상시킬 수 있다. 이로써 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 일 예에 따른 패키지 온 패키지 장치의 평면도이다.
도 2는 도 1의 제 1 반도체 패키지의 평면도이다.
도 3은 도 2의 제 2 반도체 패키지의 평면도이다.
도 4a 내지 4c는 도 1을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 5는 도 4a의 단면을 가지는 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 6 내지 9 및 11은 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 평면도들이다.
도 10은 도 9를 A-A'선으로 자른 단면도이다.
도 12a 및 12b는 각각 본 발명의 다른 예에 따라 도 1을 A-A'선 및 C-C'선으로 자른 단면도들이다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 14는 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 예에 따른 패키지 온 패키지 장치의 평면도이다. 도 2는 도 1의 제 1 반도체 패키지의 평면도이다. 도 3은 도 2의 제 2 반도체 패키지의 평면도이다. 도 4a 내지 4c는 도 1을 각각 A-A'선, B-B'선 및 C-C'선으로 자른 단면도들이다.
도 1 내지 3 및 4a 내지 4c를 참조하면, 본 발명의 패키지 온 패키지 장치에서는 제 1 반도체 패키지(101) 상에 제 2 반도체 패키지(110)가 실장된다. 상기 제 1 반도체 패키지(101)에서는 제 1 패키지 기판(10) 상에 로직 칩(20)이 실장된다. 상기 제 2 반도체 패키지(110)에서는 제 2 패키지 기판(40) 상에 복수개의 메모리 칩들(50a, 50b)이 나란히(side by side) 실장된다. 이로써 상기 제 2 반도체 패키지(110)의 두께를 줄일 수 있다. 상기 메모리 칩들(50a, 50b)은 서로 동일한 제 1 메모리 칩(50a)과 제 2 메모리 칩(50b)을 포함할 수 있다.
상기 로직 칩(20)은 제 11 영역(A11), 제 12 영역(A12), 제 13 영역(A13), 및 제 14 영역(A14)을 포함한다. 상기 로직 칩(20)의 상기 제 11 및 제 12 영역들(A11, A12)에는 각각 상기 제 1 및 제 2 메모리 칩들(50a, 50b)에 데이터 신호를 주고 받는 제 1 및 제 2 로직 패드들(21da, 21db)이 배치된다. 상기 로직 칩(20)의 상기 제 13 및 제 14 영역들(A13, A14)에는 각각 상기 제 1 및 제 2 메모리 칩들(50a, 50b)에 커맨드(commend)/억세스(access) 신호를 주고 받는 제 3 및 제 4 로직 패드들(21ca, 21cb)이 배치된다. 상기 로직 칩(20)은 상기 메모리 칩들(50a, 50b)과 연결되지 않는 로직 패드들(21)을 더 포함할 수 있다. 상기 로직 칩(20)은 제 11 내지 제 14 측벽들(S11, S12, S13, S14)을 포함한다. 상기 제 13 영역(A13)과 상기 제 12 영역(A12) 영역은 상기 제 11 측벽(S11)에 인접하도록 배치되고 상기 제 11 영역(A11)과 상기 제 14 영역(A14)은 상기 제 11 측벽(S11)에 대향하는 제 12 측벽(S12)에 인접하도록 배치된다. 상기 제 13 영역(A13)의 면적은 상기 제 14 영역(A14)의 면적과 동일할 수 있다. 상기 제 11 영역(A11)의 면적은 상기 제 12 영역(A12)의 면적과 동일할 수 있다. 상기 제 13 영역(A13)의 면적은 상기 제 11 영역(11)의 면적 보다 작을 수 있다. 또한 상기 제 3 또는 제 4 로직 패드(21ca, 21cb)의 갯수는 상기 제 1 또는 제 2 로직 패드(21da, 21db)의 갯수 보다 작을 수 있다.
상기 로직 칩(20)은 상기 제 1 패키지 기판(10)에 상기 로직 패드들(21, 21ca, 21cb, 21da, 21db)에 부착되는 내부 솔더볼들(28, 28da, 28db, 28ca, 28cb)에 의해 플립 칩 본딩 방식으로 실장될 수 있다. 상기 로직 칩(20)과 상기 제 1 패키지 기판(10) 사이는 언더필 수지막(25)으로 채워진다. 상기 제 1 패키지 기판(10)의 상부면에서 상기 로직 칩(20)의 주변에는 상부 볼랜드들(13, 13da, 13db, 13ca, 13cb)이 배치되고 상기 제 1 패키지 기판(10)의 하부면에는 외부 볼랜드들(17)이 배치된다. 상기 외부 볼랜드들(17)에는 외부 솔더볼들(45)이 부착된다. 상기 제 1 패키지 기판(10) 내부에는 제 11~14 내부 배선들(45da, 45db, 45ca, 45cb)이 개재된다.
상기 제 1 및 제 2 메모리 칩들(50a, 50b)은 각각 상기 제 1 및 제 2 로직 패드들(21da, 21db)과 전기적으로 연결되는 제 1 및 제 2 메모리 패드들(51da, 51db)이 배치되는 제 21 및 제 22 영역들(A21, A22)을 포함한다. 상기 제 1 및 제 2 메모리 패드들(51da, 51db)은 각각 상기 제 1 및 제 2 메모리 칩들(50a, 50b)의 데이터 입출력 패드에 해당될 수 있다. 상기 제 1 및 제 2 메모리 칩들(50a, 50b)은 각각 상기 제 3 및 제 4 로직 패드들(21ca, 21cb)과 전기적으로 연결되는 제 3 및 제 4 메모리 패드들(51ca, 51cb)이 배치되는 제 23 및 제 24 영역들(A23, A24)을 포함한다. 상기 제 3 및 제 4 메모리 패드들(51ca, 51cb)은 각각 상기 제 1 및 제 2 메모리 칩들(50a, 50b)의 커맨드/억세스 입출력 패드에 해당될 수 있다.
본 실시예에서 상기 제 1 메모리 칩(50a)은 커맨드/억세스 입출력 패드들(51ca)이 배치되는 상기 제 23 영역(A23)이 상기 제 11 측벽(S11)에 인접하고 데이터 입출력 패드들(51da)이 배치되는 상기 제 21 영역(A21)이 상기 제 12 측벽(S12)에 인접하도록 배치될 수 있다. 반대로 상기 제 2 메모리 칩(50b)은 데이터 입출력 패드들(51db)이 배치되는 상기 제 22 영역(A22)이 상기 제 11 측벽(S11)에 인접하도록 배치되고, 커맨드/억세스 입출력 패드들(51cb)이 배치되는 상기 제 24 영역(A24)이 상기 제 11 측벽(S12)에 인접하도록 배치될 수 있다.
상기 메모리 칩들(50a, 50b)은 상기 제 2 패키지 기판(40)에 제 1 내지 제 4 와이어들(60da, 60db, 60ca, 60cb)에 의해 와이어 본딩 방식으로 실장될 수 있다. 상기 제 2 패키지 기판(40) 상에는 상기 와이어들(60da, 60db, 60ca, 60cb)이 각각 부착되는 제 1 내지 제 4 도전 패턴들(41da, 41db, 41ca, 41cb)이 배치된다. 상기 제 2 패키지 기판(40)의 하부면에는 제 1 내지 제 4 하부 볼랜드들(43da, 43db, 43ca, 43cb)이 배치된다. 상기 메모리 칩들(50a, 50b)은 몰드막(70)으로 덮인다. 상기 제 2 패키지 기판(40) 내부에는 제 21~24 내부 배선들(12da, 12db, 12ca, 12cb)이 개재된다.
상기 제 1 패키지 기판(10)과 상기 제 2 패키지 기판(40)은 연결 솔더볼들(31, 31da, 31db, 31ca, 31cb)에 의해 전기적으로 연결된다. 상기 제 1 패키지 기판(10)은 제 31 영역(A31), 제 32 영역(A32), 제 33 영역(A33) 및 제 34 영역(A34)을 포함한다. 상기 제 31 및 32 영역들(A31, A32)에는 각각 제 1 및 제 2 연결 솔더볼들(31da, 31db)이 배치되고 상기 제 33 및 제 34 영역들(A33, A34)에는 각각 제 3 및 제 4 연결 솔더볼들(31ca, 31cb)이 배치된다. 상기 제 1 패키지 기판(10)은 상기 제 11 내지 제 14 측벽들(S11, S12, S13, S14)에 각각 인접한 제 31 내지 제 34 측벽들(S31, S32, S33, S34)을 포함한다. 상기 제 31 또는 제 32 측벽(S31, S32)에 인접한 연결 솔더볼들(31da, 31db, 31ca, 31cb)의 갯수는 상기 제 33 또는 제 34 측벽(S33, S34)에 인접한 연결 솔더볼들(31, 31da, 31db, 31ca, 31cb)의 갯수보다 클 수 있다. 본 실시예에서 예를 들면 상기 제 31 또는 제 32 측벽(S31, S32)에 인접한 연결 솔더볼들(31da, 31db, 31ca, 31cb)은 3 열로 배치될 수 있고, 상기 제 33 또는 제 34 측벽(S33, S34)에 인접한 연결 솔더볼들(31, 31da, 31db, 31ca, 31cb)은 2열로 배치될 수 있다.
상기 제 11, 21, 31 영역들(A11, A21, A31)은 서로 인접하도록 배치되고 상기 제 12, 22, 32 영역들(A12, A22, A32)은 서로 인접하도록 배치된다. 상기 제 13, 23, 33 영역들(A13, A23, A33)은 서로 인접하도록 배치되고 상기 제 14, 24, 34 영역들(A14, A24, A34)은 서로 인접하도록 배치된다.
구체적으로, 상기 제 1 로직 패드(21da)는 제 1 내부 솔더볼(28da), 제 11 내부 배선(12da), 제 1 상부 볼랜드(13da), 제 1 연결 솔더볼(31da), 제 1 하부 볼랜드(43da), 제 21 내부 배선(45da), 제 1 도전 패턴(41da) 및 제 1 와이어(60da)를 통해 제 1 메모리 패드(51da)와 전기적으로 연결되며 상기 제 1 메모리 칩(50a)과 데이터 신호를 주고 받는다.
상기 제 2 로직 패드(21db)는 제 2 내부 솔더볼(28db), 제 12 내부 배선(12db), 제 2 상부 볼랜드(13db), 제 2 연결 솔더볼(31db), 제 2 하부 볼랜드(43db), 제 22 내부 배선(45db), 제 2 도전 패턴(41db) 및 제 2 와이어(60db)를 통해 제 2 메모리 패드(51db)와 전기적으로 연결되며 상기 제 2 메모리 칩(50b)과 데이터 신호를 주고 받는다.
상기 제 3 로직 패드(21ca)는 제 3 내부 솔더볼(28ca), 제 13 내부 배선(12ca), 제 3 상부 볼랜드(13ca), 제 3 연결 솔더볼(31ca), 제 3 하부 볼랜드(43ca), 제 23 내부 배선(45ca), 제 3 도전 패턴(41ca) 및 제 3 와이어(60ca)를 통해 제 3 메모리 패드(51ca)와 전기적으로 연결되며 상기 제 1 메모리 칩(50a)과 커맨드/억세스 신호를 주고 받는다.
상기 제 4 로직 패드(21cb)는 제 4 내부 솔더볼(28cb), 제 14 내부 배선(12cb), 제 4 상부 볼랜드(13cb), 제 4 연결 솔더볼(31cb), 제 4 하부 볼랜드(43cb), 제 24 내부 배선(45cb), 제 4 도전 패턴(41cb) 및 제 4 와이어(60cb)를 통해 제 4 메모리 패드(51cb)와 전기적으로 연결되며 상기 제 2 메모리 칩(50b)과 커맨드/억세스 신호를 주고 받는다.
이와 같이, 메모리 칩들(50a, 50b)을 수평으로 나란히 배치하므로써 패키지 온 패키지 장치의 두께를 줄일 수 있다. 또한, 상기 메모리 칩들(50a, 50b)의 입출력 패드들의 종류에 대응되도록(그리고 이에 인접하도록) 로직 칩의 입출력 패드들의 위치(또는 영역)를 재배치 함으로써, 동일한 기능을 하는 패드들 간의 신호 전달 거리가 짧아져 신호 전달 속도를 향상시킬 수 있다.
도시하지는 않았지만. 상기 로직 칩(20) 내부에는 중앙 처리 부(Central processing unit, CPU), 물리 계층(Physical layer) 영역 및/또는 컨트롤러(controller)가 배치될 수 있다. 상기 메모리 칩들(50a, 50b)은 LPDDR1, LPDDR2, LPDDR3, LPDDR3E 중에 적어도 하나일 수 있다.
도 5는 도 4a의 단면을 가지는 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 5를 참조하면, 제 1 패키지 기판(10)에 로직 칩(20)을 플립 칩 본딩 방식으로 실장한다. 상기 로직 칩(20) 아래에 언더필 수지액을 공급하여 모세관 현상에 의해 상기 언더필 수지액이 상기 로직 칩(20)과 상기 제 1 패키지 기판(10) 사이로 들어가도록 한다. 그리고 상기 언더필 수지액을 경화시켜 언더필 수지막(25)을 형성한다. 이로써 제 1 반도체 패키지(101)를 형성한다. 그리고 제 2 패키지 기판(40) 상에 메모리 칩들(50a, 50b)을 나란히 각각 와이어 본딩 방식으로 실장한 후, 몰드막(70)을 형성한다. 상기 제 2 패키지 기판(40) 하부면에 연결 솔더볼들(31, 31da, 31db, 31ca, 31cb)을 부착시킨다. 이로써 제 2 반도체 패키지(110)을 형성한다. 상기 제 2 반도체 패키지(110)를 상기 제 1 반도체 패키지(101) 상에 위치시키고 가열하여 상기 연결 솔더볼들(31, 31da, 31db, 31ca, 31cb)을 각각 상기 상부 볼랜드들(13, 13da, 13db, 13ca, 13cb )에 융착시킨다. 이로써 본 발명의 일 예에 따른 패키지 온 패키지 장치를 형성할 수 있다.
도 6 내지 9 및 11은 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 평면도들이다. 도 10은 도 9를 A-A'선으로 자른 단면도이다.
도 6을 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 제 1 패키지 기판(10)의 제 33 및 제 34 측벽들(S33, S34)에 인접한 곳에서 연결 솔더볼들(13, 13da, 13db, 13ca, 13cb)이 구성하는 열(row)이 없다. 즉, 로직 칩(20)의 제 13 측벽(S13)과 상기 제 1 패키지 기판(10)의 제 33 측벽(S33) 사이 그리고 상기 로직 칩(20)의 제 14 측벽(S14)과 상기 제 1 패키지 기판(10)의 제 34 측벽(S34) 사이에는 상기 연결 솔더볼들(13, 13da, 13db, 13ca, 13cb)이 배치되지 않을 수 있다. 이 경우는 상기 제 1 패키지 기판(10)의 제 31 및 제 32 측벽들(S31, S32)에 각각 인접하는 연결 솔더볼들(13, 13da, 13db, 13ca, 13cb)이 약 3열 이상 배열될 때에 가능할 수 있다. 그 외의 구성은 도 1 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 7 내지 9 및 11의 평면도들에서 솔더볼들이나 패드들에 대한 도시를 생략하였으나 솔더볼들이나 패드들의 배치는 도 1 또는 6과 유사할 수 있다.
도 7을 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 로직 칩(20)의 제 11 내지 14 영역들(A11~A14)의 면적들이 서로 동일할 수 있다. 또한 제 1 패키지 기판(10)의 제 31 내지 제 34 영역들(A31~A34)의 면적들이 서로 동일할 수 있다. 이로써, 상기 영역들에 배치되는 패드들이나 솔더볼들의 갯수는 서로 동일할 수 있다. 그 외의 구성은 도 1 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
도 8을 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 제 2 메모리 칩(50b)의 배치가 도 7과 반대일 수 있다. 상기 제 2 메모리 칩(50b)의 배치는 제 1 메모리 칩(50a)의 배치와 동일할 수 있다. 이로써 제 22 영역(A22)과 제 24 영역(A24)의 배치가 도 7과 반대될 수 있다. 이로써 제 12, 22 및 32 영역들(A12, A22, A32)이 제 32 측벽(S32)에 인접하도록 배치되고 제 14, 24, 및 34 영역들(A14, A24, A34)이 제 31 측벽(S31)에 인접하도록 배치될 수 있다. 그 외의 구성은 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 9 및 10을 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 로직 칩(20)에서 제 13 영역(A13)과 제 14 영역(A14)이 상기 로직 칩(20)의 중앙 부분에 인접하도록 배치될 수 있다. 반면에 제 11 및 제 12 영역들(A11, A12)은 상기 로직 칩(20)의 제 11 측벽(S11)에 인접하도록 배치될 수 있다. 제 11, 21 및 31 영역들(A11, A21, A31)과 제 12, 22 및 32 영역들(A12, A22, A32) 모두 상기 제 11 측벽(S11)에 인접하도록 배치될 수 있다. 제 23 및 33 영역들(A23, A33) 그리고 제 24 및 34 영역들(A24, A34)은 제 12 측벽(S12)에 인접하도록 배치될 수 있다. 상기 제 13 영역(A13)과 제 14 영역(A14)이 상기 로직 칩(20)의 중앙 부분에 위치하므로 상기 제 1 패키지 기판(10)의 내부에 배치되는 제 13 및 제 14 내부 배선들(12ca, 12cb)의 길이가 도 4a 및 4b를 참조하여 설명한 경우보다 길어질 수 있다. 그외의 구성은 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
도 11을 참조하면, 본 예에 따른 패키지 온 패키지 장치에서는 도 9 및 10을 참조하여 설명한 바와 같이, 제 13 영역(A13)과 제 14 영역(A14)이 상기 로직 칩(20)의 중앙 부분에 인접하도록 배치될 수 있다. 그러나 제 11, 21, 31, 24 및 34 영역들(A11, 21, 31, 24, 34)은 제 11 측벽(S11)에 인접하도록 배치되고, 제 12, 22, 32, 23 및 33 영역들(A12, A22, A32, A23, A33)은 제 12 측벽(S12)에 인접하도록 배치될 수 있다. 그 외의 구성은 도 9 및 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 12a 및 12b는 각각 본 발명의 다른 예에 따라 도 1을 A-A'선 및 C-C'선으로 자른 단면도들이다.
도 12a 및 12b를 참조하면, 제 2 반도체 패키지(111)에서 제 2 패키지 기판(40) 상에 나란히 배치되는 제 1 메모리 칩(50a)과 제 2 메모리 칩(50b) 상에 각각 동일한 제 1 메모리 칩(50a)과 제 2 메모리 칩(50b)이 적층될 수 있다. 이때 상기 제 1 메모리 칩들(50a) 사이 그리고 상기 제 2 메모리 칩들(50b) 사이에 접착 지지체(53)가 추가로 배치될 수도 있다. 상기 제 1 메모리 칩들(50a)의 측벽들은 서로 정렬될 수 있고, 상기 제 2 메모리 칩들(50b)의 측벽들도 서로 정렬될 수 있다. 그 외의 구성은 도 1 내지 도 4c를 참조하여 설명한 바와 동일/유사할 수 있다.
도시하지는 않았지만, 상술한 패키지 온 패키지 장치에서 각 반도체 패키지에 포함되는 반도체 칩들의 실장 방식은 다양할 수 있다. 예를 들면 로직 칩(20)은 제 1 패키지 기판(10) 상에 와이어 본딩 방식으로 실장될 수도 있다. 또한 메모리 칩들(50a, 50b)가 나란히 제 2 패키지 기판(40) 상에 플립 칩 본딩 방식으로 실장될 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 13은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들의 반도체 패키지는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 13에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 14를 참조하면, 상술한 반도체 패키지(101~106)는 전자 장치(1100)에 적용될 수 있다. 상기 전자 장치(1100)는 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 시스템(1100)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(1100)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 시스템(1100)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 시스템(1100)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 패키지 온 패키지 장치(100~105)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 15는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 15를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 패키지 온 패키지 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 기억 장치(1330)에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (10)

  1. 제 1 패키지 기판 및 상기 제 1 패키지 기판 상에 실장된 로직(logic) 칩을 포함하는 제 1 반도체 패키지; 및
    상기 제 1 반도체 패키지 상에 배치되며, 제 2 패키지 기판 및 상기 제 2 패키지 기판 상에 나란히(side by side) 실장되는 제 1 및 제 2 메모리 칩들을 포함하는 제 2 반도체 패키지를 포함하되,
    상기 로직 칩은 상기 제 1 및 제 2 메모리 칩들과 각각 전기적으로 연결되는 제 1 및 제 2 데이터 로직 패드들을 포함하되,
    상기 제 1 및 제 2 데이터 로직 패드들은 상기 로직 칩의 한 측벽에 모두 인접하도록 배치되거나 또는 상기 로직 칩의 서로 대향되는 측벽들에 각각 인접하도록 배치되는 패키지 온 패키지 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 칩들은 각각 상기 제 1 및 제 2 데이터 로직 패드들에 대응되는 제 1 및 제 2 데이터 메모리 패드들을 더 포함하되,
    상기 제 1 및 제 2 데이터 메모리 패드들은 각각 상기 제 1 및 제 2 데이터 로직 패드들에 인접하도록 배치되는 패키지 온 패키지 장치.
  3. 제 2 항에 있어서,
    상기 로직 칩은 상기 제 1 및 제 2 메모리 칩들과 각각 전기적으로 연결되는 제 1 및 제 2 커맨드 로직 패드들을 더 포함하되,
    상기 제 1 및 제 2 커맨드 로직 패드들은 각각 상기 로직 칩의 측벽들 중에 상기 제 1 및 제 2 데이터 로직 패드들이 인접한 제 1 측벽과 대향되는 제 2 측벽에 인접하도록 배치되거나 또는 상기 로직 칩의 중심에 인접하도록 배치되는 패키지 온 패키지 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 메모리 칩들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들에 대응되는 제 1 및 제 2 커맨드 메모리 패드들을 더 포함하되,
    상기 제 1 및 제 2 커맨드 메모리 패드들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들에 인접하도록 배치되는 패키지 온 패키지 장치.
  5. 제 4 항에 있어서,
    상기 제 1 및 제 2 패키지 기판들 사이에 배치되며 상기 제 1 및 제 2 커맨드 로직 패드들과 상기 제 1 및 제 2 커맨드 메모리 패드들을 각각 전기적으로 연결시키는 제 1 및 제 2 커맨드 솔더볼들을 더 포함하되, 상기 제 1 및 제 2 커맨드 솔더볼들은 각각 상기 제 1 및 제 2 커맨드 로직 패드들과 인접하도록 배치되는 패키지 온 패키지 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 패키지 기판들 사이에 배치되며 상기 제 1 및 제 2 데이터 로직 패드들과 상기 제 1 및 제 2 데이터 메모리 패드들을 각각 전기적으로 연결시키는 제 1 및 제 2 데이터 솔더볼들을 더 포함하되, 상기 제 1 및 제 2 데이터 솔더볼들은 각각 상기 제 1 및 제 2 데이터 로직 패드들과 인접하도록 배치되는 패키지 온 패키지 장치.
  7. 제 6 항에 있어서,
    상기 제 1 패키지 기판은 상기 제 1 데이터 솔더볼들이 인접한 제 1 패키지 측벽, 상기 제 1 커맨드 솔더볼들이 인접하며 상기 제 1 패키지 측벽과 대향하는 제 2 패키지 측벽, 및 상기 제 1 및 제 2 패키지 측벽들을 연결하며 서로 대향되는 제 3 및 제 4 패키지 측벽들을 포함하되,
    상기 제 1 및 제 2 패키지 측벽들에 인접한 상기 솔더볼들의 갯수는 상기 제 3 및 제 4 패키지 측벽들에 인접한 상기 솔더볼들의 갯수 보다 적은 패키지 온 패키지 장치.
  8. 제 6 항에 있어서,
    상기 커맨들 솔더볼들의 갯수는 상기 데이터 솔더볼들의 갯수와 같거나 보다 적은 패키지 온 패키지 장치.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 메모리 칩들은 서로 동일한 패키지 온 패키지 장치.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 메모리 칩들 상에 각각 배치되며 상기 제 1 및 제 2 메모리 칩들과 동일한 제 3 및 제 4 메모리 칩들을 더 포함하며,
    상기 제 1 및 제 2 메모리 칩들의 측벽들은 각각 상기 제 3 및 제 4 메모리 칩들의 측벽들과 수직적으로 정렬되는 패키지 온 패키지 장치.
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