KR20120056018A - 범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치 - Google Patents

범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치 Download PDF

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KR20120056018A
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bumps
test
test pads
micro bumps
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이동혁
오치성
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Abstract

범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치되는 반도체 장치에 대하여 개시된다. 적층되는 반도체 장치들의 칩 사이즈에 상관없이 반도체 장치들 사이의 물리적 접촉이 용이하도록 하기 위해, 칩 스케일 패키지의 범프들을 반도체 장치들의 반도체 기판 중앙 부분에 배치시킨다. 반도체 장치는, 반도체 기판과 반도체 기판의 제1 축 방향으로 다수 행들 및 열들로 배치되는 범프들, 그리고 반도체 기판의 제1 축에 수직한 제2 축 방향으로 배치되는 테스트 패드들을 포함하고, 범프들과 테스트 패드들은 반도체 기판의 중앙에 십자 모양으로 배열된다. 테스트 패드들은 반도체 기판의 제2 축 방향으로 일렬로 배치될 수 있고, 적어도 2열 이상의 다수 열들로 배치될 수 있다.

Description

범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치{Semiconductor device with cross-shaped bumps and test pads arrangement}
본 발명은 반도체 장치에 관한 것으로, 특히 범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치와 이를 포함하는 전자 시스템에 관한 것이다.
전자 산업의 발전이 급속히 이루어지고 있으며, 사용자의 요구에 따라 경량화, 소형화, 고속화, 다기능화 및 고성능화가 요구되고 있다. 이러한 요구에 따라 개발된 전자 제품 조립 기술의 하나가 칩 스케일 패키지(Chip Scale Package) 또는 칩 사이즈 패키지(Chip Size Package)이다. 칩 스케일 패키지는 반도체 패키지의 두께나 크기를 획기적으로 줄일 수 있다. 칩 스케일 패키지의 반도체 장치들이 적층되는 경우, 칩 사이즈에 상관없이 반도체 장치들 사이의 물리적 접촉을 용이하게 하기 위해, 칩 스케일 패키지의 범프들을 반도체 장치의 반도체 기판 중앙 부분에 배치시킬 수 있다.
본 발명이 이루고자하는 기술적 과제는 범프들과 테스트 패드들이 십자 모양으로 배열되는 반도체 장치와 이를 포함하는 전자 시스템을 제공하는 데 있다.
본 발명의 일실시예에 따른 반도체 장치는, 반도체 기판과 반도체 기판의 제1 축 방향으로 다수 행들 및 열들로 배치되는 범프들, 그리고 반도체 기판의 제1 축에 수직한 제2 축 방향으로 배치되는 테스트 패드들을 포함한다. 범프들과 테스트 패드들은 반도체 기판의 중앙에 십자 모양으로 배열된다.
본 발명의 일실시예에 따른 테스트 패드들은 반도체 기판의 제2 축 방향으로 일렬로 배치될 수 있고, 적어도 2열 이상의 다수 열들로 배치될 수 있다. 테스트 패드들은, 적어도 2열 이상의 다수 열들 사이에, 범프들과 테스트 패드들을 연결시키는 신호 라우팅 영역만큼의 소정 간격을 두고 배치될 수 있다.
본 발명의 일실시예에 따른 범프들은, 다수 열들의 범프들 중간에, 적어도 2열 이상의 다수 열들의 테스트 패드들이 배치되는 영역 너비만큼 간격을 두고 배치될 수 있다. 범프들은 다수 열들의 범프들 중간에 범프들의 6열 정도의 간격을 두고 배치될 수 있다.
본 발명의 일실시예에 따른 범프들은, 다수 행들의 범프들 중간에, 범프들과 테스트 패드들을 연결시키는 신호 라우팅 영역만큼의 소정 간격을 두고 배치될 수 있다. 범프들은 다수 행들의 범프들 중간에 범프들의 2행 정도의 간격을 두고 배치될 수 있다.
본 발명의 일실시예에 따른 반도체 장치는, 테스트시, 다수개의 범프들과 하나의 테스트 패드 사이의 매칭 관계를 설정하는 테스트 로직 회로부를 더 포함할 수 있다.
본 발명의 일실시예에 따른 반도체 장치는, 반도체 기판의 중앙에 배치되는 범프들과 테스트 패드들에 의해 분할되는 반도체 기판의 4분면 각각에 독립된 반도체 소자로 동작하도록 집적 회로들이 배치될 수 있다.
본 발명의 일실시예에 따른 전자 시스템은, 반도체 장치와 반도체 장치를 제어하는 프로세서 장치를 포함한다. 반도체 장치는, 반도체 기판과 반도체 기판의 제1 축 방향으로 다수 행들 및 열들로 배치되는 범프들, 그리고 반도체 기판의 제1 축에 수직한 제2 축 방향으로 배치되는 테스트 패드들을 포함한다. 범프들과 테스트 패드들은 반도체 기판의 중앙에 십자 모양으로 배열된다.
본 발명의 일실시예에 따른 반도체 장치와 프로세서 장치는 메모리 카드를 구성할 수 있다.
본 발명의 일실시예에 따른 반도체 장치와 프로세서 장치는 반도체 디스크 장치를 구성할 수 있다.
상술한 본 발명의 반도체 장치는, 반도체 기판 중앙에 배치되는 범프들에 수직하게 테스트 패드들을 배치시킴에 따라, 범프들로부터의 신호 라운팅을 방해하지 않는다. 반도체 장치는 범프들에 인접하여 배치되는 테스트 패드를 이용하여 범프와 테스트 패드 사이의 상관 관계가 가능하다. 반도체 장치는 범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치됨에 따라, 분할된 4분면에 대하여 집적 회로 배치의 활용도를 높일 수 있다. 또한, 테스트 패드들이 범프들과 일정 부분 떨어져 있으므로, 웨이퍼 프로빙시 테스트 패드로부터 생길 수 있는 파티클은 범프들이 배치되는 영역에 잔존할 가능성은 낮고, 범프들 사이에 끼워질 우려가 적다. 이에 따라, 반도체 장치의 신뢰성이 저하되는 것을 방지할 수 있다.
도 1은 본 발명의 다양한 실시예에 따른 칩 스케일 패키지의 반도체 장치를 적층한 반도체 패키지를 설명하는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 3은 도 2의 반도체 장치에 배치되는 집적 회로들을 설명하는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 7은 도 6의 반도체 장치에 배치되는 메모리 회로 블락들을 설명하는 도면이다.
도 8은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 나타내는 블록도이다.
도 9는 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
칩 스케일 패키지는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. JEDEC(Joint Electron Device Engineering Council), EIAJ(Electronic Industry Association of Japan)와 같은 국제 반도체 협회의 정의에 따르면, 칩 스케일 패키지는 칩 크기의 1.2배 이내의 패키지 크기를 가진다.
칩 스케일 패키지는 디지털 캠코더, 휴대 전화기, 노트북 컴퓨터, 메모리 카드 등과 같이 소형화, 이동성이 요구되는 제품들에 주로 사용된다. 예컨대, DSP(Digital Signal Processor), ASIC(Application Specific Integrated Circuit), 마이크로 콘트롤러(Micro Controller) 등과 같은 반도체 소자들이 칩 스케일 패키지 안에 실장된다. 또한, DRAM(Dynamic random access memory), 플래쉬 메모리(flash memory) 등과 같은 메모리 소자를 실장한 칩 스케일 패키지의 사용도 점점 확산되고 있다.
칩 스케일 패키지가 크기면에서 절대적인 이점을 가지는 반면에, 여러가지 단점들을 안고 있다. 그 중의 하나가 신뢰성의 확보가 어렵다는 점이고, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다.
이러한 단점들을 해결하는 방안으로, 웨이퍼 레벨에서의 칩 스케일 패키지가 개발되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 과정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨 칩 스케일 패키지는 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 즉, 웨이퍼 레벨 칩 스케일 패키지를 제조하는 데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조 설비나 공정들을 그대로 이용할 수 있다. 이는 웨이퍼 레벨 칩 스케일 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소화할 수 있음을 의미한다.
웨이퍼 레벨 칩 스케일 패키지를 3차원으로 적층하는 적층 패키지도 대두되고 있다. 웨이퍼 레벨 칩 스케일 패키지를 3차원으로 적층하기 위해서는, 위 아래로 배치되는 칩 스케일 패키지 사이에 전기적 접촉이 필요하다. 이를 위하여, 반도체 칩을 관통하는 구멍을 형성하고, 그 구멍에 관통 전극을 형성하는 기술이 개발되고 있다.
관통 전극을 형성하는 방법으로는, 반도체 칩의 칩 패드를 관통하는 소정의 깊이로 구멍을 형성한다. 그리고 칩 패드를 포함한 구멍의 내측에 금속 기저층(Under Bump Metal: UBM)을 형성한 다음, 구멍 내부를 금속으로 충전시킨다. 마지막으로 웨이퍼의 후면을 연마하여 구멍 내에 충전된 금속층의 선단부를 노출시킨다. 즉, 후면 연마된 웨이퍼의 후면으로 노출된 관통 전극의 선단부를 패키지 적층시 외부 접속 단자로 사용할 수 있다.
그리고, 적층되는 칩 스케일 패키지를 서로 전기적으로 접촉시키기 위하여, 구멍의 일측면에 금속 범프를 형성할 수 있다. 금속 범프 형성 방법으로는 금속 범프를 형성할 면에 금속 기저층을 형성한 다음, 감광막을 사용한 사진 공정을 진행하는 도금 방법이 사용된다.
그리고, 적층되는 칩 스케일 패키지를 서로 전기적으로 연결시키기 위하여, 구멍에 형성된 금속층의 일부가 외부에 노출된 돌기부에 솔더 볼을 찔러 융착시켜 솔더 볼을 형성할 수 있다.
도 1은 본 발명의 다양한 실시예에 따른 칩 스케일 패키지의 반도체 장치를 적층한 반도체 패키지를 설명하는 단면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100) 상에 제1 반도체 장치(110)와 제2 반도체 장치(120)가 적층된 구조를 가질 수 있다. 제1 반도체 장치(110)와 제2 반도체 장치(120)는 마이크로 범프(114, 124)에 의해 서로 전기적으로 접촉될 수 있다.
제1 및 제2 반도체 장치(110, 120)는 적어도 어느 하나가 메모리 장치일 수 있다. 후술하는 바와 같이, 제1 반도체 장치(110)는 메모리 장치라고 가정하는 데, 본 실시예는 이러한 가정에 한정되지 않을 것이다. 제1 반도체 장치(110)는 로직 소자일 수도 있다.
제1 반도체 장치(110)는 그 비활성면(113)이 패키지 기판(100)을 향하고, 그 활성면(111)이 위로 향하는 이른바 페이스-업(face-up) 상태로 패키지 기판(100) 상에 실장된 메모리 소자일 수 있다. 제1 반도체 장치(110)의 활성면(111)에는 집적 회로 패턴들이 형성되어있다. 제1 반도체 장치(110)의 활성면(111)에 형성된 칩 패드(112) 상에 마이크로 범프(114)가 형성되어있다. 칩 패드(112)는 집적 회로 패턴들과 신호 라우팅(signal routing)을 통하여 전기적으로 연결된다. 마이크로 범프(114)는 반구 또는 볼록한 형상으로 형성될 수 있고, Ni, Au, Cu 또는 땜납 합금을 함유할 수 있다. 마이크로 범프(114)는 약 8um 에서 50um 사이의 직경을 가질 수 있다.
제1 반도체 장치(110)의 마이크로 범프(114)는 반도체 기판(112)의 중앙 부분(112c)에 형성될 수 있다. 마이크로 범프(114)는 제2 반도체 장치(120)와 전기적으로 연결되어 내부 입출력(internal I/O)을 담당한다. 본 명세서에서 내부 입출력이란 칩들간의 데이터 입출력을 의미하는 것으로, 즉 제1 반도체 장치(110)와 제2 반도체 장치(120) 사이에서의 데이터 입출력을 의미한다.
제1 반도체 장치(110)에 있어서, 반도체 기판(112)은 외부 입출력(external I/O)을 담당하는 관통 전극(116)을 적어도 하나 이상 포함할 수 있다. 본 명세서에서 외부 입출력이란 칩과 패키지 기판 사이에서의 데이터 입출력을 의미하는 것으로, 즉, 제1 반도체 장치(110)와 패키지 기판(100) 사이의 데이터 입출력을 의미한다.
적어도 하나 이상의 관통 전극(116)은 반도체 기판(112)의 중앙 영역(112c)에 적어도 하나 이상의 비아(115)를 형성하고, 적어도 하나 이상의 비아(115)를 도전성 물질로 매립하여 형성할 수 있다. 적어도 하나 이상의 비아(115)는 레이저를 이용하여 형성하거나 또는 드라이 에칭을 이용하여 형성할 수 있다.
관통 전극(116)은 제1 반도체 장치(110)와 패키지 기판(100)을 전기적으로 연결하는 것으로, 광대역 입출력(wide I/O) 버스를 구현하기 위하여 가령 100um 이하의 미세 피치(fine pitch)를 가지도록 형성하는 것이 바람직하다. 이에 따라, 관통 전극(116)은 회로 밀도(circuit density)가 높은 영역에 사용될 수 있도록 형성하는 것이 바람직하다.
관통 전극(116)을 구현하기 위해서는 직경이 최소화된 비아(115)를 형성하여야 하므로, 비아(115)는 프론트 엔트(front end) 공정에서 초기에 형성하는 이른바 비아 퍼스트(Via First) 공법을 채택하여 형성할 수 있다. 미세 피치를 갖는 관통 전극(116)에 의해 데이터 전송 속도가 증가되어 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.
제2 반도체 장치(120)는 제1 반도체 장치(110)의 활성면(111) 상에 실장되는 메모리 소자 또는 로직 소자일 수 있다. 제2 반도체 장치(120)의 마이크로 범프(124)는 반도체 기판(122)의 중앙 부분에 형성될 수 있다. 제2 반도체 장치(120)는 적어도 하나 이상의 마이크로 범프(124)에 의해 제1 반도체 장치(110)와 전기적으로 연결될 수 있다. 제2 반도체 장치(120)의 마이크로 범프(124)와 제1 반도체 장치(110)의 마이크로 범프(114)가 서로 접촉하여 연결될 수 있다. 일예로, 제2 반도체 장치(120)는 플립칩 방식으로 제1 반도체 장치(110)에 실장될 수도 있다.
본 실시예에서는 제1 및 제2 반도체 장치(110, 120)의 마이크로 범프들(114, 124)이 반도체 기판(112, 122)의 중앙 부분에 형성되는 것으로 설명하고 있다. 이는, 도 1에 도시된 바와 같이, 제1 및 제2 반도체 장치(110, 120)의 칩 사이즈가 서로 다른 경우, 칩 사이즈에 상관없이 적층되는 제1 및 제2 반도체 장치(110, 120)가 전기적으로 연결될 수 있도록 하기 위함이다. 즉, 적층되는 반도체 장치들의 칩 사이즈가 서로 다를 경우, 반도체 장치들 사이의 물리적 접촉성을 감안하여 칩 스케일 패키지의 범프들을 반도체 장치들의 반도체 기판 중앙 부분에 배치시킬 수 있다.
본 실시예와는 다르게, 제1 반도체 장치(110)와 제2 반도체 장치(120)는 동일한 칩 사이즈를 갖는 이종의 칩들일 수 있고, 또는 동종의 칩들일 수 있다. 예시적으로, 제1 및 제2 반도체 장치(110, 120)가 광대역 입출력(wide I/O) 버스를 구현하는 동종의 메모리 소자인 경우, 제1 및 제2 반도체 장치(110, 120)의 반도체 기판(112, 122) 중앙 부분에 형성되는 마이크로 범프(114, 124) 및 관통 전극(116)에 의해 광대역 입출력 버스와 연결되는 집적 회로들 간을 연결시킬 수 있다. 이 경우, 제1 및 제2 반도체 장치(110, 120)의 반도체 기판(112, 122) 중앙 부분에 형성되어 서로 접촉하는 마이크로 범프(114, 124)는 광대역 입출력 볼(wide I/O ball)로 이용될 수 있다.
패키지 기판(100)은 일예로 인쇄 회로 기판(PCB)일 수 있다. 패키지 기판(100)은 적어도 하나 이상의 관통 전극(116)과 이에 접속하는 적어도 하나 이상의 벌크 범프(130)를 매개로 제1 반도체 장치(110)와 전기적으로 연결될 수 있다. 벌크 범프(130)는 마이크로 범프(114)에 비해 체적과 높이가 비교적 크다. 비교적 큰 크기의 벌크 범프(130)가 반도체 기판(112)과 패키지 기판(100) 사이에 배치되기 때문에, 제1 반도체 장치(110)는 인가되는 스트레스를 비교적 잘 견딜 수 있고, 더 나아가 반도체 패키지(10)의 기계적 내구성이 향상될 수 있다.
도 2는 본 발명의 제1 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 2를 참조하면, 반도체 장치(110I)는 도 1의 제1 반도체 장치(110)로 사용될 수 있도록 설계될 수 있다. 반도체 장치(110I)는 반도체 기판(112)의 활성면(111)을 보여주는 평면도이다. 반도체 기판(112)의 활성면(111)에는 후술하는 도 3의 집적 회로들이 형성되어있다. 반도체 장치(110I)는, 반도체 기판(112)의 중앙 부분(112c)에 일축, 예컨대 x축 방향으로 나란히 배열되는 복수개의 마이크로 범프들(114)과, 반도체 기판(112) 중앙 부분(112c)에 수직하게, 예컨대 y축 방향으로 일렬로 배열되는 다수개의 테스트 패드들(210)을 포함한다. 마이크로 범프들(114)은 반도체 장치(110I)의 y축 방향 칩 길이의 중앙 부분에 배열되고, 테스트 패드들(210)은 반도체 장치(110I)의 x축 방향 칩 길이의 중앙 부분에 배열된다. 이에 따라, 마이크로 범프들(114)과 테스트 패드들(210)은 반도체 기판(112)의 중앙에 십자 모양으로 배열된다.
복수개의 마이크로 범프들(114)이 반도체 기판(112) 중앙 부분(112c)에 다수 행들 및 열들로 배열된다. 마이크로 범프들(114)은, 예시적으로 6 행들 및 50 열들로 배열될 수 있다. 마이크로 범프들(114)은 신호 라우팅(미도시)을 통하여 집적 회로들과 전기적으로 연결될 수 있다. 마이크로 범프들(114)은 명령 제어 신호들을 각각 수신하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS), 클럭 신호 단자(CLK), 어드레스 신호 단자(ADDR), 데이터 입출력에 관련되는 단자들(DQS, DM, DQ), 테스트에 관련되는 단자들(TEST, DA, DA(o)) 그리고 전원 단자들(VDD1, VDD2, VDDQ, VSS, VSSQ) 등을 포함할 수 있다.
반도체 장치(110I)가 웨이퍼 레벨 칩 스케일 패키지로 구현되는 경우, 마이크로 범프들(114)은 반도체 장치(110I)의 프로브(probe) 테스트에 사용될 수 있다. 반도체 장치(110I)의 집적 회로들의 성능을 테스트하기 위하여, 각종 파라미터들이 검사될 수 있다. 파라미터들 중 입력 전압과 출력 전압, 커패시턴스 및 전류 사양이 시험될 수 있다. 또는 메모리 소자인 반도체 장치(110I)는 데이터 저장 능력, 복구 능력 및 반응 시간을 측정하는 로직 테스트가 수행될 수 있다.
반도체 장치(110I)를 프로브(probe) 테스트하기 위하여, 프로브 카드를 이용할 수 있다. 이에 따라, 프로브 카드는 마이크로 범프들(114)의 수와 동수의 프로브 카드 바늘을 가져야 할 것이다. 프로브 카드의 각 바늘들을 마이크로 범프(114) 각각에 접촉시키고, 반도체 장치(110I)의 정상 또는 이상 여부를 시험할 수 있다. 예시적으로, 6 행들 및 50 열들로 배열되는 마이크로 범프들(114)의 수는 300개 정도이다. 이에 따라, 프로브 카드의 바늘 수는 최대한 300개 정도일 수 있다.
그런데, 마이크로 범프들(114)이 반도체 장치(110I)의 중앙 부분(112c)에 밀집되어 있기 때문에, 프로브 카드의 각 바늘들이 바늘들끼리 접촉하지 않으면서 마이크로 범프(114)에 접촉하기란 매우 어려울 수 있다. 또한, 복수개의 마이크로 범프들(114)의 수와 동수의 프로브 카드 바늘을 제작하기에도 어려운 문제점이 있을 수 있다.
이러한 문제점들을 해결하기 위하여, 반도체 장치(110I)는 마이크로 범프들(114)에 수직 방향으로 테스트 패드들(210)을 일렬로 배치시킬 수 있다. 테스트 패드들(210)은 마이크로 범프들(114)과 1:1 매칭되어 테스트 패드들(210)의 수가 마이크로 범프들(114)의 수와 동일할 수 있다. 이 경우, 일렬로 배치되는 테스트 패드들(210)이 차지하는 면적으로 인해 반도체 장치(110I)의 칩 사이즈가 상당히 커질 수 있다.
반도체 장치(110I)의 칩 사이즈를 고려하여, 테스트 패드들(210)의 수는 마이크로 범프들(114)의 수와 동일하지 않고, 마이크로 범프들(114)의 수보다 적게 설계할 수 있다. 마이크로 범프들(114)과 테스트 패드(210) 사이에 테스트 로직 회로부(220)를 두어 마이크로 범프들(114)과 테스트 패드(210) 사이의 매칭 관계를 설정할 수 있다. 예컨대, 테스트 로직 회로부(220)는 다수개의 마이크로 범프들(114)에 인가되는 신호들에 의한 반도체 장치(110I)의 동작 기능이 하나의 테스트 패드(210)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱(muxing) 로직으로 구현할 수 있다.
테스트 로직 회로부(220)는, 예시적으로, 제1 테스트 패드(210a)와 연결되도록 신호 라우팅(230)될 수 있다. 제1 테스트 패드(210a)는 메모리 소자인 반도체 장치(110I)의 독출 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(220)는 반도체 장치(110I)의 독출 제어 회로로 동작할 수 있다. 이에 따라, 제1 테스트 패드(210a) 하나는 독출 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(114)을 대체할 수 있다.
또한, 테스트 로직 회로부(220)는, 예시적으로, 제2 테스트 패드(210b)와 연결되도록 신호 라우팅(232)될 수 있다. 제2 테스트 패드(210b)는 메모리 소자인 반도체 장치(110I)의 기입 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(220)는 반도체 장치(110I)의 기입 제어 회로로 동작할 수 있다. 이에 따라, 제2 테스트 패드(210b) 하나도 기입 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(114)을 대체할 수 있다.
이에 따라, 전체적인 테스트 패드(210)의 수는 마이크로 범프들(114)의 수보다 적을 수 있다.
한편, 소정의 마이크로 범프(114a)는 테스트 패드(210)와 1:1 매칭되도록 설계될 수 있다. 예시적으로, 마이크로 범프(114a)와 이에 인접한 테스트 패드(210c)를 신호 라우팅(234)으로 연결시킬 수 있다. 이 경우, 테스트 패드(210c)를 통해 시험되는 파라미터, 예컨대 타이밍 파라미터는 마이크로 범프(114a)에서 얻어지는 파라미터와 동일할 것이라고 예상할 수 있다. 즉, 마이크로 범프(114a)와 테스트 패드(210c) 사이의 상관 관계(correlation)가 가능할 수 있다.
마이크로 범프들(114)과 테스트 패드들(210)이 반도체 기판(112)의 중앙에 십자 모양으로 배열되는 관계로 인해, 반도체 기판(112)은 4개의 4분면(quadrant, 240, 242, 244, 246)으로 분할될 수 있다. 분할된 4분면(240, 242, 244, 246)에는 반도체 장치(110I)의 집적 회로들이 배치될 수 있다. 메모리 소자인 반도체 장치(110I)의 경우, 4분면(240, 242, 244, 246)에는, 도 3에 도시된 바와 같이, 로우 디코더, 칼럼 디코더, 센스 앰프, 데이터 앰프 등을 포함하는 메모리 셀 어레이(310), 콘트롤 회로(320), 어드레스 버퍼(330), 그리고 데이터 버퍼(340)가 분할되어 배치될 수 있다. 또는, 도 3의 메모리 셀 어레이(310), 콘트롤 회로(320), 어드레스 버퍼(330), 그리고 데이터 버퍼(340) 전체가 4분면(240, 242, 244, 246) 각각에 배치될 수 있다. 이에 따라, 4분면(240, 242, 244, 246)으로 분화된 면적에 대하여 집적 회로 배치의 활용도를 높일 수 있다.
테스트 패드(210)은 금(Au), 알루미늄(Al), 크롬(Cr), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 타이타늄텅스텐(TiW), 니켈크롬(NiCr), 알루미늄 질화물(AlNx), 티타늄 질화물(TiNx), 티타늄 알루미늄 질화물(TiAlxNy), 탄탈륨 질화물(TaNx), 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix) 또는 그 조합물로 이루어질 수 있다. 테스트 패드(210)는 실리콘인 반도체 기판(112)과 비교하여 연성이 높은 재질일 수 있다.
반도체 장치(110I)의 프로브 테스트시, 테스트 패드(210)는 접촉되는 프로브 카드(20)의 바늘(22)에 의해 찢겨질 수 있다. 테스트 패드(210)로부터 찢겨져서 떨어져 나간 파티클(particle)이 반도체 기판(112) 상에 잔존할 수 있다. 이러한 파티클은 반도체 장치(110I)의 신뢰성을 저하시키는 원인이 될 수 있다.
그런데, 테스트 패드들(210)이 마이크로 범프들(114)과 일정 부분 떨어져 있고, 프로브 카드(20)의 바늘(22)이 테스트 패드(210)에 접촉되는 방향(예컨대, x축 방향)과 마이크로 범프들(114)이 길게 배치되는 방향(예컨대, x축 방향)이 서로 평행하기 때문에, 테스트 패드(210)로부터 생길 수 있는 파티클은 마이크로 범프들(114)이 배치되는 영역에 잔존할 가능성은 낮다. 이에 따라, 파티클은 마이크로 범프들(114) 사이에 끼워질 우려가 적다. 반도체 장치(110I)의 신뢰성이 저하되는 것을 방지할 수 있다.
도 4는 본 발명의 제2 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 4를 참조하면, 반도체 장치(110II)는 도 1의 제1 반도체 장치(110)로 사용될 수 있도록 설계될 수 있다. 반도체 장치(110II)는 도 2의 반도체 장치(110I)와 유사하다. 다만, 제1 실시예의 반도체 장치(110I)와 다르게 반도체 장치(110II)의 테스트 패드(410)가 2열로 배치된다는 점에서 차이가 있다.
테스트 패드(410)는 반도체 장치(110II)의 x축 방향 칩 길이의 중앙 부분에 2열로 배열된다. 본 실시예서는 테스트 패드(410)가 2열로 배치되는 것으로 설명하고 있고 있으나, 이에 한정되지 않고 3열, 4열 등의 다수열로 배치될 수 있다. 테스트 패드들(410)이 인접한 2열로 배치됨에 따라, 테스트 패드(410)가 차지하는 면적만을 고려하였을 때, 테스트 패드들(210)이 일렬로 배치되는 반도체 장치(110I)의 칩 사이즈 보다 반도체 장치(110II)의 칩 사이즈가 상당히 줄어들 수 있다.
반도체 장치(110II)는 반도체 기판(412)의 활성면(411)을 보여주는 평면도이다. 반도체 기판(412)의 활성면(411)에는 도 3의 집적 회로들이 형성되어 있을 수 있다. 복수개의 마이크로 범프들(414)이 반도체 기판(412) 중앙 부분(412c)에 다수 행들 및 열들로 배열된다. 반도체 장치(110II)에는 복수개의 마이크로 범프들(414)과 2열의 테스트 패드들(410)이 반도체 기판(412)의 중앙에 십자 모양으로 배열될 수 있다. 반도체 기판(412)의 중앙에 십자 모양으로 배열되는 마이크로 범프들(414)과 테스트 패드들(410)로 인해 반도체 기판(412)은 4개의 4분면(440, 442, 444, 446)으로 분할될 수 있다. 분할된 반도체 기판(412)의 4분면(440, 442, 444, 446)에는 반도체 장치(110II)의 집적 회로들이 배치될 수 있다.
테스트 패드(410)는 마이크로 범프(414)와 1:1 매칭될 수 있다. 예시적으로, 마이크로 범프(414a)와 이에 인접한 테스트 패드(410c)를 신호 라우팅(434)을 통하여 전기적으로 연결시킬 수 있다. 테스트 패드(410c)를 통해 시험되는 파라미터, 예컨대 타이밍 파라미터는 마이크로 범프(414a)에서 얻어지는 파라미터와 동일할 것이라고 예상할 수 있다. 이에 따라, 마이크로 범프(414a)와 테스트 패드(410c) 사이의 상관 관계가 가능할 수 있다.
테스트 패드(410) 하나는 테스트 로직 회로부(420)를 통하여 다수개의 마이크로 범프들(414)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(420)는 다수개의 마이크로 범프들(414)에 인가되는 신호들에 의한 반도체 장치(110II)의 동작 기능이 하나의 테스트 패드(410)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
테스트 로직 회로부(420)는, 예시적으로, 제1 테스트 패드(410a)와 연결되도록 신호 라우팅(430)될 수 있다. 제1 테스트 패드(410a)는 메모리 소자인 반도체 장치(110II)의 독출 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(420)는 반도체 장치(110II)의 독출 제어 회로로 동작할 수 있다. 이에 따라, 제1 테스트 패드(410a) 하나는 독출 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(414)을 대체할 수 있다.
또한, 테스트 로직 회로부(420)는, 예시적으로, 제2 테스트 패드(410b)와 연결되도록 신호 라우팅(432)될 수 있다. 제2 테스트 패드(410b)는 메모리 소자인 반도체 장치(110II)의 기입 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(420)는 반도체 장치(110II)의 기입 제어 회로로 동작할 수 있다. 이에 따라, 제2 테스트 패드(410b) 하나도 기입 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(414)을 대체할 수 있다. 이에 따라, 전체적인 테스트 패드(410)의 수는 마이크로 범프들(414)의 수보다 적을 수 있다.
도 5는 본 발명의 제3 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 5를 참조하면, 반도체 장치(110III)는 도 1의 제1 반도체 장치(110)로 사용될 수 있도록 설계될 수 있다. 반도체 장치(110III)는 도 4의 반도체 장치(110II)와 유사하다. 다만, 제2 실시예의 반도체 장치(110II)와 다르게, 반도체 장치(110III)의 2열로 배치된 테스트 패드(510)가 소정 간격(510s)을 사이에 두고 배치된다는 점과, 이격 배치되는 테스트 패드(510)의 영역 너비(510w)만큼 간격을 두고 마이크로 범프들(514)이 배치된다는 점에서 차이가 있다.
반도체 장치(110III)에서, 마이크로 범프들(514)과 테스트 패드들(510)은 반도체 기판(512)의 중앙에 십자 모양으로 배열될 수 있다. 복수개의 마이크로 범프들(514)은 일축, 예컨대 x 축 방향으로 테스트 패드(510)의 영역 너비(510w) 만큼 이격되어 반도체 기판(512) 중앙 부분(512c)에 다수 행들 및 열들로 배열된다. 테스트 패드들(510)은, x 축 방향으로 소정 간격(510s) 이격되고 y축 방향으로 마이크로 범프들(514)의 영역 너비(514w) 만큼 이격되어, 2열로 배치될 수 있다. 본 실시예서는 테스트 패드들(510)이 2열로 배치되는 것으로 설명하고 있고 있으나, 이에 한정되지 않고 3열, 4열 등의 다수열로 배치될 수 있다. 또한, 다수열들은 소정 간격(510s)으로 이격되어 배치될 수 있다.
마이크로 범프들(514)이 이격되는 영역과 테스트 패드들(510)이 이격되는 영역은 반도체 기판(512)의 중심 부분(500)에 위치할 수 있다. 반도체 기판(512) 중심 부분(500)은 마이크로 범프들(514)의 영역 너비(514w)와 테스트 패드들(510)의 영역 너비(510w)가 서로 오버랩되는 영역일 수 있다. 반도체 기판 중심 부분(500)은 마이크로 범프들(514a-514h))와 테스트 패드(510a-510h) 사이의 1:1 매칭을 위한 신호 라우팅 영역으로 사용될 수 있다.
예시적으로, 514a 마이크로 범프는 534a 신호 라우팅을 통하여 510a 테스트 패드와 전기적으로 연결될 수 있다. 514b 마이크로 범프는 534b 신호 라우팅을 통하여 510b 테스트 패드와 전기적으로 연결될 수 있다. 514c 마이크로 범프는 534c 신호 라우팅을 통하여 510c 테스트 패드와 전기적으로 연결될 수 있다. 514d 마이크로 범프는 534d 신호 라우팅을 통하여 510d 테스트 패드와 전기적으로 연결될 수 있다. 이와 같은 방법으로, 514e-514h 마이크로 범프들 각각은 534e-534h 신호 라우팅을 통하여 510e-510h 테스트 패드들 각각과 전기적으로 연결될 수 있다.
본 실시예에서 도시된 바와 같이, 514a-514h 마이크로 범프들과 510a-510h 테스트 패드들은 반도체 기판(512) 중심 영역(500)에 서로 인접하게 배치될 수 있다. 510a-510h 테스트 패드들을 통해 시험되는 파라미터, 예컨대 타이밍 파라미터는 514a-514h 마이크로 범프들에서 얻어지는 파라미터와 동일할 것이라고 예상할 수 있다. 이에 따라, 514a-514h 마이크로 범프 각각과 510a-510h 테스트 패드 각각 사이의 상관 관계가 가능할 수 있다.
반도체 장치(110III)는 반도체 기판(512)의 활성면(511)을 보여주는 평면도이다. 반도체 기판(512)의 활성면(511)에는 도 3의 집적 회로들이 형성되어 있을 수 있다. 반도체 장치(110III)에는 이격된 마이크로 범프들(514)과 이격된 2열의 테스트 패드들(510)이 반도체 기판(512)의 중앙에 십자 모양으로 배열될 수 있다. 반도체 기판(512)의 중앙에 십자 모양으로 배열되는 마이크로 범프들(514)과 테스트 패드들(510)로 인해 반도체 기판(512)은 4개의 4분면(540, 542, 544, 546)으로 분할될 수 있다. 분할된 반도체 기판(512)의 4분면(540, 542, 544, 546)에는 반도체 장치(110III)의 집적 회로들이 배치될 수 있다.
테스트 패드(510) 하나는 테스트 로직 회로부(520)를 통하여 다수개의 마이크로 범프들(514)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(520)는 다수개의 마이크로 범프들(514)에 인가되는 신호들에 의한 반도체 장치(110III)의 동작 기능이 하나의 테스트 패드(510)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
테스트 로직 회로부(520)는, 예시적으로, 제1 테스트 패드(510i)와 연결되도록 신호 라우팅(530)될 수 있다. 제1 테스트 패드(510i)는 메모리 소자인 반도체 장치(110III)의 독출 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(520)는 반도체 장치(110III)의 독출 제어 회로로 동작할 수 있다. 이에 따라, 제1 테스트 패드(510i) 하나는 독출 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(514)을 대체할 수 있다.
또한, 테스트 로직 회로부(520)는, 예시적으로, 제2 테스트 패드(510j)와 연결되도록 신호 라우팅(532)될 수 있다. 제2 테스트 패드(510j)는 메모리 소자인 반도체 장치(110III)의 기입 동작을 테스트하도록 설정될 수 있다. 이 경우, 테스트 로직 회로부(520)는 반도체 장치(110III)의 기입 제어 회로로 동작할 수 있다. 이에 따라, 제2 테스트 패드(510j) 하나도 기입 동작을 제어하는 제어 신호 입력 단자들(/RAS, /CAS, /WE, RESET, CS)로 할당되는 5개의 마이크로 범프들(514)을 대체할 수 있다. 이에 따라, 전체적인 테스트 패드(510)의 수는 마이크로 범프들(514)의 수보다 적을 수 있다.
도 6은 본 발명의 제4 실시예에 따른 칩 스케일 패키지를 갖는 반도체 장치를 설명하는 도면이다.
도 6을 참조하면, 반도체 장치(110IV)는 도 1의 제1 반도체 장치(110)로 사용될 수 있도록 설계될 수 있다. 반도체 장치(110IV)는 도 5의 반도체 장치(110III)와 유사하다. 다만, 제3 실시예의 반도체 장치(110III)와 다르게, 반도체 장치(110IV)의 일축, 예컨대 x 축 방향으로 테스트 패드(610)의 영역 너비(610w)만큼 간격을 두고 배치된 마이크로 범프들(614)이 다른 축, 예컨대 y 축 방향으로도 소정 간격(614s)을 두고 배치된다는 점에서 차이가 있다.
반도체 장치(110IV)에서, 마이크로 범프들(614)과 테스트 패드들(610)은 반도체 기판(612)의 중앙에 십자 모양으로 배열될 수 있다. 복수개의 마이크로 범프들(614)은, x 축 방향으로 테스트 패드(610)의 영역 너비(610w) 만큼 이격되고 y 축 방향으로 소정 간격(614s) 이격되어, 반도체 기판(612) 중앙 부분(612c)에 다수 행들 및 열들로 배열될 수 있다. 마이크로 범프들(614)이 이격된 테스트 패드(610)의 영역 너비(610w) 부분과 간격(614s) 부분은 마이크로 범프들(614)과 테스트 패드(610)들을 연결시키는 신호 라우팅 영역으로 사용될 수 있다.
테스트 패드들(610)은, x 축 방향으로 소정 간격(610s) 이격되고 y축 방향으로 마이크로 범프들(614)의 영역 너비(614w) 만큼 이격되어, 2열로 배치될 수 있다. 본 실시예서는 테스트 패드들(610)이 2열로 배치되는 것으로 설명하고 있고 있으나, 이에 한정되지 않고 3열, 4열 등의 다수열로 배치될 수 있다. 또한, 다수열들은 소정 간격(610s)으로 이격되어 배치될 수 있다.
마이크로 범프들(614)이 이격되는 영역들(610w, 614s)과 테스트 패드들(610)이 이격되는 영역들(614w, 610s)은, 마이크로 범프들(614a-614h))와 테스트 패드(610a-610h) 사이의 1:1 매칭을 위한 신호 라우팅 영역으로 사용될 수 있다. 예시적으로, 614a 마이크로 범프는 634a 신호 라우팅을 통하여 610a 테스트 패드와 전기적으로 연결될 수 있다. 614b 마이크로 범프는 634b 신호 라우팅을 통하여 610b 테스트 패드와 전기적으로 연결될 수 있다. 614c 마이크로 범프는 634c 신호 라우팅을 통하여 610c 테스트 패드와 전기적으로 연결될 수 있다. 614d 마이크로 범프는 634d 신호 라우팅을 통하여 610d 테스트 패드와 전기적으로 연결될 수 있다. 이와 같은 방법으로, 614e-614h 마이크로 범프들 각각은 634e-634h 신호 라우팅을 통하여 610e-610h 테스트 패드들 각각과 전기적으로 연결될 수 있다.
반도체 장치(110IV)는 반도체 기판(612)의 활성면(611)을 보여주는 평면도이다. 반도체 기판(612)의 활성면(611)에는 도 3의 집적 회로들이 형성되어 있을 수 있다. 반도체 장치(110IV)에는 이격된 마이크로 범프들(614)과 이격된 2열의 테스트 패드들(610)이 반도체 기판(612)의 중앙에 십자 모양으로 배열될 수 있다. 반도체 기판(612)의 중앙에 십자 모양으로 배열되는 마이크로 범프들(614)과 테스트 패드들(610)로 인해 반도체 기판(612)은 4개의 4분면(640, 642, 644, 646)으로 분할될 수 있다. 분할된 반도체 기판(612)의 4분면(640, 642, 644, 646)에는 반도체 장치(110IV)의 집적 회로들이 배치될 수 있다.
분할된 반도체 기판(612)의 4분면(640, 642, 644, 646) 각각은 독립된 반도체 소자로 동작하도록 집적 회로들이 배치될 수 있다. 예컨대, 제1 4분면(640)에 배치되는 집적 회로들과 제1 4분면(640)에 접하는 마이크로 범프들(614UL)와 테스트 패드들(610UL)은 하나의 독립된 메모리 소자로 설계될 수 있다. 제2 4분면(642)과 제2 4분면(642)에 접하는 마이크로 범프들(614UR)과 테스트 패드들(610UR)은 하나의 독립된 메모리 소자로 설계될 수 있다. 제3 4분면(644)에 배치되는 집적 회로들과 제3 4분면(644)에 접하는 마이크로 범프들(614LL)와 테스트 패드들(610LL)은 하나의 독립된 메모리 소자로 설계될 수 있다. 제4 4분면(646)과 제4 4분면(646)에 접하는 마이크로 범프들(614LR)과 테스트 패드들(610LR)은 하나의 독립된 메모리 소자로 설계될 수 있다. 즉, 반도체 장치(110IV)는 독립된 4개의 메모리 소자로 동작되는 4-채널 메모리 소자일 수 있다.
제1 4사분면(640)에 접하는 마이크로 범프들(614UL)은 예시적으로 6 행들 및 50 열들로 배열될 수 있다. 제2 4분면(642)에 접하는 마이크로 범프들(614UR)은 예시적으로 6 행들 및 50 열들로 배열될 수 있다. 제3 4분면(644)에 접하는 마이크로 범프들(614LL)은 예시적으로 6 행들 및 50 열들로 배열될 수 있다. 제4 4분면(646)에 접하는 마이크로 범프들(614LR)은 예시적으로 6 행들 및 50 열들로 배열될 수 있다.
제1 4사분면(640)에 접하는 마이크로 범프들(614UL)과 제2 4분면(642)에 접하는 마이크로 범프들(614UR) 사이의 간격(610w)과 제3 4분면(644)에 접하는 마이크로 범프들(614LL)과 제4 4분면(646)에 접하는 마이크로 범프들(614LR) 사이의 간격(610w)은 6열의 마이크로 범프들에 해당하는 간격일 수 있다. 제1 4사분면(640)에 접하는 마이크로 범프들(614UL)과 제3 4분면(644)에 접하는 마이크로 범프들(614LL) 사이의 간격(614s)과 제2 4분면(642)에 접하는 마이크로 범프들(614UR)과 제4 4분면(646)에 접하는 마이크로 범프들(614LR) 사이의 간격(614s)은 2행의 마이크로 범프들에 해당하는 간격일 수 있다.
제1 4사분면(640)에 접하는 테스트 패드들(610UL)은 테스트 로직 회로부(620UL)를 통하여 다수개의 마이크로 범프들(614UL)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(620UL)는 다수개의 마이크로 범프들(614UL)에 인가되는 신호들에 의한 제1 4사분면(640)의 메모리 소자의 동작 기능이 하나의 테스트 패드(610UL)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
제2 4사분면(642)에 접하는 테스트 패드들(610UR)은 테스트 로직 회로부(620UR)를 통하여 다수개의 마이크로 범프들(614UR)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(620UR)는 다수개의 마이크로 범프들(614UR)에 인가되는 신호들에 의한 제2 4사분면(642)의 메모리 소자의 동작 기능이 하나의 테스트 패드(610UR)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
제3 4사분면(644)에 접하는 테스트 패드들(610LL)은 테스트 로직 회로부(620LL)를 통하여 다수개의 마이크로 범프들(614LL)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(620LL)는 다수개의 마이크로 범프들(614LL)에 인가되는 신호들에 의한 제3 4사분면(644)의 메모리 소자의 동작 기능이 하나의 테스트 패드(610LL)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
제4 4사분면(646)에 접하는 테스트 패드들(610LR)은 테스트 로직 회로부(620LR)를 통하여 다수개의 마이크로 범프들(614LR)와 매칭되도록 설계될 수 있다. 테스트 로직 회로부(620LR)는 다수개의 마이크로 범프들(614LR)에 인가되는 신호들에 의한 제4 4사분면(646)의 메모리 소자의 동작 기능이 하나의 테스트 패드(610LR)에 인가되는 신호에 의한 동작 기능과 동일해지도록 하는 먹싱 로직으로 구현할 수 있다.
본 실시예에서 설명되는 제1 내지 제4 4분면(640, 642, 644, 646) 각각에 배치되는 독립된 4 채널 메모리 소자는 도 7과 같은 DDR-SDRAM 회로 블락들을 포함할 수 있다. 예컨대, 싱글 채널 메모리 소자는 128 비트의 데이터 입출력 사양을 갖는 광대역 입출력 메모리 소자(High Bandwidth Wide I/O Memory device)일 수 있다.
도 7을 참조하면, 싱글 채널 메모리 소자(700)는 DRAM 셀을 포함하는 메모리 셀 어레이(701) 및 DRAM 셀을 구동하기 위한 각종 회로 블록들을 구비할 수 있다. 예컨대, 타이밍 레지스터(702)는 칩 선택 신호(CS)가 비활성화 레벨(예컨대 로직 하이)에서 활성화 레벨(예컨대 로직 로우)로 변화될 때 활성화될 수 있다. 타이밍 레지스터(702)는 외부로부터 클럭 신호(CLK), 클럭 인에이블 신호(CKE), 칩 선택신호(CSB), 로우(Row) 어드레스 스트로브 신호(RASB), 칼럼(Column) 어드레스 스트로브 신호(CASB), 기입 인에이블 신호(WEB) 및 데이터 입력/출력 마스크 신호(DQM) 등의 커맨드(command) 신호를 수신하고, 수신된 커맨드 신호를 처리하여 회로 블록들을 제어하기 위한 각종 내부 커맨드 신호들(LRAS, LCBR, LWE, LCAS, LWCBR, LDQM)을 생성할 수 있다.
타이밍 레지스터(702)로부터 생성된 일부 내부 커맨드 신호들은 프로그래밍 레지스터(704)에 저장된다. 예컨대, 데이터 출력에 관계된 레이턴시(Latency) 정보나 버스트 길이(Burst Length) 정보 등이 프로그래밍 레지스터(704)에 저장될 수 있다. 프로그래밍 레지스터(704)에 저장된 내부 커맨드 신호들은 레이턴시/버스트 길이 제어부(706)로 제공될 수 있으며, 레이턴시/버스트 길이 제어부(706)는 데이터 출력의 레이턴시나 버스트 길이를 제어하기 위한 제어 신호를 칼럼 버퍼(708)를 통하여 칼럼 디코더(710)나 출력 버퍼(712)로 제공할 수 있다.
어드레스 레지스터(720)는 외부로부터 어드레스 신호(ADD)를 수신할 수 있다. 로우 어드레스 신호는 로우 어드레스 버퍼(722)를 통하여 로우 디코더(724)로 제공될 수 있다. 또한, 칼럼 어드레스 신호는 칼럼 어드레스 버퍼(708)를 통하여 칼럼 디코더(710)로 제공될 수 있다. 로우 어드레스 버퍼(722)는 리프레쉬 명령(LRAS, LCBR)에 응답하여 리프레쉬 카운터에서 발생하는 리프레쉬 어드레스 신호를 더 수신할 수 있으며, 로우 어드레스 신호나 리프레쉬 어드레스 신호 중 어느 하나를 로우 디코더(724)로 제공할 수 있다. 또한, 어드레스 레지스터(720)는 뱅크를 선택하기 위한 뱅크 신호를 뱅크 선택부(726)로 제공할 수 있다.
로우 디코더(724)는 로우 어드레스 버퍼(722)로부터 입력되는 로우 어드레스 신호 또는 리프레쉬 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 워드라인을 활성화시킬 수 있다. 칼럼 디코더(710)는 칼럼 어드레스 신호를 디코딩하고, 메모리 셀 어레이(701)의 비트라인에 대한 선택 동작을 수행할 수 있다. 일예로서, 칼럼 선택 라인(Column selection Line)이 반도체 메모리 장치(700)에 적용되어, 칼럼 선택 라인을 통한 선택 동작이 수행될 수 있다.
감지 증폭기(730)는 로우 디코더(724)와 칼럼 디코더(710)에 의해 선택된 메모리 셀의 데이터를 증폭하고, 증폭된 데이터를 출력 버퍼(712)로 제공할 수 있다. 데이터 셀의 기록을 위한 데이터는 데이터 입력 레지스터(732)를 통하여 메모리 셀 어레이(701)로 제공되며, 입출력 컨트롤러(734)는 데이터 입력 레지스터(732)를 통한 데이터 전달 동작을 제어할 수 있다.
도 8은 본 발명의 반도체 장치를 포함하는 전자 시스템의 응용 예를 도시한 블록도이다.
도 8을 참조하면, 전자 시스템(800)은 입력 장치(810), 출력 장치(820), 프로세서 장치(830) 및 반도체 장치(110)를 포함한다. 프로세서 장치(830)는 각각 해당하는 인터페이스를 통해서 입력 장치(810), 출력 장치(820) 그리고 반도체 장치(110)를 제어할 수 있다. 프로세서 장치(830)는 적어도 하나의 마이크로 프로세서, 디지털 신호 프로세서, 마이크로 콘트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 입력 장치(810)와 출력 장치(820)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택되는 적어도 하나를 포함할 수 있다.
반도체 장치(110)는 도 7의 DDR-SDRAM(700)과 같은 휘발성 메모리 소자 또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 반도체 장치(110)는 본 발명의 실시예들에 따른 마이크로 범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치될 수 있으며, 테스트 패드들이 일렬로 또는 다열로 배치될 수 있다. 또한, 반도체 장치(110)는 다열로 배치된 테스트 패드들이 마이크로 범프들과의 신호 라운팅을 위하여 소정 간격으로 이격 배치될 수 있고, 이격 배치되는 테스트 패드들의 영역 너비 만큼 간격을 두고 마이크로 범프들이 배치될 수 있다. 또한, 반도체 장치(110)는 반도체 장치(110)의 일축 방향으로 마이크로 범프들의 6열에 해당하는 간격을 두고 배치된 마이크로 범프들이 일축에 수직한 다른 축 방향으로 마이크로 범프들의 2행에 해당하는 간격을 두고 배치되어, 마이크로 범프들이 배치되는 영역에 마이크로 범프가 존재하지 않는 영역이 십자 모양으로 존재할 수 있다.
도 9는 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제1 응용 예를 나타내는 블록도이다.
도 9를 참조하면, 메모리 시스템(900)은 인터페이스부(910), 컨트롤러(920) 그리고 반도체 장치(110)를 포함할 수 있다. 인터페이스부(910)는 메모리 시스템(900)과 호스트와의 인터페이싱을 제공할 수 있다. 인터페이스부(910)는 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 인터페이스부(910)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트와 통신하도록 구성될 수 있다.
컨트롤러(920)는 인터페이스부(910)를 통해서 외부로부터 제공되는 데이터 및 어드레스를 제공받을 수 있다. 컨트롤러(920)는 호스트로부터 제공되는 데이터, 어드레스를 참조하여 반도체 장치(110)를 액세스할 수 있다. 컨트롤러(920)는 반도체 메모리 장치(110)로부터 읽혀진 데이터(Data)를 인터페이스부(910)를 경유하여 호스트로 전달할 수 있다.
컨트롤러(920)는 버퍼 메모리(921)를 포함할 수 있다. 버퍼 메모리(921)에는 호스트로부터 제공되는 쓰기 데이터 또는 반도체 장치(110)로부터 읽혀진 데이터가 일시 저장된다. 호스트의 읽기 요청 시에 반도체 장치(110)에 존재하는 데이터가 캐시 되어 있는 경우에는, 버퍼 메모리(921)는 캐시 된 데이터를 직접 호스트로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 메모리 시스템(900) 내 메모리 채널의 전송 속도보다 월등히 빠를 수 있다. 즉, 호스트의 인터페이스 속도가 월등히 높은 경우, 버퍼 메모리(921)를 제공함으로써 속도 차이로 발생하는 성능(Performance) 저하를 최소화할 수 있다.
반도체 장치(110)에는 본 발명의 실시예들에 따라 마이크로 범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치될 수 있다. 반도체 장치(110)는 메모리 시스템(900)의 저장 매체로서 제공될 수 있다. 예를 들면, 반도체 장치(110)는 저항성 메모리 장치로 구현될 수 있다. 또는, 반도체 장치(110)는 대용량의 저장 능력을 가지는 낸드 플래시 메모리(NAND-type Flash memory)로 구현될 수 있다. 반도체 장치(110)는 복수의 메모리 장치를 포함할 수 있다. 저장 매체로서 반도체 장치(110)는 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다.
도 10은 본 발명에 따른 반도체 장치를 사용하는 메모리 시스템의 제2 응용 예를 나타내는 블록도이다.
도 10을 참조하면, 메모리 시스템(1000)은 인터페이스부(910), 컨트롤러(1020) 그리고 반도체 장치(110)를 포함한다. 인터페이스부(910)는, 도 9에서 설명된 바와 같이, 호스트와의 인터페이싱을 위해 호스트에 대응하는 데이터 교환 프로토콜을 구비할 수 있다. 반도체 장치(110)는 본 발명의 실시예들에 따른 마이크로 범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치되는 플래쉬 메모리 소자를 포함하는 반도체 디스크 장치(SSD)로 구성될 수 있다. 메모리 시스템(1000)은 플래쉬 메모리 시스템으로 칭할 수 있다.
컨트롤러(1020)는 어드레스 변환 테이블(1022)이 구성되는 버퍼 메모리(1021)를 포함할 수 있다. 컨트롤러(1020)는 어드레스 변환 테이블(1022)을 참조하여 인터페이스부(910)로부터 제공되는 논리 어드레스(Logical Address)를 물리 어드레스(Physical Address)로 변환할 수 있다. 변환된 물리 어드레스(Physical Address)를 참조하여 컨트롤러(1020)는 반도체 장치(110)를 액세스하게 될 것이다.
도 9 및 도 10에 도시된 메모리 시스템(900, 1000)은 개인 휴대용 정보 단말기(PDA: Personal Digital Assistant), 휴대용 컴퓨터, 웹 태블렛(web tablet), 디지털 카메라, PMP(Portable Media Player), 모바일 폰, 무선폰, 랩탑 컴퓨터와 같은 정보 처리 장치에 장착될 수 있다. 메모리 시스템(900, 1000)은 MMC 카드, SD 카드(Secure Digital Card), 마이크로 SD 카드, 메모리 스틱(Memory Stick), ID 카드, PCMCIA(Personal Computer Memory Card International Association) 카드, 칩 카드(Chip Card), USB 카드, 스마트 카드(Smart Card), CF 카드(Compact Flash Card) 등으로 구성될 수 있다.
도 11는 본 발명의 실시예들에 따른 반도체 장치를 포함한 컴퓨터 시스템을 보여준다.
도 11을 참조하면, 컴퓨터 시스템(1100)은 시스템 버스(1150)에 전기적으로 연결되는 중앙 처리 장치(1110), 사용자 인터페이스(1120), 메모리(1130) 그리고 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1140)을 포함할 수 있다. 사용자 인터페이스(1120)는 통신 네트워크로 데이터를 전송하거나 통신 네크워크로부터 데이터를 수신하기 위한 인터페이스일 수 있다. 사용자 인터페이스(1120)는 유무선 형태일 수 있고, 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 사용자 인터페이스(1120) 또는 모뎀(1140)을 통해 제공되거나 중앙 처리 장치(1110)에 의해서 처리된 데이터는 메모리(1130)에 저장될 수 있다.
메모리(1130)은 디램과 같은 휘발성 메모리 소자 및/또는 플래쉬 메모리와 같은 비휘발성 메모리 소자를 포함할 수 있다. 메모리(1130)는 본 발명의 실시예들에 따른 마이크로 범프들과 테스트 패드들이 반도체 기판 중앙에 십자 모양으로 배치되는 DRAM, PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리, NAND 플래쉬 메모리, 그리고 퓨전 플래시 메모리(예를 들면, SRAM 버퍼와 NAND 플래시 메모리 및 NOR 인터페이스 로직이 결합된 메모리) 등으로 구성될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 모바일 장치인 경우, 컴퓨터 시스템(1100)의 동작 전압을 공급하기 위한 배터리(도시하지 않음)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨터 시스템(1100)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIP), 그리고 입출력 장치 등이 더 제공될 수 있다.
본 발명에 따른 컴퓨터 시스템(1100)이 무선 통신을 수행하는 장비인 경우, 컴퓨터 시스템(1100)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Multiple Access), CDMA2000 과 같은 통신 시스템에서 사용될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
110, 110I , 110II, 110III , 110IV : 반도체 장치
112, 212, 412, 512, 612 : 반도체 기판
114, 414, 514, 614 :마이크로 범프들
210, 410, 510, 610 : 테스트 패드들
220, 420, 520, 620 : 테스트 로직 회로부
240, 242, 244, 246, 440, 442, 444, 446, 540, 542, 544, 546, 640, 642, 644, 648 : 4분면
800 : 전자 시스템, 900, 1000 : 메모리 시스템
1100 : 컴퓨터 시스템

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판의 제1 축 방향으로 다수 행들 및 열들로 배치되는 범프들; 및
    상기 반도체 기판의 상기 제1 축에 수직한 제2 축 방향으로 배치되는 테스트 패드들을 구비하고,
    상기 범프들과 상기 테스트 패드들이 상기 반도체 기판의 중앙에 십자 모양으로 배열되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 테스트 패드들은
    상기 반도체 기판의 상기 제2 축 방향으로 일렬로 배치되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 테스트 패드들은
    상기 반도체 기판의 상기 제2 축 방향으로 적어도 2열 이상의 다수 열들로 배치되는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 테스트 패드들은
    상기 적어도 2열 이상의 다수 열들 사이에, 상기 범프들과 상기 테스트 패드들을 연결시키는 신호 라우팅 영역만큼의 소정 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 범프들은
    상기 다수 열들의 상기 범프들 중간에, 상기 적어도 2열 이상의 다수 열들의 상기 테스트 패드들이 배치되는 영역 너비만큼 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서, 상기 범프들은
    상기 다수 열들의 상기 범프들 중간에, 상기 범프들의 6열 정도의 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  7. 제4항에 있어서, 상기 범프들은
    상기 다수 행들의 상기 범프들 중간에, 상기 범프들과 상기 테스트 패드들을 연결시키는 신호 라우팅 영역만큼의 소정 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  8. 제4항에 있어서, 상기 범프들은
    상기 다수 행들의 상기 범프들 중간에, 상기 범프들의 2행 정도의 간격을 두고 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 반도체 장치는
    테스트시, 다수개의 상기 범프들과 하나의 상기 테스트 패드 사이의 매칭 관계를 설정하는 테스트 로직 회로부를 더 구비하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 반도체 장치는
    상기 반도체 기판의 중앙에 배치되는 상기 마이크로 범프들과 상기 테스트 패드들에 의해 분할되는 상기 반도체 기판의 4분면 각각에 독립된 반도체 소자로 동작하도록 집적 회로들이 배치되는 것을 특징으로 하는 반도체 장치.
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