KR20210096871A - 마이크로 범프를 구비한 반도체 장치 및 그의 테스트 방법 - Google Patents

마이크로 범프를 구비한 반도체 장치 및 그의 테스트 방법 Download PDF

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KR20210096871A
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Abstract

본 발명은 반도체 장치에 관한 것으로, 노멀 동작용 신호들을 전달하기 위한 다수의 제 1 마이크로 범프들; 테스트 동작용 신호들을 전달하기 위한 다수의 제 2 마이크로 범프들; 및 상기 제 1 및 제 2 마이크로 범프들에 대응되는 다수의 스캔 셀들을 포함하고, 상기 스캔 셀들의 신호를 대응하는 마이크로 범프에 인가하고, 상기 마이크로 범프들의 신호를 피드백받아 테스트 출력 패드를 통해 순차적으로 출력하는 테스트 회로를 포함할 수 있다.

Description

마이크로 범프를 구비한 반도체 장치 및 그의 테스트 방법 {SEMICONDUCTOR DEVICE HAVING MICRO-BUMP AND TEST METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히, 반도체 장치의 마이크로 범프의 연결성을 테스트할 수 있는 방법에 관한 것이다.
반도체 기술이 비약적으로 발전하면서 반도체 집적 장치에 대한 패키징 기술에 대해서도 점차 고집적화 및 고성능화가 요구되고 있다. 따라서, 집적 회로가 구현되는 반도체 칩들을 와이어나 범프를 이용해 인쇄회로기판(PCB)상에 평면적으로 배치시키는 2차원 구조에서 벗어나 다수의 반도체 칩들을 수직하게 적층시키는 3차원 구조에 관한 기술이 다양하게 발전하고 있다.
이러한 3차원 구조는 다수의 반도체 칩들을 수직으로 적층하는 적층형 반도체 장치를 통해 구현될 수 있다. 그리고, 이처럼 수직 방향으로 탑재된 반도체 칩들은 관통 실리콘 비아(Through Silicon Via:TSV, 이하, “관통 전극”이라고 한다)를 통해 서로 전기적으로 연결되면서 반도체 패키지용 기판에 탑재된다.
적층형 반도체 장치의 경우, 적층된 반도체 칩들 사이의 물리적 접촉을 용이하게 하기 위해 마이크로 범프들을 배치시킬 수 있다. 적층된 반도체 칩들은 관통 비아 및 범프를 통해 각종 신호 전송이 이루어지므로 이들이 정상적으로 연결되었는지 여부를 확인하기 위한 테스트가 필요하다.
본 발명의 실시예들은, 노멀 동작용 범프들 뿐 아니라 테스트 동작용 범프들의 연결성도 테스트할 수 있는 반도체 장치 및 반도체 시스템을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는, 노멀 동작용 신호들을 전달하기 위한 다수의 제 1 마이크로 범프들; 테스트 동작용 신호들을 전달하기 위한 다수의 제 2 마이크로 범프들; 및 상기 제 1 및 제 2 마이크로 범프들에 대응되는 다수의 스캔 셀들을 포함하고, 상기 스캔 셀들의 신호를 대응하는 마이크로 범프에 인가하고, 상기 마이크로 범프들의 신호를 피드백받아 테스트 출력 패드를 통해 순차적으로 출력하는 테스트 회로를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 노멀 동작용 신호들을 전달하기 위한 다수의 노멀 동작용 범프들; 테스트 동작용 신호들을 전달하기 위한 다수의 테스트 동작용 범프들; 상기 노멀 동작용 범프들과 각각 연결되는 다수의 제 1 테스팅 회로들; 상기 테스트 동작용 범프들 중 입력 테스트 범프와 연결되는 제 2 테스팅 회로; 및 상기 테스트 동작용 범프들 중 출력 테스트 범프와 연결되는 제 3 테스팅 회로를 포함하고, 상기 제 1 내지 제 3 테스팅 회로들 각각은, 대응하는 범프들과 연결된 다수의 스캔 셀들을 포함하고, 상기 제 3 테스팅 회로, 상기 제 2 테스팅 회로 및 상기 제 1 테스팅 회로들의 순서로 상기 스캔 셀들이 직렬 스캔 체인을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 테스트 방법은, 다수의 노멀 동작용 범프들, 다수의 테스트 동작용 범프들 및 상기 노멀 동작용 범프들 및 상기 테스트 동작용 범프들에 각각 대응되는 다수의 스캔 셀들을 포함하고, 상기 스캔 셀들이 직렬 스캔 체인을 형성하는 반도체 장치에 있어서, 다수의 프로빙 패드들이 형성된 프로빙 영역으로부터 전달되는 신호를 상기 직렬 스캔 체인을 통해 상기 다수의 스캔 셀들에 순차적으로 저장하는 단계; 상기 각 스캔 셀들에 저장된 데이터를 대응하는 범프들에 인가하는 단계; 상기 범프들의 신호를 피드백받아 상기 각 스캔 셀들에 다시 저장하는 단계; 및 상기 각 스캔 셀들에 저장된 데이터를 상기 직렬 스캔 체인을 통해 상기 프로빙 영역으로 순차적으로 출력하는 단계를 포함할 수 있다.
제안된 실시예에 따른 반도체 장치 및 반도체 시스템은, 노멀 동작용 범프들 뿐 아니라 테스트 동작용 범프들의 연결성도 테스트할 수 있어 반도체 장치의 테스트 성능을 향상시킬 수 있다.
도 1 은 본 발명의 실시예에 따른 반도체 시스템을 나타낸 도면이다.
도 2 은 도 1 의 적층형 반도체 장치를 설명하기 위한 사시도 이다.
도 3 은 도 2 의 베이스 다이의 범프들을 설명하기 위한 평면도 이다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 장치를 도시한 회로도 이다.
도 5 는 도 4 의 디코더에서 생성되는 신호들을 설명하기 위한 타이밍도 이다.
도 6 은 범프의 연결성 테스트 동작을 개념적으로 설명하기 위한 도면이다.
도 7 은 도 4 의 반도체 장치의 패키지 레벨의 테스트 동작을 설명하기 위한 도면 이다.
도 8a 내지 도 8c 는 도 4 의 반도체 장치의 웨이퍼 레벨의 테스트 동작을 설명하기 위한 도면 이다.
도 9 는 본 발명의 제 2 실시예에 따른 반도체 장치를 도시한 회로도 이다.
도 10 은 도 9 의 반도체 장치의 패키지 레벨의 테스트 동작을 설명하기 위한 도면 이다.
도 11a 내지 도11d 는 도 9 의 반도체 장치의 웨이퍼 레벨의 테스트 동작을 설명하기 위한 도면 이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1 은 반도체 시스템(100)의 구성을 나타낸 도면이다.
도 1 을 참조하면, 반도체 시스템(100)은 적층형 반도체 장치(110), 컨트롤러(120), 인터포저(Interposer, 130) 및 패키지 기판(Package Substrate, 140)을 포함할 수 있다.
패키지 기판(140) 상부에는 인터포저(130)가 형성될 수 있다.
인터포저(130) 상부에는 적층형 반도체 장치(110)와 컨트롤러(120)가 형성될 수 있다.
컨트롤러(120)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit) 및 AP(Application Processor)와 같은 다양한 프로세서 내에 포함되는 것이 일반적이므로, 도 1 에서는 컨트롤러(120)를 프로세서로 표기했다.
적층형 반도체 장치(110)의 물리 영역(PHY, 1142)은 인터포저(130)를 통해 컨트롤러(120)의 물리 영역(PHY, 122)과 연결될 수 있다. 각 물리 영역(1142, 122)에는 적층형 반도체 장치(110)와 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치될 수 있다.
적층형 반도체 장치(110)는 수직 방향으로 다수의 다이(Die)(즉, 반도체 칩)를 적층하고, 관통 전극(TSV)을 통해 전기적으로 연결시킴으로써 입/출력 유닛의 수를 늘려 대역폭(Bandwidth)을 증가시킨 HBM(High Bandwidth Memory) 형태로 구성될 수 있다.
다수의 다이는 베이스 다이(Base Die)(114) 및 다수의 코어 다이(Core Die)(112)를 포함할 수 있다. 코어 다이(112)는 베이스 다이(114) 상에 적층될 수 있으며, 관통 전극(TSV)를 통해 서로 연결될 수 있다. 도 1 에는 4 개의 코어 다이들(112), 즉, 제 1 내지 제 4 코어 다이(112_0~112_3)가 적층된 경우가 도시되어 있지만, 제안 발명은 이에 한정되지 않는다.
각 코어 다이(112)는 메모리 칩으로 구현될 수 있다. 각 코어 다이(112)에는 데이터를 저장하기 위한 다수의 메모리 셀들 및 메모리 셀의 코어 동작을 위한 회로들이 배치될 수 있다. 베이스 다이(114)에는 코어 다이(112)와 컨트롤러(120) 간의 인터페이스를 위한 회로가 실장될 수 있으며, 따라서, 반도체 메모리 시스템 내의 다양한 기능, 예를 들어, 메모리 셀들의 전력 관리 및 리프레쉬와 같은 메모리 관리 기능 혹은 상기 코어 다이(112)와 컨트롤러(120) 간의 타이밍 조절 기능들을 수행할 수 있다.
한편, 베이스 다이(114)에는, 컨트롤러(120) 간의 통신을 위한 인터페이스 회로가 배치되는 물리 영역(1142) 및 적층형 반도체 장치(110)를 테스트하기 위한 인터페이스 회로가 배치되는 직접 억세스(Direct Access, DA) 영역(1146)이 배치될 수 있다.
도 2 은 본 발명의 일 실시예에 따른 도 1 의 적층형 반도체 장치(110)의 사시도 이다.
도 2 를 참조하면, 제 1 내지 제 4 코어 다이(112_0~112_3) 각각은 하나 이상의 채널을 포함할 수 있다. 도 2 에서는 하나의 코어 다이가 두 개의 채널을 포함하는 경우, 적층형 반도체 장치(110)가 제 1 내지 제 8 채널(CH0~CH7)을 갖는 예가 도시되었다. 예컨대, 제 1 코어 다이(112_0)가 제 1 및 제 3 채널(CH0, CH2)에 대응되는 코어 영역을 포함하고, 제 2 코어 다이(112_1)가 제 2 채널 및 제 4 채널(CH1, CH3)에 대응되는 코어 영역을 포함하며, 제 3 코어 다이(112_2)가 제 5 채널 및 제 7 채널(CH4, CH6)에 대응되는 코어 영역을 포함하며, 제 4 코어 다이(112_3)가 제 6 채널 및 제 8 채널(CH5, CH7)에 대응되는 코어 영역을 포함할 수 있다.
또한, 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 다수의 관통 전극들(TSV)은, 제 1 내지 제 8 채널(CH0~CH7)에 대응하여 배치될 수 있다. 각 채널이 128 비트의 대역폭(Bandwidth)을 갖는 경우, 관통 전극들(TSV)은 1024 비트의 데이터 입출력을 위한 구성들을 포함할 수 있다.
베이스 다이(114)는 컨트롤러(도 1 의 120)와 통신하고, 컨트롤러(120)로부터 커맨드, 어드레스 및 데이터를 수신할 수 있으며, 수신된 커맨드, 어드레스 및 데이터를 제 1 내지 제 4 코어 다이(112_0~112_3)로 제공할 수 있다.
베이스 다이(114)에는 물리 영역(PHY, 1142), TSV 영역(TSVA, 1144) 및 DA 영역(DA, 1146)이 배치될 수 있다.
물리 영역(1142)은 컨트롤러(120)와의 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 컨트롤러(120)와 인접한 베이스 다이(114)의 제 1 엣지 영역에 배치될 수 있다. DA 영역(1146)은 외부 장치(예를 들어, 테스트 장치, 미도시)와 직접 인터페이스를 위한 입/출력 관련 회로가 구성되는 영역으로, 외부 테스트 장치와 인접한 베이스 다이(114)의 제 2 엣지 영역에 배치될 수 있다. 제 2 엣지 영역은 제 1 엣지 영역과 반대되는 방향일 수 있다. TSV 영역(1144)은 제 1 내지 제 4 코어 다이(112_0~112_3)를 관통하는 관통 전극들(TSV)과 인터페이스를 위한 영역으로, 물리 영역(1142)과 DA 영역(1146) 사이의 영역, 즉, 베이스 다이(114)의 중심 영역일 수 있다.
컨트롤러(120)로부터 수신된 신호는 물리 영역(1142)으로부터 TSV 영역(1144)으로 전송될 수 있다. 외부 테스트 장치로부터 수신된 테스트 데이터는 DA 영역(1146)으로부터 TSV 영역(1144)으로 전송될 수 있다. 물리 영역(1142)로부터 수신된 신호 또는 DA 영역(1146)으로부터 수신된 테스트 데이터는, TSV 영역(1144)에서 소정의 신호 처리 동작, 예를 들면 버퍼링 동작이 수행된 후에 관통 전극들(TSV)를 통해 제 1 내지 제 4 코어 다이(112_0~112_3)에 전송될 수 있다.
도 3 은 도 2 의 베이스 다이(114)의 범프들을 설명하기 위한 평면도 이다.
도 3 을 참조하면, 베이스 다이(114)는, 물리 영역(1142), TSV 영역(1144) 및 DA 영역(1146)으로 구분된다.
물리 영역(1142)은, 제 1 내지 제 4 코어 다이(112_0~112_3)의 제 1 내지 제 8채널(CH0~CH7)과 인터페이스를 위한 채널 인터페이스 영역(IF_CH0~IF_CH7)과, DA 영역(1146)과 인터페이스를 위한 중간 물리 영역(MID_PHY)으로 구분될 수 있이다. 채널 인터페이스 영역(IF_CH0~IF_CH7)에는, 컨트롤러(120)와 인터페이싱하는 PHY 범프들(PB_N)이 형성될 수 있으며, 중간 물리 영역(MID_PHY)에는, DA 영역(1146)과 인터페이싱하는 PHY 범프들(PB_T)이 형성될 수 있다.
TSV 영역(1144)에는 관통 전극들(TSV)과 인터페이싱하는 TSV 범프들(TB)이 배치될 수 있다.
DA 영역(1146)은, DA 범프 영역(1146B)과 DA 프로빙 영역(1146P)으로 구분될 수 있다. DA 범프 영역(1146B)에는, 외부 테스트 장치가 인터포저(130)를 통하여 적층형 반도체 장치(110)를 직접 억세스하여 테스트하기 위한 다수의 DA 범프들(DAB)이 형성될 수 있다. DA 프로빙 영역(1146P)에는, 외부 테스트 장치가 인터포저(130)를 통하지 않고 적층형 반도체 장치(110)를 직접 억세스(예를 들어, Probing)하여 테스트하기 위한 다수의 DA 패드들(DAP)이 형성될 수 있다. 다수의 DA 범프들(DAB)은, 패키지 레벨의 적층형 반도체 장치(110)의 테스트를 위해 제공되며, 다수의 DA 패드들(DAP)은, 웨이퍼 레벨의 적층형 반도체 장치(110)의 테스트를 위해 제공될 수 있다. 참고로, 웨이퍼 레벨의 테스트는, 베이스 다이(114)와 코어 다이들(112)로 구성된 적층형 반도체 장치(110)의 테스트를 포함하며, 패키지 레벨의 테스트는, 인터포저(130) 상부에는 형성된 적층형 반도체 장치(110)와 컨트롤러(120)의 테스트를 포함할 수 있다. PHY 범프들(PB) 및 DA 범프들(DAB)은 마이크로 범프로 구성되고, DA 패드들(DAP)은 PHY 범프들(PB) 및 DA 범프들(DAB) 보다 큰 사이즈를 가지는 패드로 구성될 수 있다. DA 패드들(DAP)은, PHY 범프들(PB) 혹은 DA 범프들(DAB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적게 구비될 수 있다.
적층형 반도체 장치(110)를 테스트하기 위해, 직접 억세스 모드(Direct Access Mode: 이하 “DA 모드”라고 칭한다)로 진입하면, DA 영역(1146)의 DA 범프들(DAB) 혹은 DA 패드들(DAP)를 통해 테스트 데이터가 인가된다. 인가된 테스트 데이터는 물리 영역(1142), 특히, 중간 물리 영역(MID_PHY)으로 전달되고, 중간 물리 영역(MID_PHY)의 인터페이스 회로에 의해 TSV 영역(1144)의 관통 전극들(TSV)을 통해 각 코어 다이들(112_0~112_3)로 전달될 수 있다.
이하에서, 채널 인터페이스 영역(IF_CH0~IF_CH7)에 배치된 PHY 범프들(PB_N)은 “노멀 동작용 범프”로 정의할 수 있고, 중간 물리 영역(MID_PHY)의 PHY 범프들(PB_T) 및 DA 영역(1146)의 DA 범프들(DAB)은 “테스트 동작용 범프”로 정의할 수 있다.
PHY 범프들(PB_T) 혹은 DA 범프들(DAB)의 물리적인 크기가 매우 작고 개수가 1000개 이상으로 대단히 많기 때문에, 테스트 동작용 범프들을 이용하여 적층형 반도체 장치(110)를 테스트하는 것은 현실적으로 어렵다. 또한, 적층형 반도체 장치(110)가 SIP(System In Package) 형태로 패키지 내부에서 컨트롤러(120)와 통신하므로, PHY 범프들(PB_N)의 노멀 동작용 범프들을 이용해 적층형 반도체 장치(110)를 테스트하는 것은 더욱 어렵다. 이러한 이유로 PHY 범프들(PB_N, PB_T) 혹은 DA 범프들(DAB) 보다 상대적으로 물리적인 사이즈가 크고 갯수가 적은 DA 패드들(DAP)을 이용해 웨이퍼 레벨에서 반도체 장치를 테스트할 수 있다.
한편, 현재 적층형 반도체 장치는 IEEE 1500(임베디드 코어 테스트용 규격)을 이용한 테스트 회로(예를 들어, 바운더리 스캔 테스트(Boundary Scan Test) 회로)를 이용하여 노멀 동작용 범프들(PB_N)의 연결 상태 및 속도 특성을 평가하고 있다. 이 때, 패키지 레벨에서 테스트 동작을 위한 제어 신호들은 테스트 동작용 범프들(PB_T, DAB)을 통해 입력받을 수 있으며, 웨이퍼 레벨에서 테스트 동작을 위한 제어 신호들은 DA 패드들(DAP)을 통해 입력받을 수 있다.
도 4 는 본 발명의 제 1 실시예에 따른 반도체 장치(10)를 도시한 회로도 이다. 도 5 는 도 4 의 모드 제어 회로(18CD)에서 생성되는 신호들을 설명하기 위한 타이밍도 이다.
도 4 를 참조하면, 반도체 장치(10)에는, 다수의 제 1 마이크로 범프들(N_BUMP)과 다수의 제 2 마이크로 범프들(T_BUMP)이 배치된다. 제 1 마이크로 범프들(N_BUMP)은, 도 3 의 노멀 동작용 범프들(PB_N)에 대응되며, 커맨드/어드레스(CA) 및 입/출력 데이터(DQ0~DQn) 등의 노멀 동작용 신호들을 전달할 수 있다. 제 2 마이크로 범프들(T_BUMP)은, 도 3 의 테스트 동작용 범프(PB_T)에 대응되며, 직렬 입력 신호(WSI), 테스트 제어 신호(WSC) 및 직렬 출력 신호(WSO)를 포함하는 테스트 동작용 신호들을 전달할 수 있다. 직렬 입력 신호(WSI), 테스트 제어 신호(WSC) 및 직렬 출력 신호(WSO)는, IEEE 1500 규격에서 사용되는 임베디드 코어 테스트용 신호들일 수 있다. 테스트 제어 신호(WSC)는 멀티 비트로 구성된 신호일 수 있으며, 도 4 에는 테스트 제어 신호(WSC)를 입력받는 하나의 범프가 도시되어 있으나 실제로는 다수의 범프들로 구성될 수 있다. 직렬 입력 신호(WSI) 및 테스트 제어 신호(WSC)는 입력 전용 신호이며, 직렬 출력 신호(WSO)는 출력 전용 신호이다.
반도체 장치(10)는, 테스트 회로(12_1~12_m, 18)를 포함할 수 있다. 테스트 회로(12_1~12_m, 18)는, 다수의 구동 회로들(12_1~12_m) 및 테스트 제어 회로(18)를 포함할 수 있다. 다수의 구동 회로들(12_1~12_m)은, 제 1 마이크로 범프들(N_BUMP)에 각각 대응되며, 테스트 제어 회로(18)는, 제 2 마이크로 범프들(T_BUMP)에 대응될 수 있다.
테스트 제어 회로(18)는, DA 모드 신호(DA_EN)에 따라, 제 2 마이크로 범프들(T_BUMP)을 통해 신호(WSI, WSC, WSO)를 입출력하거나, DA 패드들(DAP) 혹은 DA 범프들(DAB)을 통해 신호를 입출력할 수 있다. DA 모드 신호(DA_EN)는, DA 영역으로부터 전달되는 신호를 선택하기 위해 활성화되는 신호이다. 웨이퍼 레벨의 테스트 동작 시, DA 패드들(DAP)을 통해 신호가 입력되고, 패키지 레벨의 테스트 동작 시, DA 범프들(DAB)을 통해 신호가 입력될 수 있다. 이하에서는, DA 패드들(DAP) 혹은 DA 범프들(DAB)을 “DA 범프/패드들(DAB/DAP)”로 정의한다.
테스트 제어 회로(18)는, 입력 회로(18A, 18E), 입력 멀티플렉서(18B, 18F), 모드 제어 회로(18CD), 출력 멀티플렉서(18G) 및 출력 회로(18H)를 포함할 수 있다. 입력 회로(18A, 18E)는, 수신기 혹은 입력 버퍼로 구현되고, 출력 회로(18H)는, 송신기 혹은 출력 드라이버로 구현될 수 있다. 하지만, 제안 발명은 이에 한정되지 않고 입력 회로(18A, 18E) 및 출력 회로(18H)는, 다양한 형태의 입출력 회로로 구현 가능하다.
입력 회로(18A, 18E)는, 제 2 마이크로 범프들(T_BUMP)을 통해 입력되는 신호(WSI, WSC)를 입력 멀티플렉서(18B, 18F)에 각각 전달할 수 있다. 입력 멀티플렉서(18B, 18F)는, DA 모드 신호(DA_EN)에 따라, 입력 회로(18A)로부터 전달되는 신호(WSI, WSC) 또는 DA 범프/패드들(DAB/DAP)을 통해 전송되는 신호를 선택할 수 있다. 입력 멀티플렉서(18B)는, DA 모드 신호(DA_EN)가 활성화되면, DA 범프/패드들(DAB/DAP)을 통해 전송되는 신호를 선택하여 모드 제어 회로(18CD)로 전달할 수 있다. 입력 멀티플렉서(18F)는, DA 모드 신호(DA_EN)가 활성화되면, DA 범프/패드들(DAB/DAP)을 통해 전송되는 신호를 선택하여 다수의 구동 회로들(12_1~12_m) 중 첫째 단의 구동 회로(12)에 직렬 입력 신호(IWSI)로 전달할 수 있다.
모드 제어 회로(18CD)는, 입력 멀티플렉서(18B)에서 선택된 신호를 디코딩하여 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 보다 상세하게, 모드 제어 회로(18CD)는, 디코더(18C) 및 클럭 생성기(18D)를 포함할 수 있다. 디코더(18C)는, 선택된 신호를 디코딩하여 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 소스 클럭(WRCK)를 생성할 수 있다. 클럭 생성기(18D)는, 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 소스 클럭(WRCK)를 토대로 쉬프팅 클럭(SCLK)를 생성할 수 있다. 클럭 생성기(18D)는, 캡쳐 신호(CAP) 및 쉬프트 신호(SH)를 로직 오아 연산하여 중간 신호(SH_CAP)를 출력하는 오아 게이트(18D1) 및 중간 신호(SH_CAP)와 소스 클럭(WRCK)를 로직 앤드 연산하여 쉬프팅 클럭(SCLK)를 출력하는 앤드 게이트(18D2)를 포함할 수 있다. 도 5 를 참조하면, 디코더(18C)는, 소스 클럭(WRCK)의 한 주기 동안 활성화되는 캡쳐 신호(CAP)를 생성하고, 캡쳐 신호(CAP)의 비활성화에 동기하여 소정 구간 동안 활성화되는 쉬프트 신호(SH)를 생성한다. 클럭 생성기(18D)는, 캡쳐 신호(CAP) 또는 쉬프트 신호(SH)가 활성화되면 활성화되는 중간 신호(SH_CAP)를 생성하고, 중간 신호(SH_CAP)의 활성화 구간동안 소스 클럭(WRCK)를 쉬프팅 클럭(SCLK)로 출력할 수 있다.
출력 멀티플렉서(18G)는, DA 모드 신호(DA_EN)에 따라, 다수의 구동 회로들(12_1~12_m) 중 마지막 단의 구동 회로(12_m)로부터 출력되는 신호를 선택할 수 있다. 출력 멀티플렉서(18G)는, DA 모드 신호(DA_EN)가 활성화되면 구동 회로(12_m)로부터 출력되는 신호를 DA 범프/패드들(DAB/DAP)을 통해 출력할 수 있다. 출력 회로(18H)는, 출력 멀티플렉서(18G)로부터 전달되는 신호를 직렬 출력 신호(WSO)로서 제 2 마이크로 범프(T_BUMP)로 출력할 수 있다.
다수의 구동 회로들(12_1~12_m)은, 제 1 제어 신호(DA_ENTX)에 따라 제 1 마이크로 범프들(N_BUMP)을 통해 신호(CA, DQ0~DQn)를 입출력하거나, DA 범프/패드들(DAB/DAP)을 통해 신호를 입출력할 수 있다. 제 1 제어 신호(DA_ENTX)는, DA 모드 신호(DA_EN)와 제 1 테스트 신호(EXTEST_TX)가 모두 활성화될 때 활성화되는 신호로, DA 모드 신호(DA_EN)와 제 1 테스트 신호(EXTEST_TX)를 로직 앤드 연산하는 앤드 게이트(AD1)를 통해 생성될 수 있다. 제 1 테스트 신호(EXTEST_TX)는, 범프의 연결성 테스트 시 스캔 셀에 저장된 신호를 제 1 마이크로 범프들(N_BUMP)로 인가하기 위해 활성화되는 신호이다. 다수의 구동 회로들(12_1~12_m)은, 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여, 선택된 신호 또는 테스트 제어 회로(18)로부터 전달되는 직렬 입력 신호(IWSI)를 스캔 셀들에 순차적으로 저장할 수 있다. 다수의 구동 회로들(12_1~12_m)는, 범프의 연결성 테스트 시 활성화되는 제 1 테스트 신호(EXTEST_TX)에 응답하여, 스캔 셀들에 저장된 신호를 제 1 마이크로 범프들(N_BUMP)로 인가할 수 있다.
다수의 구동 회로들(12_1~12_m)은 실질적으로 동일하게 구성할 수 있다. 예를 들어, 구동 회로(12_m)는, 입력 회로(12A), 제 1 멀티플렉서(12B), 제 2 멀티플렉서(12C), 스캔 셀(12D), 테스트 인가 회로(12E) 및 출력 회로(12F)를 포함할 수 있다.
입력 회로(12A)는 제 1 마이크로 범프(N_BUMP)를 통해 입력된 신호(DQ0)를 제 1 멀티플렉서(12B)에 전달할 수 있다. 제 1 멀티플렉서(12B)는, 제 1 제어 신호(DA_ENTX)에 따라, 입력 회로(12A)로부터 전달되는 신호 또는 DA 범프/패드들(DAB/DAP)를 통해 입력되는 신호를 선택할 수 있다. 제 1 멀티플렉서(12B)는, 제 1 제어 신호(DA_ENTX)가 활성화되면 DA 범프/패드들(DAB/DAP)를 통해 전송되는 신호를 선택할 수 있다. 제 2 멀티플렉서(12C)는, 캡쳐 신호(CAP) 및 쉬프트 신호(SH)에 따라 이전 단의 구동 회로로부터 전달되는 신호 또는 제 1 멀티플렉서(12B)로부터 전달되는 신호를 선택할 수 있다. 제 2 멀티플렉서(12C)는, 쉬프트 신호(SH)가 활성화되면 이전 단의 구동 회로로부터 전달되는 신호를 선택하고, 캡쳐 신호(CAP)가 활성화되면 제 1 멀티플렉서(12B)로부터 전달되는 신호를 선택할 수 있다. 스캔 셀(12D)은, 쉬프팅 클럭(SCLK)에 따라 제 2 멀티플렉서(12C)로부터 전달되는 신호를 저장할 수 있다. 바람직하게, 스캔 셀(12D)은, D-플립플롭으로 구성될 수 있다. 테스트 인가 회로(12E)는, 제 1 테스트 신호(EXTEST_TX)가 활성화되면 스캔 셀(12D)에 저장된 신호를 출력 회로(12F)에 전달할 수 있다. 출력 회로(12F)는, 테스트 인가 회로(12E)로부터 전달되는 신호를 제 1 마이크로 범프(N_BUMP)에 인가할 수 있다.
한편, 웨이퍼 레벨에서 범프의 연결성 테스트를 위해서는 DA 범프/패드들(DAB/DAP) 중 DA 패드들(DAP)을 통해 전달되는 신호를 이용할 수 있다.
도 6 은 범프의 연결성 테스트 동작을 개념적으로 설명하기 위한 도면이다.
도 6 을 참조하면, 웨이퍼 레벨에서 범프의 연결성 테스트를 위해, DA 패드(DAP)를 통해 전달된 신호가 다수의 구동 회로들(12_1~12_m)의 스캔 셀(12D)에 순차적으로 저장된다(①). 스캔 셀(12D)에 저장된 신호는 출력 회로(12F)를 통해 제 1 마이크로 범프(N_BUMP)에 전달된다(②). 즉, 스캔 셀(12D)에 저장된 신호가 제 1 마이크로 범프(N_BUMP)로 인가될 수 있다.
이 후, 제 1 마이크로 범프(N_BUMP)에 인가된 신호는 입력 회로(12A)를 통해 스캔 셀(12D)에 다시 저장된다(③). 스캔 셀(12D)에 다시 저장된 신호는 순차적으로 쉬프팅되어 최종적으로 DA 패드(DAP)를 통해 출력될 수 있다(④). 외부의 테스트 장치는, DA 패드(DAP)를 통해 신호를 모니터링함으로써 마이크로 범프의 연결성을 테스트할 수 있다.
이하, 도 4 내지 도 8c 를 참조하여 반도체 장치(10)의 테스트 동작을 구체적으로 설명하기로 한다. 도 7 내지 도 8c 에는, 도 4 의 반도체 장치(10)의 일부 구성이 도시되어 있다.
도 7 은 도 4 의 반도체 장치(10)의 패키지 레벨의 테스트 동작을 설명하기 위한 도면 이다.
도 7 을 참조하면, 패키지 레벨에서는 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)을 통해 신호가 입출력되거나 DA 범프들(DAB)을 통해 신호가 입출력될 수 있다.
DA 모드 신호(DA_EN)가 비활성화된 경우, 반도체 장치(10)는 컨트롤러(도 1 의 120)로부터 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)을 통해 전달되는 신호들을 이용하여 노멀 동작 혹은 테스트 동작을 수행할 수 있다. 테스트 동작 시, 테스트 제어 회로(18)는, 제 2 마이크로 범프들(T_BUMP)을 통해 입력되는 신호(WSI, WSC)를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 구동 회로(12_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 이전 스캔 셀의 출력 신호(즉, 직렬 입력 신호(IWSI))를 순차적으로 스캔 셀(12D)에 저장하거나, 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여 제 1 마이크로 범프(N_BUMP)를 통해 입력되는 신호(DQ0)를 스캔 셀(12D)에 한번에 저장할 수 있다. 구동 회로(12_m)는, 제 1 테스트 신호(EXTEST_TX)에 따라 스캔 셀(12D)에 저장된 신호를 제 1 마이크로 범프(N_BUMP)를 통해 컨트롤러(120)로 전달하여 테스트 동작을 수행할 수 있다.
DA 모드 신호(DA_EN)가 활성화된 경우, 반도체 장치(10)는 테스트 장치(미도시)로부터 DA 범프들(DAB)을 통해 전달되는 신호들을 이용하여 테스트 동작을 수행할 수 있다. 테스트 제어 회로(18)는, DA 범프들(DAB)을 통해 전달되는 신호를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 구동 회로(12_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 이전 스캔 셀의 출력 신호(즉, 직렬 입력 신호(IWSI))를 스캔 셀(12D)에 저장하거나, 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여 DA 범프들(DAB)을 통해 전달되는 신호를 스캔 셀(12D)에 저장할 수 있다. 구동 회로(12_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 스캔 셀(12D)에 저장된 신호를 DA 범프(DAB)를 통해 테스트 장치로 전달하여 테스트 동작을 수행할 수 있다.
도 8a 내지 도 8c 는 도 4 의 반도체 장치(10)의 웨이퍼 레벨의 테스트 동작을 설명하기 위한 도면 이다. 도 8a 내지 도 8c 의 웨이퍼 레벨의 테스트 동작은 도 6 의 범프의 연결성 테스트 동작을 포함할 수 있다.
도 8a 내지 도 8c 를 참조하면, 웨이퍼 레벨에서는 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)은 사용되지 않고, DA 패드들(DAP)만을 통해 신호가 입출력될 수 있다.
도 8a 를 참조하면, DA 모드 신호(DA_EN)가 활성화되면, 테스트 제어 회로(18)는, DA 패드들(DAP)을 통해 전달되는 신호를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 구동 회로(12_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 직렬 입력 신호(IWSI)를 스캔 셀(12D)에 순차적으로 저장할 수 있다 (①).
도 8b 를 참조하면, 제 1 테스트 신호(EXTEST_TX)가 활성화되면, 스캔 셀(12D)에 저장된 신호는 출력 회로(12F)를 통해 제 1 마이크로 범프(N_BUMP)에 전달된다(②). 즉, 스캔 셀(12D)에 저장된 신호가 제 1 마이크로 범프(N_BUMP)로 인가될 수 있다.
도 8c 를 참조하면, 이 후, 제 1 테스트 신호(EXTEST_TX)가 비활성화되면, 제 1 제어 신호(DA_ENTX)가 비활성화된다. 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여, 제 1 마이크로 범프(N_BUMP)에 인가된 신호는 입력 회로(12A)를 통해 스캔 셀(12D)에 다시 저장된다(③). 이 후, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 스캔 셀(12D)에 저장된 신호는 순차적으로 쉬프팅되어 최종적으로 DA 패드(DAP)를 통해 출력될 수 있다(④). 외부의 테스트 장치는, 자신이 제공한 테스트 데이터의 값을 알고 있으므로, DA 패드(DAP)를 통해 전달되는 신호를 모니터링함으로써 마이크로 범프의 정상적인 연결(Pass) 또는 불량(Fail)을 판단할 수 있다.
한편, 상기와 같은 테스트 동작을 통해 노멀 동작용 범프들(N_BUMP)은 평가가 가능하다. 하지만, 상기의 테스트 동작은 테스트 동작용 범프들(T_BUMP)이 무결함을 전제로 하여 수행되므로, 테스트 동작용 범프들(T_BUMP)에 결함이 존재한다면 정확한 평가가 이루어질 수 없다. 따라서, 테스트 동작용 범프들(T_BUMP)을 평가하기 위한 스킴이 필요하다. 이하, 제 2 실시예에서는, DA 패드들(DAP)을 이용하여 기존에 평가하지 못했던 테스트 동작용 범프들(T_BUMP)을 테스트하는 방법을 설명한다. 테스트 동작용 범프들(T_BUMP)은, 중간 물리 영역(MID_PHY)의 PHY 범프들(PB_T) 및 DA 영역(1146)의 DA 범프들(DAB)을 모두 포함할 수 있다.
도 9 는 본 발명의 제 2 실시예에 따른 반도체 장치(200)를 도시한 회로도 이다.
도 9 를 참조하면, 반도체 장치(200)에는, 노멀 동작용 신호들을 전달하기 위한 다수의 제 1 마이크로 범프들(N_BUMP)과 테스트 동작용 신호들을 전달하기 위한 다수의 제 2 마이크로 범프들(T_BUMP)이 배치된다. 도 9 의 제 1 마이크로 범프들(N_BUMP)과 제 2 마이크로 범프들(T_BUMP)은 도 4 의 구성들과 실질적으로 동일하므로 중복되는 설명은 생략한다. 제 2 마이크로 범프들(T_BUMP)은, 직렬 입력 신호(WSI) 및 테스트 제어 신호(WSC)를 입력받은 적어도 하나의 입력 테스트 범프와, 직렬 출력 신호(WSO)를 입력받는 출력 테스트 범프를 포함할 수 있다. 설명의 편의를 위해, 도 9 에서는, 직렬 입력 신호(WSI) 및 테스트 제어 신호(WSC)이 하나의 범프로 입력되는 것으로 도시되어 있지만, 직렬 입력 신호(WSI) 및 테스트 제어 신호(WSC)는 각각 전용 범프들을 통해 입력될 수 있다.
반도체 장치(200)는, 테스트 회로(210_1~210_m, 220, 230)를 포함할 수 있다. 테스트 회로(210_1~210_m, 220, 230)는, 제 1 마이크로 범프들(N_BUMP)과 제 2 마이크로 범프들(T_BUMP)에 일대일로 대응되는 다수의 스캔 셀들(210E, 220F, 230E)을 포함할 수 있다. 이 때, 제 3 테스팅 회로(230), 제 2 테스팅 회로(220) 및 제 1 테스팅 회로들(210_1~210_m)의 순서로 스캔 셀들(210E, 220F, 230E)이 직렬 스캔 체인을 형성할 수 있다. 테스트 회로(210_1~210_m, 220, 230)는, 웨이퍼 레벨의 테스트 동작 시, DA 패드(DAP)를 통해 전달되는 신호를 직렬 스캔 체인을 통해 스캔 셀들(210E, 220F, 230E)에 순차적으로 저장하고, 각 스캔 셀들(210E, 220F, 230E)에 저장된 신호를 대응하는 마이크로 범프들(N_BUMP, T_BUMP)에 인가하고, 마이크로 범프들(N_BUMP, T_BUMP)의 신호를 피드백받아 각 스캔 셀들(210E, 220F, 230E)에 다시 저장하고, 각 스캔 셀들(210E, 220F, 230E)에 저장된 신호를 직렬 스캔 체인을 통해 DA 패드(DAP)으로 순차적으로 출력할 수 있다. 따라서, 테스트 회로(210_1~210_m, 220, 230)는, 노멀 동작용 범프들(N_BUMP) 뿐만 아니라 테스트 동작용 범프들(T_BUMP)도 함께 평가가 가능하다.
한편, 반도체 장치(200)는, 테스트 회로(210_1~210_m, 220, 230)의 동작을 제어하는 신호들을 생성하기 위한, 제 1 내지 제 3 앤드 게이트(AD2~AD4)를 포함할 수 있다. 제 1 앤드 게이트(AD2)는, DA 모드 신호(DA_EN)와 제 1 테스트 신호(EXTEST_TX)를 로직 앤드 연산하여 제 1 제어 신호(DA_ENTX)를 생성할 수 있다. 제 2 앤드 게이트(AD3)는, DA 모드 신호(DA_EN)와 제 2 테스트 신호(EXTEST_RX)를 로직 앤드 연산하여 제 2 제어 신호(DA_ENRX)를 생성할 수 있다. 제 3 앤드 게이트(AD4)는, DA 모드 신호(DA_EN)와 제 3 테스트 신호(TM)를 로직 앤드 연산하여 제 3 제어 신호(DA_ENTM)를 생성할 수 있다. DA 모드 신호(DA_EN)는, DA 영역으로부터 전달되는 신호를 선택하기 위해 활성화되는 신호이다. 제 1 테스트 신호(EXTEST_TX)는, 범프의 연결성 테스트 시 스캔 셀들(210E, 220F, 230E)에 저장된 신호를 범프들로 인가할 때 활성화되는 신호이다. 제 2 테스트 신호(EXTEST_RX)는, 범프의 연결성 테스트 시 범프들에 인가된 신호를 다시 스캔 셀들(210E, 220F, 230E)로 인가할 때 활성화되는 신호이다. 제 3 테스트 신호(TM)는, 범프의 연결성 테스트 시 최종적으로 스캔 셀들(210E, 220F, 230E)에 저장된 신호를 DA 패드(DAP)를 통해 출력하고자 할 때 활성화되는 신호이다.
테스트 회로(210_1~210_m, 220, 230)는, 다수의 제 1 테스팅 회로들(210_1~210_m), 제 2 테스팅 회로(220) 및 제 3 테스팅 회로(230)를 포함할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)은 제 1 마이크로 범프들(N_BUMP)에 각각 대응되며, 제 2 테스팅 회로(220) 및 제 3 테스팅 회로(230)는 제 2 마이크로 범프들(T_BUMP)에 대응될 수 있다.
다수의 제 1 테스팅 회로들(210_1~210_m)는, 제 1 마이크로 범프들(N_BUMP)과 각각 연결될 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)는, 제 1 제어 신호(DA_ENTX)에 따라 제 1 마이크로 범프들(N_BUMP)을 통해 신호(CA, DQ0~DQn)를 입출력하거나, DA 범프/패드들(DAB/DAP)을 통해 신호를 입출력할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)는, 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여, 선택된 신호 또는 앞단의 테스팅 회로로부터 전달되는 신호를 스캔 셀에 저장하거나, 스캔 셀에 저장된 신호를 다음 단의 테스팅 회로로 출력할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)는, 제 1 테스트 신호(EXTEST_TX)에 응답하여, 스캔 셀에 저장된 신호를 제 1 마이크로 범프들(N_BUMP)로 인가할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m) 중 첫번째 단의 제 1 테스팅 회로(210_1)만 제외하고는, 다수의 제 1 테스팅 회로들(210_2~210_m)은 도 4 의 다수의 구동 회로들(12_1~12_m)에 대응되며 실질적으로 동일한 구성을 가질 수 있다. 이하에서는, 제 1 테스팅 회로(210_1)의 구성을 상세히 설명한다.
제 1 테스팅 회로(210_1)는, 제 1 입력 회로(210A), 제 1 멀티플렉서(210B), 제 2 멀티플렉서(210C), 제 3 멀티플렉서(210D), 스캔 셀(210E), 제 1 테스트 인가 회로(210F) 및 제 1 출력 회로(210G)를 포함할 수 있다.
제 1 입력 회로(210A)는 제 1 마이크로 범프(N_BUMP)를 통해 입력된 신호(DQ0)를 제 1 멀티플렉서(210B)에 전달할 수 있다. 제 1 멀티플렉서(210B)는, 제 1 제어 신호(DA_ENTX)에 따라, 제 1 입력 회로(210A)로부터 전달되는 신호 또는 DA 범프/패드들(DAB/DAP)를 통해 입력되는 신호를 선택할 수 있다. 제 2 멀티플렉서(210C)는, DA 모드 신호(DA_EN)에 따라, 제 2 테스팅 회로(220)로부터 전달되는 신호 또는 직렬 입력 신호(IWSI)를 선택할 수 있다. 제 2 멀티플렉서(210C)는, DA 모드 신호(DA_EN)가 로직 하이 레벨이 되면, 제 2 테스팅 회로(220)로부터 전달되는 신호를 선택하여 제 3 멀티플렉서(210D)에 전달할 수 있다. 제 3 멀티플렉서(210D)는, 캡쳐 신호(CAP) 및 쉬프트 신호(SH)에 따라, 제 1 멀티플렉서(210B)로부터 전달되는 신호 또는 제 2 멀티플렉서(210C)로부터 전달되는 신호를 선택할 수 있다. 제 3 멀티플렉서(210D)는, 쉬프트 신호(SH)가 활성화되면 제 2 멀티플렉서(210C)로부터 전달되는 신호를 선택하고, 캡쳐 신호(CAP)가 활성화되면 제 1 멀티플렉서(210B)로부터 전달되는 신호를 선택할 수 있다. 스캔 셀(210E)은, 쉬프팅 클럭(SCLK)에 따라 제 3 멀티플렉서(210D)로부터 전달되는 신호를 저장할 수 있다. 바람직하게, 스캔 셀(210E)은, D-플립플롭으로 구성될 수 있다. 제 1 테스트 인가 회로(210F)는, 제 1 테스트 신호(EXTEST_TX)가 활성화되면 스캔 셀(210E)에 저장된 신호를 제 1 출력 회로(210G)에 전달할 수 있다. 제 1 출력 회로(210G)는, 제 1 테스트 인가 회로(210F)로부터 전달되는 신호를 제 1 마이크로 범프(N_BUMP)에 인가할 수 있다.
제 2 테스팅 회로(220)는, 테스트 동작용 신호들(WSI, WSC, WSO) 중 입력 전용 신호인 직렬 입력 신호(WSI) 및 테스트 제어 신호(WSC)를 입력받는 적어도 하나의 입력 테스트 범프(T_BUMP)와 각각 연결될 수 있다. 제 2 테스팅 회로(220)는, 제 2 입력 회로(220A), 제 4 멀티플렉서(220B), 제 5 멀티플렉서(220C), 제 6 멀티플렉서(220D), 모드 제어 회로(220E), 스캔 셀(220F), 제 2 테스트 인가 회로(220G), 및 제 2 출력 회로(220H)를 포함할 수 있다. 제 2 테스팅 회로(220)의 제 4 멀티플렉서(220B), 제 6 멀티플렉서(220D), 스캔 셀(220F), 제 2 테스트 인가 회로(220G) 및 제 2 출력 회로(220H)는, 웨이퍼 레벨의 테스트 동작을 위해 구비되는 구성으로 패키지 레벨의 동작시 이용되지 않는다.
제 2 입력 회로(220A)는 입력 테스트 범프(T_BUMP)를 통해 입력된 신호(WSI, WSC)를 제 4 멀티플렉서(220B)에 전달할 수 있다. 제 4 멀티플렉서(220B)는, 제 2 제어 신호(DA_ENRX)에 따라, 제 2 입력 회로(220A)로부터 전달되는 신호 또는 접지 전압(VSS) 레벨의 신호를 선택할 수 있다. 제 4 멀티플렉서(220B)는, 제 2 제어 신호(DA_ENRX)가 활성화되면, 제 2 입력 회로(220A)로부터 전달되는 신호를 선택하여 제 6 멀티플렉서(220D)로 전달할 수 있다. 제 5 멀티플렉서(220C)는, DA 모드 신호(DA_EN)에 따라, 제 2 입력 회로(220A)로부터 전달되는 신호 또는 DA 범프/패드들(DAB/DAP)를 통해 입력되는 신호를 선택할 수 있다. 제 5 멀티플렉서(220C)는, DA 모드 신호(DA_EN)가 활성화되면, DA 범프/패드들(DAB/DAP)를 통해 입력되는 신호를 선택하여 모드 제어 회로(220E)로 전달할 수 있다. 모드 제어 회로(220E)는, 제 5 멀티플렉서(220C)로부터 전달되는 신호를 디코딩하여 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 모드 제어 회로(220E)는, 도 4 및 도 5 에 도시된 모드 제어 회로(18CD)와 실질적으로 동일한 구성 및 동작을 수행하므로 상세한 설명은 생략하기로 한다. 제 6 멀티플렉서(220D)는, 캡쳐 신호(CAP) 및 쉬프트 신호(SH)에 따라 제 4 멀티플렉서(220B)로부터 전달되는 신호 또는 제 3 테스팅 회로(230)로부터 전달되는 신호를 선택할 수 있다. 제 6 멀티플렉서(220D)는, 쉬프트 신호(SH)가 활성화되면 제 3 테스팅 회로(230)로부터 전달되는 신호를 선택하고, 캡쳐 신호(CAP)가 활성화되면 제 4 멀티플렉서(220B)로부터 전달되는 신호를 선택할 수 있다. 스캔 셀(220F)은, 쉬프팅 클럭(SCLK)에 따라 제 6 멀티플렉서(220D)로부터 전달되는 신호를 저장할 수 있다. 제 2 테스트 인가 회로(220G)는, 제 1 제어 신호(DA_ENTX)가 활성화되면 스캔 셀(220F)에 저장된 신호를 제 2 출력 회로(220H)에 전달할 수 있다. 제 2 출력 회로(220H)는, 제 2 테스트 인가 회로(220G)로부터 전달되는 신호를 입력 테스트 범프(T_BUMP)에 인가할 수 있다.
제 3 테스팅 회로(230)는, 테스트 동작용 신호들(WSI, WSC, WSO) 중 출력 전용 신호인 직렬 출력 신호(WSO)를 출력하는 출력 테스트 범프(T_BUMP)와 연결될 수 있다. 제 3 테스팅 회로(230)는, 제 3 입력 회로(230A), 제 7 멀티플렉서(230B), 제 8 멀티플렉서(230C), 제 9 멀티플렉서(230D), 스캔 셀(230E), 제 10 멀티플렉서(230F) 및 제 3 출력 회로(230G)를 포함할 수 있다. 제 3 테스팅 회로(230)의 제 3 입력 회로(230A), 제 7 멀티플렉서(230B), 제 8 멀티플렉서(230C), 제 9 멀티플렉서(230D) 및 스캔 셀(230E)는, 웨이퍼 레벨의 테스트 동작을 위해 구비되는 구성으로 패키지 레벨의 동작시 이용되지 않는다.
제 3 입력 회로(230A)는, 출력 테스트 범프(T_BUMP)를 통해 인가되는 신호(WSO)를 제 7 멀티플렉서(230B)에 전달할 수 있다. 제 7 멀티플렉서(230B)는, 제 3 제어 신호(DA_ENTM)에 따라, 제 3 입력 회로(230A)로부터 전달되는 신호 또는 제 10 멀티플렉서(230F)로부터 전달되는 신호(즉, 제 1 노드(ND1)의 신호)를 선택할 수 있다. 제 7 멀티플렉서(230B)는, 제 3 제어 신호(DA_ENTM)가 비활성화되면 제 3 입력 회로(230A)로부터 전달되는 신호를 선택하고, 제 3 제어 신호(DA_ENTM)가 활성화되면 제 1 노드(ND1)의 신호를 선택하여 제 8 멀티플렉서(230C)로 전달할 수 있다. 제 8 멀티플렉서(230C)는, DA 모드 신호(DA_EN)에 따라, 접지 전압(VSS) 레벨의 신호 또는 제 7 멀티플렉서(230B)로부터 전달되는 신호를 선택할 수 있다. 제 8 멀티플렉서(230C)는, DA 모드 신호(DA_EN)가 활성화되면, 제 7 멀티플렉서(230B)로부터 전달되는 신호를 선택하여 DA 범프/패드들(DAB/DAP) 및 제 9 멀티플렉서(230D)로 전달할 수 있다. 즉, 제 8 멀티플렉서(230C)로부터 출력되는 신호가 DA 범프/패드들(DAB/DAP)을 통해 테스트 장치로 전달될 수 있다. 제 9 멀티플렉서(230D)는, 캡쳐 신호(CAP) 및 쉬프트 신호(SH)에 따라 제 8 멀티플렉서(230C)로부터 전달되는 신호 또는 직렬 입력 신호(IWSI)를 선택할 수 있다. 제 9 멀티플렉서(230D)는, 쉬프트 신호(SH)가 활성화되면 직렬 입력 신호(IWSI)를 선택하고, 캡쳐 신호(CAP)가 활성화되면 제 8 멀티플렉서(230C)로부터 전달되는 신호를 선택할 수 있다. 스캔 셀(230E)은, 쉬프팅 클럭(SCLK)에 따라 제 9 멀티플렉서(230D)로부터 전달되는 신호를 저장할 수 있다. 제 10 멀티플렉서(230F)는, 제 1 제어 신호(DA_ENTX)에 따라, 스캔 셀(230E)에 저장된 신호 또는 마지막 단의 제 1 테스팅 회로(210_m)로부터 출력되는 신호를 선택할 수 있다. 제 10 멀티플렉서(230F)는, 제 1 제어 신호(DA_ENTX)가 비활성화되면 제 1 테스팅 회로(210_m)로부터 출력되는 신호를 제 1 노드(ND1)에 전달하고, 제 1 제어 신호(DA_ENTX)가 활성화되면 스캔 셀(230E)에 저장된 신호를 제 1 노드(ND1)에 전달할 수 있다. 제 3 출력 회로(230G)는, 제 1 노드(ND1)의 신호를 입력 테스트 범프(T_BUMP)를 통해 출력할 수 있다.
이하, 도 9 내지 도 11d 를 참조하여, 반도체 장치(200)의 테스트 동작을 구체적으로 설명하기로 한다.
도 10 은 도 9 의 반도체 장치(200)의 패키지 레벨의 테스트 동작을 설명하기 위한 도면 이다. 패키지 레벨에서는 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)을 통해 신호가 입출력거나 DA 범프들(DAB)을 통해 신호가 입출력될 수 있다.
도 10 을 참조하면, DA 모드 신호(DA_EN)가 비활성화된 경우가 도시되어 있다. DA 모드 신호(DA_EN)가 비활성화된 경우, 반도체 장치(200)는 컨트롤러(도 1 의 120)로부터 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)을 통해 전달되는 신호들을 이용하여 노멀 동작 혹은 테스트 동작을 수행할 수 있다. 테스트 동작 시, 제 2 테스팅 회로(220)는, 제 2 마이크로 범프들(T_BUMP)을 통해 입력되는 신호(WSI, WSC)를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m) 중 첫번째 단의 제 1 테스팅 회로(210_1)는, 로직 로우 레벨의 DA 모드 신호(DA_EN)에 따라 직렬 입력 신호(IWSI)를 선택할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)은, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 직렬 입력 신호(IWSI)를 순차적으로 스캔 셀(210E)에 저장하거나, 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여 제 1 마이크로 범프(N_BUMP)를 통해 입력되는 신호(CA, DQ0~DQn)를 스캔 셀(210E)에 한번에 저장할 수 있다. 이 후, 다수의 제 1 테스팅 회로들(210_1~210_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 스캔 셀(210E)에 저장된 신호를 순차적으로 출력할 수 있다. 제 3 테스팅 회로(230)는, 다수의 제 1 테스팅 회로들(210_1~210_m) 중 마지막 단의 제 1 테스팅 회로(210_m)로부터 출력되는 신호를 입력받아 직렬 출력 신호(WSO)를 출력 테스트 범프(T_BUMP)로 출력할 수 있다. 컨트롤러(120)는, 제 1 마이크로 범프(N_BUMP)를 통해 전달되는 신호를 모니터링함으로써 테스트 동작을 수행할 수 있다.
한편, 도 10 에 도시되지 않았지만, DA 모드 신호(DA_EN)가 활성화된 경우, 반도체 장치(200)는 테스트 장치(미도시)로부터 DA 범프들(DAB)을 통해 전달되는 신호들을 이용하여 테스트 동작을 수행할 수 있다. 제 2 테스팅 회로(220)는, DA 범프들(DAB)을 통해 전달되는 신호를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m) 중 첫번째 단의 제 1 테스팅 회로(210_1)는, 로직 하이 레벨의 DA 모드 신호(DA_EN)에 따라 제 2 테스팅 회로(220)로부터 전달되는 신호를 선택할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 직렬 입력 신호(IWSI)를 순차적으로 스캔 셀(210E)에 저장하거나, 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여 DA 범프들(DAB)을 통해 입력되는 신호를 스캔 셀(210E)에 한번에 저장할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 스캔 셀(210E)에 저장된 신호를 DA 범프(DAB)를 통해 테스트 장치로 전달하여 테스트 동작을 수행할 수 있다.
도 11a 내지 도11d 는 도 9 의 반도체 장치(200)의 웨이퍼 레벨의 테스트 동작을 설명하기 위한 도면 이다. 웨이퍼 레벨에서는, 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)은 사용되지 않고, DA 패드들(DAP)만을 통해 신호가 입출력될 수 있다. 반도체 장치(200)는 테스트 장치(미도시)로부터 DA 패드들(DAP)을 통해 전달되는 신호들을 이용하여 테스트 동작을 수행할 수 있다.
도 11a 를 참조하면, DA 모드 신호(DA_EN)가 활성화되고, 제 1 내지 제 3 제어 신호(DA_ENTX, DA_ENRX, DA_ENTM)는 모두 비활성화된다. 제 2 테스팅 회로(220)는, DA 패드들(DAP)를 통해 전달되는 신호를 입력받아 직렬 입력 신호(IWSI), 캡쳐 신호(CAP), 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)를 생성할 수 있다. 다수의 제 1 테스팅 회로들(210_1~210_m) 중 첫번째 단의 제 1 테스팅 회로(210_1)는, 로직 하이 레벨의 DA 모드 신호(DA_EN)에 따라 제 2 테스팅 회로(220)로부터 전달되는 신호를 선택할 수 있다. 따라서, 제 1 내지 제 3 테스팅 회로(210_1~210_m, 220, 230)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 직렬 입력 신호(IWSI)를 스캔 셀들(210E, 220F, 230E)에 순차적으로 저장할 수 있다.
도 11b 를 참조하면, DA 모드 신호(DA_EN)가 활성화된 상태에서, 제 1 테스트 신호(EXTEST_TX)가 활성화된다. 따라서, 제 1 제어 신호(DA_ENTX)가 활성화된다. 제 1 내지 제 3 테스팅 회로(210_1~210_m, 220, 230)은, 스캔 셀들(210E, 220F, 230E) 저장된 신호를 출력 회로(210G, 220H, 230G)를 통해 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)에 전달할 수 있다. 즉, 스캔 셀들(210E, 220F, 230E) 저장된 신호가 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)로 인가된다.
도 11c 를 참조하면, DA 모드 신호(DA_EN)가 활성화된 상태에서, 제 2 테스트 신호(EXTEST_RX)가 활성화된다. 따라서, 제 2 제어 신호(DA_ENRX)가 활성화된다. 제 1 내지 제 3 테스팅 회로(210_1~210_m, 220, 230)는, 캡쳐 신호(CAP) 및 쉬프팅 클럭(SCLK)에 응답하여, 제 1 마이크로 범프들(N_BUMP) 및 제 2 마이크로 범프들(T_BUMP)에 인가된 신호를 입력 회로(210A, 220A, 230A)를 통해 스캔 셀(210E)에 다시 저장한다.
도 11d 를 참조하면, DA 모드 신호(DA_EN)가 활성화된 상태에서, 제 3 테스트 신호(EXTEST_TM)가 활성화된다. 따라서, 제 3 제어 신호(DA_ENTM)가 활성화된다. 제 1 내지 제 3 테스팅 회로(210_1~210_m, 220, 230)는, 쉬프트 신호(SH) 및 쉬프팅 클럭(SCLK)에 응답하여 스캔 셀들(210E, 220F, 230E)에 저장된 신호를 순차적으로 출력할 수 있다. 보다 자세하게, 제 3 테스팅 회로(230)의 스캔 셀(230E), 제 2 테스팅 회로(220)의 스캔 셀(220F) 및 제 1 테스팅 회로들(210_1~210_m)의 스캔 셀들(210E)로 구성된 스캔 체인으로부터 전달되는 신호는 제 3 테스팅 회로(230)의 제 10 멀티플렉서(230F)로 순차적으로 전달된다. 제 10 멀티플렉서(230F)는, 비활성화된 제 1 제어 신호(DA_ENTX)에 따라 스캔 체인으로부터 전달되는 신호를 선택한다. 제 7 멀티플렉서(230B)는, 활성화된 제 3 제어 신호(DA_ENTM)에 따라 제 10 멀티플렉서(230F)로부터 전달되는 신호를 선택한다. 제 8 멀티플렉서(230C)는, 활성화된 DA 모드 신호(DA_EN)에 따라, 제 7 멀티플렉서(230B)로부터 전달되는 신호를 선택하여 DA 패드(DAP)로 출력할 수 있다. 외부의 테스트 장치는, 자신이 제공한 테스트 데이터의 값을 알고 있으므로, DA 패드(DAP)를 통해 전달되는 신호를 모니터링함으로써 마이크로 범프의 정상적인 연결(Pass) 또는 불량(Fail)을 판단할 수 있다.
상기와 같이, 제안 발명의 실시예에서는, 웨이퍼 레벨에서 노멀 동작용 범프들(N_BUMP)뿐만 아니라 테스트 동작용 범프들(T_BUMP)의 연결성도 테스트할 수 있다. 따라서, 테스트 동작의 신뢰성을 향상시키고, 반도체 장치의 테스트 성능을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

Claims (20)

  1. 노멀 동작용 신호들을 전달하기 위한 다수의 제 1 마이크로 범프들;
    테스트 동작용 신호들을 전달하기 위한 다수의 제 2 마이크로 범프들; 및
    상기 제 1 및 제 2 마이크로 범프들에 대응되는 다수의 스캔 셀들을 포함하고, 상기 스캔 셀들의 신호를 대응하는 마이크로 범프에 인가하고, 상기 마이크로 범프들의 신호를 피드백받아 테스트 출력 패드를 통해 순차적으로 출력하는 테스트 회로
    를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 마이크로 범프들은,
    상기 노멀 동작용 신호들을 입출력하는 범프들을 포함하고,
    상기 제 2 마이크로 범프들은,
    테스트 동작용 제어 신호 및 테스트 동작용 직렬 입력 신호를 입력받는 적어도 하나의 입력 테스트 범프와, 테스트 동작용 직렬 출력 신호를 출력하는 출력 테스트 범프를 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 입력 테스트 범프는,
    IEEE 1500 규격에서 사용되는 임베디드 코어 테스트용 제어 신호 및 임베디드 코어 테스트용 직렬 입력 신호를 입력받고,
    상기 출력 테스트 범프는,
    상기 IEEE 1500 규격에서 사용되는 임베디드 코어 테스트용 출력 신호를 출력하는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 테스트 회로는,
    상기 입출력 범프들과 각각 연결되는 다수의 제 1 테스팅 회로들;
    상기 입력 테스트 범프와 연결되는 제 2 테스팅 회로; 및
    상기 출력 테스트 범프와 연결되는 제 3 테스팅 회로
    를 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 각 제 1 테스팅 회로는,
    대응되는 입출력 범프를 통해 신호를 입력받는 제 1 입력 회로;
    제 1 제어 신호에 따라, 상기 제 1 입력 회로를 통해 전달되는 신호 또는 테스트 입력 패드를 통해 입력되는 신호를 선택하는 제 1 멀티플렉서;
    쉬프트 신호 및 캡쳐 신호에 따라, 상부 회로로부터 전달되는 신호 또는 상기 제 1 멀티플렉서로부터 전달되는 신호를 선택하는 제 3 멀티플렉서;
    쉬프팅 클럭에 따라, 상기 제 3 멀티플렉서로부터 전달되는 신호를 저장하는 상기 스캔 셀;
    제 1 테스트 신호가 활성화되면, 상기 스캔 셀에 저장된 신호를 전달하는 제 1 테스트 인가 회로; 및
    상기 제 1 테스트 인가 회로로부터 전달되는 신호를 상기 입출력 범프로 출력하는 제 1 출력 회로
    를 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 다수의 제 1 테스팅 회로들 중 첫번째 단의 제 1 테스팅 회로는,
    직접 억세스(DA) 모드 신호에 따라, 상기 제 2 테스팅 회로로부터 전달되는 신호 또는 직렬 입력 신호를 선택하는 제 2 멀티플렉서를 더 포함하고,
    상기 제 3 멀티플렉서는, 상기 쉬프트 신호 및 상기 캡쳐 신호에 따라 상기 제 2 멀티플렉서로부터 전달되는 신호 또는 상기 제 1 멀티플렉서로부터 전달되는 신호를 선택하는 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 2 테스팅 회로는,
    상기 입력 테스트 범프를 통해 신호를 입력받는 제 2 입력 회로;
    제 2 제어 신호에 따라, 상기 제 2 입력 회로를 통해 전달되는 신호 또는 접지 전압 레벨의 신호를 선택하는 제 4 멀티플렉서;
    직접 억세스(DA) 모드 신호에 따라, 상기 제 2 입력 회로로부터 전달되는 신호 또는 테스트 입력 패드를 통해 입력되는 신호를 선택하는 제 5 멀티플렉서;
    쉬프트 신호 및 캡쳐 신호에 따라, 제 3 테스팅 회로로부터 전달되는 신호 또는 상기 제 5 멀티플렉서로부터 전달되는 신호를 선택하는 제 6 멀티플렉서;
    쉬프팅 클럭에 따라 상기 제 6 멀티플렉서로부터 전달되는 신호를 저장하는 상기 스캔 셀;
    제 1 제어 신호가 활성화되면, 상기 스캔 셀에 저장된 신호를 전달하는 제 2 테스트 인가 회로; 및
    상기 제 2 테스트 인가 회로로부터 전달되는 신호를 상기 입력 테스트 범프로 인가하는 제 2 출력 회로
    를 포함하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 2 테스팅 회로는,
    상기 제 5 멀티플렉서로부터 전달되는 신호를 디코딩하여 상기 캡쳐 신호, 상기 쉬프트 신호 및 상기 쉬프팅 클럭를 생성하는 모드 제어 회로
    를 더 포함하는 반도체 장치.
  9. 제 4 항에 있어서,
    상기 제 3 테스팅 회로는,
    상기 출력 테스트 범프를 통해 신호를 입력받는 제 3 입력 회로;
    제 3 제어 신호에 따라, 상기 제 3 입력 회로를 통해 전달되는 신호 또는 제 1 노드의 신호를 선택하는 제 7 멀티플렉서;
    직접 억세스(DA) 모드 신호에 따라, 접지 전압 레벨의 신호 또는 상기 제 7 멀티플렉서로부터 전달되는 신호를 선택하는 제 8 멀티플렉서;
    쉬프트 신호 및 캡쳐 신호에 따라, 직렬 입력 신호 또는 상기 제 8 멀티플렉서로부터 전달되는 신호를 선택하는 제 9 멀티플렉서;
    쉬프팅 클럭에 따라 상기 제 9 멀티플렉서로부터 전달되는 신호를 저장하는 상기 스캔 셀;
    제 1 제어 신호에 따라, 상기 스캔 셀에 저장된 신호 또는 상기 제 1 테스팅 회로들 중 마지막 단의 테스팅 회로로부터 전달되는 신호를 선택하여 상기 제 1 노드로 인가하는 제 10 멀티플렉서; 및
    상기 제 1 노드의 신호를 상기 출력 테스트 범프로 출력하는 제 2 출력 회로
    를 포함하고, 상기 제 8 멀티플렉서로부터 출력되는 신호가 상기 테스트 출력 패드를 통해 출력되는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 반도체 장치는,
    컨트롤러와 인터페이싱하는 물리 영역, 테스트 장치와 직접 인터페이싱하는 직접 억세스 영역 및 상기 물리 영역과 상기 직접 억세스 영역 사이의 신호의 입/출력을 수행하는 중간 물리 영역을 포함하고,
    상기 제 1 마이크로 범프들은 상기 물리 영역에 배치되고, 상기 제 2 마이크로 범프들은 상기 직접 억세스 영역 혹은 상기 중간 물리 영역에 배치되는 반도체 장치.
  11. 제 10 항에 있어서,
    상기 직접 억세스 영역은,
    패키지 상태의 상기 반도체 장치의 테스트를 수행하기 위한 상기 마이크로 범프들이 형성된 범프 영역; 및
    웨이퍼 상태의 상기 반도체 장치의 테스트를 수행하기 위한 다수의 프로빙 패드들이 형성된 프로빙 영역
    을 포함하는 적층형 반도체 장치.
  12. 제 11 항에 있어서,
    상기 테스트 회로는,
    상기 프로빙 영역으로부터 전달되는 신호를 상기 다수의 스캔 셀들에 순차적으로 저장하고,
    상기 각 스캔 셀들에 저장된 신호를 대응하는 마이크로 범프들에 인가하고, 상기 마이크로 범프들의 신호를 피드백받아 상기 각 스캔 셀들에 다시 저장하고,
    상기 각 스캔 셀에 저장된 신호를 상기 프로빙 영역으로 순차적으로 출력하는 반도체 장치.
  13. 노멀 동작용 신호들을 전달하기 위한 다수의 노멀 동작용 범프들;
    테스트 동작용 신호들을 전달하기 위한 다수의 테스트 동작용 범프들;
    상기 노멀 동작용 범프들과 각각 연결되는 다수의 제 1 테스팅 회로들;
    상기 테스트 동작용 범프들 중 입력 테스트 범프와 연결되는 제 2 테스팅 회로; 및
    상기 테스트 동작용 범프들 중 출력 테스트 범프와 연결되는 제 3 테스팅 회로
    를 포함하고, 상기 제 1 내지 제 3 테스팅 회로들 각각은, 대응하는 범프들과 연결된 다수의 스캔 셀들을 포함하고, 상기 제 3 테스팅 회로, 상기 제 2 테스팅 회로 및 상기 제 1 테스팅 회로들의 순서로 상기 스캔 셀들이 직렬 스캔 체인을 형성하는 반도체 장치.
  14. 제 13 항에 있어서,
    상기 반도체 장치는,
    컨트롤러와 인터페이싱하는 물리 영역, 테스트 장치와 직접 인터페이싱하는 직접 억세스 영역 및 상기 물리 영역과 상기 직접 억세스 영역 사이의 신호의 입/출력을 수행하는 중간 물리 영역을 포함하고,
    상기 노멀 동작용 범프들은 상기 물리 영역에 배치되고, 상기 테스트 동작용 범프들은 상기 직접 억세스 영역 혹은 상기 중간 물리 영역에 배치되는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 직접 억세스 영역은,
    패키지 상태의 상기 반도체 장치의 테스트를 수행하기 위한 상기 마이크로 범프들이 형성된 범프 영역; 및
    웨이퍼 상태의 상기 반도체 장치의 테스트를 수행하기 위한 다수의 프로빙 패드들이 형성된 프로빙 영역
    을 포함하는 적층형 반도체 장치.
  16. 제 15 항에 있어서,
    상기 제 1 내지 제 3 테스팅 회로들은,
    상기 프로빙 영역으로부터 전달되는 신호를 상기 직렬 스캔 체인을 통해 상기 다수의 스캔 셀들에 순차적으로 저장하고,
    상기 각 스캔 셀들에 저장된 신호를 대응하는 범프들에 인가하고, 상기 범프들의 신호를 피드백받아 상기 각 스캔 셀들에 다시 저장하고,
    상기 각 스캔 셀들에 저장된 신호를 상기 직렬 스캔 체인을 통해 상기 프로빙 영역으로 순차적으로 출력하는 반도체 장치.
  17. 다수의 노멀 동작용 범프들, 다수의 테스트 동작용 범프들 및 상기 노멀 동작용 범프들 및 상기 테스트 동작용 범프들에 각각 대응되는 다수의 스캔 셀들을 포함하고, 상기 스캔 셀들이 직렬 스캔 체인을 형성하는 반도체 장치에 있어서,
    다수의 프로빙 패드들이 형성된 프로빙 영역으로부터 전달되는 신호를 상기 직렬 스캔 체인을 통해 상기 다수의 스캔 셀들에 순차적으로 저장하는 단계;
    상기 각 스캔 셀들에 저장된 데이터를 대응하는 범프들에 인가하는 단계;
    상기 범프들의 신호를 피드백받아 상기 각 스캔 셀들에 다시 저장하는 단계; 및
    상기 각 스캔 셀들에 저장된 데이터를 상기 직렬 스캔 체인을 통해 상기 프로빙 영역으로 순차적으로 출력하는 단계
    를 포함하는 반도체 장치의 테스트 방법.
  18. 제 17 항에 있어서,
    상기 다수의 프로빙 패드들은, 웨이퍼 상태의 상기 반도체 장치의 테스트를 수행하기 위해 구비되는 반도체 장치의 테스트 방법.
  19. 제 17 항에 있어서,
    상기 제 2 마이크로 범프들은,
    테스트 동작용 제어 신호 및 테스트 동작용 직렬 입력 신호를 입력받는 적어도 하나의 입력 테스트 범프와, 테스트 동작용 직렬 출력 신호를 출력하는 출력 테스트 범프를 포함하는 반도체 장치의 테스트 방법.
  20. 제 19 항에 있어서,
    상기 입력 테스트 범프는,
    IEEE 1500 규격에서 사용되는 임베디드 코어 테스트용 제어 신호 및 임베디드 코어 테스트용 직렬 입력 신호를 입력받고,
    상기 출력 테스트 범프는,
    상기 IEEE 1500 규격에서 사용되는 임베디드 코어 테스트용 출력 신호를 출력하는 반도체 장치의 테스트 방법.
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